CN104425010A - 半导体存储装置 - Google Patents

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Abstract

本发明公开一种半导体存储装置，包括：列地址解码单元，其被配置成解码列地址、并且产生列选择信号；行地址解码单元，其被配置成解码行地址、并且产生字线选择信号；驱动驱动器单元，其被配置成响应于该列选择信号而提供不同电压给多个电阻式存储元件；吸收电流控制单元，其被配置成响应于该字线选择信号而产生具有不同电压电平的多个吸收电压；以及多个电流吸收单元，其被配置成响应于多个吸收电压而使电流从多个相应的电阻式存储元件流至接地端。

Description

半导体存储装置
相关申请的交叉引用
本申请要求2013年8月22日提交的申请号为10-2013-0099819的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种半导体集成电路，具体而言涉及一种半导体存储装置。
背景技术
半导体存储装置被配置成储存数据和输出所储存的数据。根据储存输入的数据的方法，半导体存储装置分为各种种。
已经对这种半导体存储装置进行了研究，其被配置成通过根据输入数据的数据值改变存储器单元的电阻值来储存数据、并且通过辨识存储器单元的电阻值来输出储存的数据。
请参考图1，这种半导体存储装置包括列地址解码单元10、行地址解码单元20、驱动驱动器单元30、第一至第四电阻式存储元件41至44、第一至第四电流吸收单元51至54、以及读写电路单元60。
用此方式配置的半导体存储装置以下列方式操作。
列地址解码单元10解码列地址Y_add，并且使能列选择信号C_s。
行地址解码单元20解码行地址X_add，并且产生第一至第四字线选择信号WL_s<0:3>。一次只使能所述第一至第四字线选择信号WL_s<0:3>中之一。
驱动驱动器单元30包括驱动驱动器P1，并且响应于列选择信号C_s而提供驱动电压V_dr或驱动电流I_dr给所述第一至第四电阻式存储元件41至44。
第一电流吸收单元51包括第一晶体管N1。该第一晶体管N1具有：栅极，其被施加第一字线选择信号WL_s<0>；漏极，其电耦接第一电阻式存储元件41；以及源极，其电耦接接地端VSS。如此，第一电流吸收单元51响应于第一字线选择信号WL_s<0>而使电流从第一电阻式存储元件41流至接地端VSS。
第二电流吸收单元52包括第二晶体管N2。该第二晶体管N2具有：栅极，其被施加第二字线选择信号WL_s<1>；漏极，其电耦接第二电阻式存储元件42；以及源极，其电耦接接地端VSS。如此，第二电流吸收单元52响应于第二字线选择信号WL_s<1>而使电流从第二电阻式存储元件42流至接地端VSS。
第三电流吸收单元53包括第三晶体管N3。该第三晶体管N3具有被施加第三字线选择信号WL_s<2>的栅极、与第三电阻式存储元件43电耦接的漏极以及与接地端VSS电耦接的源极。如此，第三电流吸收单元53响应于第三字线选择信号WL_s<2>而使电流从第三电阻式存储元件43流至接地端VSS。
第四电流吸收单元54包括第四晶体管N4。该第四晶体管N4具有：栅极，其被施加第四字线选择信号WL_s<3>；漏极，其电耦接第四电阻式存储元件44；以及源极，其电耦接地端VSS。如此，第四电流吸收单元54响应于第四字线选择信号WL_s<3>而使电流从第四电阻式存储元件44流至接地端VSS。
读写电路单元60通过被提供来自由第一至第四字线选择信号WL_s<0:3>和列选择信号C_s选择的电阻式存储元件41至44的电流或电压来执行读取操作，以及通过将电流或电压提供给选中的电阻式存储元件41至44来执行写入操作。选中的电阻式存储元件指第一至第四电阻式存储元件41至44之中的响应于列选择信号C_s和第一至第四字线选择信号WL_s<0:3>而可以流过电流的电阻式存储元件。
如图1所示，传统半导体存储装置被配置成将来自驱动驱动器单元30的电流或电压提供给多个电阻式存储元件41至44。因此，最靠近驱动驱动器单元30的电阻式存储元件41被提供最大量的电流或最高电压，而最远离驱动驱动器单元30的电阻式存储元件44被提供最小量的电流或最低电压。也就是说，因为驱动驱动器单元30与第一至第四电阻式存储元件41至44之间的距离不同，所以第一至第四电阻式存储元件41至44被提供不同量的电流或不同电平的电压。因此，当感测(读取)第一至第四电阻式存储元件41至44的电阻值时、或改变(写入)第一至第四电阻式存储元件41至44的电阻值时，因这种问题而可能难以正常执行所述读取与写入操作。
发明内容
本说明书中描述一种可以确保数据稳定性和可靠性的半导体存储装置。
在本发明的实施例，半导体存储装置包括：列地址解码单元，其被配置成解码列地址、并且产生列选择信号；行地址解码单元，其被配置成解码行地址、并且产生字线选择信号；驱动驱动器单元，其被配置成响应于列选择信号而提供不同电压给多个电阻式存储元件；吸收电流控制单元，其被配置成响应于字线选择信号而产生具有不同电压电平的多个吸收电压；以及多个电流吸收单元，其被配置成响应于所述多个吸收电压而使电流从多个相应的电阻式存储元件流至接地端。
在本发明的实施例，半导体存储装置包括：驱动驱动器单元，其被配置成响应于列选择信号而分别提供具有不同电压电平的电压给多个电阻式存储元件；多个电流吸收单元，其被配置成响应于多个吸收电压而使电流从多个相应的电阻式存储元件流至接地端；以及吸收电流控制单元，其被配置成响应于多个字线选择信号而产生具有不同电压电平的所述多个吸收电压。
在本发明的实施例，半导体存储装置包括：驱动驱动器单元，其被配置成响应于列选择信号而提供具有不同电压电平的电压给多个相应的电阻式存储元件；多个电流吸收单元，其被配置成响应于多个字线选择信号而使电流从所述多个电阻式存储元件中之一流至接地端；以及吸收电流控制单元，其被配置成使不同的电流量从所述多个电流吸收单元流至接地端。
在本发明的实施例，微处理器包括：控制单元，其被配置成：接收包括来自外部的命令的信号，并且执行该命令的提取或译码、或者输入或输出控制；运算单元，其被配置成根据控制单元中该命令的译码结果执行运算；以及储存单元，其被配置成储存：数据之中要操作的一个或多个数据、对应于操作结果的数据、以及要操作的数据的地址，其中储存单元包括半导体存储装置，该装置包括：列地址解码单元，其被配置成解码列地址、并且产生列选择信号；行地址解码单元，其被配置成解码行地址、并且产生字线选择信号；驱动驱动器单元，其被配置成响应于列选择信号而提供不同电压给多个电阻式存储元件；吸收电流控制单元，其被配置成响应于字线选择信号而产生具有不同电压电平的多个吸收电压；以及多个电流吸收单元，其被配置成响应于所述多个吸收电压而使电流从多个相应的电阻式存储元件流至接地端。
在本发明的实施例，处理器包括：核单元，其被配置成使用根据从外部输入的命令的数据，执行对应于该命令的操作；高速缓冲半导体器件单元，其被配置成储存：数据之中要操作的一个或多个数据、对应于该操作的结果的数据、以及要操作的数据的地址；以及总线接口，其被配置成：连接在核单元与高速缓冲半导体器件单元之间，并且在核单元与高速缓冲半导体器件单元之间传输数据，其中高速缓冲半导体器件单元包括半导体存储装置，该装置包括：驱动驱动器单元，其被配置成响应于列选择信号而分别提供具有不同电压电平的电压给多个电阻式存储元件；多个电流吸收单元，其被配置成响应于多个吸收电压而使电流从多个相应的电阻式存储元件流至接地端；以及吸收电流控制单元，其被配置成响应于多个字线选择信号而产生具有不同电压电平的所述多个吸收电压。
在本发明的实施例，处理器包括：处理器，其被配置成解析来自外部输入的命令、并且根据命令的解析结果控制信息的操作；辅助储存器件，其被配置成储存用于命令解析的编程以及信息；主储存器件，其被配置成：传输来自辅助储存器件的编程与信息，使得在编程执行时处理器使用编程与信息执行操作；以及接口器件，其被配置成执行外部与处理器、辅助储存器件和主储存器件之中的一个或多个之间的通信，其中辅助储存器件与主储存器件中的至少之一包括半导体存储装置，该装置包括：驱动驱动器单元，其被配置成响应于列选择信号而提供具有不同电压电平的电压给多个相应的电阻式存储元件；多个电流吸收单元，其被配置成响应于多个字线选择信号而使电流从所述多个电阻式存储元件中之一流至接地端；以及吸收电流控制单元，其被配置成使不同的电流量从所述多个电流吸收单元流至接地端。
由于上述实施例，根据本发明的半导体存储装置改善读写操作的稳定性与可靠性。
附图说明
以下将参考附图说明特征、方面与实施例，其中：
图1为传统半导体存储装置的配置图；
图2为根据本发明实施例的半导体存储装置的配置图；
图3为图2的吸收电流控制单元的配置图；
图4为根据本发明实施例的半导体存储装置的配置图；
图5为例示根据本发明实施例的微处理器的框图；
图6为例示根据本发明实施例的处理器的框图；以及
图7为例示根据本发明实施例的系统的框图。
具体实施方式
以下将经由示范实施例参考附图来说明根据本发明的半导体存储装置。
请参考图2，根据本发明实施例的半导体存储装置包括：列地址解码单元100、行地址解码单元200、驱动驱动器单元300、吸收电流控制单元400、第一至第四电阻式存储元件510、520、530和540、第一至第四电流吸收单元610、620、630和640、以及读写电路单元700。
列地址解码单元100被配置成解码列地址Y_add，并且产生列选择信号C_s。
行地址解码单元200被配置成解码行地址X_add，并且产生第一至第四字线选择信号WL_s<0:3>。例如：行地址解码单元200解码行地址X_add，并且每次使能所述第一至第四字线选择信号WL_s<0:3>中之一。
驱动驱动器单元300被配置成响应于列选择信号C_s而提供不同电压或电流给所述第一至第四电阻式存储元件510、520、530和540。驱动驱动器单元300包括驱动驱动器P11，其响应于列选择信号C_s而提供驱动电压V_dr或驱动电流I_dr。驱动驱动器单元300根据驱动驱动器P11与第一至第四个别电阻式存储元件510、520、530和540之间的距离而将不同的电压电平提供给第一至第四电阻式存储元件510、520、530和540。例如：驱动驱动器单元300在电阻式存储元件离驱动驱动器P11较远时，提供较低电压。在读取操作或写入操作中，驱动电压V_dr或驱动电流I_dr由用于控制读取与写入操作的电路产生。
驱动驱动器单元300包括驱动驱动器P11及串联电耦接的第一至第三电阻器元件R11、R12和R13。
驱动驱动器P11包括第一晶体管P11。该第一晶体管P11具有：栅极，其被输入列选择信号C_s；以及源极，其被施加驱动电压V_dr或驱动电流I_dr。虽然示范用由PMOS晶体管实现驱动驱动器P11，不过请注意，驱动驱动器P11可以由NMOS晶体管或通门来实现。
第一电阻器元件R11的一端电耦接第一晶体管P11的漏极。
第二电阻器元件R12的一端电耦接第一电阻器元件R11的另一端。
第三电阻器元件R13的一端电耦接第二电阻器元件R12的另一端。
第一电阻式存储元件510电耦接至将驱动驱动器P11与第一电阻器元件R11电耦接的节点。第二电阻式存储元件520电耦接至将第一电阻器元件R11与第二电阻器元件R12电耦接的节点。第三电阻式存储元件530电耦接至将第二电阻器元件R12与第三电阻器元件R13电耦接的节点。第四电阻式存储元件540电耦接至第三电阻器元件R13的另一端。读写电路单元700电耦接至将第三电阻器元件R13与第四电阻式存储元件540电耦接的节点。串联电耦接的第一至第三电阻器元件R11至R13之中最末的电阻器元件R13电耦接读写电路单元700。
吸收电流控制单元400被配置成响应于所述第一至第四字线选择信号WL_s<0:3>而产生具有不同电压电平的第一至第四吸收电压V_sink<0:3>。例如：根据驱动驱动器P11与第一至第四电阻式存储元件510至540的距离，吸收电流控制单元400将相应的第一至第四吸收电压V_sink<0:3>提供给分别电耦接至第一至第四电阻式存储元件510至540的第一至第四电流吸收单元610、620、630和640。详细来说，吸收电流控制单元400将具有低电压电平的吸收电压提供给电耦接最靠近驱动驱动器P11的电阻式存储器元件的电流吸收单元。
第一电阻式存储元件510的一端电耦接至将驱动驱动器P11与第一电阻器元件R11电耦接的节点，且其另一端电耦接第一电流吸收单元610。
第二电阻式存储元件520的一端电耦接至将驱动驱动器P11与第二电阻器元件R12电耦接的节点，且其另一端电耦接第二电流吸收单元620。
第三电阻式存储元件530的一端电耦接至将第二电阻器元件R12与第三电阻器元件R13电耦接的节点，且其另一端电耦接第三电流吸收单元630。
第四电阻式存储元件540的一端电耦接至将第三电阻器元件R13与读写电路单元700电耦接的节点，且其另一端电耦接第四电流吸收单元640。
第一电流吸收单元610被配置成响应于第一吸收电压V_sink<0>而使电流从第一电阻式存储元件510流至接地端VSS。例如：当第一吸收电压V_sink<0>的电压电平为高时，第一电流吸收单元610使增大的电流量从第一电阻式存储元件510流至接地端VSS。
第一电流吸收单元610包括第二晶体管N11。该第二晶体管N11具有：栅极，其被施加第一吸收电压V_sink<0>；漏极，其电耦接第一电阻式存储元件510；以及源极，其电耦接接地端VSS。
第二电流吸收单元620被配置成响应于第二吸收电压V_sink<1>而使电流从第二电阻式存储元件520流至接地端VSS。例如：当第二吸收电压V_sink<1>的电压电平为高时，第二电流吸收单元620使增大的电流量从第二电阻式存储元件520流至接地端VSS。
第二电流吸收单元620包括第三晶体管N12。该第三晶体管N12具有：栅极，其被施加第二吸收电压V_sink<1>；漏极，其电耦接第二电阻式存储元件520；以及源极，其电耦接接地端VSS。
第三电流吸收单元630被配置成响应于第三吸收电压V_sink<2>而使电流从第三电阻式存储元件530流至接地端VSS。例如：当第三吸收电压V_sink<2>的电压电平为高时，第三电流吸收单元630使增大的电流量从第三电阻式存储元件530流至接地端VSS。
第三电流吸收单元630包括第四晶体管N13。该第四晶体管N13具有：栅极，其被施加第三吸收电压V_sink<2>；漏极，其电耦接第三电阻式存储元件530；以及源极，其电耦接接地端VSS。
第四电流吸收单元640被配置成响应于第四吸收电压V_sink<3>而使电流从第四电阻式存储元件540流至接地端VSS。例如：当第四吸收电压V_sink<3>的电压电平为高时，第四电流吸收单元640使增大的电流量从第四电阻式存储元件540流至接地端VSS。
第四电流吸收单元640包括第五晶体管N14。该第五晶体管N14具有：栅极，其被施加第四吸收电压V_sink<3>；漏极，其电耦接第四电阻式存储元件540；以及源极，其电耦接接地端VSS。
读写电路单元700被配置成：在读取操作中，放大和输出与其电耦接的节点的电流或电压；或在写入操作中，施加电压或电流至与其电耦接的节点。
请参考图3，吸收电流控制单元400包括电压供应信号产生部410、分压部420、以及第一至第四开关部431、432、433和434。
电压供应信号产生部410被配置成：当第一至第四字线选择信号WL_s<0:3>中即使之一被使能时，则使能电压供应信号V_s。
电压供应信号产生部410包括或非（NOR）门NOR21和反向器IV21。或非门NOR21被输入第一至第四字线选择信号WL_s<0:3>。反向器IV21被输入或非门NOR21的输出信号，并且输出电压供应信号V_s。
分压部420被配置成响应于电压供应信号V_s而产生第一至第四吸收电压V_sink<0:3>，这些电压具有介于第一字线驱动电压V_wl1与第二字线驱动电压V_wl2的电压电平之间的电压电平。
分压部420包括串联电耦接的第四至第六电阻器元件、以及第六和第七晶体管N21和N22。第六晶体管N21具有：栅极，其被输入电压供应信号V_s；漏极，其被施加第一字线驱动电压V_wl1；以及源极，其电耦接第四电阻器元件R21的一端。第五电阻器元件R22的一端电耦接第四电阻器元件R21的另一端。第六电阻器元件R23的一端电耦接第五电阻器元件R22的另一端。第七晶体管N22具有：栅极，其被输入电压供应信号V_s；漏极，其被施加第二字线驱动电压V_wl2；以及源极，其电耦接第六电阻器元件R23的另一端。将第七晶体管N22与第六电阻器元件R23电耦接的节点为第一节点Node_A。将第六电阻器元件R23与第五电阻器元件R22电耦接的节点为第二节点Node_B。将第五电阻器元件R22与第四电阻器元件R21电耦接的节点为第三节点Node_C。将第四电阻器元件R21与第六晶体管N21电耦接的节点为第四节点Node_D。第一字线驱动电压V_wl1高于第二字线驱动电压V_wl2的电压电平。第一节点Node_A的电压电平最低、第二节点Node_B的电压电平次低、第三节点Node_C的电压电平则第三低，且第四节点Node_D的电压电平最高。
第一开关部431被配置成响应于第一字线选择信号WL_s<0>而将第一节点Node_A的电压输出作为第一吸收电压V_sink<0>。例如：当第一字线选择信号WL_s<0>被使能时，第一开关部431将第一节点Node_A的电压输出作为第一吸收电压V_sink<0>。
第一开关部431包括第八晶体管N23。第八晶体管N23具有：栅极，其被输入第一字线选择信号WL_s<0>；漏极，其电耦接第一节点Node_A；以及源极，其输出第一吸收电压V_sink<0>。
第二开关部432被配置成响应于第二字线选择信号WL_s<1>而将第二节点Node_B的电压输出作为第二吸收电压V_sink<1>。例如：当第二字线选择信号WL_s<1>被使能时，第二开关部432将第二节点Node_B的电压输出作为第二吸收电压V_sink<1>。
第二开关部432包括第九晶体管N24。第九晶体管N24具有：栅极，其被输入第二字线选择信号WL_s<1>；漏极，其电耦接第二节点Node_B；以及源极，其输出第二吸收电压V_sink<1>。
第三开关部433被配置成响应于第三字线选择信号WL_s<2>而将第三节点Node_C的电压输出作为第三吸收电压V_sink<2>。例如：当第三字线选择信号WL_s<2>被使能时，第三开关部433将第三节点Node_C的电压输出作为第三吸收电压V_sink<2>。
第三开关部433包括第十晶体管N25。第十晶体管N25具有：栅极，其被输入第三字线选择信号WL_s<2>；漏极，其电耦接第三节点Node_C；以及源极，其输出第三吸收电压V_sink<2>。
第四开关部434被配置成响应于第四字线选择信号WL_s<3>将第四节点Node_D的电压输出作为第四吸收电压V_sink<3>。例如：当第四字线选择信号WL_s<3>被使能时，第四开关部434将第四节点Node_D的电压输出作为第四吸收电压V_sink<3>。
第四开关部434包括第十一晶体管N26。该第十一晶体管N26具有：栅极，其被输入第四字线选择信号WL_s<3>；漏极，其电耦接第四节点Node_D；以及源极，其输出第四吸收电压V_sink<3>。第一吸收电压V_sink<0>的电压电平最低、第二吸收电压V_sink<1>的电压电平次低、第三吸收电压V_sink<2>的电压电平第三低、以及第四吸收电压V_sink<3>的电压电平最高。
按如上配置的根据本发明实施例的半导体存储装置可以如下操作。
半导体存储装置被输入来自外部的列地址Y_add和行地址X_add。
列地址解码单元100解码列地址Y_add，并且产生列选择信号C_s。
行地址解码单元200解码行地址X_add，并且产生所述一至第四字线选择信号WL_s<0:3>。
驱动驱动器单元300响应于列选择信号C_s而提供具有不同电压电平的电压给第一至第四电阻式存储元件510、520、530和540。例如：驱动驱动器单元300提供最高电压给最靠近驱动驱动器P11的第一电阻式存储元件510。驱动驱动器单元300提供第二高电压给第二靠近驱动驱动器P11的第二电阻式存储元件520。驱动驱动器单元300提供第三高电压给第三靠近驱动驱动器P11的第三电阻式存储元件530。驱动驱动器单元300提供最低电压给最远离驱动驱动器P11的第四电阻式存储元件540。
吸收电流控制单元400响应于所述第一至第四字线选择信号WL_s<0:3>而产生具有不同电压电平的第一至第四吸收电压V_sink<0:3>。第一至第四吸收电压V_sink<0:3>之中，第一吸收电压V_sink<0>的电压电平最低、第二吸收电压V_sink<1>的电压电平次低、第三吸收电压V_sink<2>的电压电平第三低、以及第四吸收电压V_sink<3>的电压电平最高。吸收电流控制单元400响应于第一至第四字线选择信号WL_s<0:3>而输出第一至第四吸收电压V_sink<0:3>中的一个电压。在第一字线选择信号WL_s<0>被使能时，吸收电流控制单元400输出第一吸收电压V_sink<0>；在第二字线选择信号WL_s<1>被使能时，输出第二吸收电压V_sink<1>；在第三字线选择信号WL_s<2>被使能时，输出第三吸收电压V_sink<2>；且在第四字线选择信号WL_s<3>被使能时，输出第四吸收电压V_sink<3>。
第一电流吸收单元610响应于第一吸收电压V_sink<0>而使电流从第一电阻式存储元件510流至接地端VSS。
第二电流吸收单元620响应于第二吸收电压V_sink<1>而使电流从第二电阻式存储元件520流至接地端VSS。
第三电流吸收单元630响应于第三吸收电压V_sink<2>而使电流从第三电阻式存储元件530流至接地端VSS。
第四电流吸收单元640响应于第四吸收电压V_sink<3>而使电流从第四电阻式存储元件540流至接地端VSS。
因为第一电流吸收单元610被施加第一至第四吸收电压V_sink<0:3>之中的电压电平最低的第一吸收电压V_sink<0>，所以从第一电阻式存储元件510流至接地端VSS的电流量最小。
因为第二电流吸收单元620被施加第一至第四吸收电压V_sink<0:3>之中的电压电平第二低的第二吸收电压V_sink<1>，所以从第二电阻式存储元件520流至接地端VSS电流量第二小。
因为第三电流吸收单元630被施加第一至第四吸收电压V_sink<0:3>之中的电压电平第三低的第三吸收电压V_sink<2>，所以从第三电阻式存储元件530流至接地端VSS电流量第三小。
因为第四电流吸收单元640被施加第一至第四吸收电压V_sink<0:3>之中的电压电平最高的第四吸收电压V_sink<3>，所以从第四电阻式存储元件540流至接地端VSS电流量最大。
尽管第一至第四电阻式存储元件510至540之中的最靠近驱动驱动器P11的第一电阻式存储元件510被施加最高电压（也就是最大电流量），其使最小的电流量流至接地端VSS。
尽管第一至第四电阻式存储元件520至540之中的第二靠近驱动驱动器P11的第二电阻式存储元件520被施加第二高电压（也就是第二大电流量），其使第二小的电流量流至接地端VSS。
尽管第一至第四电阻式存储元件530至540之中的第三靠近驱动驱动器P11的第三电阻式存储元件530被施加第三高电压（也就是第三大电流量），其使第三小的电流量流至接地端VSS。
尽管第一至第四电阻式存储元件540至540之中的最远离驱动驱动器P11的第四电阻式存储元件540被施加最低电压（也就是最小电流量），其使最大的电流量流至接地端VSS。
根据本发明实施例的半导体存储器在一电阻式存储元件较靠近驱动驱动器P11时提供较高的电压电平、并且在一电阻式存储元件较靠近驱动驱动器P11时使较小量的电流流至接地端VSS。
换言之，不管电阻式存储元件与该驱动驱动器P11的距离远近，根据本发明实施例的半导体存储器可以使相同量的电流流至所有电阻式存储元件。
因此，通过使相同量的电流流至由列地址与行地址选中的所有电阻式存储元件，根据本发明实施例的半导体存储器可以改善读取与写入操作的可靠性与稳定性。
请参考图4，根据本发明实施例的半导体存储装置包括列地址解码单元100、行地址解码单元200、驱动驱动器单元300、吸收电流控制单元400、第一至第四电阻式存储元件510、520、530和540、第一至第四电流吸收单元610至620以及读写电路单元700。
列地址解码单元100被配置成解码列地址Y_add，并且产生列选择信号C_s。
行地址解码单元200被配置成解码行地址X_add，并且产生第一至第四字线选择信号WL_s<0:3>。例如：行地址解码单元200解码行地址X_add，并且每次将第一至第四字线选择信号WL_s<0:3>中之一使能。
驱动驱动器单元300被配置成响应于列选择信号C_s而提供不同电压给所述第一至第四电阻式存储元件510、520、530和540。驱动驱动器单元300包括驱动驱动器P31，其响应于列选择信号C_s而提供驱动电压V_dr或驱动电流I_dr。驱动驱动器单元300根据驱动驱动器P31与相应的第一至第四电阻式存储元件510、520、530和540之间的距离而将不同的电压电平提供给第一至第四电阻式存储元件510、520、530和540。例如：驱动驱动器单元300在电阻式存储元件离驱动驱动器P31较远时提供较低电压。
驱动驱动器单元300包括驱动驱动器P31和串联电耦接的第一至第三电阻器元件R31、R32和R33。
驱动驱动器P31包括第一晶体管P31。第一晶体管P31具有：栅极，其被输入列选择信号C_s；以及源极，被施加驱动电压V_dr或驱动电流I_dr。
第一电阻器元件R31的一端电耦接第一晶体管P31的漏极。
第二电阻器元件R32的一端电耦接第一电阻器元件R31的另一端。
第三电阻器元件R33的一端电耦接第二电阻器元件R32的另一端。
第一电阻式存储元件510电耦接至将驱动驱动器P31与第一电阻器元件R31电耦接的节点。第二电阻式存储元件520电耦接至将第一电阻器元件R31与第二电阻器元件R32电耦接的节点。第三电阻式存储元件530电耦接至将第二电阻器元件R32与第三电阻器元件R33电耦接的节点。第四电阻式存储元件540电耦接至第三电阻器元件R33的另一端。读写电路单元700电耦接至将第三电阻器元件R33与第四电阻式存储元件540电耦接的节点。串联电耦接的所述第一至第三电阻器元件R31至R33之中的最末的电阻器元件R33电耦接读写电路单元700。
第一电流吸收单元610电耦接第一电阻式存储元件510，并且被配置成响应于第一字线选择信号WL_s<0>而使电流从第一电阻式存储元件510流至吸收电流控制单元400。
第一电流吸收单元610包括第二晶体管N31。第二晶体管N31具有：栅极，其被施加第一字线选择信号WL_s<0>；漏极，其电耦接第一电阻式存储元件510；以及源极，其电耦接吸收电流控制单元400。
第二电流吸收单元620电耦接第二电阻式存储元件520，并且被配置成响应于第二字线选择信号WL_s<1>而使电流从第二电阻式存储元件520流至吸收电流控制单元400。
第二电流吸收单元620包括第三晶体管N32。第三晶体管N32具有：栅极，其被施加第二字线选择信号WL_s<1>；漏极，其电耦接第二电阻式存储元件520；以及源极，其电耦接吸收电流控制单元400。
第三电流吸收单元630电耦接第三电阻式存储元件530，并且被配置成响应于第三字线选择信号WL_s<2>而使电流从第三电阻式存储元件530流至吸收电流控制单元400。
第三电流吸收单元630包括第四晶体管N33。第四晶体管N33具有：栅极，其被施加第三字线选择信号WL_s<2>；漏极，其电耦接第三电阻式存储元件530；以及源极，其电耦接吸收电流控制单元400。
第四电流吸收单元640电耦接至第四电阻式存储元件540，并且被配置成响应于第四字线选择信号WL_s<3>而使电流从第四电阻式存储元件540流至吸收电流控制单元400。
第四电流吸收单元640包括第五晶体管N34。第五晶体管N34具有：栅极，其被施加第四字线选择信号WL_s<3>；漏极，其电耦接第四电阻式存储元件540；以及源极，其电耦接吸收电流控制单元400。
吸收电流控制单元400被配置成使不同的电流量从相应的第一至第四电流吸收单元610至640的流至接地端VSS。例如：根据驱动驱动器P31与第一至第四电阻式存储元件510至540之间的相应距离，吸收电流控制单元400使通过电耦接至所述一至第四电阻式存储元件510至540的第一至第四电流吸收单元610至640流至接地端VSS的电流量变得不同。
吸收电流控制单元400包括第四至第六电阻器元件R34、R35和R36。第四电阻器元件R34电耦接在第一与第二电流吸收单元610与620之间。第五电阻器元件R35电耦接在第二与第三电流吸收单元620与630之间。第六电阻器元件R36电耦接在第三电流吸收单元630与接地端VSS之间。
当第一字线选择信号WL_s<0>被使能时，第一电流吸收单元610使电流从第一电阻式存储元件510通过所述第四至第六电阻器元件R34至R36流至接地端VSS。
当第二字线选择信号WL_s<1>被使能时，第二电流吸收单元620使电流从第二电阻式存储元件520通过第五和第六电阻器元件R35和R36流至接地端VSS。
当第三字线选择信号WL_s<2>被使能时，第三电流吸收单元630使电流从第三电阻式存储元件530通过第六电阻器元件R36流至接地端VSS。
当第四字线选择信号WL_s<3>被使能时，第四电流吸收单元640使电流从第四电阻式存储元件540流至接地端VSS。
因此，在吸收电流控制单元400中，从电耦接至接近驱动驱动器P31的电阻式存储元件的电流吸收单元流至接地端VSS的电流量，小于从电耦接至远离驱动驱动器P31的电阻式存储元件的电流吸收单元流至接地端VSS的电流量。
以下将描述如上配置的根据本发明实施例的半导体存储装置的操作。
半导体存储装置被输入来自外部的列地址Y_add以及行地址X_add。
列地址解码单元100解码列地址Y_add，并且产生列选择信号C_s。
行地址解码单元200解码行地址X_add，并且产生第一至第四字线选择信号WL_s<0:3>。
驱动驱动器单元300响应于列选择信号C_s而提供具有不同电压电平的电压给第一至第四电阻式存储元件510、520、530和540。例如：驱动驱动器单元300提供最高电压给最靠近驱动驱动器P31的第一电阻式存储元件510。驱动驱动器单元300提供第二高电压给第二靠近驱动驱动器P31的第二电阻式存储元件520。驱动驱动器单元300提供第三高电压给第三靠近驱动驱动器P31的第三电阻式存储元件530。驱动驱动器单元300提供最低电压给最远离驱动驱动器P31的第四电阻式存储元件540。
第一电流吸收单元610响应于第一字线选择信号WL_s<0>而使电流从第一电阻式存储元件510流至吸收电流控制单元400。
第二电流吸收单元620响应于第二字线选择信号WL_s<1>而使电流从第二电阻式存储元件520流至吸收电流控制单元400。
第三电流吸收单元630响应于第三字线选择信号WL_s<2>而使电流从第三电阻式存储元件530流至吸收电流控制单元400。
第四电流吸收单元640响应于第四字线选择信号WL_s<3>而使电流从第四电阻式存储元件540流至吸收电流控制单元400。
既然第一字线选择信号WL_s<0>被使能时第一电流吸收单元610使电流通过吸收电流控制单元400的第四至第六电阻器元件R34至R36流至接地端VSS，因此由第一电流吸收单元610而从第一电阻式存储元件510流至接地端VSS的电流量最小。
既然第二字线选择信号WL_s<1>被使能时第二电流吸收单元620使电流通过吸收电流控制单元400的第五和第六电阻器元件R35和R36流至接地端VSS，因此由第二电流吸收单元620从第二电阻式存储元件520流至接地端VSS的电流量第二小。
既然第三字线选择信号WL_s<2>被使能时第三电流吸收单元630使电流通过吸收电流控制单元400的第六电阻器元件R36流至接地端VSS，因此由第三电流吸收单元630从第三电阻式存储元件530流至接地端VSS的电流量第三小。
既然第四字线选择信号WL_s<3>被使能时第四电流吸收单元640使电流流至接地端VSS，因此由第四电流吸收单元640从第四电阻式存储元件540流至接地端VSS的电流量最大。
尽管第一至第四电阻式存储元件510至540之中的最靠近驱动驱动器P31的第一电阻式存储元件510被施加最高电压，其使最小量的电流流至接地端VSS。
尽管第一至第四电阻式存储元件520至540之中的第二靠近驱动驱动器P31的第二电阻式存储元件520被施加第二高电压，其使第二小量的电流流至接地端VSS。
尽管第一至第四电阻式存储元件530至540之中的第三靠近驱动驱动器P31的第三电阻式存储元件530被施加第三高电压，其使第三小量的电流流至接地端VSS。
尽管第一至第四电阻式存储元件540至540之中的最远离驱动驱动器P31的第四电阻式存储元件540被施加最低电压，其使最大量的电流流至接地端VSS。
根据本发明实施例的半导体存储器在一电阻式存储元件较靠近驱动驱动器P31时，提供较高的电压电平、并且在一电阻式存储元件较靠近驱动驱动器P31时使较小量电流流至接地端VSS。
换言之，不管电阻式存储元件与驱动驱动器P31的距离远近，根据本发明实施例的半导体存储器都可以使相同量的电流流至所有电阻式存储元件。
因此，通过使相同量的电流流至由列地址与行地址选中的所有电阻式存储元件，根据本发明实施例的半导体存储器可以改善读取与写入操作的可靠性与稳定性。
如图5所例示，应用了根据本发明半导体存储装置的微处理器1000可以控制并调整一系列处理，其从各种外部装置接收数据、处理数据并且将处理结果传输至外部装置。微处理器1000可以包括储存单元1010、运算单元1020以及控制单元1030。微处理器1000可以为各种处理装置，例如中央处理单元(CPU，Central Processing Unit)、图形处理单元(GPU，Graphic Processing Unit)、数字信号处理器(DSP，Digital Signal Processor)或应用处理器(AP，Application Processor)。
储存单元1010可以为处理器寄存器或寄存器，并且储存单元可以为储存微处理器1000中的数据的单元，并且包括数据寄存器、地址寄存器以及浮点寄存器。储存单元1010可以包括上述寄存器以外的各种寄存器。储存单元1010可以暂时储存要在运算单元1020中操作的数据、在运算单元1020中执行的结果数据以及储存所要操作数据的地址。
储存单元1010可以包括根据实施例的半导体装置之一。包括上述实施例的半导体存储装置的储存单元1010可以包括不管与驱动驱动器的距离都会使相同量的电流流至所有电阻式存储元件的半导体存储装置。
运算单元1020可以执行微处理器1000中的运算，并且根据控制单元1030中的命令译码结果执行算术运算或逻辑运算的四则运算。运算单元1020可以包括一个或多个算术与逻辑单元(ALU，Arithmetic and Logic Unit)。
控制单元1030接收来自微处理器1000的储存单元1010、运算单元1020或外部装置接收信号，执行命令的提取或译码，或输入或输出控制，并以编程形式执行处理。
根据实施例的微处理器1000还可以包括高速缓冲存储单元1040，适合用来暂时储存从外部装置而非储存单元1010输入的数据，或暂时储存要输出至外部装置的数据。此时，高速缓冲存储单元1040可以经由总线接口1050交换来自储存单元1010、运算单元1020以及控制单元1030数据。
如图6所例示，根据所述实施例的处理器1100可以包括各种功能来实施性能改善和微处理器可以控制并调整一系列处理的功能（接收来自各种外部装置的数据、处理数据并且将处理结果传输至外部装置）以外的。处理器1100可以包括核单元1110、高速缓冲存储单元1120以及总线接口1130。该实施例中的核单元1110为对从外部装置输入的数据执行算术与逻辑运算的单元，并且包括储存单元1111、运算单元1112以及控制单元1113。处理器1100可以为各种芯片上系统(SoC，System on Chip)，例如多核处理器(MCP，Multi Core Processor)、图形处理单元以及应用处理器。
储存单元1111可以为处理器寄存器或寄存器，并且储存单元1111可以为储存处理器1100中数据的单元，并且包括数据寄存器、地址寄存器以及浮点寄存器。储存单元1111可以包括上述寄存器以外的各种寄存器。储存单元1111可以暂时储存要在运算单元1112中操作的数据、在运算单元1112中执行的结果数据以及储存所要操作数据的地址。，运算单元1112可以执行处理器1100中的运算，并且根据控制单元1113中的命令译码结果执行算术运算或逻辑运算的四则运算。运算单元1112可以包括一个或多个算术与逻辑单元(ALU)。控制单元1113接收来自处理器1110的储存单元1111、运算单元1112和外部装置的信号，执行命令的提取或译码、或者输入或输出控制，并以编程形式执行处理。
不同于高速核单元1110，高速缓冲存储单元1120可以暂时储存数据以补足低速外部装置的低速数据处理速率。高速缓冲存储单元1120可以包括主储存单元1121、二级储存单元1122、以及三级储存单元1123。一般而言，高速缓冲存储单元1120可以包括主储存单元与二级储存单元1121和1122。当需要高容量储存单元时，高速缓冲存储单元1120可以包括三级储存单元1123。若需要，高速缓冲存储单元1120可以包括更多储存单元。也就是，高速缓冲存储单元1120中含的储存单元数量可以依设计改变。在此，主储存单元、二级储存单元和三级储存单元1121、1122和1123的数据储存与识别的处理速率可以相同或不同。所述储存单元的处理速率不同时，主储存单元的处理速率最快。高速缓冲存储单元中的主储存单元1121、二级储存单元1122和三级储存单元1123中的一个或多个可以包括根据实施例的所述半导体存储装置中的一种。包括上述实施例的半导体存储装置的高速缓冲存储单元1120可以包括不管与驱动驱动器的距离远近都会使相同量的电流流至所有电阻式存储元件的半导体存储装置。半导体存储装置的详细配置可以与图2至图4例示的所述结构相同。
图6已经例示主储存单元、二级储存单元、以及三级储存单元1121、1122和1123都形成在高速缓冲存储单元1120中。不过主储存单元、二级储存单元、以及三级储存单元1121、1122和1123全部都可以形成在高速缓冲存储单元1120之外，并且可以补足核单元1110与外部装置的处理速率间的差异。此外，高速缓冲存储单元1120的主储存单元1121可以位于核单元1110之中，且二级储存单元1122和三级储存单元1123可以形成于核单元1110之外，以执行功能来补偿处理速率。
总线接口1130为可以耦接核单元1110与高速缓冲存储单元1120以有效率方式传输数据的单元。
根据实施例的处理器单元1100可以包括多个核单元1110，并且核单元1110可以共用高速缓冲存储单元1120。核单元1110和高速缓冲存储单元1120可以经由总线接口1130耦接。核单元1110可以具有与上述核单元1110的配置相同的配置。当提供核单元1110时，可以对应于核单元1110的数量而在所述核单元1110中的每每个核单元中形成高速缓冲存储单元1120的主储存单元1121，并且二级储存单元1122和三级储存单元1123可以在所述核单元1110的外部被形成一体，以经由总线接口1130共用。在此，主储存单元1121的处理速率可以大于二级与三级储存单元1122和1123的处理速率。
根据实施例的处理器1100还可以包括：嵌入式存储单元1140，用以储存数据；通信模块单元1150，其可以用有线或无线方式传输与接收来自外部装置的数据；存储器控制单元1160，其可以驱动外部储存装置；媒体处理单元1170，其可以处理在处理器1100中处理的数据或从外部装置输入的数据，并输出处理结果至外部接口器件设备；以及多个模块。此时，所述模块可以经由总线接口1130向/从核单元1110和高速缓冲存储单元1120传输/接收数据以及在所述模块之间传输与接收数据。
嵌入式存储单元1140可以包括易失性存储器或非易失性存储器。易失性存储器可以包括动态随机存取存储器(DRAM，Dynamic Random Access Memory)、移动动态随机存取存储器、静态随机存取存储器(SRAM，Static Random Access Memory)等等，并且非易失性存储器可以包括只读存储器(ROM，Read Only Memory)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM，Phase-change Random AccessMemory)、电阻式随机存取存储器(RRAM，Resistive RAM)、自旋转移力矩随机存取存储器(STTRAM，Spin Transfer Torque RAM)、以及磁性随机存取存储器(MRAM，Magnetic RAM)等等。根据该实施例的半导体存储装置可以应用于嵌入式存储单元1140。
通信模块单元1150可以包括诸如耦接至有线网络的模块以及耦接至无线网络的模块的所有模块。有线网络模块可以包括局域网(LAN，local area network)、通用串行总线(USB，Universal Serial Bus)、以太网、电力线通信(PLC，Power Line Communication)等等，并且无线通信模块可以包括：红外线数据协会(IrDA，Infrared Data Association)、码分多址(CDMA，Code Division Multiple Access)、时分多址(TDMA，Time DivisionMultiple Access)、频分多址(FDMA，Frequency Division Multiple Access)、无线局域网、Zigbee、泛在传感器网络(USN，Ubiquitous Sensor Network)、蓝牙、无线射频识别(RFID，Radio Frequency Identification)、长期演进技术(LTE，Long Term Evolution)、近场通信技术(NFC，Near Field Communication)、无线宽带因特网(Wibro，Wireless BroadbandInternet)、高速下行链路分组接入(HSDPA，High Speed Downlink Packet Access)、宽带码分多址(WCDMA，Wideband CDMA)、超宽带(UWB，Ultra WideBand)等等。
存储器控制单元1160可以为能够管理在处理器1100与外部装置之间传输数据的单元，可以根据处理器1100的不同通信标准来操作。存储器控制单元1160可以包括各种存储器控制器、或可以控制如下器件的控制器：集成设备电路(IDE，Integrated DeviceElectronics)、串行高级技术附件(SATA，Serial Advanced Technology Attachment)、小型电脑系统接口(SCSI，Small Computer System Interface)、独立磁盘冗余阵列(RAID，Redundant Array of Independent Disks)、固态磁盘(SSD，solid state disk)、外部串行高级技术附件(eSATA，External SATA)、个人电脑存储卡国际协会(PCMCIA，PersonalComputer Memory Card International Association)、通用串行总线、安全数字(SD，securedigital)卡、迷你安全数字(mSD，mini secure digital)卡、微型安全数字卡、安全数字高容量(SDHC，secure digital high capacity)卡、存储条卡、智能型媒体(SM，smart media)卡、多媒体卡(MMC，multi media card)、嵌入式多媒体卡(eMMC，embedded MMC)、或紧凑快闪(CF，compact flash)卡等等。
媒体处理单元1170可以为如下这种单元：能够处理已在处理器1100中处理过的数据、或从外部输入装置输入的数据，并且将处理结果输出至外部接口设备，如此处理结果可以用视频、语音以及其他类型被传输。媒体处理单元1170可以包括图形处理单元、数字信号处理器、高清音频、或高清多媒体接口(HDMI，high definition multimediainterface)控制器等等。
如图7所例示，应用了根据本发明构思实施例中半导体存储装置的系统1200为数据处理装置。系统1200可以执行输入、处理、输出、通信以及、储存等等，以对数据执行一系列处理，并且包括处理器1210、主储存器件1220、辅助储存器件1230、以及接口器件1240。根据实施例的系统可以为能够用处理器操作的各种电子系统，例如电脑、服务器、个人数字助理(PDA，Personal Digital Assistant)、可携式电脑、平板电脑、无线电话、移动电话、智能型电话、数字音乐播放机、可携式多媒体播放机(PMP，PortableMultimedia Player)、相机、全球定位系统(GPS，Global Positioning System)、视频摄影机、录音机、遥测系统、视听(AV，Audio Visual)系统或智能型电视。
处理器1210为系统的核心架构，可以控制输入命令的解析并且处理系统中所储存的数据的运算、比较等等，并且可以由MPU、CPU、单核/多核处理器、图形处理单元、应用处理器、数字信号处理器等等形成。
主储存单元1220为可以接收来自辅助储存器件1230的编程或数据，、并且执行编程或数据的储存位置。主储存器件1220的电源即使关闭也能保留所储存内容，并且可以包括根据上述实施例的半导体存储装置。主储存器件1220可以使用包括不管与驱动驱动器的距离远近都会使相同量的电流流至所有电阻式存储元件的半导体存储装置。半导体存储装置的详细配置可以与图2至图4中例示的所述结构相同。
根据实施例的主储存器件1220还可以包括易失性存储器类型的静态随机存取存储器或动态随机存取存储器，其中所有内容都会在电源中断之后擦除。或者，主储存器件1220可以不包括根据实施例的半导体存储装置，但是可以包括易失性存储器类型的静态随机存取存储器或动态随机存取存储器，其中所有内容都会在电源中断之后擦除。
辅助储存器件1230为可以储存编程码或数据的储存器件。辅助储存器件1230的数据处理速度低于主储存器件1220的处理速度，不过可以储存大量数据，并且包括根据上述实施例的半导体存储装置。辅助储存器件1230也可以使用包括不管与驱动驱动器的距离远近都会使相同量的电流流至所有电阻式存储元件的半导体存储装置。半导体存储装置的详细配置可以与图2至图4例示的所述结构相同。
根据实施例的辅助储存器件1230的面积可以缩小，以降低系统1200的尺寸，并且提高系统1200的可携性。进一步，辅助储存器件1230还可以包括数据储存系统，例如利用磁性的磁带以及磁盘、利用光的激光光盘、利用磁性与光的磁光盘、固态磁盘、通用串行总线存储器、安全数字卡、迷你安全数字卡、微型安全数字卡、安全数字高容量卡、存储棒卡、智能媒体卡、多媒体卡、嵌入式多媒体卡或紧凑快闪卡。与此不同的是，辅助储存器件1230可以不包括根据上述实施例的半导体存储装置，但是可以包括数据储存系统，例如利用磁性的磁带以及磁盘、利用光的激光光盘、利用磁性与光线的磁光盘、固态磁盘、通用串行总线存储器、安全数字卡、迷你安全数字卡、微型安全数字卡、安全数字高容量卡、存储棒卡、智能媒体卡、多媒体卡、嵌入式多媒体卡或紧凑快闪卡。
接口器件1240可以使用实施例的系统而与外部装置交换命令与数据，并且可以为按键组、键盘、鼠标、喇叭、耳麦、显示器、各种人机接口设备(HID，Human InterfaceDevice)或通信装置。通信装置可以包括例如耦接至有线网络的模块以及耦接至无线网络的模块的所有模块。有线网络模块可以包括局域网、通用串行总线、以太网、电力线通信等等，并且无线通信模块可以包括红外线数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线局域网、Zigbee、泛在传感器网络(USN)、蓝牙、无线射频识别(RFID)、长期演进技术(LTE)、近场通信技术(NFC)、无线宽带因特网(Wibro)、高速下行链路分组接入(HSDPA)、宽带码分多址(WCDMA)、超宽带(UWB)等等。
如上面特定描述，通过使相同量的电流流至由列地址与行地址选中的所有电阻式存储元件，根据本发明实施例的半导体存储器可以改善读取与写入操作的可靠性与稳定性。
上面本发明的实施例为例示而不是限制，各种替代品和等同项都是可能的，本发明并不受限于本说明书中的实施例范例。本发明也不受限于任何半导体存储装置的特定类型。鉴于本申请公开，其他增、减或修改都是显而易见的，并且都在文后权利要求的范畴中。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储装置，包括：
列地址解码单元，其被配置成解码列地址、并且产生列选择信号；
行地址解码单元，其被配置成解码行地址、并且产生字线选择信号；
驱动驱动器单元，其被配置成响应于所述列选择信号而提供不同电压给多个电阻式存储元件；
吸收电流控制单元，其被配置成响应于所述字线选择信号而产生具有不同电压电平的多个吸收电压；以及
多个电流吸收单元，其被配置成响应于所述多个吸收电压而使电流从多个相应的电阻式存储元件流至接地端。
技术方案2.如技术方案1所述的半导体存储装置，
其中所述驱动驱动器单元包括：
驱动驱动器，其被配置成响应于所述列选择信号而提供驱动电压；以及
多个第一电阻器元件，其串联电耦接以将所述驱动驱动器的输出分压；以及
其中较低电压提供给远离所述驱动驱动器的电阻式存储元件、而不是靠近所述驱动驱动器的电阻式存储元件。
技术方案3.如技术方案2所述的半导体存储装置，其中，在所述驱动驱动器单元中，所述多个电阻式存储元件分别电耦接至将串联电耦接的所述多个第一电阻器元件彼此电耦接的节点。
技术方案4.如技术方案3所述的半导体存储装置，其中，读写电路单元电耦接至将串联电耦接的所述多个第一电阻器元件之中的最远离所述驱动单元的最后的电阻器元件与电阻式存储元件电耦接的节点。
技术方案5.如技术方案2所述的半导体存储装置，其中，随着所述驱动驱动器与电阻式存储元件之间的距离增加，所述吸收电流控制单元将具有较高电压电平的吸收电压提供给电耦接所述电阻式存储器元件的电流吸收单元。
技术方案6.如技术方案5所述的半导体存储装置，
其中，所述吸收电流控制单元产生所述多个吸收电压，所述多个吸收电压的电压电平介于第一字线驱动电压与第二字线驱动电压之间；以及
其中，所述吸收电流控制单元响应于所述字线选择信号而输出从所述多个吸收电压之中选中的吸收电压。
技术方案7.如技术方案6所述的半导体存储装置，
其中，所述吸收电流控制单元在串联电耦接的多个第二电阻器元件的两端被施加所述第一字线驱动电压和第二字线驱动电压；以及
其中，所述吸收电流控制单元包括多个开关部，所述多个开关部响应于所述字线选择信号而将所述多个第二电阻器元件电耦接的节点的电压输出。
技术方案8.一种半导体存储装置，包括：
驱动驱动器单元，其被配置成响应于列选择信号而分别提供具有不同电压电平的电压给多个电阻式存储元件；
多个电流吸收单元，其被配置成响应于多个吸收电压而使电流从多个相应的电阻式存储元件流至接地端；以及
吸收电流控制单元，其被配置成响应于多个字线选择信号而产生具有不同电压电平的所述多个吸收电压。
技术方案9.如技术方案8所述的半导体存储装置，
其中，所述驱动驱动器单元包括：
驱动驱动器，其被配置成响应于所述列选择信号而提供驱动电压；以及
其中，根据所述驱动驱动器与多个相应的电阻式存储元件之间的距离，具有不同电压电平的所述电压被提供给多个相应的电阻式存储元件。
技术方案10.如技术方案9所述的半导体存储装置，其中，所述驱动驱动器将具有较低电压电平的电压提供给远离所述驱动驱动器的电阻式存储元件，而不是提供给靠近所述驱动驱动器的电阻式存储元件。
技术方案11.如技术方案9所述的半导体存储装置，其中，所述多个电流吸收单元被配置成使得：相比于与靠近所述驱动驱动器的所述电阻式存储元件电耦接的电流吸收单元，与远离所述驱动驱动器的所述电阻式存储元件电耦接的电流吸收单元被提供具有较高电压电平的吸收电压。
技术方案12.如技术方案9所述的半导体存储装置，其中，所述吸收电流控制单元响应于所述多个字线选择信号之中的被使能的字线选择信号而将所述多个吸收电压中之一输出。
技术方案13.如技术方案12所述的半导体存储装置，其中，所述吸收电流控制单元被配置成：相比于与靠近所述驱动驱动器的所述电阻式存储元件电耦接的所述电流吸收单元，将具有较高电压电平的吸收电压提供给与远离所述驱动驱动器的所述电阻式存储元件电耦接的所述电流吸收单元。
技术方案14.如技术方案13所述的半导体存储装置，其中所述吸收电流控制单元包括：
电压供应信号产生部，其被配置成当所述多个字线选择信号即使之一被使能时产生电压供应信号；
分压部，其被配置成响应于所述电压供应信号而分别串联电耦接的多个电阻器元件的两端分别供应第一字线驱动电压与第二字线驱动电压，并且产生所述多个吸收电压；以及
多个开关部，其被配置成响应于所述多个字线选择信号之中的被使能的字线选择信号而将所述多个吸收电压中之一输出。
技术方案15.一种半导体存储装置，包括：
驱动驱动器单元，其被配置成响应于列选择信号而提供具有不同电压电平的电压给多个相应的电阻式存储元件；
多个电流吸收单元，其被配置成响应于多个字线选择信号而使电流从所述多个电阻式存储元件中之一流至接地端；以及
吸收电流控制单元，其被配置成使不同的电流量从所述多个电流吸收单元流至所述接地端。
技术方案16.如技术方案15所述的半导体存储装置，
其中，所述驱动驱动器单元包括：
驱动驱动器，其被配置成响应于所述列选择信号而提供驱动电压；以及
串联电耦接的多个电阻器元件，其输入为所述驱动驱动器的输出，以及
其中，所述电阻式存储元件电耦接至将所述多个电阻器元件电耦接的相应节点。
技术方案17.如技术方案16所述的半导体存储装置，
其中，所述多个电流吸收单元电耦接至多个相应的电阻式存储元件；以及
其中，所述多个电流吸收单元中之一响应于所述多个字线选择信号而被激活。
技术方案18.如技术方案17所述的半导体存储装置，其中，根据所述驱动驱动器与所述多个电阻式存储元件之间的相应距离，所述吸收电流控制单元使通过电耦接至多个相应的电阻式存储元件的所述多个电流吸收单元所流过的电流量相区别。
技术方案19.如技术方案18所述的半导体存储装置，其中，所述吸收电流控制单元被配置成使得：从电耦接至靠近所述驱动驱动器的电阻式存储元件的电流吸收单元流至所述接地端的电流量小于从电耦接至远离所述驱动驱动器的电阻式存储元件的电流吸收单元流至所述接地端的电流量。
技术方案20.如技术方案19所述的半导体存储装置，
其中，所述吸收电流控制单元包括串联电耦接的多个电阻器元件；以及
其中，所述多个电阻器元件分别电耦接至所述多个电流吸收单元，且所述接地端电耦接至最远离所述驱动驱动器的电阻器元件。
技术方案21.一种微处理器，包括：
控制单元，其被配置成：接收包括来自外部的命令的信号，并且执行所述命令的提取或译码、或者输入或输出控制；
运算单元，其被配置成根据所述控制单元中所述命令的译码结果执行运算；以及
储存单元，其被配置成储存：数据之中要操作的一个或多个数据、对应于所述操作的结果的数据、以及要操作的所述数据的地址；
其中，所述储存单元包括半导体存储装置，所述半导体存储装置包括：
列地址解码单元，其被配置成解码列地址、并且产生列选择信号；
行地址解码单元，其被配置成解码行地址、并且产生字线选择信号；
驱动驱动器单元，其被配置成响应于所述列选择信号而提供不同电压给多个电阻式存储元件；
吸收电流控制单元，其被配置成响应于所述字线选择信号而产生具有不同电压电平的多个吸收电压；以及
多个电流吸收单元，其被配置成响应于所述多个吸收电压而使电流从多个相应的电阻式存储元件流至接地端。
技术方案22.一种处理器，包括：
核单元，其被配置成使用根据从外部输入的命令的数据以执行对应于所述命令的操作；
高速缓冲半导体器件单元，其被配置成储存：数据之中要操作的一个或多个数据、对应所述操作的结果的数据、以及要操作的所述数据的地址；以及
总线接口，其被配置成：连接在所述核单元与所述高速缓冲半导体器件单元之间，并且在所述核单元与所述高速缓冲半导体器件单元之间传输数据，
其中，所述高速缓冲半导体器件单元包括半导体存储装置，所述半导体存储装置包括：
驱动驱动器单元，其被配置成响应于列选择信号而分别提供具有不同电压电平的电压给多个电阻式存储元件；
多个电流吸收单元，其被配置成响应于多个吸收电压而使电流从多个相应的电阻式存储元件流至接地端；以及
吸收电流控制单元，其被配置成响应于多个字线选择信号而产生具有不同电压电平的所述多个吸收电压。
技术方案23.一种处理器，包括：
处理器，其被配置成：解析从外部输入的命令，并且根据所述命令的解析结果控制信息的操作；
辅助储存器件，其被配置成储存用于所述命令的解析的编程、以及所述信息；
主储存器件，其被配置成：传输来自所述辅助储存器件的所述编程与信息，使得在所述编程被执行时所述处理器使用所述编程与信息执行所述操作；以及
接口器件，其被配置成执行所述外部与所述处理器、所述辅助储存器件、以及所述主储存器件之中的一个或多个之间的通信，
其中，所述辅助储存器件与所述主储存器件中的至少一个包括半导体存储装置，所述半导体存储装置包括：
驱动驱动器单元，其被配置成响应于列选择信号而提供具有不同电压电平的电压给多个相应的电阻式存储元件；
多个电流吸收单元，其被配置成响应于多个字线选择信号而使电流从所述多个电阻式存储元件中之一流至接地端；以及
吸收电流控制单元，其被配置成使不同的电流量从所述多个电流吸收单元流至所述接地端。

Claims (10)

1.一种半导体存储装置，包括：
列地址解码单元，其被配置成解码列地址、并且产生列选择信号；
行地址解码单元，其被配置成解码行地址、并且产生字线选择信号；
驱动驱动器单元，其被配置成响应于所述列选择信号而提供不同电压给多个电阻式存储元件；
吸收电流控制单元，其被配置成响应于所述字线选择信号而产生具有不同电压电平的多个吸收电压；以及
多个电流吸收单元，其被配置成响应于所述多个吸收电压而使电流从多个相应的电阻式存储元件流至接地端。
2.如权利要求1所述的半导体存储装置，
其中所述驱动驱动器单元包括：
驱动驱动器，其被配置成响应于所述列选择信号而提供驱动电压；以及
多个第一电阻器元件，其串联电耦接以将所述驱动驱动器的输出分压；以及
其中较低电压提供给远离所述驱动驱动器的电阻式存储元件、而不是靠近所述驱动驱动器的电阻式存储元件。
3.如权利要求2所述的半导体存储装置，其中，在所述驱动驱动器单元中，所述多个电阻式存储元件分别电耦接至将串联电耦接的所述多个第一电阻器元件彼此电耦接的节点。
4.如权利要求3所述的半导体存储装置，其中，读写电路单元电耦接至将串联电耦接的所述多个第一电阻器元件之中的最远离所述驱动单元的最后的电阻器元件与电阻式存储元件电耦接的节点。
5.如权利要求2所述的半导体存储装置，其中，随着所述驱动驱动器与电阻式存储元件之间的距离增加，所述吸收电流控制单元将具有较高电压电平的吸收电压提供给电耦接所述电阻式存储器元件的电流吸收单元。
6.如权利要求5所述的半导体存储装置，
其中，所述吸收电流控制单元产生所述多个吸收电压，所述多个吸收电压的电压电平介于第一字线驱动电压与第二字线驱动电压之间；以及
其中，所述吸收电流控制单元响应于所述字线选择信号而输出从所述多个吸收电压之中选中的吸收电压。
7.如权利要求6所述的半导体存储装置，
其中，所述吸收电流控制单元在串联电耦接的多个第二电阻器元件的两端被施加所述第一字线驱动电压和第二字线驱动电压；以及
其中，所述吸收电流控制单元包括多个开关部，所述多个开关部响应于所述字线选择信号而将所述多个第二电阻器元件电耦接的节点的电压输出。
8.一种半导体存储装置，包括：
驱动驱动器单元，其被配置成响应于列选择信号而分别提供具有不同电压电平的电压给多个电阻式存储元件；
多个电流吸收单元，其被配置成响应于多个吸收电压而使电流从多个相应的电阻式存储元件流至接地端；以及
吸收电流控制单元，其被配置成响应于多个字线选择信号而产生具有不同电压电平的所述多个吸收电压。
9.如权利要求8所述的半导体存储装置，
其中，所述驱动驱动器单元包括：
驱动驱动器，其被配置成响应于所述列选择信号而提供驱动电压；以及
其中，根据所述驱动驱动器与多个相应的电阻式存储元件之间的距离，具有不同电压电平的所述电压被提供给多个相应的电阻式存储元件。
10.如权利要求9所述的半导体存储装置，其中，所述驱动驱动器将具有较低电压电平的电压提供给远离所述驱动驱动器的电阻式存储元件，而不是提供给靠近所述驱动驱动器的电阻式存储元件。
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