CN110890114A - 存储器装置 - Google Patents

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Abstract

一种存储器装置，包括：驱动芯片、分压电阻、至少两个杂讯抑制电阻以及至少三个存储器单元。分压电阻一端电性耦接于电压源，另一端通过连接路径的终端电性耦接于驱动芯片。其中的一个存储器单元通过连接路径的终端电性耦接于分压电阻及驱动芯片，且至少两个存储器单元分别通过一个杂讯抑制电阻电性耦接至连接路径上，以进一步电性耦接于驱动芯片。

Description

存储器装置
技术领域
本发明涉及存储器技术，且特别涉及一种存储器装置。
背景技术
电子装置中常设置有存储器装置，以对数据进行存储，并在需要使用时自存储器装置存取。在信息量存取的需求愈来愈大的趋势下，电子装置将对存储器装置的数据传输速度的需求愈来愈高。然而，在数据传输速度提升有限的情形下，如何进一步提高存取的数据量，将是相当大的挑战。
因此，如何设计一种新的存储器装置，以解决上述的缺失，乃为此一业界亟待解决的问题。
发明内容
本发明的目的在于提供一种存储器装置，包括：驱动芯片、分压电阻、至少两个杂讯抑制电阻以及至少三个存储器单元。分压电阻一端电性耦接于电压源，另一端通过连接路径的终端电性耦接于驱动芯片。其中的一个存储器单元通过连接路径的终端电性耦接于分压电阻及驱动芯片，且至少二个存储器单元分别通过一个杂讯抑制电阻电性耦接至连接路径上，以进一步电性耦接于驱动芯片。
应用本发明的优点在于通过在存储器装置中设置多个存储器单元，并设置对应的杂讯抑制电阻与驱动芯片电性耦接，在提升存取数据量的同时，避免多个存储器单元间信号的反射与共振，确保存储器装置的运行正常。
附图说明
图1为本发明一实施例中，一种存储器装置的电路图；
图2A为本发明一实施例中，存储器装置的更详细的示意图；以及
图2B为本发明一实施例中，存储器装置的更详细的示意图。
符号说明
1：存储器装置 100：驱动芯片
101：连接路径 102：分压电阻
104A-104B：杂讯抑制电阻 106A-106C：存储器单元
200：高压电阻 202：低压电阻
A：终端 VH：高压端
VL：低压端 Vtt：电压源
具体实施方式
请同时参照图1。图1为本发明一实施例中，一种存储器装置1的电路图。存储器装置1包含：驱动芯片100、分压电阻102、杂讯抑制电阻(noise-suppression resistor)104A-104B以及存储器单元106A-106C。
于一实施例中，驱动芯片100为系统单芯片(system on a chip，片上系统；SoC)，并配置以通过连接路径101驱动存储器单元106A-106C，以对存储器单元106A-106C进行数据的存取。于不同实施例中，连接路径101可为各种能用以传送信号的总线。
分压电阻102一端电性耦接于电压源Vtt，另一端通过连接路径101的终端A电性耦接于驱动芯片100。
于一实施例中，存储器单元106A-106C分别为一双倍数据传输率同步动态随机存取存储器(double data rate synchronous dynamic random access memory；DDRSDRAM)。
存储器单元106C通过连接路径101的终端电性耦接于分压电阻102及驱动芯片100。存储器单元106A及106B分别通过杂讯抑制电阻104A及104B电性耦接至连接路径101上，以进一步电性耦接于驱动芯片100。
因此，驱动芯片100可通过将信号通过连接路径101传送至存储器单元106A-106C，驱动并控制存储器单元106A-106C，进而存取存储器单元106A-106C中的数据。
于一实施例中，当驱动芯片100传送信号到存储器单元106A-106C时，信号容易在存储器单元106A-106C间反射与共振，造成无法正常运行的现象。然而，分压电阻102的设置可大幅减少信号传送终端时的反射。而杂讯抑制电阻104A及104B亦可有效抑制从存储器单元106A及106B的反射，或是传送至其他存储器单元的信号对于存储器单元106A及106B造成的反射。
于一实施例中，杂讯抑制电阻104A及104B的阻值为不相等。于另一实施例中，杂讯抑制电阻104A及104B的阻值亦可相等。
请参照图2A。图2A为本发明一实施例中，存储器装置1的更详细的示意图。
于一实施例中，驱动芯片100包含高压端VH，通过高压电阻200电性耦接至连接路径101。存储器单元106A-106C所接收的信号高电平由高压端VH及电压源Vtt的压差根据高压电阻200以及分压电阻102决定。
举例而言，于一实施例中，高压端VH的电压为1.2伏特，电压源Vtt的电压为0.6伏特，而高压电阻200的阻值为R1，分压电阻102的阻值为R2。则存储器单元106A-106C所接收的信号高电平相当于((1.2-0.6)×R2/(R1+R2)+0.6)。
于一实施例中，以存储器单元106A为例，杂讯抑制电阻104A的阻值将影响信号正缘的宽度。一般而言，当杂讯抑制电阻104A的阻值愈大时，对于杂讯有愈佳的抑制效果。然而，较大的阻值也会使信号从低态攀升到高态的时间变长，亦即会使信号正缘的宽度变大。
如果杂讯抑制电阻104A的阻值过大，而使信号在达到信号高电平前就开始下降，则容易使存储器单元106A无法正常运行。因此，于一实施例中，杂讯抑制电阻104A的阻值在尽可能大的情形下，以能够使存储器单元106A的信号在负缘开始前达到信号高电平为佳。
请参照图2B。图2B为本发明一实施例中，存储器装置1的更详细的示意图。
于一实施例中，驱动芯片100包含低压端VL，通过低压电阻202电性耦接至连接路径101。存储器单元106A-106C所接收的信号低电平由低压端VL及电压源Vtt的压差根据低压电阻202以及分压电阻102决定。
举例而言，于一实施例中，低压端VL的电压为0伏特，电压源Vtt的电压为0.6伏特，而低压电阻202的阻值为R3，分压电阻102的阻值为R2。则存储器单元106A-106C所接收的信号低电平相当于((0.6-0)×R3)/(R3+R2)。
因此，本发明的存储器装置1通过设置多个存储器单元106A-106C，并设置对应的杂讯抑制电阻104A及104B与驱动芯片100电性耦接，在提升存取数据量的同时，避免多个存储器单元106A-106C间信号的反射与共振，确保存储器装置1的运行正常。
需注意的是，上述的存储器装置1是以三个存储器单元106A-106C为例。然而，于其他实施例中，存储器装置1亦可包含三个以上的存储器单元。
于一实施例中，存储器装置1形成于包含两层以上走线的电路板(未示出)上。当形成于包含两层走线的电路板上时，由于两层走线均包含信号线，且必须参考设置在信号线旁的接地线，因此相当容易产生共振与反射。然而通过本发明的存储器装置1中的杂讯抑制机制，即便是条件较为严苛的两层走线的电路板设计，也能达到使存储器装置1运行正常的技术效果。
以上所述仅为本发明的优选实施例而已，并不用以限制本发明，凡在本发明的原则之内所作的任何修改、等同替换和改进等均应包含本发明的保护范围之内。

Claims (9)

1.一种存储器装置，包括：
一驱动芯片；
一分压电阻，一端电性耦接于一电压源，另一端通过一连接路径的一终端电性耦接于该驱动芯片；
至少两个杂讯抑制电阻；以及
至少三个存储器单元，其中的一个所述存储器单元通过该连接路径的该终端电性耦接于该分压电阻及该驱动芯片，且至少两个所述存储器单元分别通过一个所述杂讯抑制电阻电性耦接至该连接路径上，以进一步电性耦接于该驱动芯片。
2.如权利要求1所述的存储器装置，其中该驱动芯片包含一高压端，通过一高压电阻电性耦接至该连接路径，所述存储器单元的一信号高电平由该高压端及该电压源的一压差根据该高压电阻以及该分压电阻决定。
3.如权利要求2所述的存储器装置，其中所述杂讯抑制电阻的阻值使所述存储器单元的一信号在负缘开始前达到该信号高电平。
4.如权利要求1所述的存储器装置，其中该驱动芯片包含一低压端，通过一低压电阻电性耦接至该连接路径，所述存储器单元的一信号低电平由该低压端及该电压源的一压差根据该低压电阻以及该分压电阻决定。
5.如权利要求1所述的存储器装置，其中该存储器装置形成于包含两层以上走线的一电路板上。
6.如权利要求1所述的存储器装置，其中所述杂讯抑制电阻的阻值为相等。
7.如权利要求1所述的存储器装置，其中所述杂讯抑制电阻的阻值为不相等。
8.如权利要求1所述的存储器装置，其中该驱动芯片为一系统单芯片。
9.如权利要求1所述的存储器装置，其中所述存储器单元分别为一双倍数据传输率同步动态随机存取存储器。
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