CN101034589A - 在非易失性存储元件中减少编程干扰的装置及其方法 - Google Patents

Abstract

本发明公开一种非易失性存储元件，其包括多个通过单一Y多路器而接合至存储单元阵列的电源控制电路。此多个电源控制电路可提供多个预充电路径，其配置用以预充电此阵列中目标存储单元的漏极节点，并同时预充电在阵列中未被选择的存储单元的漏极及/或源极节点。此多个预充电路径减低了通过此阵列单元的电流，并同时减低此阵列的预充电与设定时间。

Description

在非易失性存储元件中减少编程干扰的装置及其方法

技术领域

本发明一般涉及非易失性存储元件，并尤其涉及在编程这类非易失性存储元件时减少阈值电压的干扰。

背景技术

非易失性存储元件如电可编只程读存储器(EPROM)、电可编程/擦除只读存储器(EEPROM)以及闪速存储元件等，施加阈值电压Vt至存储单元，以指定储存于此存储单元中的数据值。在写入或编程目标存储单元时，编程电压经由连接至此选定单元的控制栅极的字线、连接至此选定单元的漏极的位线、以及连接至此选定单元的源极的源极线，而施加至此单元。这些编程电压的组合，将改变此目标单元的阈值电压，例如借着富勒-诺德罕(FN)隧穿效应或通过沟道热电子(CHE)而将电荷注入或移出此选定存储单元的浮动栅极。

举例而言，将沟道热电子注入目标存储单元(例如包括典型N沟道浮动栅极晶体管)时，施加高电压至其控制栅极、施加高电压至其漏极、并施加低电压至其源极。此电压组合会在源极与漏极之间产生巨大横向电场，进而产生被注入浮动栅极的热电子，因而提供此浮动栅极高于控制栅极的阈值电压。通过调整所施加至此控制栅极的编程电压的幅度及/或持续长度，此目标单元可被编程至理想阈值电压Vt。

传统上，热电子编程的进行，先提高漏极电压或栅极电压。换言之，先施加低电压至源极，接着升高漏极电压。一旦漏极电压升高至其目标电位，则可施加栅极电压。在其他实施例中，可先提高栅极电压并接着施加漏极电压。因此，欲编程非易失性存储元件时，典型地会存在漏极电压设定时间(set up time)。

在编程目标存储单元时，施加至漏极的电压以及施加至此目标存储单元的控制栅极的高电压，会导致两种干扰：(1)在连接至不同字线但相同漏极位线的未选定存储单元的浮动栅极与漏极之间，产生大电压差。在未选定存储单元的浮动栅极与漏极间的意外电压差，可能诱发FN隧穿效应，使电子进入或离开浮动栅极，进而干扰这些为选定存储单元的阈值电压。以及(2)产生大CHE电流而预充电这些以同一字线连接的未选定存储单元所形成的寄生阵列。这二种对于阈值电压的干扰，通常称为编程干扰效应。

此FN穿隧电流(上述第(1)点)对数比例于栅极氧化层的电场，此栅极氧化层位于连接至漏极的位线与浮动栅极之间。若FN穿隧电流的幅度够大且持续时间够久，则未选定单元的阈值电压会大幅度降低，而对于储存阵列的准确度有不好的影响。若在未选定单元(上述第(2)点)所生成的CHE电流的幅度够大且持续时间够久，则这些未选定单元的阈值电压可大幅上升，进而对储存阵列的准确度有不良的影响，尤其是多阶单元存储器(MLC)。

此外，经由反复地编程同一行或列中的存储单元，可能会累积阈值电压的干扰，并改变储存在未选定单元中的数据值。依据存储器的不同，储存在存储单元中的数据值可为二元的(例如1或0)、多电位的(例如此单元可被编程至一组数值)、或模拟的(例如此单元可被编程至连续范围的可能数值之一)。以二元存储器而言，所累积的阈值电压干扰必定相当大(在1伏特以上的范围)，以将阈值电压从指定第一位值的状态改变至指定第二位值的状态；然而，对于多电位或模拟存储器而言，数据数值的可辨别阈值电压差可能仅为数毫伏特。因此，即便是阈值电压的微小差异也可能造成编程干扰。

以多电位与模拟存储器而言，此问题则随着公知元件的沟道长度越来越短而更形恶化。因此，编程干扰的问题随着非易失性存储元件演进，而成为主要待解决问题。

由上述第(1)点所引起的总累积干扰，受到以下数个因素所影响：位线上的单元数目、单元的正确时间、在漏极与浮动栅极之间栅极氧化层的厚度、以及用以编程而施加的漏极电压等。因此，编程干扰问题将会特别地限制在单一位线上所能允许的单元数目，以及存储单元的栅极介质层厚度。

因此，用以减低或防止编程干扰的方式之一，为将较大阵列分成数个较小阵列，因此在同一行或列中则包括较少存储单元。在这类元件中，编程所选定存储单元时，将干扰较少未选定存储单元，且每一存储单元的累积编程干扰时间也将减少；然而，使用更多较小阵列将会导致不佳效应，例如增加在解码用以存取存储单元的电路时的成本。此增加的成本则导致存储器的尺寸与成本上升。

由上述第(2)点所引起的总累积干扰，受到在同一字线上所选定的单元的编程次数(program shot)影响。公知用以限制预充电寄生负载电流的方式，包括预充电所有寄生阵列负载。其他公知的解决方式包括预充电未选定存储单元的漏极，并且在某些例子中也预充电源极节点，以防止编程干扰效应。然而此种解决方式增加了预充电以及设定时间，并因此增加了整体编程的时间。此种解决方式也会增加在编程时的电量消耗，并进而减低行动装置中的电池寿命。

其他用以解决编程干扰问题的方法，包括施加变动偏压至未选定单元的栅极。然而如同前述针对未选定单元的漏极及/或源极节点进行预充电的方式，施加变动偏压至栅极会增加预充电以及设定时间，并会增加整体电量消耗。

发明内容

本发明公开一种非易失性存储元件，其包括有多个经由单一Y多路器而接口至存储单元阵列的电源控制电路。此多个电源控制电路提供多个预充电路径，其配置为以预充电此阵列中目标存储单元的漏极节点，预定充电在此阵列中未选定存储单元的漏极及/或源极节点。此多个预充电路径将减低流经此阵列单元的电流，并减低此阵列的预充电与设定时间。

在本发明的目的为此多个电源控制电路可利用电源供应器以提供相对于电荷泵(charge pump)电压的预充电电压至至少部分节点。借着使用电源供应器，可减低在编程时的整体电量消耗。

根据本发明的一方面，提供一种非易失性存储元件，包括存储单元阵列，该存储单元包括漏极、源极、以及栅极节点；至少一个多路器，其配置为用以将信号连接至该阵列中的存储单元的这些节点；至少一个电源；以及多个电源控制电路，其连接至该阵列中的这些存储单元的源极与漏极节点以及该至少一个电源，该多个电源控制电路配置为用以将该至少一个电源所产生的电压信号，经由该Y多路器而提供至该阵列中的这些单元。

根据本发明的另一方面，提供一种用以编程非易失性存储元件中的存储单元阵列中的目标单元的方法，包括：通过施加编程电压，而预充电该目标存储单元的漏极节点至编程电压电位；通过施加屏蔽电压，而预充电该阵列中的相邻节点至初始屏蔽电压电位；施加低电压至该目标单元的源极节点；以及施加高电压至该目标单元的栅极节点。

以下详细说明本发明的结构与方法。本发明内容说明章节目的并非在于定义本发明。本发明由权利要求书所定义。凡本发明的实施例、特征、目的及优点等将可通过下列说明权利要求书及附图获得充分了解。

附图说明

图1示出了例示接地存储单元阵列；

图2示出了在图1的阵列中选定目标单元以进行编程的方法；

图3A示出了此选定单元、以及数个邻近此选定单元且将受到编程干扰的未选定单元的放大图；

图3B示出了针对图3A中所示的单元的多个节点进行充电；

图4示出根据本发明的实施例中，包括有多个电源控制电路的例示非易失性存储元件；

图5示出了本发明的实施例中，图4中的元件所包括的多个电源控制电路的配置放大图；

图6示出了本发明的实施例中，图4中的元件所包括的多个电源控制电路的配置放大图；

图7A至7C示出了如图1所示的公知阵列中可能发生的编程干扰效应；

图8A至8C示出了图4中的元件所包括的多个电源控制电路所减少编程干扰效应的效果；

图9为根据本发明的另一实施例，示出图4中的元件所包括的多个电源控制电路的配置放大图；以及

图10为根据本发明的又一实施例，示出图4中的元件所包括的多个电源控制电路的配置放大图。

主要元件符号说明

100       阵列

104，106  存储体选择晶体管

108       金属线

110       行

112       列

114       字线

116       扩散线

400       非易失性存储元件

402       存储阵列

404       Y多路器

408       电源控制线路

506       字线

508       扩散线

511-513   选择晶体管

912，913  NMOS晶体管

具体实施方式

图1示出了公知虚拟接地阵列100的存储单元100。阵列100包括接合至存储体选择晶体管104、106的金属线108。晶体管104、106可为金属氧化物半导体(MOS)晶体管并连接至扩散线116。

阵列100如图而排列为行110与列112。扩散线116连接至包括有行110与列112的晶体管的漏极与源极节点。扩散线116连接至在特定列112中的晶体管的漏极或源极节点，如图所示。字线114接着连接至在特定列112中的晶体管的栅极。

如图2所示，在阵列100中的目标单元M1的编程，可通过施加高电压至金属线108a并开启相关的存储体选择晶体管104而完成。存储体选择晶体管104会将该所施加至金属线108a的高电压传递至相关的扩散线116，此扩散线116连接至晶体管M1的漏极节点。接着可施加高电压至字线114，字线114连接至晶体管M1的栅极。接着可施加低电压至金属线108b，并且适当的存储体选择晶体管106将被开启，以经由扩散线116a而将此低电压连接至晶体管M1的源极。

在图2的例示中，6伏特高电压施加至晶体管M1的漏极、10伏特高电压施加至晶体管M1的栅极、且0伏特低电压或接地施加至晶体管M1的源极。明显的是，在使用阵列100时，所施加的电压可随着特定应用而改变。因此，在图2中所示的电压仅用以举例，而不应视为限制本方法于任何特定电压。

如图2中所示，经由字线114而施加至晶体管M1的栅极的高电压，同时施加至所有在同一行110中的晶体管的栅极。相似的，施加至晶体管M1的漏极的电压，也同时施加至所有位于同一行110中的晶体管M1的漏极。因此，施加至晶体管M1的栅极与漏极的高电压，可造成其他位于行110中的晶体管的编程干扰，例如晶体管M2、M3与M4。

上述现象可通过图3A与3B而更加详述。图3A示出了晶体管M1、M2、M3与M4的放大图。晶体管M1、M2、M3与M4的源极与漏极节点标示为节点N1、N2、N3、N4与N5。如上所述，如10伏特的高电压施加至字线114，而字线114接合至每一晶体管M1、M2、M3与M4的栅极。节点N1经由扩散线116a以及存储体选择晶体管106而连接至地线。节点N2经由扩散线116b以及晶体管104而连接至如6伏特的高电压。此将使得N2的电压升高至6伏特，如图3图中的曲线302所示。在图3A中所施加至节点N1、N2的电压，将在晶体管M1的漏极与源极之间产生大横向电场。此大横向电场将产生可注入晶体管M1的浮动栅极的热电子，因而改变晶体管M1的阈值电压。如图3B所示，在阵列100中的寄生负载，会致使节点N3、N4与N5升高至如施加至N2的电压电位，如图3B中的曲线304，305与306所示。换言之，当节点N2经历预充电以编程晶体管M1时，电流也由于寄生效应而流经晶体管M2，M3与M4。此将致使晶体管M2，M3与M4历经软编程效应，以导致编程干扰。如上所述，即便是微小的编程干扰，也可能在编程范围非常微小的MLC阵列中造成错误数据。

图4示出了根据本发明的实施例的非易失性存储元件400的配置。元件400可包括存储阵列402，其类似于图1中所示的存储阵列100。元件400也可包括Y多路器404，其配置用以交换信号至阵列402。举例而言，Y多路器404可连接至金属线108以及电源控制电路408。电源控制电路408可控制许多金属线108。Y多路器404将在给定操作中，针对受控制的金属线108进行解码。为了方便起见，下列叙述将忽略Y多路器404。

如前所提及，元件400可包括电源供应电路410和多个电源控制电路408，此电源控制电路408用以交换电压信号至阵列402中的晶体管的源极与漏极节点。随着实施例不同，此多个电源控制电路408可配置用以交换电源供应信号、正常输出、电荷泵输出、或上述的组合至阵列402中的晶体管的节点。

通过使用多个电源控制电路，可提供多个预充电路径至阵列402。这些路径将允许阵列402中产生较小峰值电流，即产生较低电量消耗、较短预充电时间、以及较小平均电流。此外，电源控制电路408可配置用以预充电阵列402的节点，以减少或防止编程干扰效应。

图5示出了阵列402的部分中，晶体管M1、M2、M3与M4的放大图。因此，电源控制电路408可配置用以经由Y多路器404、选择晶体管511-513的存储体503、以及扩散线508，而提供电压至晶体管M1、M2、M3与M4的节点。在图5中的实施例中，晶体管M1为欲进行编程的目标单元。因此，节点N1接地。节点N2预充电至高电压，接着则可经由字线506而施加高电压至晶体管M1的栅极。

此外，节点N3与N4也经由电源控制电路408、Y多路器404、存储体选择晶体管502，503、以及扩散线508而预充电。在图5的实施例中，节点N2预充电至编程电压电位如6伏特。实际上，用以预充电节点N2的编程电压电位，通过施加约(6V+Vth)至电源控制电路408的相关NMOS晶体管511而产生，其中Vth为NMOS晶体管511的阈值电压。节点N3与N4以不同电压电位进行预充电。节点N3与N4的预充电电压电位，可称为屏蔽电位(shielding level)。

在图5以及后述图6、9、10图的实施例中，例如晶体管511-513的NMOS晶体管，配置为一般称为源极跟随器结构。换言之，在源极节点的电压将跟随栅极电压而改变。如前所述，晶体管阈值电压、晶体管电流、以及体效应也应列入考虑。

因此，随着不同实施例，节点N3可利用第一屏蔽电位而预充电，而此第一屏蔽电位可通过施加约(4V+Vth)的电压至电源控制电路408的相关NMOS晶体管512而产生。此相关的NMOS晶体管512可控制N3节点的初始预充电电压。在N3电压达到约4V之后，此预充电电路将由于NMOS晶体管512关闭而关闭。然而，N3持续由NMOS晶体管511经由存储单元M2的电源路径而进行充电。

节点N4可以第二屏蔽电位而进行预充电，而此第二屏蔽电位可通过施加约(2V+Vth)的电压至电源控制电路408的相关NMOS晶体管513而产生。此相关的NMOS晶体管513可控制N4节点的初始预充电电压。在N4电压达到约2V后，此预充电电路将由于NMOS晶体管513关闭而关闭。然而，N4持续由NMOS晶体管511经由存储单元M2及M3的电源路径而进行充电。

在图5的实施例中，此第一屏蔽电位约为4伏特，而第二屏蔽电位约为2伏特；然而若预充电时间够长，N3，N4与N5也将预充电至6伏特。应该了解的是，图5中所示的电压仅用以举例，而实际使用的编程与屏蔽电压电位将视特定应用而改变。

节点N3与N4的预充电，会减低在晶体管M2、M3与M4中所产生的初始以及最大横向电场，并进而减低在此些晶体管中流动的电流。此可协助减少上述的编程干扰效应。此外，此阵列的预充电时间较短，且由于多个预充电路径而致使较少电流流经此阵列。相较于整个寄生阵列负载均需进行预充电的元件，这也降低了整体预充电电流。因此，阵列402可更快编程、消耗较少电量、同时不会在未选定单元中产生编程干扰。

需注意的是，虽然在图5的实施例以及后述的图6中显示了三种预充电路径，然而随着实施例的不同而可使用更多或更少的路径。使用更多路径可以增加设计上的灵活性，以进一步减少编程干扰、缩短预充电设定时间、并进一步缩短整体编程时间、及/或进一步减少编程时的电量消耗。应该了解的是，所使用的预充电路径数目将视特定应用的需求而定。

图7B与7C示出了在如图3A所示的公知阵列中，分别流经晶体管M3与M2的电流。如图所示，晶体管M3与M2在预充电阶段的尖峰电流相当高。此外，此尖峰值持续了相当长时间，而在晶体管M3与M2中产生了相当大的平均电流。图7A示出了节点N2、N3、N4与N5的充电过程。如图所示，节点N2的充电相当快速，而节点N3、N4、N5则充电较慢，使得节点N3、N4、N5与节点N2之间的电压电位差异较大。此较大电压差异会产生大横向电场，进而产生如图7B与7C所示的电流。

相反地，图8A至8C示出了如图5所示的阵列的电压与电流。图8B与8C示出了在预充电阶段分别流经晶体管M2与M3的电流。图8A示出了节点N2、N3、N4与N5的预充电过程。如图8B与8C中所示，晶体管M2与M3历经了较低的峰值电流、且历时较短，因此在晶体管M2与M3中的平均电流较小。图8A示出了在节点N2与节点N3、N4、N5之间的电压差异较低，因此可减低在晶体管M2、M3与M4内所产生的横向电场。此较小横向电场以及较低平均电流，可减少上述的编程干扰效应。

此预充电速度以及所产生的编程干扰效应，可通过调整施加至阵列402中不同节点的屏蔽电压而调整。举例而言，在图6中，节点N2与节点N3均以同样电位进行预充电，而节点N4以所施加至节点N3屏蔽电位的一半的屏蔽电位而进行预充电。在特定实施例中，图6中的结构可产生较快的预充电设定时间。

在图5与图6中所示的实施例，以电荷泵电源而提供编程与屏蔽电压。通过在预充电时施加电压源(VDD)至一个以上的节点，可进一步减少电量消耗。图9与10示出了在预充电时施加VDD至某些节点的实施例。在图9中，节点N3、N4分别通过控制NMOS晶体管912、913的栅极电压，而以屏蔽电位进行充电，在本实施例中此屏蔽电压约为2与4伏特。此较低的屏蔽电位从VDD供应，如图所示。节点N2利用电荷泵电位而进行预充电，如同图5与6中所示的实施例。

在图10中，节点N4利用VDD而预充电至屏蔽电位。因此在图9中阵列402中所消耗的电量，将更低于图10的实施例。通过使用VDD作为至少部分节点的电压源，在预充电阶段所耗费的电量最多可减少三分之一。

因此，在非易失性存储元件中使用上述的方法，可减少编程时间、电量消耗、以及编程干扰。上述方法可应用至任何非易失性存储元件，包括闪速存储元件、MLC闪速存储元件、多次编程(MTP)存储元件、以及一次编程(OTP)存储元件等。因此，上述实施例不应被视为将本发明的方法与装置限定至任何特定类型的非易失性存储元件。

虽然本发明已参照较佳实施例来加以描述，应该了解的是，本发明并不受限于其详细描述内容。举例而言，虽然本发明以p型衬底与n型漏极与源极区域做为示例，可理解的是在其他实施例中可使用n型衬底与p型漏极与源极区域。此外，依据本发明系统与方法所形成的非易失性存储元件，可为单阱或多阱元件，视实施例而定。替换方式及修改方式已于先前描述中建议，并且其他替换方式及修改方式将为本领域的技术人员可想到的。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果的皆不脱离本发明的范围。因此，所有这类替换方式及修改方式意欲落在本发明在随附的权利要求书及其等价物所界定的范围中。任何在前文中提及的专利申请以及公开文本，均列为本申请的参考。

Claims (24)

1.一种非易失性存储元件，包括

存储单元阵列，该存储单元包括漏极、源极、以及栅极节点；

至少一个多路器，其配置为用以将信号连接至该阵列中的存储单元的这些节点；

至少一个电源；以及

多个电源控制电路，其连接至该阵列中的这些存储单元的源极与漏极节点以及该至少一个电源，该多个电源控制电路配置为用以将该至少一个电源所产生的电压信号，经由该Y多路器而提供至该阵列中的这些单元。

2.如权利要求1所述的非易失性存储元件，其中该阵列中的每一该存储单元包括电可编程晶体管。

3.如权利要求1所述的非易失性存储元件，其中该多路器包括多个选择晶体管。

4.如权利要求1所述的非易失性存储元件，其中该多个电源控制电路包括多个传输晶体管。

5.如权利要求1所述的非易失性存储元件，其中该多个电源控制电路配置为在目标存储单元需要进行编程时，提供多个预充电路径至该阵列中的该存储单元的这些节点。

6.如权利要求5所述的非易失性存储元件，其中该多个电源控制电路包括多个晶体管，这些晶体管配置为源极跟随器配置，其中该源极跟随器结构的源极通过Y多路器连接至相关存储单元的源极与漏极节点。

7.如权利要求6所述的非易失性存储元件，其中该电源控制电路的输出电压，是通过可分别控制这些包括该多个电源控制电路的多个源极跟随器结构的栅极偏压。

8.如权利要求5所述的非易失性存储元件，其中该多个预充电路径之一配置为以提供漏极电压至该目标存储单元的该漏极。

9.如权利要求8所述的非易失性存储元件，其中其余这些预充电路径至少一个配置为以提供屏蔽电压至该目标存储单元的该漏极节点的相邻节点。

10.如权利要求9所述的非易失性存储元件，其中该存储单元的漏极电压与该屏蔽电压由电源控制电路的多个源极跟随器所产生。

11.如权利要求10所述的电源控制电路的电源由电源供应器所产生。

12.如权利要求10所述的电源控制电路的电源由电压调节器所产生。

13.如权利要求10所述的电源控制电路的电源由电荷泵所产生。

14.如权利要求1所述的非易失性存储元件，其中该阵列还包括多个字线，其连接至该阵列中的该存储单元的该栅极节点。

15.如权利要求1所述的非易失性存储元件，其中该阵列还包括多个扩散线，其连接至该阵列中的该存储单元的这些源极与漏极节点，并连接至该多路器。

16.一种用以编程非易失性存储元件中的存储单元阵列中的目标单元的方法，包括：

通过施加编程电压，而预充电该目标存储单元的漏极节点至编程电压电位；

通过施加屏蔽电压，而预充电该阵列中的相邻节点至初始屏蔽电压电位；

施加低电压至该目标单元的源极节点；以及

施加高电压至该目标单元的栅极节点。

17.如权利要求15所述的方法，还包括通过施加第二屏蔽电压，而预充电该阵列中的第二相邻节点至第二屏蔽电压电位。

18.如权利要求16所述的方法，其中预充电该第二相邻节点包括控制所连接的源极跟随器晶体管的栅极偏压，其中该源极跟随器晶体管的源极连接至该第二相邻节点。

19.如权利要求15所述的方法，其中该(初始)屏蔽电压电位等于该编程电压电位。

20.如权利要求15所述的方法，其中该(初始)屏蔽电压电位低于该编程电压电位。

21.如权利要求15所述的方法，其中该(初始)屏蔽电压电位高于该编程电压电位。

22.如权利要求15或16所述的方法，其中该编程电压电位以及该第一屏蔽电压电位相等，且其中该第二屏蔽电压电位低于该编程电压电位与该第一屏蔽电压电位。

23.如权利要求15或16所述的方法，其中该第一屏蔽电压电位低于该编程电压电位，且其中该第二屏蔽电压电位低于该第一屏蔽电压电位。

24.如权利要求15或16所述的方法，是由源极跟随器产生该编程电压以及屏蔽电压。

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