KR20100028830A - 불휘발성 메모리 장치의 검증 방법 - Google Patents

불휘발성 메모리 장치의 검증 방법 Download PDF

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Abstract

본원 발명의 불휘발성 메모리 장치의 검증 방법은 n개의 워드라인이 포함된 메모리 셀 블록에서 제k 워드라인과 접속된 메모리셀들에 대하여 프로그램 동작을 수행하는 단계와, 상기 제k 워드라인에 상기 k값에 반비례하여 감소되도록 설정되는 검증 전압을 인가하고, 나머지 워드라인에 패스전압을 인가하여 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 검증 방법은 n개의 워드라인이 포함된 메모리 셀 블록에서 페이지 단위로 프로그램 동작을 수행하는 단계와, 상기 프로그램 대상 페이지의 워드라인에 대하여 프로그램 순서에 따라 상이하게 설정되는 검증 전압을 인가하고, 나머지 워드라인들에 패스전압을 인가하여 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
검증, 언더 프로그램, 소스라인 바운싱

Description

불휘발성 메모리 장치의 검증 방법{Verifying method of non volatile memory device}
본원 발명은 불휘발성 메모리 장치의 검증 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.
이러한 불휘발성 메모리 장치의 프로그램 동작 및 그에 대한 검증 동작에 있어서, 소스 라인 바운싱 현상 및 순차적인 프로그램 방식에 의하여 문턱전압의 분포가 넓어지는 문제점이 알려지고 있다. 통상적인 불휘발성 메모리 장치의 프로그램 동작 및 그에 대한 검증 동작은 특정 방향으로 순차적으로 진행된다. 예를 들어, 제1 워드라인과 접속된 메모리 셀들에 대한 검증 동작시에는, 나머지 메모리 셀들이 모두 소거 상태에 있으므로, 상기 셀 스트링에 흐르는 전류량이 최대가 된 다. 그리고 프로그램이 순차적으로 진행될수록 셀 스트링에 흐르는 전류량은 감소하며, 마지막 순서의 워드라인과 접속된 메모리 셀들엔 대한 검증 동작시에는, 나머지 메모리 셀들에 대한 프로그램이 완료된 상태이므로 셀 스트링에 흐르는 전류량이 최소가 된다. 이와 같이 프로그램 순서에 따라 셀 스트링에 흐르는 전류량이 상이해져 언더 프로그램 문제가 심화되고 있다.
전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 프로그램 순서와 무관하게 검증 동작시에 셀 스트링에 흐르는 전류를 일정하게 유지시키는 불휘발성 메모리 장치의 검증 방법을 제공하는 것이다.
전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치의 검증 방법은 n개의 워드라인이 포함된 메모리 셀 블록에서 제k 워드라인과 접속된 메모리셀들에 대하여 프로그램 동작을 수행하는 단계와, 상기 제k 워드라인에 상기 k값에 반비례하여 감소되도록 설정되는 검증 전압을 인가하고, 나머지 워드라인에 패스전압을 인가하여 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 검증 방법은 n개의 워드라인이 포함된 메모리 셀 블록에서 페이지 단위로 프로그램 동작을 수행하는 단계와, 상기 프로그램 대상 페이지의 워드라인에 대하여 프로그램 순서에 따라 상이하게 설정되는 검증 전압을 인가하고, 나머지 워드라인들에 패스전압을 인가하여 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
전술한 본원 발명의 과제 해결 수단에 따라 프로그램 순서와 무관하게 검증 동작시에 셀 스트링에 흐르는 전류를 일정하게 유지할 수 있어 언더 프로그램 발생 을 최소화할 수 있다. 그에 따라 각 분포별 독출 마진을 충분히 확보할 수 있게 되어, 프로그램 성능을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 불휘발성 메모리 장치의 통상적인 메모리 셀 어레이의 구조를 도시한 도면이다.
도시된 메모리 셀 어레이는 단일 메모리 셀 블록이다. 상기 메모리 셀 어레이는 데이타를 저장하는 메모리 셀(MC0~MCn)들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL0, WL1, ..., WLn)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수 개의 워드 라인들 및 복수 개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이는 비트라인과 메모리 셀 사이에 접속된 드레인 선택 트랜지스터(DST)와, 메모리 셀과 공통 소스라인(CSL)사이에 접속된 소스 선택 트랜지스터(SST)를 포함한다.
또한, 상기 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)들 사이에 직렬 연결된 메모리 셀들을 포함하는데, 이를 셀 스트링이라 한다.
상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 셀 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.
한편, 각각의 스트링은 공통 소스 라인(CSL)과 접속되며, 각 소스라인은 비트라인과 평행한 메탈 바이패스 라인(metal bypass line, 미도시 됨)과 접속된다. 이때 소스 라인은 n+ 확산된 소스 라인(n+ diffused source line)으로 저항 성분을 포함하며, 이 소스라인의 큰 저항으로 인하여 노이즈가 발생하고 이로 인하여 문턱 전압 제어에 영향을 미치게 된다.
도 2a 와 2b는 소스 라인의 저항 성분으로 인하여 발생하는 소스 라인 바운싱 현상을 설명하기 위한 도면이다.
상기 도면은 선택된 워드라인의 페이지를 모두 프로그램하는 경우를 가정한다. 이때, 도 2a에서는 먼저 프로그램되는 셀 즉, 패스트 프로그램 셀(fast program cell)외에, 동일 워드라인에서 프로그램의 대상이 되나 프로그램되지 않은 슬로우 프로그램 셀(slow program cell)을 동시에 포함하고 있다.
슬로우 프로그램 셀(모두 "1"로 표시됨) 의 경우 아직 프로그램되지 않았기 때문에 프리차지 레벨로부터 접지전압으로 디스차지 된다. 이때, 소스 라인의 저항으로 인해 소스 라인의 전압이 높아지고 패스트 프로그램 셀의 소스 전압도 높아지게 된다. 결국 공통 소스 라인의 노이즈로 인하여 패스트 프로그램 셀의 센싱 전 류(Icell)를 감소시키게 된다. 이렇게 감소된 전류로 인해 패스트 프로그램 셀들은 문턱 전압이 검증전압보 다 작은데도 불구하고 검증을 통과하게 되고 이 셀들은 프로그램된 것으로 보아 이후 더 이상 프로그램이 수행되지 않게 된다.
도 2b는 상기 슬로우 프로그램 셀들도 모두 프로그램이 되어 공통 소스 라인의 노이즈가 감소된 상황을 도시하고 있다. 공통 소스 라인의 노이즈가 감소되어 패스트 프로그램 셀로 흐르는 전류는 더 증가하게 된다.
이와 같이 주변 셀의 프로그램 상태에 따라 소스 라인의 전압 레벨이 변동하는 바운싱(bouncing) 현상이 발생하게 되고, 이로 인하여 특정 셀을 통과하는 전류의 레벨이 상이하게 변하게 됨에 따라, 프로그램되지 않은 셀임에도 불구하고 프로그램된 것으로 판단되는 셀, 즉 언더 프로그램된 셀이 발생하게 된다.
도 3은 불휘발성 메모리 장치에서 발생하는 언더 프로그램 현상을 표시한 그래프이다.
도시된 바와 같이 검증전압(Vver)이상으로 프로그램 되지 않은 셀들이 있지만, 앞서 설명한 이유에 의하여 프로그램이 된 것으로 판독되게 된다. 따라서 검증전압(Vver)과 독출전압(Vread)차이에 해당하는 독출마진이 감소하게 된다. 멀티 레벨 셀 프로그램 방법에서는 이러한 현상이 더욱 치명적인 문제가 될 수 있다. 2 이상의 복수의 문턱전압 분포를 갖게 되므로, 각 분포별 독출마진으로 최대한 확보해야 하기 때문이다.
이러한 현상은 프로그램되는 순서에 따라 더욱 심화된다. 통상적으로 소스 선택 트랜지스터와 인접한 셀들부터 순차적으로 프로그램을 진행하여 최종적으로 드레인 선택 트랜지스터와 인접한 셀들을 프로그램하게 된다. 이때, 프로그램 동작의 수행전에는 소거 동작이 수행된 상태이므로, 셀 스트링의 저항이 최저인 상황이다. 따라서 첫 번째 워드라인(WL<0>)과 접속된 셀들의 프로그램에 검증 동작시에 각 셀 스트링에 흐르는 전류는 더욱 커지게 된다. 이러한 전류는 프로그램을 진행함에 따라 차츰 감소하게 될 것이다. 이후 첫 번째 워드라인(WL<0>)과 접속된 셀들에 대하여 독출 동작을 수행할 경우, 상위 워드라인들(WL<1:n>)과 접속된 셀들에 대해서도 프로그램 동작이 완료된 상태이므로, 셀 스트링에 흐르는 전류는 상기 검증 동작시에 흐르던 전류보다 작아질 것이다. 이러한 전류값의 차이는 프로그램 순서가 빠를수록 커질 것이며, 특히 첫 번째 워드라인(WL<0>)에서 제일 심할 것이다. 이러한 현상 역시 상기 언더 프로그램 문제를 심화시키게 된다.
본원 발명에서는 각 페이지별 프로그램 순서에 따른 언더 프로그램 문제의 심화 현상을 해결하고자 한다.
도 4는 본원 발명에 적용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다.
상기 불휘발성 메모리 장치(400)는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(410)와, 상기 메모리 셀과 접속되어 특정 데이터를 프로그램하거나 상기 메모리 셀에 저장된 데이터를 독출하는 페이지 버퍼(420)를 포함한다.
상기 메모리 셀 어레이(410)는 상세 구성은 앞서 설명한 바와 같으므로 생략 하기로 한다.
상기 페이지 버퍼(420)는 특정 셀과 접속된 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(430), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(440), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(450), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(460), 상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(470), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(480), 검증 또는 독출 동작 동안 메모리 셀의 상태에 따라 비트라인의 전압 레벨을 감지노드에 전달시키는 비트라인 센싱부(490)를 포함한다.
상기 비트라인 선택부(430)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N436)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N438)를 포함한다. 또한, 상기 비트라인 선택부(430)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N432), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N434)를 포함한다. 상기 감지노드 프리차지부(440)는 프리차지신호(Prechb)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지노 드 사이에 접속된 PMOS 트랜지스터(P440)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 감지노드(SO)에 하이레벨의 전원전압을 인가한다.
상기 데이터 래치부(450)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV452)의 출력단자를 제2 인버터(IV454)의 입력단자에 접속시키고, 제2 인버터(IV454)의 출력단자를 제1 인버터(IV452)의 입력단자에 접속시켜 구성한다. 이때, 제1 인버터(IV452)의 출력단자와 제2 인버터(IV454)의 입력단자가 접속되는 노드를 제1 노드(Q)라 하고, 제2 인버터(IV454)의 출력단자와 제1 인버터(IV452)의 입력단자가 접속되는 노드를 제2 노드(Qb)라 한다.
상기 데이터 설정부(460)는 상기 데이터 래치부(450)의 제1 노드(Q)에 접지 전압을 인가시키는 제1 데이터 설정 트랜지스터(N462)와, 제2 노드(Qb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N464)를 포함한다. 상기 제1 데이터 설정 트랜지스터(N462)는 상기 감지노드 센싱부(470)와 제1 노드 사이에 접속되며, 제1 데이터 설정 신호(RESET)에 응답하여 상기 감지노드 센싱부(470)가 전달하는 접지전압을 상기 제1 노드에 인가시킨다. 또한, 상기 제2 데이터 설정 트랜지스터(N464)는 상기 감지노드 센싱부(470)와 제2 노드 사이에 접속되며, 제2 데이터 설정 신호(SET)에 응답하여 상기 감지노드 센싱부(470)가 전달하는 접지전압을 상기 제2 노드에 인가시킨다.
상기 감지노드 센싱부(470)는 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(460)에 인가시킨다. 이를 위해, 상기 데이터 설정부(460)와 접지단 자 사이에 접속된 NMOS 트랜지스터(N470)를 포함한다. 따라서 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(460)에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 데이터 설정부(460)에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET)가 인가되면, 상기 제1 노드(Q)에 접지전압이 인가되는바, 이는 제1 노드에 로우 레벨 데이터가 인가된 것으로 본다. 그러나 하이레벨의 제2 데이터 설정 신호(SET)가 인가되면, 상기 제2 노드(Qb)에 접지전압이 인가되는바, 이는 제1 노드에 하이 레벨 데이터가 인가된 것으로 본다.
상기 데이터 전송부(480)는 상기 데이터 래치부(450)의 제1 노드(Q)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 데이터 전송신호(TRAN)에 따라 상기 제1 노드(Q)와 감지노드를 선택적으로 접속시키는 데이터 전송 트랜지스터(N480)를 포함한다.
상기 비트라인 센싱부(490)는 상기 비트라인 선택부(430)와 감지노드(SO)사이에 접속된 NMOS 트랜지스터(N490)를 포함한다. 상기 비트라인 센싱부(490)는 하이 레벨의 비트라인 센싱신호(PBSENSE)에 응답하여, 비트라인 공통노드(BLCM)과 감지노드(SO)를 접속시키고, 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저장된 데이터의 전압레벨이 감지노드에 인가되도록 한다. 이때, 상기 센싱 신호의 전압으로는 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)이 인가된다. 즉, 상기 NMOS 트랜지스터(N490)의 게이트에 인가되는 비트라인 센싱신호(PBSENSE)의 전압레벨에 따라 독출 또는 검증 동작이 수행된다.
한편, 실시예에 따라 상기 비트라인 센싱부(490)는 생략될 수 있다. 비트라인 선택부(430)의 NMOS 트랜지스터(N436, N438)에 제1 전압(V1), 제2 전압(V2)의 비트라인 선택신호(BSLe/o)를 인가하여 동일한 기능을 수행할 수 있다.
상세한 동작은 도면을 참조하여 설명하기로 한다.
도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 검증 방법시에 인가되는 각종 신호를 도시한 파형도이다.
(1) T1 구간
먼저 비트라인을 디스차지시키고, 데이터 래치부(450)의 제1 노드(Q)를 초기화한다.
즉, 로우 레벨의 가변전압(VIRPWR)을 인가시킨 상태에서, 제1 및 제2 디스차지 신호(DISCHe/o)를 인가시켜 각 비트라인(BLe/o)을 로우 레벨 전위로 디스차지 시킨다. 또한, 로우 레벨의 프라치지 신호(PRECHb)를 인가하여 감지노드(SO)를 하이레벨로 천이시킨 상태에서, 제1 데이터 설정신호(RESET)를 인가시켜 제1 노드(Q)에 접지전압이 인가되도록 한다. 그에 따라 제1 노드(Q)에 로우 레벨 데이터가 저장된다.
(2) T2 구간
다음으로, 비트라인을 하이레벨로 프리차지시킨다.
즉, 제1 전압(V1)의 비트라인 센싱신호(PBSENSE)를 인가하여 비트라인 공통 노드(BLCM)와 하이 레벨 상태의 감지노드(SO)를 접속시킨다. 이때, 판독하고자 하는 특정 비트라인에 대하여 하이 레벨의 비트라인 선택신호(BSLe 또는 BSLo)를 인가하여 상기 특정 비트라인(BLe 또는 BLo)과 비트라인 공통노드(BLCM)를 접속시킨다.
다음으로, 드레인 선택신호(DSL) 및 소스 선택신호(SSL)를 인가하여 비트라인과 셀 스트링을 접속시킨다. 실시 예에 따라 상기 소스 선택신호(SSL)를 다음에 설명할 T3구간의 초기에 인가할 수 있다.
한편, 검증 대상 셀의 워드라인에는 검증 전압을 인가하고 그 밖의 셀의 워드라인에는 패스전압(Vpass)을 인가한다. 이때 검증 전압은 워드라인별로 상이하게 인가한다. 즉, 소스 선택 트랜지스터(SST)와 인접한 셀의 워드라인에는 제일 큰 검증 전압을 인가하고, 프로그램 순서가 늦은 셀일수록 검증 전압의 크기를 감소시킨다. 이는 앞서 설명한 바와 같이, 프로그램 순서에 따라 셀 스트링에 흐르는 전류값이 상이하여 검증 동작시에 셀 스트링에 흐르는 전류와 독출 동작시에 셀 스트링에 흐르는 전류가 상이해지는 문제점을 최소화하기 위함이다.
바람직하게는, 아래 표 1과 같이 프로그램 순서가 느릴수록 검증 전압의 크기를 감소시켜 인가하도록 한다. 총 n개의 워드라인을 포함하는 셀 어레이 구조를 가정할 때, k번째 워드라인(WL<k-1>, k=1부터 n)에 인가되는 검증 전압은 PV+(n-k)*a가 된다. 이때, PV 값은 기준 검증 전압으로 검증 전압 중 최고값이 된다.
워드라인 검증 전압(Vver)
WLn-1 PV
WLn-2 PV+a
... ...
WL2 PV+(n-3)*a
WL1 PV+(n-2)*a
WL0 PV+(n-1)*a
WLk-1 PV+(n-k)*a
또는 실시예에 따라 전체 워드라인을 몇 개의 그룹으로 구분하여 검증 전압을 인가하도록 한다.
바람직하게는, 아래 표 2과 같이 전체 워드라인을 m 개의 그룹으로 나누고, 프로그램 순서가 느린 워드라인들이 포함된 그룹에 대해서는 검증 전압의 크기를 감소시켜 인가하도록 한다. 총 n개의 워드라인을 포함하는 셀 어레이 구조를 가정할 때, 이를 m개의 그룹으로 구분하면, i(i=1부터 m)번째 그룹의 워드라인에 인가되는 검증 전압은 PV+(m-i)*b가 된다. 이때, PV 값은 기준 검증 전압으로 검증 전압 중 최고값이 된다.
그룹 워드라인 검증 전압(Vver)
제m 그룹 WL<(m-1)n/m:n-1> PV
제m-1 그룹 WL<(m-2)n/m:(m-1)n/m-1> PV+b
... ... ...
제2 그룹 WL<n/m:2n/m-1> PV+(m-2)b
제1 그룹 WL<0:n/m-1> PV+(m-1)b
제i 그룹 PV+(m-i)b
(3) T3 구간
다음으로, 상기 비트라인 센싱신호(PBSENSE)의 인가를 중단하고, 검증 대상 셀의 상태에 따라 비트라인의 전압레벨이 변화되도록 한다. 검증 대상 셀의 문턱전압이 검증 전압이상인 경우에는 해당 셀이 턴오프 상태를 유지하여, 셀 스트링을 경유하여 전하가 방전되지 않으므로, 비트라인의 전압레벨이 프리차지되었던 상태를 유지한다. 그러나 검증 대상 셀의 문턱전압이 검증 전압보다 작은 경우에는 해당 셀이 턴온 상태가 되어, 셀 스트링을 경유하여 전하가 방전되므로, 비트라인의 전압레벨이 로우 레벨로 천이된다.
(4) T4 구간
제2 전압(V2)의 비트라인 센싱신호(PBSENSE)를 인가하여, 비트라인의 전압 상태가 감지노드(SO)로 전달되도록 한다. 상기 감지노드(SO)의 상태에 따라 상기 페이지 버퍼의 데이터 래치부(450)에 데이터가 설정된다. 이를 위해 제2 데이터 설정신호(SET)를 인가한다. 상기 검증 대상 셀이 검증 전압 이상으로 프로그램된 경우에는 상기 감지노드의 전압 레벨이 하이레벨을 유지하므로, 상기 제2 데이터 설정신호(SET)에 의하여 하이레벨 전압이 상기 제1 노드(Q)에 저장된다. 그러나 그렇지 못한 경우에는 감지노드의 전압레벨이 낮아 감지노드 센싱부(470)가 구동되지 않아, 상기 제2 데이터 설정신호(SET)의 인가에도 불구하고 제1 노드(Q)에 초기에 저장된 데이터가 그대로 유지된다.
이제 본원 발명의 검증 방법을 살펴보기로 한다.
도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 검증 방법을 도시한 순서도이다.
먼저 제k 워드라인과 접속된 메모리 셀들, 즉 제k 페이지에 대하여 프로그램 동작을 수행한다(단계 620). 동작 초기에는 k=1 이므로, 제1 워드라인(WL<0>)과 접속된 메모리 셀들에 대하여 프로그램 전압을 인가한다(단계 610). 상기 프로그램 동작은 ISPP(Incremental step pulse program) 프로그램 방법에 따라 수행될 수 있다.
다음으로, 제k 페이지의 워드라인에 PV+(n-k)*a의 전압을 인가하고, 나머지 페이지의 워드라인에는 패스전압(Vpass)을 인가하여 검증 동작을 수행한다(단계 630). 앞서 언급한 바와 같이 본원 발명에서는 프로그램 순서에 따라 검증 대상 셀의 워드라인에 인가되는 검증 전압을 상이하게 설정한다. 프로그램 순서가 제일 빠른 메모리 셀에 대하여 검증동작을 실시하는 경우 셀 스트링에 흐르는 전류가 가장 크기 때문에, 이를 보상하기 위하여 검증 전압을 제일 크게 인가한다. 즉 프로그램 순서가 느릴수록 감소된 검증 전압을 인가하여 검증 동작을 수행한다. 이때 프로그램 순서가 느려질수록 감소되는 검증 전압의 양, 즉 검증 전압의 변화량(a)은 메모리 셀의 특성, 워드라인의 개수, 언더 프로그램 되는 정도 등에 따라 상이하게 설정한다. 언더 프로그램되는 정도가 150~300mV 인 경우 상기 검증 전압의 변화량은 5~10mV로 설정한다.
다음으로, 프로그램 대상 셀들이 모두 검증전압 이상으로 프로그램 되었는지를 확인하여(단계 640), 그렇지 못한 경우에는 프로그램 전압을 증가시켜(단계 642) ,상기 프로그램 동작을 반복 수행한다(단계 630, 640).
상기 프로그램 대상 셀들이 모두 검증전압 이상으로 프로그램이 완료된 경우에는, 프로그램 할 페이지가 더 있는지 여부를 확인한다. 즉, 직전 단계(단계 640)에서 검증이 완료된 셀이 마지막 워드라인과 접속된 메모리 셀인지 여부를 확인하고(단계 650), 그렇지 않은 경우는 제k+1 워드라인과 접속된 메모리 셀에 대하여 프로그램 동작과 검증 동작을 수행한다(단계 652).
도 7은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 검증 방법을 도시한 순서도이다.
먼저 제k 워드라인과 접속된 메모리 셀들, 즉 제k 페이지에 대하여 프로그램 동작을 수행한다(단계 720). 동작 초기에는 k=1 이므로, 제1 워드라인(WL<0>)과 접속된 메모리 셀들에 대하여 프로그램 전압을 인가한다(단계 710). 상기 프로그램 동작은 ISPP(Incremental step pulse program) 프로그램 방법에 따라 수행될 수 있다.
다음으로, 제k 페이지가 m 개의 워드라인 그룹 중 제i 그룹에 속하는 경우 제k 페이지의 워드라인에 PV+(m-i)*b의 전압을 인가하고, 나머지 페이지의 워드라인에는 패스전압(Vpass)을 인가하여 검증 동작을 수행한다(단계 730). 앞서 언급한 바와 같이 본원 발명에서는 프로그램 순서에 따라 검증 대상 셀의 워드라인에 인가되는 검증 전압을 상이하게 설정한다. 다만 앞선 실시예와 달리 각 워드라인별로 인가되는 검증 전압을 모두 상이하게 하는 것이 아니라, 워드라인들을 몇 개의 그룹으로 구분하여 검증 전압을 상이하게 인가한다.
총 n개의 워드라인을 m 개의 그룹으로 구분하되, 각 그룹에 포함되는 워드라인의 개수는 동일하게 설정한다. 그리고 제1 그룹에 속하는 메모리 셀에 대해서 검증동작을 수행하는 경우 제일 큰 검증 전압을 인가하도록 한다. 프로그램 순서가 제일 빠른 메모리 셀에 대하여 검증동작을 실시하는 경우 셀 스트링에 흐르는 전류가 가장 크기 때문에, 이를 보상하기 위하여 검증 전압을 제일 크게 인가한다. 그 다음으로 제2 그룹에 속하는 메모리 셀에 대해서 검증동작을 수행하는 경우 제1 그룹에 비하여 검증 전압을 다소 감소시켜 인가한다. 이와 같이 제i 그룹에 속하는 메모리 셀에 대하여 검증동작을 실시하는 경우 PV+(m-i)*b에 해당하는 검증 전압을 설정한다.
이때 프로그램 순서가 느려질수록 감소되는 검증 전압의 양, 즉 검증 전압의 변화량(b)은 메모리 셀의 특성, 워드라인의 개수, 언더 프로그램 되는 정도 등에 따라 상이하게 설정한다.
다음으로, 프로그램 대상 셀들이 모두 검증전압 이상으로 프로그램 되었는지를 확인하여, 그렇지 못한 경우에는 프로그램 전압을 증가시켜(단계 742) ,상기 프로그램 동작을 반복 수행한다(단계 740).
상기 프로그램 대상 셀들이 모두 검증전압 이상으로 프로그램이 완료된 경우에는, 프로그램할 페이지가 더 있는지 여부를 확인한다. 즉, 직전 단계(740)에서 검증이 완료된 셀이 마지막 워드라인과 접속된 메모리 셀인지 여부를 확인하고(단계 750), 그렇지 않은 경우는 제k+1 워드라인과 접속된 메모리 셀에 대하여 프로그램 동작과 검증 동작을 수행한다(단계 752). 이때, 제k 워드라인과 제k+1 워드라인이 속한 그룹이 동일한 경우에는 동일한 검증 전압에 따라 검증 동작이 수행된다. 그러나 제k 워드라인과 제k+1 워드라인이 상이한 그룹에 속한 경우에는, 상이한 검증 전압에 따라 검증 동작이 수행된다.
도 1은 불휘발성 메모리 장치의 통상적인 메모리 셀 어레이의 구조를 도시한 도면이다.
도 2a 와 2b는 소스 라인의 저항 성분으로 인하여 발생하는 소스 라인 바운싱 현상을 설명하기 위한 도면이다.
도 3은 불휘발성 메모리 장치에서 발생하는 언더 프로그램 현상을 표시한 그래프이다.
도 4는 본원 발명에 적용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다.
도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 검증 방법시에 인가되는 각종신호를 도시한 파형도이다.
도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 검증 방법을 도시한 순서도이다.
도 7은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 검증 방법을 도시한 순서도이다.

Claims (12)

  1. n개의 워드라인이 포함된 메모리 셀 블록에서 제k 워드라인과 접속된 메모리셀들에 대하여 프로그램 동작을 수행하는 단계와,
    상기 제k 워드라인에 상기 k값에 반비례하여 감소되도록 설정되는 검증 전압을 인가하고, 나머지 워드라인들에 패스전압을 인가하여 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  2. 제1항에 있어서, 상기 k 값은 해당 워드라인과 접속된 메모리 셀들의 프로그램 순서가 빠를수록 작아지는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  3. 제1항에 있어서, 상기 검증 동작을 수행하는 단계는 상기 제k 워드라인에 대하여 PV+(n-k)*a(PV 및 a는 상수)의 수학식에 의하여 결정되는 검증 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  4. 제3항에 있어서, 언더 프로그램되는 정도가 150~300mV인 경우 상기 a 값은 5~10mV로 설정되는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  5. 제1항에 있어서, 상기 검증 동작을 수행하는 단계는 상기 제k 워드라인이 m 개의 워드라인 그룹 중 제i 그룹에 속하는 경우 PV+(m-i)*b(PV 및 b는 상수)의 수학식에 의하여 결정되는 검증 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  6. 제1항에 있어서, 프로그램 대상 셀들이 모두 검증전압이상으로 프로그램될 때까지 상기 프로그램 동작을 반복수행하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  7. 제1항에 있어서, 상기 n개의 워드라인에 대하여 프로그램을 완료할 때까지 상기 프로그램 동작을 수행하는 단계와 상기 검증 동작을 수행하는 단계를 반복수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  8. n개의 워드라인이 포함된 메모리 셀 블록에서 페이지 단위로 프로그램 동작을 수행하는 단계와,
    상기 프로그램 대상 페이지의 워드라인에 대하여 프로그램 순서에 따라 상이하게 설정되는 검증 전압을 인가하고, 나머지 워드라인들에 패스전압을 인가하여 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  9. 제8항에 있어서, 상기 검증 동작을 수행하는 단계는 프로그램 순서가 늦을수 록 상기 검증 전압을 감소시켜 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  10. 제8항 또는 제9항에 있어서, 상기 검증 동작을 수행하는 단계는 제k 워드라인에 대하여 PV+(n-k)*a(PV 및 a 는 상수)의 수학식에 의하여 결정되는 검증 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  11. 제10항에 있어서, 언더 프로그램되는 정도가 150~300mV인 경우 상기 a 값은 5~10mV로 설정되는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  12. 제8항 또는 제9항에 있어서, 상기 검증 동작을 수행하는 단계는 제k 워드라인이 m 개의 워드라인 그룹 중 제i 그룹에 속하는 경우 PV+(m-i)*b(PV 및 b는 상수)의 수학식에 의하여 결정되는 검증 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
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