KR20090015278A

KR20090015278A - 불휘발성 메모리 장치의 소프트 프로그램 방법

Info

Publication number: KR20090015278A
Application number: KR1020070079487A
Authority: KR
Inventors: 박성제
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-08-08
Filing date: 2007-08-08
Publication date: 2009-02-12
Also published as: CN101364443B; US20090040832A1; KR100885784B1; JP2009043390A; CN101364443A; US7839692B2

Abstract

본 발명은 소거된 셀의 문턱 전압 분포를 개선시키기 위해 소프트 프로그램 단계를 수행하는 불휘발성 메모리 장치의 소프트 프로그램 방법에 관한 것이다.

본원 발명의 불휘발성 메모리 장치의 소프트 프로그램 방법은 소거 동작이 실시된 메모리 셀들의 문턱 전압을 일정레벨 상승시키는 소프트 프로그램 단계와, 각 셀 스트링별로 문턱 전압 이상으로 프로그램된 셀이 있는지를 판단하는 검증 단계와, 상기 검증 결과 전체 셀 스트링이 문턱 전압 이상으로 프로그램된 셀을 하나 이상 포함할 때까지 상기 소프트 프로그램을 반복하는 단계를 포함하는 것을 특징으로 한다.

소프트 프로그램, 셀 스트링

Description

불휘발성 메모리 장치의 소프트 프로그램 방법{Soft program method of non volatile memory device}

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.

이러한 불휘발성 메모리 장치에 대하여 소거 동작을 실시할 경우, 소거된 메모리 셀의 전압 분포를 개선하기 위하여 소프트 프로그램 동작을 실시한다. 그러나, 통상의 소프트 프로그램 방법의 경우 전체 셀 스트링 중 하나의 셀 스트링에 포함된 하나의 셀의 문턱 전압이 검증전압을 초과한 경우에도 전체 블럭의 소프트 프로그램이 중단된다. 따라서, 소프트 프로그램에도 불구하고 소거된 셀의 문턱 전압 분포의 특성이 쉽게 개선되지 않는다.

상술한 문제점을 해결하기 위하여, 본원 발명은 소거된 셀의 문턱 전압 분포의 특성을 개선할 수 있는 불휘발성 메모리 장치의 소프트 프로그램 방법을 제공하는 것을 목적으로 한다. 또한, 소프트 프로그램 후의 검증 동작에서 음의 검증전압을 인가하지 않고서도 검증이 가능하게 하는 소프트 프로그램 검증 방법을 제공하는 것을 목적으로 한다.

상술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치의 소프트 프로그램 방법은 소거 동작이 실시된 메모리 셀들의 문턱 전압을 일정레벨 상승시키는 소프트 프로그램 단계와, 각 셀 스트링별로 문턱 전압 이상으로 프로그램된 셀이 있는지를 판단하는 검증 단계와, 상기 검증 결과 전체 셀 스트링이 문턱 전압 이상으로 프로그램된 셀을 하나 이상 포함할 때까지 상기 소프트 프로그램을 반복하는 단계를 포함하는 것을 특징으로 한다.

또한, 본원 발명의 불휘발성 메모리 장치의 소프트 프로그램 검증 방법은 셀 스트링들과 하이 레벨로 프리차지 시킨 비트라인들을 접속시키는 단계와, 각 셀 스트링에 포함된 모든 셀의 워드라인에 0V의 검증전압을 인가하는 단계와, 상기 비트라인들과 감지노드의 접속을 해제하는 단계와, 접지전압보다 높은 바이어스 전압이 인가된 공통 소스 라인과 셀 스트링들을 접속시켜 문턱 전압 이상으로 프로그램된 셀이 있는지 여부를 평가하는 단계와, 상기 비트라인들과 감지노드를 접속시킨 후 특정 셀의 소프트 프로그램 여부를 센싱하는 단계와, 센싱 결과 전체 셀 스트링이 문턱 전압 이상으로 프로그램된 셀을 하나 이상 포함하는 경우 검증 완료 신호를 출력하는 단계를 포함하는 것을 특징으로 한다.

상술한 본원 발명의 구성에 따라 소거된 셀의 문턱 전압의 분포를 개선할 수 있다. 또한, 0V의 검증전압을 인가한 상태에서도 음의 검증 전압을 인가한 것과 같은 효과가 발생 되어 독출 마진을 개선할 수 있다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다.

도 1은 본원 발명이 적용되는 불휘발성 메모리 장치를 도시한 도면이다.

상기 불휘발성 메모리 장치는 메모리 셀 어레이(100), 메모리 셀 어레이와 접속된 이븐 비트라인(BLe) 및 오드 비트라인(BLo), 특정 데이터를 저장하는 레지스터부(120), 상기 비트라인들(BLe, BLo)과 상기 레지스터부의 접속점에 형성되는 감지노드(SO), 상기 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 감지노드(SO)에 선택적으로 접속시키는 비트라인 선택부(110)를 포함한다.

상기 메모리 셀 어레이(100)는 데이타를 저장하는 메모리 셀들(MC0, MC1, ...MCn)과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL0, WL1,...,WLn)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수 개의 워드 라인들 및 복수 개의 비트 라인들이 메트릭스 형태로 배열된 구조이다.

상기 메모리 셀 어레이(100)는 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL), 그리고 상기 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 직렬 접속된 다수의 메모리 셀들(MC0, MC1, ...MCn)을 포함한다. 이때, 이와 같이 상기 선택 트랜지스터(SSL, DSL)와 메모리 셀들이 직렬 접속된 것을 셀 스트링이라고 한다. 상기 메모리 셀들의 게이트는 워드 라인들(WL0, WL1,...,WLn)에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수 개의 셀 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.

상기 비트라인 선택부(110)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N116)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N118)를 포함한다.

또한, 상기 비트라인 선택부(110)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N112), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N114)를 포함한다.

상기와 같은 구성에 따라, 각 비트라인은 특정 전압레벨로 디스차지되거나 프리차지된다. 또한, 감지 노드와 접속되어 감지 노드의 전압레벨이 비트라인으로 인가되거나, 비트라인의 전압 레벨이 감지 노드로 인가된다.

상기 레지스터부(120)는 상기 감지노드를 하이레벨로 프리차지 시키는 감지노드 프리차지부(121)를 포함한다. 상기 감지노드 프리차지부(121)는 프리차지 신호(PRECH_N)에 응답하여 감지노드(SO)와 전원전압을 접속시키는 PMOS 트랜지스터(P121)를 포함한다. 따라서, 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 상기 PMOS 트랜지스터(P121)는 전원전압(VDD)을 감지노드에 인가시킨다.

또한, 상기 레지스터부(120)는 두 개의 인버터(IV122, IV124)로 구성된 래치(126)와, 상기 감지노드의 전압레벨에 응답하여 접지전압을 상기 래치로 공급하는 감지노드 센싱부(122), 상기 래치의 제1 노드(QA) 또는 제2 노드(QAb)에 상기 접지 전압을 인가시키는 데이터 설정부(124), 상기 래치의 제2 노드(QAb)의 레벨에 따라 검증 완료 신호를 출력하는 검증부(128)를 포함한다.

상기 래치(126)는 두 개의 인버터(IV122, IV124)의 입력단과 출력단이 서로 접속되어 특정 데이터를 저장하게 된다. 제1 인버터(IV122)의 출력단과 제2 인버터(IV124)의 입력단이 접속된 곳을 제1 노드(QA)라 하고, 제2 인버터(IV124)의 출력단과 제1 인버터(IV122)의 입력단이 접속된 곳을 제2 노드(QAb)라 한다. 따라서, 제1 노드(QA)에 하이레벨 데이터가 인가된 경우에는 제2 노드(QAb)에 로우레벨 데이터가 출력되고 이는 다시 제1 노드(QA)에 하이레벨 데이터가 출력되도록 함으로 써, 제1 노드(QA)에 하이레벨 데이터가 저장되는 효과를 나타내게 된다. 마찬가지로, 제1 노드(QA)에 로우레벨 데이터가 인가된 경우에는 제2 노드(QAb)에 하이레벨 데이터가 출력되고 이는 다시 제1 노드(QA)에 로우레벨 데이터가 출력되도록 함으로써, 제1 노드(QA)에 로우레벨 데이터가 저장되는 효과를 나타내게 된다.

상기 감지노드 센싱부(122)는 감지노드의 레벨에 따라 접지전압을 상기 데이터 설정부(124)를 통해 상기 래치(126)로 전달시킨다. 이를 위해, 감지노드와 게이트가 접속되고, 상기 데이터 설정부(124)와 접지전원 사이에 접속된 NMOS 트랜지스터(N122)를 포함한다. 따라서, 감지노드에 하이레벨 전압이 인가된 경우에 상기 NMOS 트랜지스터(N122)가 턴온되어, 접지전압을 상기 데이터 설정부(124)로 전달한다.

상기 데이터 설정부(124)는 제1 데이터 설정 신호(SET) 또는 제2 데이터 설정 신호(RST)에 따라, 상기 제1 노드(QA)에 접지 전압을 인가시킨다. 이는, 제1 데이터 설정 신호(SET) 또는 제2 데이터 설정 신호(RST)에 따라, 상기 제2 노드(QAb)에 접지 전압을 인가시킨다는 것과 같은 의미를 갖는다.

이를 위해, 상기 래치의 제1 노드(QA)와 감지노드 센싱부(122) 사이에 접속되고, 제1 데이터 설정 신호(SET)에 응답하여 턴온되는 제1 NMOS 트랜지스터(N124), 상기 래치의 제2 노드(QAb)와 감지노드 센싱부(122) 사이에 접속되고, 리셋 신호(RST)에 응답하여 턴온되는 제2 NMOS 트랜지스터(N126)를 포함한다.

따라서, 감지노드에 하이레벨 전압이 인가된 경우, 하이레벨의 제1 데이터 설정 신호(SET)가 입력되면, 제1 NMOS 트랜지스터(N124)가 턴온되어, 제1 노드(QA) 에 접지전압이 인가된다. 이는 제1 노드(QA)에 로우 레벨 데이터가 인가되도록 하고, 제2 노드(QAb)에 하이레벨 데이터가 인가되도록 한다.

또한, 감지노드에 하이레벨 전압이 인가된 경우, 하이레벨의 제2 데이터 설정 신호(RST)가 입력되면, 제2 NMOS 트랜지스터(N126)가 턴온되어, 제2 노드(QAb)에 접지전압이 인가된다. 이는 제2 노드(QAb)에 로우 레벨 데이터가 인가되도록 하고, 제1 노드(QA)에 하이레벨 데이터가 인가되도록 한다.

상기 검증부(128)는 전원전압 단자와 검증완료신호 출력단자(nWDO)사이에 접속되고 상기 래치의 제2 노드(QAb)의 전압레벨에 응답하여 턴온되는 PMOS 트랜지스터(P128)를 포함한다.

따라서, 제2 노드(QAb)에 로우레벨 데이터가 인가된 경우에는 상기 PMOS 트랜지스터(P128)가 턴온되어, 전원전압이 상기 검증완료신호 출력단자(nWDO)로 출력된다. 그러나, 제2 노드(QAb)에 하이레벨 데이터가 인가된 경우에는 상기 PMOS 트랜지스터(P128)가 턴오프되어, 상기 검증완료신호 출력단자(nWDO)는 로우레벨로 디스차지된다.

예를 들어, 각 페이지 버퍼의 제2 노드(QAb)가 하이 레벨 데이터(또는 '1')로 초기화되었다고 가정한다. 이때, 특정셀에 대해 프로그램 동작을 하고자 하는 경우에는 제2 노드(QAb)에 로우 레벨 데이터(또는 '0')를 저장시킨다. 각 래치에 저장된 데이터에 따라 프로그램 동작을 하고, 해당 셀의 프로그램 완료여부를 검증하는 경우, 해당 셀이 프로그램된 경우에는 통상적으로 각 감지노드에 하이레벨 전 압이 센싱된다. 따라서, 감지노드 센싱부(122)에 하이레벨 전압이 인가되고, 하이레벨의 제1 데이터 설정신호(SET)가 인가되면, 제2 노드(QAb)는 하이 레벨 데이터로 데이터가 변경된다. 이와 같이 특정 셀에 대해 프로그램 동작이 완료되면 하이 레벨 데이터가 저장되어 상기 검증완료신호 출력단자(nWDO)는 로우 레벨로 디스차지 된다. 그러나, 프로그램 동작이 되지 않은 경우에는 감지노드 센싱부(122)에 로우레벨 전압이 인가되므로, 제2 노드(QAb)에 저장되었던 로우 레벨 데이터(또는 '0')가 그대로 유지되고, 상기 검증완료신호 출력단자(nWDO)는 전원 전압을 출력하게 된다. 따라서, 상기 검증완료신호 출력단자(nWDO)가 모두 로우 레벨로 디스차지 되면 검증이 완료된 것으로 판단한다.

이제 이와 같은 불휘발성 메모리 장치의 소프트 프로그램 방법에 대해 살펴보기로 한다.

도 2a는 통상의 소프트 프로그램 방법의 개념을 도시한 도면이고, 도 2b는 통상의 소프트 프로그램 방법을 도시한 순서도이며, 도 2c는 통상의 소프트 프로그램 방법실시 후 문턱 전압의 분포를 도시한 도면이다.

도 2a를 참조하면, 전체 셀 들에 대하여 블록 단위로 소거동작을 진행하고, 소거된 셀들 전체의 문턱 전압을 일부 상승시키기 위해 소프트 프로그램 동작을 실시한다. 상기 소프트 프로그램 동작은 검증전압(PV1)을 기준으로 하여 소프트 프로그램 완료여부에 대한 검증동작을 실시한다. 이때, 상기 검증동작은 전체 셀 중 특 정 스트링에 포함된 하나 이상의 셀이 검증전압(PV1)이상으로 프로그램되면 전체 소프트 프로그램 동작을 중지한다.

상기 방법을 좀 더 구체적으로 살펴보기 위해 도 2b를 참조하면, 먼저 전체 셀에 대해 프로그램 펄스를 인가한다(단계 210).

다음으로 검증전압이상으로 프로그램된 셀 스트링이 있는가를 판단한다(단계 220). 도 1을 다시 참조하여 상세히 살펴보기로 한다.

검증동작을 위해 상기 비트라인들 중 특정 비트라인을 하이레벨로 프리차지시키고 전체 워드라인들(WL0, WL1,..., WLn)에 대해서는 상기 검증전압(PV1)을 인가한다. 이때, 특정 셀 스트링에 포함된 특정 셀의 문턱 전압이 상기 검증전압(PV1)이상으로 상승하게 되면, 해당 셀이 턴온되지 않아 해당 셀 스트링에 대해서는 비트라인으로부터 공통소스라인으로 이어지는 전류 경로가 형성되지 않게 된다. 따라서, 해당 셀 스트링과 접속된 비트라인은 프리차지된 하이 레벨 전압을 유지하게 된다.

하이 레벨로 프리차지된 비트라인의 전압은 감지노드에 인가되어 감지노드 센싱부(122)의 NMOS 트랜지스터(N122)를 턴온시킨다. 따라서, 제1 데이터 설정 신호 또는 제2 데이터 설정 신호의 인가여부에 따라 제2 노드(QAb)에 저장되는 데이터가 변경될 수 있다.

상기와 같은 셀 스트링이 하나라도 발생한 경우에는 소프트 프로그램을 중단하게 된다. 따라서, 이와 같은 구성에 따르면, 전체 블럭 중 하나의 셀의 문턱 전압이 검증전압(PV1)이상으로 상승하게 될 경우 소프트 프로그램동작이 종료하게 된 다.

다음으로, 상기 판단 결과 전체 셀 스트링의 문턱 전압의 분포가 검증 전압보다 낮은 경우에는 프로그램 펄스를 반복하여 인가한다(단계 210).

그러나, 상기 판단 결과 검증전압이상으로 프로그램된 셀 스트링이 하나라도 있는 경우에는 소프트 프로그램을 종료한다(단계 230).

상기와 같은 소프트 프로그램 동작의 문제점을 도 2c를 참조하여 살펴보기로 한다. 앞서와 같이 하나의 셀 스트링의 문턱 전압이 검증전압이상으로 높아진 경우에 프로그램을 종료하게 되므로, 블록 전체의 문턱 전압의 분포가 넓어지게 된다. 즉, 문턱 전압의 상승 속도가 상대적으로 빠른 셀 스트링들(3)과는 달리 그 상승 속도가 느린 셀 스트링들(1, 2)의 경우에는 그 문턱 전압이 여전히 검증전압보다 낮기 때문에, 블록 전체의 관점에서 보면 문턱 전압의 분포가 넓어지게 되는 것이다.

도 3은 본원 발명의 일 실시예에 따른 소프트 프로그램 방법을 도시한 순서도이다.

먼저, 블럭 단위로 소거 동작을 실시한다(단계 310).

즉, 특정 블럭에 포함된 전체 워드라인에 대하여 0V의 전압을 인가하여 각 셀의 콘트롤 게이트에 0V 전압을 인가한다. 또한, 각 셀의 P-웰(미도시됨)과 N-기판(미도시됨)에 각각 20V, 소오스와 드레인은 비트라인과 셀렉트 트랜지스터(DSL, SSL)게이트의 전압을 조절하여 플로팅 상태가 되도록 한다. 그 결과, 콘트롤 게이트와 P-웰 사이에 20V의 전위차가 생기게 되며, FN-터널링에 의해 플로팅 게이트로부터 P-웰로 전자가 이동하여 소거동작이 이루어진다.

다음으로, 상기 소거 동작이 실시된 메모리 셀들의 문턱 전압을 일정레벨 상승시키는 소프트 프로그램 동작을 실시한다(단계 320).

이때, 각 페이지 버퍼의 레지스터부에 포함된 래치의 제2 노드(QAb)는 로우 레벨 데이터로 초기화되어 프로그램이 진행된다.

또한, 각 워드라인에는 하이레벨 전압이 공급되고, 각 셀렉트 트랜지스터(DSL, SSL)에도 하이레벨 전압이 공급된다.

상기 소프트 프로그램은 ISPP(Incremental step pulse program) 프로그램 방식을 사용한다. 초기 시작 전압은 통상적인 프로그램 동작의 시작 전압 레벨보다 3~4 V 낮게 인가되도록 한다. 즉, 9~10V 정도를 시작 전압으로 한다. 또한, 스텝 전압은 0.2 ~ 0.3 V로 한다.

다음으로, 각 셀 스트링에 대하여 소프트 프로그램 완료 여부를 검증한다(단계 330).

즉, 본원 발명에서는 각 셀 스트링별로 검증전압(PV1) 이상으로 프로그램된 셀이 하나 이상 존재할 때까지 프로그램 동작을 지속한다.

도면을 통해 더욱 상세히 살펴보기로 한다.

도 5는 본원 발명의 일 실시예에 따른 검증동작이 수행되는 회로도를 도시한 도면이다.

즉, 각 워드라인에는 모두 동일한 검증전압(PV1)을 인가하여 프로그램 여부를 검증한다.

바람직하게는, 상기 검증 전압(PV1)으로 0V의 전압을 인가한다.

이때, 제1 셀 스트링(510)에 포함된 특정 셀이 검증전압이상으로 프로그램된 경우에는 해당 셀이 턴온되지 않아 해당 셀 스트링에 전류경로가 형성되지 않게 되며, 감지노드에 하이레벨 전압이 그대로 유지된다. 따라서, 도 1에서 설명했던 감지노드 센싱부를 통해 접지전압이 래치로 인가될 수 있다. 이와 동시에, 하이레벨의 제1 데이터 설정신호(SET)가 인가되면, 래치의 제2 노드(QAb)에 하이레벨 데이터가 저장되게 된다. 즉, 프로그램 동작시 로우레벨 데이터로 초기화되었던 제2 노드(QAb)에 하이레벨 데이터가 인가되는 것이다.

그에 따라, 도 1의 검증부(128)에는 하이레벨 데이터가 인가되어 검증완료신호출력단자(nWDO)는 로우레벨로 디스차지된다.

한편, 제2 셀 스트링(520)의 경우 하나의 셀도 검증전압이상으로 프로그램되지 않은 경우에는 모든 셀이 턴온되므로 해당 셀 스트링에 전류경로가 형성되어, 감지노드에 로우레벨 전압이 인가된다. 따라서, 감지노드 센싱부는 동작하지 않고 래치의 제2 노드(QAb)에 저장된 초기값(로우레벨 데이터)이 그대로 유지된다.

그에 따라, 도 1의 검증부(128)에는 로우레벨 데이터가 인가되어 검증완료신호출력단자(nWDO)는 하이레벨 신호를 출력하게 된다.

본원 발명에서는 전체 셀 스트링들이 검증전압 이상으로 프로그램된 셀을 하나 이상 포함할 때까지 프로그램 동작을 반복한다. 다시 말하면, 전체 페이지 버퍼의 검증부가 로우레벨 신호를 출력할때 까지 프로그램 동작을 반복한다.

다음으로, 상기 판단 결과 하나의 셀 스트링의 문턱 전압의 분포가 검증 전압보다 낮은 경우에는 프로그램 펄스를 반복하여 인가한다(단계 320).

그러나, 상기 판단 결과 전체 셀 스트링의 문턱 전압의 분포가 검증 전압이상인 경우에는 소프트 프로그램을 종료한다(단계 340). 즉, 전체 셀 스트링이 문턱 전압 이상으로 프로그램된 셀을 하나 이상 포함하면 소프트 프로그램을 종료한다.

도 4는 본원 발명의 일실시예에 따른 소프트 프로그램 종료시의 문턱 전압 분포를 도시한 도면이다.

도 2c와 비교할 때 문턱 전압의 분포 너비가 좁아짐을 알 수 있다. 이는 각 셀 스트링의 문턱 전압이 검증 전압이상으로 프로그램되었는지를 판단하는 본원 발명의 특징적인 구성에서 비롯되는 효과이다.

한편, 상기 검증 전압(PV1)으로 0V의 전압이 인가되는 경우 독출 마진이 감소하는 문제점이 발생할 수 있다.

도 6a 및 6b는 독출 마진의 여유정도에 따른 디스터번스 발생시의 페일 발생여부를 도시한 도면이다.

도 6a와 같이 검증 라인과 독출 라인의 차이가 커서 독출 마진에 여유가 있는 경우에는 디스터번스(Disturbance)가 발생한 경우에도 별다른 영향이 없게 된다.

그러나, 도 6b와 같이 검증 라인과 독출 라인의 차이가 작아서 독출 마진에 여유가 없는 경우에는 디스터번스가 발생함에 따라 페일 비트가 발생할 수 있다. 즉, 프로그램이 되지 않은 소거 셀임에도 프로그램된 셀로 읽힐 수 있게 된다.

이를 위해 본원 발명에서는 소프트 프로그램시의 검증라인을 음의 방향쪽으로 더 이동시켜 독출 마진을 더욱 넓히고자 한다.

도 7은 검증라인을 음의 방향쪽으로 이동시키고자 하는 본원 발명의 목적을 도시한 개념도이다.

도시된 바와 같이 검증라인을 음의 방향쪽으로 더 이동시키면 독출 마진이 더욱 넓어질 수 있다.

이를 위해, 각 워드라인에 음의 전압 검증을 인가하는 방법을 고려할 수 있으나, 이는 회로 소자의 측면에서 불가능하기 때문에, 음의 검증전압을 인가한 것과 같은 효과를 낼 수 있는 방법을 제공하고자 한다.

이와 같은 효과를 나타내기 위해 특정 셀의 프로그램 여부에 대해 센싱하는 동작구간에서 셀 스트링에 흐르는 센싱 전류를 전체적으로 감소시키는 구성을 취한다.

도 8은 본원 발명의 일 실시예에 따른 검증 동작시에 인가되는 각종 전압신 호를 도시한 파형도이다.

도 1을 다시 참조하여 구체적인 내용을 살펴보기로 한다.

(1) T1 구간

먼저 검증하고자 하는 특정 셀을 포함하는 셀 스트링과 특정 비트라인을 접속시키기 전에 비트라인을 디스차지시킨다.

이븐 디스차지 신호(DISCHe)가 일정기간 인에이블되어 상기 NMOS 트랜지스터(N112)가 턴온되는데, 바이어스 전압(VIRPWR)이 로우레벨이므로 상기 이븐 비트라인(BLe)이 로우 레벨 전위로 디스차지 된다. 또한 상기 오드 디스차지 신호(DISCHo)가 인에이블되어 상기 NMOS 트랜지스터(N114)가 턴온되므로, 상기 오드 비트라인(BLo)도 로우 레벨 전위로 디스차지된다.

(2) T2 구간

다음으로 검증하고자 하는 특정 셀을 포함하는 셀 스트링과 접속될 비트라인을 하이레벨로 프리차지 시킨다.

이를 위해, 상기 이븐 디스차지 신호(DISCHe)를 비활성화 시켜 상기 NMOS 트랜지스터(N112)를 턴오프 시킨다. 만약, 오드 비트라인과 접속될 셀 스트링을 먼저 검증하고자 하는 경우에는 오드 디스차지 신호(DISCHo)를 비활성화 시켜 상기 NMOS 트랜지스터(N114)를 먼저 턴오프 시킨다.

다음으로, 로우레벨의 프리차지신호(PRECH_N)를 인가하여 프라치지용 트랜지 스터(P122)를 일정기간 턴온시켜 감지노드(SO)를 하이레벨로 프리차지 시킨다.

다음으로, 제1 전압 레벨(V1)의 비트라인 선택신호(BSLe 또는 BSLo, 이븐 비트라인을 먼저 검증하는 경우에는 BSLe 신호부터 인가)를 인가하여 상기 특정 비트라인(BLe 또는 BLo)과 감지노드(SO)를 접속시킨다. 이에 따라, 특정 비트라인(BLe 또는 BLo)의 전압레벨이 감지노드(SO)의 전압 레벨에 따라 하이레벨로 상승한다.

다음으로 드레인 선택 트랜지스터(DSL)에 하이레벨 전압을 인가하여 독출하고자 하는 특정 셀을 포함하는 셀 스트링과 특정 비트라인을 접속시킨다.

또한, 전체 워드라인에 대해서는 OV의 검증전압(PV1)을 인가한다.

(3) T3 구간

다음으로, 소스 선택 트랜지스터(SSL)에 하이레벨 전압을 인가하여 메모리 셀 어레이의 특정 셀이 포함된 셀 스트링과 공통소스라인을 접속시켜, 비트라인에서 공통소스라인으로 이어지는 전류 경로를 형성시킨다.

이때, 본원 발명의 일 실시예에 따라 공통소스라인에 공급되는 바이어스 전압(VSL)을 접지전압보다 일정량 높게 한다. 바람직하게는, 상기 바이어스 전압으로 0.1V ~ 0.5V의 전압을 공급한다.

통상적으로는, 상기 바이어스 전압으로 접지전압을 인가하지만, 일정량 상승된 전압을 인가함으로써 하이레벨로 프리차지되었던 비트라인과 공통소스라인사이의 전압 차이를 줄임으로써 센싱 전류를 감소시키는 것이다.

다음으로, 하이레벨이었던 비트라인 선택 신호를 로우 레벨로 천이시켜 해당 비트라인과 감지노드의 접속을 일정 시간동안 해제시킨다. 이 기간 동안, 특정 셀의 프로그램 여부에 따라 해당 셀과 접속된 비트라인의 전압레벨이 변화하게 된다.

즉, 특정 셀이 프로그램된 경우에는 문턱 전압이 높아져서 상기 형성된 전류 경로를 통해 전류가 흐르지 않아 비트라인의 전압레벨이 그대로 유지되며, 프로그램되지 않은 경우, 즉 소거된 셀의 경우에는 상기 형성된 전류 경로를 통해 전류가 흘러가서 비트라인의 전압레벨이 로우레벨로 떨어지게 된다.

이때, 본원 발명에서는 평가시간(tEVAL, 즉 T3 구간)을 통상적인 경우보다 감소시키고자 한다. 바람직하게는 상기 평가시간은 2un ~ 7us 인 것을 특징으로 한다. 평가시간을 감소시킴으로써 센싱 전류를 감소시킬 수 있게 된다.

(4) T4 구간

다음으로, 프리차지신호(PRECH_N)를 로우레벨에서 하이레벨로 천이시켜 감지노드(SO)와 전원 전압간의 접속을 해제시킨다.

다음으로, 로우레벨이었던 비트라인 선택 신호(BSLe 또는 BSLo, 이븐 비트라인을 먼저 검증하는 경우에는 BSLe 신호부터 인가)를 제2 전압 레벨(V2)로 천이시켜 해당 비트라인과 감지노드(SO)를 일정시간 접속시킨다.

한편, 본원 발명에서는 비트라인 선택 신호로 인가되는 제1 전압(V1)과 제2 전압(V2)의 차이가 통상의 방법에 비해 더 크게 인가되도록 한다. 바람직하게는, 상기 제1 전압(V1)과 제2 전압(V2)의 차이가 0.4~0.9V 인 것을 특징으로 한다. 이 와 같이 제1 전압(V1)과 제2 전압(V2)의 차이를 더 크게 인가함으로 센싱 전류를 감소시키게 된다. 상기와 같은 구성을 위해, 제1 전압(V1)을 통상의 경우에 비해 더 크게 인가하거나, 제2 전압(V2)을 통상의 경우에 더 작게 인가하도록 한다.

이후, 비트라인의 전압레벨에 따라 감지노드(SO)의 전압레벨이 결정되며, 해당 셀이 프로그램된 경우에는 하이레벨을 유지하므로, 상기 도 1의 감지노드 센싱부(122)의 NMOS 트랜지스터(N122)가 턴온된다. 이때, 데이터 설정부(124)의 NMOS 트랜지스터(N124)에 하이레벨의 신호(SET)가 인가되므로, 프로그램된 경우에는 제2 노드(QAb)에 하이레벨 데이터가 저장된다.

이때, 어떤 레지스터에 프로그램 여부에 대한 데이터가 저장되는지는 설계자의 의도에 따라 변경가능하다.

이와 같은 과정을 통해 특정 셀의 프로그램 여부를 독출하게 된다.

정리하면, 상기와 같은 검증 동작에서 셀 스트링에 흐르는 센싱 전류를 감소시키기 위해 다음과 같은 구성 단계를 취한다.

첫째로, 공통 소스라인에 인가되는 바이어스 전압을 접지전압보다 높게 인가한다.

둘째로, 비트라인 선택신호로 인가되는 제1 전압과 제2 전압의 차이를 통상의 경우에 비해 더 크도록 한다.

셋째로, 평가구간(tEVAL)의 시간을 통상의 경우에 비해 감소시킨다.

도 9는 본원 발명의 구성에 따른 검증 전압의 변화를 도시한 도면이다.

상기 도면에서는 공통 소스라인에 인가되는 바이어스 전압은 일정하게 고정시키고, 비트라인 선택신호로 인가되는 제1 전압과 제2 전압의 차이와 평가구간(tEVAL)의 시간을 변수로 하여 검증 전압을 변화를 살펴보았다.

X축의 제2 전압의 감소에 따라, 제1 전압과 제2 전압의 차이가 커짐으로써 검증전압이 음의 방향으로 이동하는 모습을 볼 수 있다.

또한, 평가구간(tEVAL)의 시간을 더 감소시킴으로써 검증전압이 음의 방향으로 이동하는 모습을 볼 수 있다.

도 2a는 통상의 소프트 프로그램 방법의 개념을 도시한 도면이다.

도 2b는 통상의 소프트 프로그램 방법을 도시한 순서도이다.

도 2c는 통상의 소프트 프로그램 방법실시 후 문턱 전압의 분포를 도시한 도면이다.

도 8은 본원 발명의 일 실시예에 따른 검증 동작시에 인가되는 각종 전압신호를 도시한 파형도이다.

<도면의 주요 부분에 대한 설명>

100: 메모리 셀 어레이 110: 비트라인 선택부

120: 레지스터부 121: 감지노드 프리차지부

122: 감지노드 센싱부 124: 데이터 설정부

126: 래치 128: 검증부

Claims

소거 동작이 실시된 메모리 셀들의 문턱 전압을 일정레벨 상승시키는 소프트 프로그램 단계와,

각 셀 스트링별로 검증 전압 이상으로 프로그램된 셀이 있는지를 판단하는 검증 단계와,

상기 검증 결과 전체 셀 스트링이 검증 전압 이상으로 프로그램된 셀을 하나 이상 포함할 때까지 상기 소프트 프로그램을 반복하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.
제1항에 있어서, 상기 소프트 프로그램 단계는 ISPP(Incremental step pulse program) 방식에 의하여 프로그램하는 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.
제1항에 있어서, 상기 검증 단계는 각 비트라인을 하이 레벨로 프리차지 시키는 단계와,

제1 전압의 비트라인 선택 신호를 인가하여 비트라인과 감지노드를 접속시키는 단계와,

상기 비트라인과 셀 스트링을 접속시키고 전체 워드라인에 0V의 검증 전압을 인가하는 단계와,

제3 전압이 인가되는 공통 소스라인과 셀 스트링을 접속시키는 단계와,

상기 비트라인과 감지노드의 접속을 해제하고 셀 스트링에 흐르는 센싱 전류의 레벨을 평가 단계와,

상기 제1 전압보다 낮은 제2 전압의 비트라인 선택 신호를 인가하여 상기 비트라인과 감지노드를 접속시킨 후 특정 셀의 소프트 프로그램 여부를 센싱하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.
제3항에 있어서, 상기 제1 전압과 제2 전압의 차이는 0.4V ~ 0.9V 인 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.
제3항에 있어서, 상기 제3 전압은 0.1 ~ 0.5V 인 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.
제3항에 있어서, 상기 평가하는 단계에 소요되는 시간은 2~7us 인 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.
셀 스트링들과 하이 레벨로 프리차지 시킨 비트라인들을 접속시키는 단계와,

각 셀 스트링에 포함된 모든 셀의 워드라인에 0V의 검증전압을 인가하는 단계와,

상기 비트라인들과 감지노드의 접속을 해제하는 단계와,

접지전압보다 높은 바이어스 전압이 인가된 공통 소스 라인과 셀 스트링들을 접속시켜 검증 전압 이상으로 프로그램된 셀이 있는지 여부를 평가하는 단계와,

상기 비트라인들과 감지노드를 접속시킨 후 특정 셀의 소프트 프로그램 여부를 센싱하는 단계와,

센싱 결과 전체 셀 스트링이 검증 전압 이상으로 프로그램된 셀을 하나 이상 포함하는 경우 검증 완료 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 검증 방법.
제7항에 있어서, 상기 셀 스트링들과 하이 레벨로 프리차지 시킨 비트라인들을 접속시키는 단계는 제1 전압의 비트라인 선택 신호를 인가하여 비트라인과 감지노드를 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 검증 방법.
제8항에 있어서, 상기 센싱하는 단계는 상기 제1 전압보다 낮은 제2 전압의 비트라인 선택 신호를 인가하여 상기 비트라인과 감지노드를 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 검증 방법.
제9항에 있어서, 상기 제1 전압과 제2 전압의 차이는 0.4V ~ 0.9V 인 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 검증 방법.
제7항에 있어서, 상기 공통소스 라인에 인가되는 바이어스 전압은 0.1 ~ 0.5V 인 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 검증 방법.
제7항에 있어서, 상기 평가하는 단계에 소요되는 시간은 2 ~ 7us 인 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 검증 방법.