KR100861648B1 - 불휘발성 메모리 장치의 소프트 프로그램 방법 - Google Patents

Abstract

본원 발명의 불휘발성 메모리 장치의 소프트 프로그램 방법은 소거 동작이 실시된 메모리 셀들에 대하여 메모리 셀 어레이에 포함된 전체 셀의 문턱 전압을 일정레벨 상승시키는 소프트 프로그램 단계와, 상기 소프트 프로그램된 셀의 워드라인에 대하여 0V의 전압을 인가하며 상기 셀의 문턱전압이 음의 검증전압이상으로 상승하였는지 검증하는 단계를 포함하되, 상기 검증 단계는 상기 워드라인에 음의 검증전압을 인가한 것과 동일한 검증 동작이 발생하도록 메모리 셀 스트링의 채널 저항을 증가시키는 단계를 포함하는 것을 특징으로 한다.

소프트 프로그램, 멀티 레벨 셀

Description

불휘발성 메모리 장치의 소프트 프로그램 방법{Method for soft programming of the non volatile memory device}

도 1은 본원 발명에 적용되는 멀티 레벨 셀 프로그램 방법의 개념을 도시한 도면이다.

도 2a는 멀티 레벨 셀 프로그램에 의해 프로그램된 셀들의 문턱 전압 분포를 도시한 도면이다.

도 2b는 소프트 프로그램 동작에 따라 소거된 셀의 문턱 전압의 분포가 변화될 상태를 도시한 도면이다.

도 3은 본 발명이 적용되는 불휘발성 메모리 장치를 도시한 회로도이다.

도 4는 본 발명의 일 실시예에 따른 불위발성 메모리 장치의 소프트 프로그램 방법을 도시한 흐름도이다.

도 5는 본 발명의 일 실시예에 따른 프로그램 검증 동작을 도시한 흐름도이다.

도 6은 본 발명의 일 실시예에 따른 프로그램 검증 동작시 불휘발성 메모리 장치에 인가되는 신호를 도시한 파형도이다.

<도면의 주요 부분에 대한 설명>

300: 메모리 셀 어레이

310: 비트라인 선택부

320: 레지스터

322: 제1 레지스터

326: 제2 레지스터

본 발명은 소거된 셀의 전압 분포를 개선시키기 위해, 전체 셀에 대한 소프트 프로그램 단계를 수행하는 불휘발성 메모리 장치의 소프트 프로그램 방법에 관한 것이다.

멀티 레벨 셀(Multi Level Cell, MLC) 프로그램 방법이 적용된 불휘발성 메모리 장치의 각 셀들은 싱글 레벨 셀(Single Level Cell, SLC) 프로그램 방법이 적용된 셀들에 비해 문턱 전압의 분포가 다양하기 때문에, 각 분포 별로 충분한 독출 마진을 두어야 한다.

한편, 문턱 전압의 분포에 영향을 주는 요인으로서 간섭에 의한 문턱 전압 쉬프트(Vt Shift)가 있다. 이는 플로팅 게이트를 사용하는 불휘발성 메모리 장치의 특성에서 비롯된 것으로, 이를 감소시킨다면 각 셀의 상태별로 문턱 전압의 분포 특성이 좋아지기 때문에, 최대 프로그램 전압이 작아질 수 있고 이는 전체적인 프로그램 시간 감소효과를 가져오게 된다.

이러한 간섭에 의한 문턱 전압 쉬프트는 주변 셀의 문턱 전압 변화량이 증가 할수록 그 변동폭이 커지므로 주변 셀의 문턱 전압 변화량을 감소시키는 것이 필요하다. 그러나, 멀티 레벨 셀 프로그램 동작시에 다양한 상태의 전압 분포와 여유 있는 독출 마진을 확보해야 하기 때문에 주변 셀의 문턱 전압 변화량을 감소시키는 데는 한계가 있다.

상술한 문제점을 해결하기 위하여, 본원 발명은 프로그램 동작시에 주변 셀의 문턱 전압 변화량을 최소화하기 위해, 프로그램 동작 전에 전체 셀에 대해 소프트 프로그램을 실시하여 소거 셀들의 전압분포를 개선하는 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법을 제공하는 것을 목적으로 한다.

상술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치의 소프트 프로그램 방법은 소거 동작이 실시된 메모리 셀들에 대하여 메모리 셀 어레이에 포함된 전체 셀의 문턱 전압을 일정레벨 상승시키는 소프트 프로그램 단계와, 상기 소프트 프로그램된 셀의 워드라인에 대하여 0V의 전압을 인가하며 상기 셀의 문턱전압이 음의 검증전압이상으로 상승하였는지 검증하는 단계를 포함하되, 상기 검증 단계는 상기 워드라인에 음의 검증전압을 인가한 것과 동일한 검증 동작이 발생하도록 메모리 셀 스트링의 채널 저항을 증가시키는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명 하기로 한다.

도 1은 본원 발명에 적용되는 멀티 레벨 셀 프로그램 방법의 개념을 도시한 도면이다.

먼저 LSB(Least Significant Bit) 프로그램에 의해 특정 셀들을 프로그램하면, 프로그램되지 않은 셀들이 저장하는 데이터는 '1'이 되고, 프로그램된 셀들이 저장하는 데이터는 '0'이 된다.

다음으로 MSB(Most Significant Bit) 프로그램에 의해 특정 셀들을 프로그램 한다. LSB 프로그램 단계에서 프로그램되지 않았던 셀들이, MSB 프로그램 동작시에도 프로그램되지 않은 경우에는 해당 셀들이 저장하는 데이터는 '11'이 되고, MSB 프로그램 동작시에 프로그램된 경우에는 해당 셀들이 저장하는 데이터는 '01'이 된다.

LSB 프로그램 단계에서 프로그램되었던 셀들이, MSB 프로그램 동작시에 프로그램되지 않은 경우에는 해당 셀들이 저장하는 데이터는 '10'이 되고, MSB 프로그램 동작시에 프로그램된 경우에는 해당 셀들이 저장하는 데이터는 '00'이 된다.

도 2a는 상기 멀티 레벨 셀 프로그램에 의해 프로그램된 셀들의 문턱 전압 분포를 도시한 도면이다.

앞서 설명한 LSB 프로그램과 MSB 프로그램을 모두 한 결과를 나타낸 셀 분포도이며, 도면에 도시된 수치는 예시적으로 든 것 일뿐, 본원 발명의 내용을 한정하는 것은 아니다.

셀의 문턱 전압 변화가 제일 큰 것은 LSB 프로그램('11' -> '10')에 의한 것으로 볼 수 있으나, 이후 MSB 프로그램에 의해 재프로그램될 수 있으므로, 실질적으로 간섭에 의한 문턱 전압 쉬프트에 가장 큰 영향을 미치는 것은 MSB 프로그램('11' -> '01')이라고 볼 수 있다. 이러한 변화 폭을 줄이기 위해, 소거된 셀의 문턱 전압 분포를 가능한 독출 전압(READ 1)에 가깝게 이동시킬 필요가 있으며, 소거된 셀의 문턱 전압 분포의 폭을 줄이는 것도 필요하다. 이를 위해, 프로그램 동작에 앞서 전체 셀을 소프트 프로그램하는 동작을 포함하기로 한다.

도 2b는 상기 소프트 프로그램 동작에 따라 소거된 셀의 문턱 전압의 분포가 변화될 상태를 도시한 도면이다.

소프트 프로그램 동작에 따라 문턱 전압이 -1.4V로 상승하였으며, 전체적인 분포의 너비도 좁아진 것을 볼 수 있다. 이제 이와 같은 소프트 프로그램 동작에 대해 상세히 살펴보기로 한다.

도 3은 본 발명이 적용되는 불휘발성 메모리 장치를 도시한 회로도이다.

상기 불휘발성 메모리 장치는 메모리 셀 어레이(300), 메모리 셀 어레이와 접속된 이븐 비트라인(BLe) 및 오드 비트라인(BLo), 특정 데이터를 저장하는 제1 레지스터(322)와 제2 레지스터(326)를 포함하는 레지스터(320), 상기 비트라인들(BLe, BLo)과 각 레지스터의 접속점에 형성되는 감지노드(SO), 상기 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 감지노드(SO)에 선택적으로 접속시키는 비트라인 선택부(310)를 포함한다.

메모리 셀 어레이(300)는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이(300)는 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 직렬 연결된 메모리 셀들을 포함하는데 이를 스트링(string) 구조라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.

상기 비트라인 선택부(310)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N316)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N318)를 포함한다.

또한, 상기 비트라인 선택부(310)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N312), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N314)를 포함한다.

상기와 같은 구성에 따라, 각 비트라인은 동일한 시점에 디스차지되거나 프 리차지된다. 또한, 동일한 시점에 각 감지 노드와 접속되어 동일한 평가 구간을 갖게된다.

상기 레지스터(320)는 프리차지 신호(PRECH_N)에 응답하여 이븐 감지노드(SO)와 전원전압을 접속시키는 PMOS 트랜지스터(P322), 데이터를 임시저장하는 제1 레지스터(322) 및 제2 레지스터(326)를 포함한다.

제1 레지스터(322)는 두 개의 인버터(IV322, IV324)로 구성된 제1 래치와, 상기 제1 래치의 제1 노드(QA)와 접속되며 감지노드(SO)의 전압레벨에 응답하여 턴온되는 NMOS 트랜지스터(N322), 상기 NMOS 트랜지스터(N322)와 접지 전원 사이에 접속되며 리드신호(MREAD)에 응답하여 턴온되는 NMOS 트랜지스터(N324)를 포함한다.

또한, 제2 레지스터(326)는 두 개의 인버터(IV326, IV328)로 구성된 제2 래치와, 상기 제2 래치의 제1 노드(QB)와 접속되며 감지노드(SO)의 전압레벨에 응답하여 턴온되는 NMOS 트랜지스터(N326), 상기 NMOS 트랜지스터(N326)와 접지 전원 사이에 접속되며 리드신호(LREAD)에 응답하여 턴온되는 NMOS 트랜지스터(N328)를 포함한다.

도 4는 본 발명의 일실시예에 따른 불위발성 메모리 장치의 소프트 프로그램 방법을 도시한 흐름도이다.

소거 동작이 실시된 메모리 셀들에 대하여 메모리 셀 어레이에 포함된 전체 셀의 문턱 전압을 일정레벨 상승시키는 소프트 프로그램을 실시한다(단계 410).

상기 소프트 프로그램은 ISPP(Incremental step pulse program) 프로그램 방식을 사용한다. 초기 시작 전압은 통상적인 프로그램 동작의 시작 전압 레벨보다 3~4 V 낮게 인가된다. 즉, 9~10V 정도를 시작 전압으로 한다. 또한, 스텝 전압은 0.2 ~ 0.3 V로 한다.

ISPP 방식에 따르면 각 펄스별로 프로그램이 끝난후에 프로그램이 되었는지 여부를 검증하게 된다. 이러한, 프로그램 및 검증동작은 모든 셀에 대해 프로그램이 완료될 때까지 진행된다. 이러한 프로그램 및 검증동작에 의해 전체 메모리 셀의 문턱전압의 분포를 일부 상승시킬 뿐만 아니라, 셀의 분포 넓이를 축소시킬 수 있다.

다만, 본원 발명의 경우 통상의 검증 동작과는 달리 검증전압이 음의 전압이기 때문에 양의 전압에 대해서만 검증이 가능한 통상적인 불휘발성 메모리 장치에 대해 별도의 구성요소를 취하여야 한다. 음의 전압 검증을 위해 고전압 PMOS를 사용할 수 있으나 칩 사이즈가 증가하는 문제점이 있다. 따라서, 통상의 회로를 사용하면서도 음의 문턱전압에 대해 검증이 가능한 프로그램 검증방법이 필요하다.

다음으로, 상기 소프트 프로그램된 셀의 워드라인에 대하여 0V의 전압을 인가하며 상기 셀의 문턱전압이 음의 검증전압이상으로 상승하였는지 검증한다.(단계 420). 이때, 상기 검증단계는 상기 워드라인에 음의 검증전압을 인가한 것과 동일한 검증 동작이 발생하도록 메모리 셀 스트링의 채널 저항을 증가시키는 단계를 포 함한다. 즉, 워드라인 0V의 전압을 인가하지만 음의 전압을 인가한 것과 같은 효과가 나타나도록 채널 저항을 증가시킨다.

구체적인 검증 동작은 도면을 통해 상세히 살펴보기로 한다.

상기 검증을 통해 소프트 프로그램이 완료되었는지 여부를 판단하여, 그렇지 않은 경우에는 상기 소프트 프로그램 단계(410)를 반복수행한다(단계 430).

이제, 상기 검증 동작(420)을 보다 구체적으로 살펴보기로 한다.

도 5는 본 발명의 일 실시예에 따른 프로그램 검증 동작을 도시한 흐름도이며, 도 6은 본 발명의 일 실시예에 따른 프로그램 검증 동작시 불휘발성 메모리 장치에 인가되는 신호를 도시한 파형도이다.

먼저 검증하고자 하는 특정 셀을 포함하는 셀 스트링과 특정 비트라인을 접속시키기 전에 비트라인을 디스차지시킨다(단계 510).

이븐 디스차지 신호(DISCHe)가 일정기간 인에이블되어 상기 NMOS 트랜지스터(N312)가 턴온되는데, 상기 바이어스 전압(VIRPWR)이 로우레벨이므로 상기 이븐 비트라인(BLe)이 로우 레벨 전위로 디스차지 된다. 또한 상기 오드 디스차지 신호(DISCHo)가 인에이블되어 상기 NMOS 트랜지스터(N314)가 턴온되므로, 상기 오드 비트라인(BLo)도 로우 레벨 전위로 디스차지된다.

다음으로 감지노드(SO)를 하이레벨로 프리차지 시킨다(단계 520).

즉, 프라치지용 트랜지스터(P322)를 일정기간 턴온시켜 감지노드(SO)를 하이레벨로 프리차지 시킨다.

다음으로 드레인 선택 트랜지스터(DSL)에 제1 전압(Vread)을 인가하여 검증하고자 하는 특정 셀을 포함하는 셀 스트링과 특정 비트라인을 접속시킨다(단계 530).

또한, 선택된 셀의 워드라인에 대해서는 OV의 검증 전압을 인가하고, 선택되지 않은 셀의 워드라인에는 제1 전압(Vread)을 인가한다(단계 540)

이때, 상기 제1 전압(Vread)은 통상적으로 인가되는 전압과 상이하게 구성한다. 본원 발명의 경우 도 2b에서 살펴본 바와 같이 검증전압이 음의 전압인 것을 특징으로 한다. 다만, 통상의 회로를 이용하기 위해, 0V를 워드라인에 검증전압으로 인가하되 음의 전압을 인가한 것과 같은 효과를 내고자 한다.

그러기 위하여, 선택된 셀의 주변에 있는 셀들에 대하여 채널 저항을 높임으로써 음의 전압을 검증전압으로 한 것과 같은 효과를 내고자 한다. 즉, 특정 셀이 소프트 프로그램에 의하여 프로그램이 되었다면, 원하는 문턱전압(-2.0V ~ -1.4V)이상으로 프로그램된 상황일 것이다. 따라서, 이론적으로는 워드라인에 음의 검증전압(예를 들면, -2.0V ~ -1.4V)을 인가하면, 프로그램된 셀이라면 감지노드에서 비트라인 및 공통소스라인으로 연결되는 전류경로를 통해 전류가 흐르지 않아 감지노드는 프리차지된 하이레벨을 그대로 유지하게 된다. 또한, 프로그램되지 않은 경우라면 상기 전류 경로를 통해 전류가 흐르기 때문에 감지노드는 로우레벨로 천이 된다.

그러나, 0V를 기준으로 프로그램 여부를 판단할 경우 프로그램된 셀이라 하더라도(즉, 문턱전압이 -2.0V ~ -1.4V 이상이라 하더라도) 문턱전압의 분포가 0V 보다는 작기 때문에 해당 셀의 프로그램 여부와 무관하게 상기 전류경로를 통해 전류가 모두 흘러가 버리게 된다.

따라서, 검증전압이상(예를 들면, -2.0V ~ -1.4V)의 셀에 대해서는 상기 전류경로를 통해 전류가 잘 흐르지 않도록 선택된 셀의 주변에 있는 셀들에 대하여 채널 저항을 높이고자 한다. 그 첫번째 방법으로, 드레인 선택 트랜지스터, 소스 선택 트랜지스터 또는 선택되지 않은 워드라인에 인가되는 제1 전압을 통상적으로 인가되는 전압과 달리 낮게 인가한다. 즉, 상기 제1 전압을 낮춤으로서 드레인 선택 트랜지스터, 소스 선택 트랜지스터 및 선택되지 않은 셀의 채널 저항을 높이는 것이다. 이렇게 채널 저항을 높인 상황에서도 상기 전류경로를 통해 전류가 흘러가는 경우 해당 셀은 프로그램 되지 않은 것으로 보고, 전류가 흐르지 않은 경우에는 프로그램된 것으로 본다.

바람직하게는, 상기 제1 전압은 1.5 ~2.5V 인 것을 특징으로 한다. 참고로, 통상적으로 선택되지 않은 워드라인등에 인가되는 전압은 5.0 ~ 6.5V 인 것으로 알려져 있다.

다음으로, 제2 전압 레벨의 비트라인 선택신호를 인가하여 상기 특정 비트라인과 감지노드(SO)를 접속시킨다(단계 550).

이때, 앞서 설명한 바와 같이 감지노드(SO), 비트라인 및 공통 소스라인으로 이어지는 전류경로의 저항을 높이기 위해 상기 비트라인 선택신호의 전압 레벨을 통상의 경우보다 낮게 하는 것을 특징으로 한다.

바람직하게는, 상기 제2 전압 레벨은 1.2~1.7V 인 것을 특징으로 한다. 참고로, 통상적으로 비트라인 선택신호로 인가되는 전압은 2.0~2.5V 인 것으로 알려져 있다.

다음으로, 소스 선택 트랜지스터(SSL)에 제1 전압(Vread)을 인가하여 메모리 셀 어레이의 특정 셀이 포함된 셀 스트링과 공통소스라인을 접속시켜, 비트라인에서 공통소스라인으로 이어지는 전류 경로를 형성시킨다(단계 560).

다음으로, 제3 전압 레벨의 비트라인 선택신호를 인가하여 상기 특정 비트라인과 감지노드(SO)를 접속시킨다(단계 570).

상기 제3 전압 레벨은 상기 제2 전압 레벨보다 낮으면서 상기 NMOS 트랜지스터(N316 또는 N318)의 문턱 전압 이상인 것을 특징으로 한다.

따라서, 특정 셀이 프로그램된 경우에는 문턱전압이 높아져서 상기 형성된 전류 경로를 통해 전류가 흐르지 않아 비트라인의 전압레벨이 그대로 유지되며, 프로그램되지 않은 경우, 즉 소거된 셀의 경우에는 상기 형성된 전류 경로를 통해 전류가 흘러가서 비트라인의 전압레벨이 로우레벨로 떨어지게 된다.

비트라인의 전압레벨에 따라 감지노드(SO)의 전압레벨이 결정되며, 해당 셀이 프로그램된 경우에는 하이레벨을 유지하므로, 제2 레지스터의 NMOS 트랜지스터(N326)가 턴온된다. 이때, 제2 레지스터의 NMOS 트랜지스터(N328)에 하이레벨의 신호가 인가되므로, 프로그램된 경우에는 제2 노드(QB)에 로우레벨 데이터가 저장된다.

이와 같은 과정을 통해 해당 셀의 소프트 프로그램 여부를 검증하게 된다.

상기와 같이 불휘발성 메모리 장치의 소프트 프로그램 방법에 있어서, 소거된 셀에 대해 소프트 프로그램을 실시함으로써, 소거된 셀의 분포 특성을 개선하여 전체적인 프로그램 시간을 단축시킬 수 있다. 또한, 본원 발명의 특유의 구성에 따라 소거된 셀의 경우 통상의 회로를 그대로 이용하여 음의 검증 전압에 대한 프로그램 검증을 실시할 수 있다.

Claims (7)

1. 소거 동작이 실시된 메모리 셀들에 대하여 메모리 셀 어레이에 포함된 전체 셀의 문턱 전압을 일정레벨 상승시키는 소프트 프로그램 단계와,

   상기 소프트 프로그램된 셀의 워드라인에 대하여 0V의 전압을 인가하며 상기 셀의 문턱전압이 음의 검증전압이상으로 상승하였는지 검증하는 단계를 포함하되,

   상기 검증 단계는 상기 워드라인에 음의 검증전압을 인가한 것과 동일한 검증 동작이 발생하도록 메모리 셀 스트링의 채널 저항을 증가시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.
2. 제1항에 있어서, 상기 소프트 프로그램 단계는 ISPP(Incremental step pulse program) 방식에 의하여 프로그램하는 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.
3. 제1항에 있어서, 상기 메모리 셀 스트링의 채널 저항을 증가시키는 단계는 드레인 선택 트랜지스터에 제1 전압을 인가하여 검증하고자 하는 셀이 포함된 특정 셀스트링과 특정 비트라인을 접속시키는 단계와,

   선택된 셀의 워드라인에 0V의 검증 전압을 인가하고, 선택되지 않은 셀의 워드라인에 상기 제1 전압을 인가하는 단계와,

   제2 전압의 비트라인 선택 신호를 인가하여 상기 특정 비트라인과 감지노드를 접속시키는 단계와,

   소스 선택 트랜지스터에 상기 제1 전압을 인가하여 상기 특정 셀스트링과 공통소스라인을 접속시키는 단계와,

   상기 제2 전압보다 낮은 제3 전압의 비트라인 선택 신호를 인가하여 상기 검증하고자 하는 셀의 소프트 프로그램 여부를 센싱하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.
4. 제1항에 있어서, 상기 소프트 프로그램단계는 초기 전압을 9~10V 로 하고, 스텝 전압을 0.2~0.3V 로 하여 ISPP 프로그램을 진행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.
5. 제1항에 있어서, 상기 음의 검증 전압은 -2.0V ~ -1.4V 인 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.
6. 제3항에 있어서, 상기 제1 전압은 1.5~2.5V 인 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.
7. 제3항에 있어서, 상기 제2 전압은 1.2~1.7V 인 것을 특징으로 하는 불휘발성 메모리 장치의 소프트 프로그램 방법.

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