CN105336374A - 存储阵列、存储器及编程、无冗余和冗余读取、操作方法 - Google Patents

存储阵列、存储器及编程、无冗余和冗余读取、操作方法 Download PDF

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Abstract

一种存储阵列、存储器及编程、无冗余和冗余读取、操作方法，所述存储阵列包括：呈M行N列排布的存储单元，M≥1，N≥2，所述存储单元包括：第一MOS管和熔丝包括：呈M行N列排布的存储单元，M≥1，N≥2，所述存储单元包括：第一MOS管和熔丝；在同一个存储单元中，第一MOS管的第一端连接熔丝的第一端，第一MOS管的第二端和熔丝的第二端中的一个为所述存储单元的第一端，另一个为所述存储单元的第二端；位于同一列的存储单元的第一端连接在一起，位于同一列的存储单元的第二端连接在一起；位于第n列的存储单元的第一端连接位于第n-1列的存储单元的第二端，N≥n≥2。

Description

存储阵列、存储器及编程、无冗余和冗余读取、操作方法
技术领域
本发明涉及一种存储阵列、存储器和存储器操作方法。
背景技术
熔丝(efuse)技术是根据多晶硅熔丝特性发展起来的一种技术。熔丝的初始电阻值很小，当有大电流经过熔丝时，熔丝被熔断，其电阻值倍增。因此，由熔丝构成的储存单元以判断熔丝是否被熔断来得知其内部储存的数据。
如图1所示，现有熔丝存储器包括：m条字线、n个列选晶体管、n条位线、n个灵敏放大器和熔丝存储阵列，m和n均为正整数。
m条字线包括：第1条字线WL1、第2条字线WL2、…、第m条字线WLm。
n个列选晶体管包括：第1个列选晶体管M1、第2个列选晶体管M2、第3个列选晶体管M3、…、第n个列选晶体管Mn，所述n个列选晶体管的源极均连接电源电压VDD。
n条位线包括：第1条位线BL1、第2条位线BL2、第3条位线BL3、…、第n条位线BLn，所述n条位线与所述n个列选晶体管的漏极一一对应连接。
n个灵敏放大器包括：第1个灵敏放大器SA1、第2个灵敏放大器SA2、第3个灵敏放大器SA3、…、第n个灵敏放大器SAn，所述n个灵敏放大器与所述n条位线一一对应连接。
熔丝存储阵列包括：呈m行n列排布的存储单元。所述m条字线与所述m行存储单元一一对应，所述n条位线与所述n列存储单元一一对应，一条字线和一条位线对应一个存储单元。
每个存储单元包括：行选晶体管和熔丝。所述行选晶体管的栅极连接与所述存储单元对应的字线，所述行选晶体管的漏极连接所述熔丝的第一端，所述行选晶体管的源极接地GND，所述熔丝的第二端连接与所述存储单元对应的位线。以第1行1列的存储单元10为例，存储单元10对应第1条字线WL1和第1条位线BL1。存储单元10包括行选晶体管M0和熔丝F0，行选晶体管M0的栅极连接第1条字线WL1，行选晶体管M0的漏极连接熔丝F0的第一端，行选晶体管M0的源极接地GND，熔丝F0的第二端连接第1条位线BL1。
通过对列选晶体管的栅极施加相应的电压可以控制列选晶体管导通或截止，通过对字线施加相应的电压可以控制一行存储单元中的行选晶体管导通或截止。当存储单元中的行选晶体管导通且与该存储单元对应的列选晶体管也导通时，位于该存储单元中的熔丝会被熔断。存储单元中的熔丝被熔断的操作也可以称之为对该存储单元进行烧写操作。熔丝是否被熔断可以根据电阻值来判断，当电阻值大于一定的电阻阈值时视为熔丝被熔断，当电阻值该电阻阈值时视为熔丝未被熔断。
存储单元中的熔丝被熔断后无法就再进行烧写操作，所以存储单元在编程过程中只能被烧写一次。通常将数据1视为需进行烧写操作的数据，即，对数据1编程时需熔断保存数据1的存储单元中的熔丝，对数据0进行编程时无需熔断保存数据0的存储单元中的熔丝。
然而，存储单元容易出现编程失败，即烧写操作之后熔丝仍未被熔断，这导致存储单元保存的数据出现错误，从而读取结果错误，存储器的生产良率变低。
发明内容
本发明解决的问题是现有存储器的生产良率较低。
为解决上述问题，本发明实施例提供一种存储阵列，包括：呈M行N列排布的存储单元，M≥1，N≥2，所述存储单元包括：第一MOS管和熔丝；
在同一个存储单元中，第一MOS管的第一端连接熔丝的第一端，第一MOS管的第二端和熔丝的第二端中的一个为所述存储单元的第一端，另一个为所述存储单元的第二端；
位于同一列的存储单元的第一端连接在一起，位于同一列的存储单元的第二端连接在一起；
位于第n列的存储单元的第一端连接位于第n-1列的存储单元的第二端，N≥n≥2。
本发明实施例还提供一种存储器，包括：上述存储阵列、至少一个第二MOS管、至少一个灵敏放大器和至少一个第三MOS管；
第1个第二MOS管的第一端连接第1个灵敏放大器的输入端和位于第1列的存储单元的第一端，第j个第二MOS管的第一端连接第j个灵敏放大器的输入端和位于第2j-2列的存储单元的第二端，j≥2；
第k个第三MOS管的第一端连接位于第2k-1列的存储单元的第二端，k≥1。
本发明实施例还提供上述存储器的编程方法，包括：
使待编程存储单元和与所述待编程存储单元连接的第二MOS管、第三MOS管形成通路，以编程数据至所述待编程存储单元。
本发明实施例还提供上述存储器的无冗余读取方法，包括：
使待读取存储单元和与所述待读取存储单元连接的灵敏放大器、第三MOS管形成通路，以读取所述待读取存储单元的数据。
本发明实施例还提供上述存储器的操作方法，包括：
将第p+c列存储单元设置为与第p列存储单元对应的第p列冗余存储单元，p≥1，c≥1；
将所述第p列存储单元对应的待编程数据编程至所述第p列冗余存储单元。
可选的，所述将第p+c列存储单元设置为与所述第p列存储单元对应的第p列冗余存储单元的步骤在满足以下条件时执行：
根据所述第p列存储单元对应的待编程数据对所述第p列存储单元至第p+c-1列存储单元编程失败。
可选的，依据以下步骤判断所述第p列存储单元编程失败：
依次使第1行p列至第M行p列存储单元作为待读取存储单元；
使待读取存储单元和与所述待读取存储单元连接的灵敏放大器、第三MOS管形成通路以读取所述待读取存储单元的数据，在所述读取的数据和与所述待读取存储单元对应的待编程数据不相同的时判断所述第p列存储单元编程失败。
可选的，依据以下步骤判断第p+q列存储单元编程失败，1≤q≤c-1，q为奇数：
依次使第1行p列至第M行p列存储单元作为待读取存储单元；
使待读取存储单元、所述第p+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述待读取存储单元连接的第二MOS管和与第p+q列存储单元连接的灵敏放大器形成通路以读取数据，在所述读取的数据与所述待读取存储单元对应的待编程数据不同时判断所述第p+q列存储单元编程失败。
可选的，依据以下步骤判断第p+q列存储单元编程失败，1≤q≤c-1，q为奇数：
依次使所述第p列存储单元中的第1行至第M行存储单元作为待读取存储单元；
使待读取存储单元、所述第p+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述第p+q列存储单元连接的第二MOS管和与所述第p列存储单元连接的灵敏放大器形成通路以读取数据，在所述读取的数据与所述第p列存储单元对应的待编程数据不同时判断所述第p+q列存储单元编程失败。
可选的，依据以下步骤判断第p+q列存储单元编程失败，1≤q≤c-1，q为偶数：
依次使所述第p列存储单元中的第1行至第M行存储单元作为待读取存储单元；
使待读取存储单元、所述第p+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述第p+q列存储单元连接的第三MOS管和与所述第p列存储单元连接的灵敏放大器形成通路以读取数据，在所述读取的数据与所述第p列存储单元对应的待编程数据不同时判断所述第p+q列存储单元编程失败。
可选的，所述存储器的操作方法还包括：
根据所述第p列存储单元对应的待编程数据对所述第p列存储单元编程成功时，将所述p+1列存储单元对应的待编程数据编程至所述第p+1列存储单元。
本发明实施例还提供一种上述存储器的冗余读取方法，包括：
使第p列存储单元中的待读取存储单元、与所述第p列存储单元对应的第p列冗余存储单元中的待读取冗余存储单元、与所述第p列存储单元连接的第二MOS管和与所述第p列冗余存储单元中最后一列冗余存储单元连接的灵敏放大器形成通路，以读取数据，p≥1，c≥1，c为奇数。
可选的，所述存储器的冗余读取方法还包括：
施加所述存储器的电源电压或地电压至与所述第p列存储单元连接的第二MOS管的第二端。
本发明实施例还提供一种上述存储器的冗余读取方法，包括：
使第p列存储单元中的待读取存储单元、与所述第p列冗余存储单元对应的第p列冗余存储单元中的待读取冗余存储单元、与所述第p列冗余存储单元中最后一列冗余存储单元连接的第二MOS管和与所述第p列存储单元连接的灵敏放大器形成通路，以读取数据，p≥1，c≥1，c为奇数。
可选的，所述存储器的冗余读取方法还包括：
施加所述存储器的电源电压或地电压至与所述第p列冗余存储单元中最后一列冗余存储单元连接的第二MOS管的第二端。
本发明实施例还提供一种上述存储器的冗余读取方法，包括：
使第p列存储单元中的待读取存储单元、与所述第p列存储单元对应的第p列冗余存储单元中的待读取冗余存储单元、与所述p列冗余存储单元中最后一列冗余存储单元连接的第三MOS管和与所述第p列存储单元连接的灵敏放大器形成通路，以读取数据，p≥1，c≥1，c为偶数。
可选的，所述存储器的冗余读取方法还包括：
施加所述存储器的电源电压或地电压至与所述p列冗余存储单元中最后一列冗余存储单元连接的第三MOS管的第二端。
与现有技术相比，本发明技术方案提供一种新的存储阵列和存储器结构，应用本发明技术方案提供的相应编程、操作、无冗余读取和冗余读取方法，即便对该存储阵列或存储器编程失败，也能够获得正确的读取数据，提高了存储器的良率，并且存储阵列和存储器结构简单。
附图说明
图1是现有存储器的一结构示意图；
图2是本发明存储阵列的结构示意图；
图3是本发明存储器结构的示意图；
图4是本发明存储器在编程过程中的示意图；
图5是本发明存储器在编程过程中的另一示意图；
图6是本发明存储器在无冗余读取过程中的示意图；
图7是本发明存储器在无冗余读取过程中的另一示意图；
图8是本发明存储器在冗余读取过程中的一示意图；
图9是本发明存储器在冗余读取过程中的另一示意。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
如图2所示，本发明实施例提供一种存储阵列，包括：呈M行N列排布的存储单元，M≥1，N≥2，所述存储单元包括：第一MOS管和熔丝；在同一个存储单元中，第一MOS管的第一端连接熔丝的第一端，第一MOS管的第二端和熔丝的第二端中的一个为所述存储单元的第一端，另一个为所述存储单元的第二端；位于同一列的存储单元的第一端连接在一起，位于同一列的存储单元的第二端连接在一起；位于第n列的存储单元的第一端连接位于第n-1列的存储单元的第二端，N≥n≥2。
下面全部实施例均以位于奇数行的存储单元的第一端为第一MOS管的第二端、位于偶数行的存储单元的第一端为熔丝的第二端进行示意性说明。
在本实施例中，所述第一MOS管的第一端为漏极、第二端为源极，或者所述第一MOS管的第一端为源极、第二端为漏极。
以第1列至第4列存储单元为例，在第1行1列的存储单元中，第一MOS管11的第一端连接熔丝f11的第一端；在第1行2列的存储单元中，第一MOS管12的第一端连接熔丝f12的第一端；在第1行3列的存储单元中，第一MOS管13的第一端连接熔丝f13的第一端；在第1行4列的存储单元中，第一MOS管14的第一端连接熔丝f14的第一端；…….在第M行1列的存储单元中，第一MOS管M1的第一端连接熔丝fM1的第一端；在第M行2列的存储单元中，第一MOS管M2的第一端连接熔丝fM2的第一端；在第M行3列的存储单元中，第一MOS管M3的第一端连接熔丝fM3的第一端；在第M行4列的存储单元中，第一MOS管M4的第一端连接熔丝fM4的第一端。
位于奇数行的第1列和第3列存储单元中的第一MOS管的第二端为存储单元的第一端，熔丝的第二端为存储单元的第二端。位于同一列的存储单元的第一端连接在一起，第二端连接在一起。具体的，位于第1列存储单元中的第1个第一MOS管11的第二端、……和第M个第一MOS管M1的第二端连接在一起，位于第1列存储单元中的第1个熔丝f11的第二端、……和第M个熔丝fM1的第二端连接在一起。位于第3列存储单元中的第1个第一MOS管13的第二端、……和第M个第一MOS管M3的第二端连接在一起，位于第3列存储单元中的第1个熔丝f13的第二端、……和第M个熔丝fM3的第二端连接在一起。
位于偶数行的第2列和第4列存储单元中的熔丝的第二端为存储单元的第一端，第一MOS管的第二端为存储单元的第二端。位于同一列的存储单元的第一端连接在一起，第二端连接在一起。具体的，位于第2列存储单元中的第1个熔丝f12的第二端、……和第M个熔丝fM2的第二端连接在一起，位于第2列存储单元中的第1个第一MOS管12的第二端、……和第M个第一MOS管M2的第二端连接在一起。位于第4列存储单元中的第1个熔丝f14的第二端、……和第M个熔丝fM4的第二端连接在一起，位于第4列存储单元中的第1个第一MOS管14的第二端、……和第M个第一MOS管M4的第二端连接在一起。
位于第1列的存储单元第二端连接位于第2列的存储单元的第一端，位于第2列的存储单元的第二端连接位于第3列的存储单元的第一端，位于第3列的存储单元的第二端连接位于第4列的存储单元的第一端。
如图3所示，本发明实施例提供一种存储器，所述存储器包括上述实施例的存储阵列、至少一个第二MOS管、至少一个灵敏放大器和至少一个第三MOS管；第1个第二MOS管的第一端连接第1个灵敏放大器的输入端和位于第1列的存储单元的第一端，第j个第二MOS管的第一端连接第j个灵敏放大器的输入端和位于第2j-2列的存储单元的第二端，j≥2；第k个第三MOS管的第一端连接位于第2k-1列的存储单元的第二端，k≥1。
具体的，所述第二MOS管包括：第1个第二MOS管B1、第2个第二MOS管B2、第3个第二MOS管B3、第4个第二MOS管B4……第N-1个第二MOS管BN-1和第N个第二MOS管BN。
所述灵敏放大器包括：第1个灵敏放大器SA1、第2个灵敏放大器SA2、第3个灵敏放大器SA3、第4个灵敏放大器SA4……第b个灵敏放大器SAb和第b+1个灵敏放大器SAb+1，b≥1。当N为偶数时，b＝N/2；当N为奇数时，b＝(N+1)/2。
所述第三MOS管包括：第1个第三MOS管W1、第2个第三MOS管W2、……第b个第三MOS管Wb。
在本实施例中，所述第二MOS管的第一端为漏极、第二端为源极，或者所述第二MOS管的第一端为源极、第二端为漏极。所述第三MOS管的第一端为漏极、第二端为源极，或者所述第三MOS管的第一端为源极、第二端为漏极。
下面仍以第1列至第4列存储单元为例对本实施例的存储器结构作进一步说明。
第1个第二MOS管B1的第一端连接第1个灵敏放大器SA1的输入端和位于第1列存储单元中的第1个第一MOS管11的第二端……和第M个第一MOS管M1的第二端。
第2个第二MOS管B2的第一端连接第2个灵敏放大器SA2的输入端和位于第2列存储单元中的第1个第一MOS管12的第二端……和第M个第一MOS管M2的第二端以及位于第3列存储单元中的第1个第一MOS管13……和第M个第一MOS管M3的第二端。
第3个第二MOS管B3的第一端连接第3个灵敏放大器SA3的输入端和位于第4列存储单元中的第1个第一MOS管14的第二端……和第M个第一MOS管M4的第二端。
第1个第三MOS管W1的第一端连接位于第1列存储单元中的第1个熔丝f11的第二端……和第M个熔丝fM1的第二端以及位于第2列存储单元中的第1个熔丝f12的第二端……和第M个熔丝fM2的第二端。
第2个第三MOS管W2的第一端连接位于第3列存储单元中的第1个熔丝f13的第二端……和第M个熔丝fM3的第二端以及位于第4列存储单元中的第1个熔丝f14的第二端……和第M个熔丝fM4的第二端。
对应上述实施例所述的存储器，本发明提供一种存储器的编程方法，所述编程方法包括：步骤S1，使待编程存储单元和与所述待编程存储单元连接的第二MOS管、第三MOS管形成通路，以编程数据至所述待编程存储单元。
本实施例所述与存储单元连接的第二MOS管是指与该存储单元中的第一MOS管直接连接的第二MOS管，与存储单元连接的第三MOS管是指与该存储单元中的熔丝直接连接的第三MOS管,与存储单元连接的灵敏放大器是指与存储单元中的第一MOS管直接连接的灵敏放大器。
如图4所示，假设第1行1列的存储单元为待编程存储单元，则与待编程存储单元连接的第二MOS管为与第1行1列存储单元连接的第二MOS管B1，与待编程存储单元连接的第三MOS管为与第1行1列存储单元连接的第三MOS管W1。
所述待编程存储单元和与所述待编程存储单元连接的第二MOS管、第三MOS管形成通路是指待编程存储单元中的第一MOS管、所述待编程存储单元中的熔丝、与所述待编程存储单元连接的第二MOS管和与所述待编程存储单元连接的第三MOS管形成可以供电流流过的通路。
具体的，步骤S1可以包括：步骤S11，使所述待编程存储单元中的第一MOS管以及与所述待编程存储单元连接的第二MOS管和第三MOS管处于导通状态。实现使第一MOS管11、第二MOS管B1和第三MOS管W1处于导通状态时，可以在第一MOS管11、第二MOS管B1和第三MOS管W1的栅极施加高电平电压，例如电源电压，图中以“1”代表高电平电压，“0”代表低电平电压。
将数据编程至所述待编程存储单元时，可以执行以下步骤：
步骤S12，施加第一电压至与所述待编程存储单元连接的第二MOS管的第二端；
步骤S13，施加第二电压至与所述待编程存储单元连接的第三MOS管的第二端，所述第一电压与第二电压的电压值不相等。
如图4所示，对第二MOS管的第二端和第三MOS管的第二端施加电压值不相等的电压是为了熔断待编程单元中的熔丝，因此，第一电压与第二电压的电压差可以根据熔断熔丝所需的电流来确定。具体的，对第二MOS管B1的第二端施加编程电压AVDD、对第三MOS管W1的第二端施加地电压GND。由于第一MOS管11、第二MOS管B1和第三MOS管W1处于导通状态，所以电流可以从第二MOS管B1的第二端流过熔丝f11直至第三MOS管W1的第二端。通过对电流大小和持续时间的控制，可以熔断熔丝f11，以实现对第1行1列存储单元的编程。类似的，如图5所示，对第二MOS管B1的第二端施加地电压GND、对第三MOS管W1的第二端施加编程电压AVDD时，电流可以从第三MOS管W1的第二端流过熔丝f11直至第二MOS管B1的第二端，以实现对第1行1列存储单元的编程。
对待编程存储单元进行编程时，可以使非编程存储单元中的第一MOS管处于截止状态。所述非编程存储单元是指：除待编程存储单元以外的存储单元。例如，待编程存储单元为第1行1列存储单元时，除第1行1列存储单元以外的存储单元均为非编程存储单元。通过对非编程存储单元中的第一MOS管的栅极施加低电平电压“0”，例如地电压，使得非编程存储单元中的第一MOS管处于截止状态。
可选的，在编程过程中还可以执行以下步骤中的一个或多个：
步骤S14，使与所述待编程存储单元连接的灵敏放大器处于失能状态；
步骤S15，使未与所述待编程存储单元连接的第二MOS管处于截止状态；
步骤S16，使未与所述待编程存储单元连接的第三MOS管处于截止状态；
步骤S17，使未与所述待编程存储单元连接的灵敏放大器处于失能状态。灵敏放大器处于失能状态可以通过对灵敏放大器施加失能信号来实现。
本发明还提供一种存储器的无冗余读取方法，所述无冗余读取方法包括：步骤S2，使待读取存储单元和与所述待读取存储单元连接的灵敏放大器、第三MOS管形成通路，以读取所述待读取存储单元的数据。
所述使待读取存储单元和与所述待读取存储单元连接的灵敏放大器、第三MOS管形成通路是指：待读取存储单元中的第一MOS管、待读取存储单元中的熔丝、与待读取存储单元连接的第三MOS管和与所述待读取存储单元连接的灵敏放大器形成可以供电流流过的通路。
具体的，步骤S2可以包括：
步骤S21，使所述待读取存储单元中的第一MOS管以及与所述待读取存储单元连接的第三MOS管处于导通状态；
步骤S22，使与所述待读取存储单元连接的灵敏放大器处于致能状态。
第一MOS管和第三MOS管的导通状态可以通过对其栅极施加高电平电压“1”来实现，第二MOS管的截止状态可以通过对其栅极施加低平电压“0”来实现，对灵敏放大器的致能状态的实现可以通过对其施加致能信号来实现。
读取所述待读取存储单元的数据时，可以施加所述存储器的电源电压或地电压至与所述待读取存储单元连接的第三MOS管的第二端。
如图6所示，假设第1行1列的存储单元为待读取存储单元，则与待读取存储单元连接的第三MOS管为与第1行1列存储单元连接的第三MOS管W1，与待读取存储单元连接的灵敏放大器为与第1行1列存储单元连接的灵敏放大器SA1，与所述待读取存储单元连接的第二MOS管为与第1行1列存储单元连接的第二MOS管B1。对第三MOS管W1的第二端施加地电压GND时，处于致能状态的灵敏放大器SA1可以发出检测电流并根据其检测到的电压输出表征所述待读取存储单元保存数据的信号。类似的，如图7所示，对第三MOS管W1的第二端施加电源电压VDD时，处于致能状态的灵敏放大器SA1可以接收检测电流并根据其检测到的电压输出表征待读取存储单元保存数据的信号。上述提及的灵敏放大器的具体工作原理为本领域技术人员所熟知的，此处不再赘述。
读取所述待读取存储单元的数据时，可以使非读取存储单元中的第一MOS管处于截止状态。所述非读取存储单元是指：除所述待读取存储单元以外的存储单元。
可选的，读取所述待读取存储单元的数据时，执行以下步骤中的一个或多个：
步骤S23，使与所述待读取存储单元连接的第二MOS管处于截止状态；
步骤S24，使未与所述待读取存储单元连接的灵敏放大器处于失能状态；
步骤S25，使未与所述待读取存储单元连接的第二MOS管处于截止状态，或者使未与所述待读取存储单元连接的第三MOS管处于截止状态。
欲将待编程数据“1”编程至存储单元时，可以对存储单元执行本实施例提供的编程方法，但是，如果在编程过程中，流过该存储单元中熔丝的电流持续时间或电流大小足不够大，熔丝就不会被熔断。对于编程后熔丝仍未熔断的情况，可以称之为编程失败。为了检测存储单元是否编程失败，可以在存储单元编程后进行无冗余读取。对熔丝未熔断的存储单元进行无冗余读取时，灵敏放大器读取的数据会是“0”，而对于熔丝熔断的情况，灵敏放大器读取的数据会是“1”。当待编程数据与读取的数据不同时，可以证明该存储单元编程失败。
为了解决编程失败引起的问题，本发明实施例提供一种上述实施例所述存储器的操作方法，包括：
步骤S3，将第p+c列存储单元设置为与第p列存储单元对应的第p列冗余存储单元，p≥1，c≥1；
步骤S4，将所述第p列存储单元对应的待编程数据编程至所述第p列冗余存储单元。
所述步骤S3在根据所述第p列存储单元对应的待编程数据对所述第p列存储单元至第p+c-1列存储单元编程均失败时执行。
判断所述第p列存储单元编程是否失败时，依次使第1行p列至第M行p列存储单元作为待读取存储单元；使待读取存储单元和与所述待读取存储单元连接的灵敏放大器、第三MOS管形成通路以读取所述待读取存储单元的数据，在所述读取的数据和与所述待读取存储单元对应的待编程数据不相同的时判断所述第p列存储单元编程失败，相同时判断为编程成功。所述待编程数据为预期编程至所述待读取存储单元的数据。对存储单元是否编程失败的检测，可以在整列存储单元编程后进行，也可以在每个存储单元编程后进行。
根据所述第p列存储单元对应的待编程数据对所述第p列存储单元编程成功时，将所述p+1列存储单元对应的待编程数据编程至所述第p+1列存储单元。
假设存储器包括呈6行2列排布的存储单元，第1列存储单元对应的待编程数据为“101010”，第2列存储单元对应的待编程数据为“111100”。根据本实施例提供的编程方法将待编程数据“101010”分别编程至第1列存储单元的每个存储单元。
编程结束后，依照本实施例提供的无冗余读取方法读取第1列存储单元，若读取的数据为“001010”，与第1列存储单元对应的待编程数据“101010”不同，则第1列存储单元编程失败。检测到第1列存储单元编程失败后，将第2列存储单元设置为与第1列存储单元对应的第1列冗余存储单元，并根据本实施例提供的编程方法将第1列存储单元对应的待编程数据为“101010”编程至第1列冗余存储单元，即将待编程数据“101010”编程至原第2列存储单元。由于原第2列存储单元已经被设置为第1列冗余存储单元，所以，原第3列存储单元变为第2列存储单元，对原第3列存储单元进行编程时，将原第2列存储单元对应的待编程数据编程至原第3列存储单元，依次类推。
编程结束后，依照本实施例提供的无冗余读取方法读取第1列存储单元，若读取的数据为“101010”，与第1列存储单元对应的待编程数据“101010”相同，则第1列存储单元编程成功。检测到第1列存储单元编程成功后，继续根据本实施例提供的编程方法将第2列存储单元对应的待编程数据“111100”编程至第2列存储单元。
然而，将待编程数据编程至冗余存储单元时，也可能会发生编程失败的情况。为了检测对冗余存储单元的编程是否失败，可以依据步骤S51和步骤S52进行判断：
步骤S51，依次使第1行p列至第M行p列存储单元作为待读取存储单元，即依次读取第p列存储单元中每个存储单元保存的数据；
步骤S52，使待读取存储单元、所述第p+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述待读取存储单元连接的第二MOS管和与第p+q列存储单元连接的灵敏放大器形成通路以读取数据，1≤q≤c-1，q为奇数，在所述读取的数据与所述待读取存储单元对应的待编程数据不同时判断所述第p+q列存储单元编程失败。
所述待读取存储单元、所述第p+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述待读取存储单元连接的第二MOS管和与第p+q列存储单元连接的灵敏放大器形成通路是指：所述待读取存储单元的第一MOS管和熔丝、所述第p+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元的第一MOS管和熔丝、与所述待读取存储单元连接的第二MOS管、与第p+q列存储单元连接的灵敏放大器形成可以供电流流过的通路。
所述第p列冗余存储单元中的待读取冗余存储单元与第p列存储单元中的待读取存储单元位于同一行。所述第p列冗余存储单元中的第一列冗余存储单元为与第p列存储单元相邻的第一列冗余存储单元，所述第p列冗余存储单元中最后一列冗余存储单元相对于第p列冗余存储单元中的第一列冗余存储单元来说距离最远。
上述对冗余存储单元进行的判断步骤实际上是利用了本实施例的冗余读取方法，本实施提供的冗余读取方法，包括：步骤S6，使第p列存储单元中的待读取存储单元、与所述第p列存储单元对应的第p列冗余存储单元中的待读取冗余存储单元、与所述第p列存储单元连接的第二MOS管和与所述第p列冗余存储单元中最后一列冗余存储单元连接的灵敏放大器形成通路，以读取数据，p≥1，c≥1，c为奇数。
所述使第p列存储单元中的待读取存储单元、与所述第p列存储单元对应的第p列冗余存储单元中的待读取冗余存储单元、与所述第p列存储单元连接的第二MOS管和与所述p列冗余存储单元中最后一列冗余存储单元连接的灵敏放大器形成通路包括：
步骤S61，使所述第p列存储单元中的待读取存储单元的第一MOS管、所述第p列冗余存储单元中的待读取冗余存储单元的第一MOS管和与所述第p列存储单元连接的第二MOS管处于导通状态；
步骤S62，使与所述p列冗余存储单元中最后一列冗余存储单元连接的灵敏放大器处于致能状态。
执行步骤S61和步骤S62时，还可以执行步骤S63至步骤S68中的至少一个：
步骤S63，使与所述第p列冗余存储单元连接的第二MOS管和第三MOS管处于截止状态；
步骤S64，使与所述第p列存储单元连接的灵敏放大器处于失能状态；
步骤S65，使非读取存储单元中的第一MOS管处于截止状态；
步骤S66，使未与所述第p列存储单元或第p列冗余存储单元连接的灵敏放大器处于失能状态；
步骤S67，使未与所述第p列存储单元或第p列冗余存储单元连接的第二MOS管处于截止状态；
步骤S68，使未与所述第p列存储单元或第p列冗余存储单元连接的第三MOS管处于截止状态。
当然，也可以利用第p列存储单元连接的灵敏放大器进行检测，具体的，判断第p+q列存储单元编程是否失败时，执行步骤S71和步骤S72：
步骤S71，依次使所述第p列存储单元中的第1行至第M行存储单元作为待读取存储单元；
步骤S72，使待读取存储单元、所述第p+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述第p+q列存储单元连接的第三MOS管和与所述第p列存储单元连接的灵敏放大器形成通路以读取数据，在所述读取的数据与所述第p列存储单元对应的待编程数据不同时判断所述第p+q列存储单元编程失败。
与上述利用第p列存储单元连接的灵敏放大器进行检测的方法相对应的，本实施例提供的冗余读取方法包括：步骤S8，使第p列存储单元中的待读取存储单元、与所述第p列冗余存储单元对应的第p列冗余存储单元中的待读取冗余存储单元、与所述第p列冗余存储单元中最后一列冗余存储单元连接的第二MOS管和与所述第p列存储单元连接的灵敏放大器形成通路，以读取数据，p≥1，c≥1，c为奇数。
所述使第p列存储单元中的待读取存储单元、与所述第p列冗余存储单元对应的第p列冗余存储单元中的待读取冗余存储单元、与所述第p列冗余存储单元中最后一列冗余存储单元连接的第二MOS管和与所述第p列存储单元连接的灵敏放大器形成通路包括：
步骤81，使所述第p列存储单元中的待读取存储单的第一MOS管、所述第p列冗余存储单元中的待读取冗余存储单元的第一MOS管和与所述p列冗余存储单元中最后一列冗余存储单元连接的第二MOS管处于导通状态；
步骤82，使与所述第p列存储单元连接的灵敏放大器处于致能状态。
执行步骤81和步骤S82时，还可以执行步骤S83至步骤S88中的至少一个：
步骤S83，使与所述第p列存储单元连接的第二MOS管和第三MOS管处于截止状态；
步骤S84，使与所述第p列冗余存储单元连接的灵敏放大器处于失能状态；
步骤S85，使非读取存储单元中的第一MOS管处于截止状态；
步骤S86，使未与所述第p列存储单元或第p列冗余存储单元连接的灵敏放大器处于失能状态；
步骤S87，使未与所述第p列存储单元或第p列冗余存储单元连接的第二MOS管处于截止状态；
步骤S88，使未与所述第p列存储单元或第p列冗余存储单元连接的第三MOS管处于截止状态。
步骤S51和步骤S52以及步骤S71和步骤S72均针对位于偶数列的存储单元来说的，当冗余存储单元位于奇数列时，依照步骤S91和步骤S92判断编程是否失败：
步骤S91，依次使所述第p列存储单元中的第1行至第M行存储单元作为待读取存储单元；
步骤S92，使待读取存储单元、所述第p+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述第p+q列存储单元连接的第三MOS管和与所述第p列存储单元连接的灵敏放大器形成通路以读取数据，1≤q≤c-1，q为偶数，在所述读取的数据与所述第p列存储单元对应的待编程数据不同时判断所述第p+q列存储单元编程失败。
与包括步骤S91和步骤S92的判断方法相对应的，本实施例提供的冗余读取方法包括：步骤S100，使第p列存储单元中的待读取存储单元、与所述第p列存储单元对应的第p列冗余存储单元中的待读取冗余存储单元、与所述p列冗余存储单元中最后一列冗余存储单元连接的第三MOS管和与所述第p列存储单元连接的灵敏放大器形成通路，以读取数据，p≥1，c≥1，c为偶数。
所述使第p列存储单元中的待读取存储单元、与所述第p列存储单元对应的第p列冗余存储单元中的待读取冗余存储单元、与所述p列冗余存储单元中最后一列冗余存储单元连接的第三MOS管和与所述第p列存储单元连接的灵敏放大器形成通路包括：
步骤S101，使第p列存储单元中的待读取存储单元的第一MOS管、所述第p列冗余存储单元中的待读取冗余存储单元的第一MOS管和与所述p列冗余存储单元中最后一列冗余存储单元连接的第三MOS管处于导通状态；
步骤S102，使与所述第p列存储单元连接的灵敏放大器处于致能状态。
执行步骤S101和步骤S102时，还可以执行步骤a至步骤f中的至少一个：
步骤S103，使与所述第p列存储单元连接的第二MOS管和第三MOS管处于截止状态；
步骤S104，使与所述第p列冗余存储单元连接的灵敏放大器处于失能状态；
步骤S105，使非读取存储单元中的第一MOS管处于截止状态；
步骤S106，使未与所述第p列存储单元或第p列冗余存储单元连接的灵敏放大器处于失能状态；
步骤S107，使未与所述第p列存储单元或第p列冗余存储单元连接的第二MOS管处于截止状态；
步骤S108，使未与所述第p列存储单元或第p列冗余存储单元连接的第三MOS管处于截止状态。
在上述冗余读取方法中，与处于致能状态灵敏放大器形成通路的第二MOS管或第三MOS管的第二端均可以连接电源电压或地电压。第一MOS管、第二MOS管、第三MOS管的导通状态和截止状态以及灵敏放大器的致能状态和失能状态的实现上述实施例的实现方法相同，此处不再赘述。
下面通过举例对本实施例的无冗余读取方法以及利用其判断冗余存储单元是否编程失败的方法作进一步说明。
如图8所示，假设对第1列存储单元的编程失败后，将第2列存储单元设置为与第1列存储单元对应的第1列冗余存储单元，并将第1列存储单元对应的待编程数据编程至第1列冗余存储单元。由于熔丝f12和第一MOS管12所在的第1列冗余存储单元与熔丝f11和第一MOS管11所在的第1列存储单元相邻，所以，熔丝f12和第一MOS管12所在的第1列冗余存储单元为第1列冗余存储单元中的第一列。
假设第1行1列存储单元为待读取存储单元、与第1行1列存储单元位于同一行的第1行1列冗余存储单元为待读取冗余存储单元。施加高电平电压“1”至第1行1列存储单元中的第一MOS管11和与之对应的第1行1列冗余存储单元中的第一MOS管12。施加高电平电压“1”至与第1行1列存储单元连接的第二MOS管B1，施加致能信号至与第1行1列冗余存储单元连接的灵敏放大器SA2。施加低电平信号“0”至与第1行1列冗余存储单元连接的第二MOS管B2和第三MOS管W1。
对第二MOS管B1的第二端施加电源电压VDD，电流从第二MOS管B1的第二端流过第1行1列存储单元中的熔丝f11和第1行1列冗余存储单元中的熔丝f12直至灵敏放大器SA2，灵敏放大器SA2根据接收到的检测电流以及第一MOS管12的第二端电压值读取数据。熔丝f11和熔丝f12中的任意一个被熔断，灵敏放大器SA2获得的数据即为数据“1”，所以，将待编程数据编程至第1列存储单元和第1列冗余存储单元时，只要有一次编程成功，就可以采用冗余读取方法获得正确的读取数据。
例如，存储器包括呈6行2列排布的存储单元，第1列存储单元对应的待编程数据为“101010”，第2列存储单元对应的待编程数据为“111100”。
根据本实施例提供的编程方法将待编程数据“101010”编程至第1列存储单元，编程结束后采用无冗余读取方法读取第1列存储单元，读取的数据为“001010”，与第1列存储单元对应的待编程数据“101010”不同，则第1列存储单元编程失败。
对第1列存储单元的编程失败后，将第2列存储单元设置为与第1列存储单元对应的第1列冗余存储单元中的第一列，并根据本实施例提供的编程方法将第1列存储单元对应的待编程数据为“101010”编程至第1列冗余存储单元中的第一列。
假设采用冗余读取方法对第1列存储单元和第1列冗余存储单元读取数据时获得的数据为“101010”，与第1列存储单元对应的待编程数据“101010”相同，则第1列冗余存储单元中的第一列编程成功，说明第1行1列存储单元中的熔丝未熔断而第1行1列冗余存储单元中的熔丝被熔断，所以，灵敏放大器SA2获得的读取数据依然是数据“1”，这样明显提高了存储器的良率。
但是，如果采用冗余读取方法对第1列存储单元和第1列冗余存储单元读取数据时获得的数据依然为“001010”，则说明第1列冗余存储单元中的第一列编程失败，则将原第3列存储单元设置为与第1列存储单对应的第1列冗余存储单中的第二列。根据本实施例提供的编程方法将第1列存储单元对应的待编程数据为“101010”编程至第1列冗余存储单元的第二列。
如图9所示，采用冗余读取方法对第1行1列存储单元和第1行1列冗余存储单元读取数据时，施加高电平电压“1”至第1行1列存储单元中的第一MOS管11和与之对应的第1行1列冗余存储单元中的第一列冗余存储单元的第一MOS管12、第1行1列冗余存储单元中的第二列冗余存储单元的第一MOS管13。由于熔丝f13和第一MOS管13所在第1列冗余存储单元距离熔丝f11和第一MOS管11所在的第1列存储单元最远，所以熔丝f13和第一MOS管13为第1列冗余存储单元中的最后一列，因此，施加高电平电压“1”与熔丝f13直接连接的第三MOS管W2的栅极。施加致能信号至与第1行1列存储单元连接的灵敏放大器SA1。施加低电平信号“0”至与第1行1列存储单元连接的第二MOS管B1和第三MOS管W1。对第三MOS管W2的第二端施加电源电压VDD，电流从第三MOS管W2的第二端流过熔丝f13、熔丝f12、熔丝f11直至灵敏放大器SA1。
依次将第2行1列至第M行第1列存储单元设置为待读取存储单元执行上述冗余读取方法，若获得数据为“101010”，与第1列存储单元对应的待编程数据“101010”相同，则第1列冗余存储单元中的第二列编程成功。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (27)

1.一种存储阵列，其特征在于，包括：呈M行N列排布的存储单元，M≥1，N≥2，所述存储单元包括：第一MOS管和熔丝；
在同一个存储单元中，第一MOS管的第一端连接熔丝的第一端，第一MOS管的第二端和熔丝的第二端中的一个为所述存储单元的第一端，另一个为所述存储单元的第二端；
位于同一列的存储单元的第一端连接在一起，位于同一列的存储单元的第二端连接在一起；
位于第n列的存储单元的第一端连接位于第n-1列的存储单元的第二端，N≥n≥2。
2.一种存储器，其特征在于，包括：权利要求1所述的存储阵列、至少一个第二MOS管、至少一个灵敏放大器和至少一个第三MOS管；
第1个第二MOS管的第一端连接第1个灵敏放大器的输入端和位于第1列的存储单元的第一端，第j个第二MOS管的第一端连接第j个灵敏放大器的输入端和位于第2j-2列的存储单元的第二端，j≥2；
第k个第三MOS管的第一端连接位于第2k-1列的存储单元的第二端，k≥1。
3.一种权利要求2所述存储器的编程方法，其特征在于，包括：
使待编程存储单元和与所述待编程存储单元连接的第二MOS管、第三MOS管形成通路，以编程数据至所述待编程存储单元。
4.如权利要求3所述的存储器的编程方法，其特征在于，还包括：
施加第一电压至与所述待编程存储单元连接的第二MOS管的第二端；
施加第二电压至与所述待编程存储单元连接的第三MOS管的第二端，所述第一电压与第二电压的电压值不相等。
5.如权利要求3所述的存储器的编程方法，其特征在于，还包括以下步骤a至步骤e中的至少一个：
a，使与所述待编程存储单元连接的灵敏放大器处于失能状态；
b，使非编程存储单元中的第一MOS管处于截止状态；
c，使未与所述待编程存储单元连接的第二MOS管处于截止状态；
d，使未与所述待编程存储单元连接的第三MOS管处于截止状态；
e，使未与所述待编程存储单元连接的灵敏放大器处于失能状态。
6.一种权利要求2所述存储器的无冗余读取方法，其特征在于，包括：
使待读取存储单元和与所述待读取存储单元连接的灵敏放大器、第三MOS管形成通路，以读取所述待读取存储单元的数据。
7.如权利要求6所述的存储器的无冗余读取方法，其特征在于，还包括：
施加所述存储器的电源电压或地电压至与所述待读取存储单元连接的第三MOS管的第二端。
8.如权利要求6所述的存储器的无冗余读取方法，其特征在于，还包括以下步骤a至步骤e中的至少一个：
a，使与所述待读取存储单元连接的第二MOS管处于截止状态；
b，使非读取存储单元中的第一MOS管处于截止状态；
c，使未与所述待读取存储单元连接的灵敏放大器处于失能状态；
d，使未与所述待读取存储单元连接的第二MOS管处于截止状态；
e，使未与所述待读取存储单元连接的第三MOS管处于截止状态。
9.一种权利要求2所述存储器的操作方法，其特征在于，包括：
将第p+c列存储单元设置为与第p列存储单元对应的第p列冗余存储单元，p≥1，c≥1；
将所述第p列存储单元对应的待编程数据编程至所述第p列冗余存储单元。
10.如权利要求9所述的存储器的操作方法，其特征在于，所述将第p+c列存储单元设置为与所述第p列存储单元对应的第p列冗余存储单元的步骤在满足以下条件时执行：
根据所述第p列存储单元对应的待编程数据对所述第p列存储单元至第p+c-1列存储单元编程失败。
11.如权利要求10所述的操作方法，其特征在于，依据以下步骤判断所述第p列存储单元编程失败：
依次使第1行p列至第M行p列存储单元作为待读取存储单元；
使待读取存储单元和与所述待读取存储单元连接的灵敏放大器、第三MOS管形成通路以读取所述待读取存储单元的数据，在所述读取的数据和与所述待读取存储单元对应的待编程数据不相同的时判断所述第p列存储单元编程失败。
12.如权利要求10所述的操作方法，其特征在于，依据以下步骤判断第p+q列存储单元编程失败，1≤q≤c-1，q为奇数：
依次使第1行p列至第M行p列存储单元作为待读取存储单元；
使待读取存储单元、所述第p+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述待读取存储单元连接的第二MOS管和与第p+q列存储单元连接的灵敏放大器形成通路以读取数据，在所述读取的数据与所述待读取存储单元对应的待编程数据不同时判断所述第p+q列存储单元编程失败。
13.如权利要求10所述的操作方法，其特征在于，依据以下步骤判断第p+q列存储单元编程失败，1≤q≤c-1，q为奇数：
依次使所述第p列存储单元中的第1行至第M行存储单元作为待读取存储单元；
使待读取存储单元、所述第p+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述第p+q列存储单元连接的第二MOS管和与所述第p列存储单元连接的灵敏放大器形成通路以读取数据，在所述读取的数据与所述第p列存储单元对应的待编程数据不同时判断所述第p+q列存储单元编程失败。
14.如权利要求10所述的操作方法，其特征在于，依据以下步骤判断第p+q列存储单元编程失败，1≤q≤c-1，q为偶数：
依次使所述第p列存储单元中的第1行至第M行存储单元作为待读取存储单元；
使待读取存储单元、所述第p+1列至第p+q列存储单元中与待读取存储单元位于同一行的存储单元、与所述第p+q列存储单元连接的第三MOS管和与所述第p列存储单元连接的灵敏放大器形成通路以读取数据，在所述读取的数据与所述第p列存储单元对应的待编程数据不同时判断所述第p+q列存储单元编程失败。
15.如权利要求9所述的存储器的操作方法，其特征在于，还包括：
根据所述第p列存储单元对应的待编程数据对所述第p列存储单元编程成功时，将所述p+1列存储单元对应的待编程数据编程至所述第p+1列存储单元。
16.如权利要求15所述的存储器的操作方法，其特征在于，根据所述权利要求3至5中的任一权利要求所述的存储器的编程方法将所述p+1列存储单元对应的待编程数据编程至所述第p+1列存储单元。
17.如权利要求9所述的存储器的操作方法，其特征在于，根据所述权利要求3至5中的任一权利要求所述的存储器的编程方法将所述第p列存储单元对应的待编程数据编程至所述第p+c列冗余存储单元。
18.一种权利要求2所述存储器的冗余读取方法，其特征在于，包括：
使第p列存储单元中的待读取存储单元、与所述第p列存储单元对应的第p列冗余存储单元中的待读取冗余存储单元、与所述第p列存储单元连接的第二MOS管和与所述第p列冗余存储单元中最后一列冗余存储单元连接的灵敏放大器形成通路，以读取数据，p≥1，c≥1，c为奇数。
19.如权利要求18所述的存储器的冗余读取方法，其特征在于，还包括：
施加所述存储器的电源电压或地电压至与所述第p列存储单元连接的第二MOS管的第二端。
20.如权利要求18所述的存储器的冗余读取方法，其特征在于，还包括以下步骤a至步骤f中的至少一个：
a，使与所述第p列冗余存储单元连接的第二MOS管和第三MOS管处于截止状态；
b，使与所述第p列存储单元连接的灵敏放大器处于失能状态；
c，使非读取存储单元中的第一MOS管处于截止状态；
d，使未与所述第p列存储单元或第p列冗余存储单元连接的灵敏放大器处于失能状态；
e，使未与所述第p列存储单元或第p列冗余存储单元连接的第二MOS管处于截止状态；
f，使未与所述第p列存储单元或第p列冗余存储单元连接的第三MOS管处于截止状态。
21.一种权利要求2所述存储器的冗余读取方法，其特征在于，包括：
使第p列存储单元中的待读取存储单元、与所述第p列冗余存储单元对应的第p列冗余存储单元中的待读取冗余存储单元、与所述第p列冗余存储单元中最后一列冗余存储单元连接的第二MOS管和与所述第p列存储单元连接的灵敏放大器形成通路，以读取数据，p≥1，c≥1，c为奇数。
22.如权利要求21所述的存储器的冗余读取方法，其特征在于，还包括：
施加所述存储器的电源电压或地电压至与所述第p列冗余存储单元中最后一列冗余存储单元连接的第二MOS管的第二端。
23.如权利要求21所述的存储器的冗余读取方法，其特征在于，还包括以下步骤a至步骤f中的至少一个：
a，使与所述第p列存储单元连接的第二MOS管和第三MOS管处于截止状态；
b，使与所述第p列冗余存储单元连接的灵敏放大器处于失能状态；
c，使非读取存储单元中的第一MOS管处于截止状态；
d，使未与所述第p列存储单元或第p列冗余存储单元连接的灵敏放大器处于失能状态；
e，使未与所述第p列存储单元或第p列冗余存储单元连接的第二MOS管处于截止状态；
f，使未与所述第p列存储单元或第p列冗余存储单元连接的第三MOS管处于截止状态。
24.一种权利要求2所述存储器的冗余读取方法，其特征在于，包括：
使第p列存储单元中的待读取存储单元、与所述第p列存储单元对应的第p列冗余存储单元中的待读取冗余存储单元、与所述p列冗余存储单元中最后一列冗余存储单元连接的第三MOS管和与所述第p列存储单元连接的灵敏放大器形成通路，以读取数据，p≥1，c≥1，c为偶数。
25.如权利要求24所述的存储器的冗余读取方法，其特征在于，还包括：
施加所述存储器的电源电压或地电压至与所述p列冗余存储单元中最后一列冗余存储单元连接的第三MOS管的第二端。
26.如权利要求24所述的存储器的冗余读取方法，其特征在于，还包括以下步骤a至步骤f中的至少一个：
a，使与所述第p列存储单元连接的第二MOS管和第三MOS管处于截止状态；
b，使与所述第p列冗余存储单元连接的灵敏放大器处于失能状态；
c，使非读取存储单元中的第一MOS管处于截止状态；
d，使未与所述第p列存储单元或第p列冗余存储单元连接的灵敏放大器处于失能状态；
e，使未与所述第p列存储单元或第p列冗余存储单元连接的第二MOS管处于截止状态；
f，使未与所述第p列存储单元或第p列冗余存储单元连接的第三MOS管处于截止状态。
27.如权利要求18、21或24所述的存储器的冗余读取方法，其特征在于，所述第p列冗余存储单元在所述第p列存储单元编程失败时设置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107342108A (zh) * 2016-04-28 2017-11-10 中芯国际集成电路制造(上海)有限公司 电可编程熔丝系统及其测试方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8571614B1 (en) 2009-10-12 2013-10-29 Hypres, Inc. Low-power biasing networks for superconducting integrated circuits
CN105336376A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 存储阵列、存储器及编程、无冗余和冗余读取、操作方法
KR20160074925A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 퓨즈 셀 회로, 퓨즈 셀 어레이 및 이를 포함하는 메모리 장치
CN113327641B (zh) * 2020-02-28 2024-05-03 中芯国际集成电路制造(上海)有限公司 eFuse存储单元、eFuse存储阵列及其使用方法、eFuse系统
KR102602062B1 (ko) 2022-01-27 2023-11-14 주식회사 키파운드리 감지 증폭기를 포함하는 메모리 장치 및 그의 동작 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040188714A1 (en) * 2003-03-31 2004-09-30 Scheuerlein Roy E. Three-dimensional memory device incorporating segmented bit line memory array
CN1832032A (zh) * 2005-03-09 2006-09-13 富士通株式会社 半导体存储器
CN101034589A (zh) * 2006-03-08 2007-09-12 旺宏电子股份有限公司 在非易失性存储元件中减少编程干扰的装置及其方法
CN101656109A (zh) * 2008-08-20 2010-02-24 英特尔公司 可编程只读存储器
CN103069498A (zh) * 2010-07-09 2013-04-24 桑迪士克科技股份有限公司 存储器阵列中的字线漏电的检测：基于电流的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5761127A (en) * 1991-11-20 1998-06-02 Fujitsu Limited Flash-erasable semiconductor memory device having an improved reliability
US8400860B2 (en) * 2010-07-20 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse memory
KR101718458B1 (ko) * 2010-11-15 2017-03-22 삼성전자 주식회사 퓨즈 어레이를 갖는 반도체 장치 및 그 동작방법
US8780604B2 (en) * 2012-06-28 2014-07-15 International Business Machines Corporation State sensing system for eFuse memory
CN105336376A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 存储阵列、存储器及编程、无冗余和冗余读取、操作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040188714A1 (en) * 2003-03-31 2004-09-30 Scheuerlein Roy E. Three-dimensional memory device incorporating segmented bit line memory array
CN1832032A (zh) * 2005-03-09 2006-09-13 富士通株式会社 半导体存储器
CN101034589A (zh) * 2006-03-08 2007-09-12 旺宏电子股份有限公司 在非易失性存储元件中减少编程干扰的装置及其方法
CN101656109A (zh) * 2008-08-20 2010-02-24 英特尔公司 可编程只读存储器
CN103069498A (zh) * 2010-07-09 2013-04-24 桑迪士克科技股份有限公司 存储器阵列中的字线漏电的检测：基于电流的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107342108A (zh) * 2016-04-28 2017-11-10 中芯国际集成电路制造(上海)有限公司 电可编程熔丝系统及其测试方法
CN107342108B (zh) * 2016-04-28 2020-12-25 中芯国际集成电路制造(上海)有限公司 电可编程熔丝系统及其测试方法

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