CN105810709A - 电阻式存储器的记忆胞阵列 - Google Patents

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Abstract

一种电阻式存储器的记忆胞阵列，包括：一第一位线；一第一字线；一第一源极线对；以及一第一记忆胞。第一记忆胞具有一选择端连接至该第一字线、一第一控制端连接至该第一源极线对中的一第一源极线、一第二控制端连接至该第一源极线对中的一第二源极线以及一第三控制端连接至该第一位线。

Description

电阻式存储器的记忆胞阵列
技术领域
本发明涉及一种存储器(memory)，且特别涉及一种电阻式存储器(RRAM)的记忆胞阵列。
背景技术
电阻式存储器(resistiverandom-accessmemory，RRAM)是一种非易失性存储器(non-volatilememory)。由于电阻式存储器具有大存储容量、快速存取速度的优势，因此存储器厂商已经开始投入电阻式存储器的开发与研究。
请参照图1，其所绘示为电阻式存储器的结构。如图1所示，电阻式存储器100包括堆迭的下电极106、绝缘层104、上电极102。当电阻式存储器制造完成之后，其为初始状态(initialstate)。
在电阻式存储器100开始正式运作之前，需要先进行一形成动作(formingaction)。在形成动作时，在上电极102与下电极106之间加上第一电压差(例如+3V)。此时，上电极102可接收+3V，下电极106接收接地电压。
在形成动作时，绝缘层104中聚集的氧空位会形成可导电的裂缝108，且可导电的裂缝108连接在上电极102与下电极106之间。当电阻式存储器100中形成裂缝108之后，即完成形成动作。此时，上电极102与下电极106之间为低电阻值的设定(setstate)。而电阻式存储器100经过形成动作之后，电阻式存储器100即可以正常运作。
在低电阻值的设定状态时，可经由一重置动作(resetaction)将电阻式存储器100变更为高电阻值的重置状态(resetstate)。在重置动作时，在上电极102与下电极106之间加上第二电压差(例如-3V)。此时，上电极102可接收-3V，下电极106接收接地电压。在重置动作时，绝缘层104中的裂缝108会经由氧化还原程序(redoxprocess)，使得裂缝108不会连接在上电极102与下电极106之间。当重置动作完成后，上电极102与下电极106之间为高电阻值的重置状态。
在高电阻值的重置状态时，可经由一设定动作(setaction)将电阻式存储器100变更为低电阻值的设定状态。在设定动作时，在上电极102与下电极106之间加上第三电压差(例如+3V)。此时，上电极102可接收+3V，下电极106接收接地电压。在设定动作时，绝缘层104中的裂缝108会再次连接在上电极102与下电极106之间。当设定动作完成后，上电极102与下电极104之间为低电阻值的设定状态。
由以上的说明可知，在编程周期(programcycle)的编程动作(programaction)时，电阻式存储器100可经由设定动作或者重置动作而成为设定状态或者重置状态。而上述设定状态与重置状态即为电阻式存储器100的二种存储状态。
再者，在读取周期(readcycle)的读取动作(readaction)时，在上电极102与下电极106之间提供读取电压(例如0.1V～0.5V)，如此，即可根据电阻式存储器100所产生的读取电流来判定电阻式存储器100为设定状态或者重置状态。
请参照图2，其所绘示为已知电阻式存储器的记忆胞阵列示意图。记忆胞阵列200由多个记忆胞排列而成，连接至字线WL0～WL3、位线BL0～BL3、源极线SL0～SL3。以下记忆胞210为例来做说明。
记忆胞210包括一选择晶体管(selectortransistor)M以及一电阻R。选择晶体管M的选择端连接至字线WL0、选择晶体管M的第一端连接至位线BL0；电阻R连接至源极线(SL0)与选择晶体管M的第二端之间。其中，电阻R即为图1所示的电阻式存储器100。
基本上，记忆胞阵列200连接至一控制电路(未绘示)，而控制电路可以动作(activate)字线WL0～WL3其中之一来决定选择记忆胞(selectedcell)。并且，控制电路更可以对选择记忆胞进行形成动作、编程动作或者读取动作。
以记忆胞210为例来说明，当字线WL0动作时，记忆胞210为选择记忆胞。此时，控制电路可对记忆胞210进行形成动作。亦即，在源极线SL0与位线BL0之间提供上述第一电压差(例如+3V)，则电阻R会成为设定状态。
再者，在编程周期的编程动作时，控制电路可对记忆胞210进行重置动作。亦即，在源极线SL0与位线BL0之间提供上述第二电压差(例如-3V)，则电阻R会成为重置状态。或者，控制电路可对记忆胞210进行设定动作。亦即，在源极线SL0与位线BL0之间提供上述第三电压差(例如+3V)，则电阻R会成为设定状态。
再者，在读取周期的读取动作时，控制电路可在源极线SL0与位线BL0之间提供上述读取电压(例如+0.1V～+0.5V)，则控制电路可根据位线BL0上的读取电流来判断记忆胞210为设定状态或者重置状态。
然而，由于现今工艺不稳定的因素，造成电阻式存储器100的可靠度(reliability)太低。其主要的原因在于，设定状态时的低电阻值变异太大，造成读取电流的变化太大，因此控制电路无法根据读取电流来做出正确的判断。
发明内容
本发明的主要目的在于提出一种电阻式存储器的记忆胞阵列。基本上，记忆胞阵列中至少包括二个电阻式存储器，并且搭配至少一个开关晶体管，使得记忆胞阵列在读取动作时，能够准确地判断记忆胞中的存储状态。
本发明涉及一种记忆胞阵列，包括：一第一位线；一第一字线；一第一源极线对；以及一第一记忆胞，具有一选择端连接至该第一字线、一第一控制端连接至该第一源极线对中的一第一源极线、一第二控制端连接至该第一源极线对中的一第二源极线以及一第三控制端连接至该第一位线；其中，该第一记忆胞包括：一选择晶体管，具有一栅极连接至该第一记忆胞的该选择端、一第一漏/源端连接至该第一记忆胞的该第三控制端以及一第二漏/源端；一第一电阻具有一第一端连接至该第一记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第一控制端；以及一第二电阻具有一第一端连接至该第一记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第二控制端。
本发明涉及一种记忆胞阵列，包括：一第一位线对；一第一字线；一第一源极线；以及一第一记忆胞，具有一选择端连接至该第一字线、一第一控制端连接至该第一位线对中的一第一位线、一第二控制端连接至该第一位线对中的一第二位线以及一第三控制端连接至该第一源极线；其中，该第一记忆胞包括：一选择晶体管，具有一栅极连接至该第一记忆胞的该选择端、一第一漏/源端连接至该第一记忆胞的该第三控制端以及一第二漏/源端；一第一电阻具有一第一端连接至该第一记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第一控制端；以及一第二电阻具有一第一端连接至该第一记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第二控制端。
本发明涉及一种记忆胞阵列，包括：一第一位线；一第一字线；一第一源极线；以及一第一记忆胞，具有一选择端连接至该第一字线、一第一控制端连接至该第一源极线、一第二控制端连接至该第一源极线以及一第三控制端连接至该第一位线；其中，该第一记忆胞包括：一第一选择晶体管，具有一栅极连接至该第一记忆胞的该选择端、一第一漏/源端连接至该第一记忆胞的该第三控制端以及一第二漏/源端；一第一电阻具有一第一端连接至该第一记忆胞中该第一选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第一控制端；一第二选择晶体管，具有一栅极连接至该第一记忆胞的该选择端、一第一漏/源端连接至该第一记忆胞的该第三控制端以及一第二漏/源端；以及一第二电阻具有一第一端连接至该第一记忆胞中该第二选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第二控制端。
本发明涉及一种记忆胞阵列，包括：一第一位线；一第一字线；一第一源极线对；以及一第一记忆胞，具有一选择端连接至该第一字线、一第一控制端连接至该第一源极线对中的一第一源极线、一第二控制端连接至该第一源极线对中的一第二源极线以及一第三控制端连接至该第一位线；其中，该第一记忆胞包括：一第一选择晶体管，具有一栅极连接至该第一记忆胞的该选择端、一第一漏/源端连接至该第一记忆胞的该第三控制端以及一第二漏/源端；一第一电阻具有一第一端连接至该第一记忆胞中该第一选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第一控制端；一第二选择晶体管，具有一栅极连接至该第一记忆胞的该选择端、一第一漏/源端连接至该第一记忆胞的该第三控制端以及一第二漏/源端；以及一第二电阻具有一第一端连接至该第一记忆胞中该第二选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第二控制端。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下：
附图说明
图1所绘示为电阻式存储器的结构。
图2所绘示为已知电阻式存储器的记忆胞阵列示意图。
图3A所绘示为本发明记忆胞的第一实施例。
图3B所绘示为根据第一实施例记忆胞所实现的记忆胞阵列。
图3C与第3D图所绘示为根据第一实施例记忆胞所实现的其他记忆胞阵列。
图4A所绘示为本发明记忆胞的第二实施例。
图4B所绘示为根据第二实施例记忆胞所实现的记忆胞阵列。
图4C、图4D与图4E为根据第二实施例记忆胞所实现的其他记忆胞阵列。
【符号说明】
100：电阻式存储器
102：上电极
104：绝缘层
106：下电极
108：裂缝
200：记忆胞阵列
210：记忆胞
310、310a、310b、310c、310d：记忆胞
320、330、340：记忆胞阵列
410、410a、410b、410c、410d：记忆胞
420、430、440、450：记忆胞阵列
具体实施方式
第一实施例
请参照图3A，其所绘示为本发明记忆胞的第一实施例。记忆胞310包括一选择晶体管m、一第一电阻r1与一第二电阻r2。选择晶体管m具有一栅极g连接至一选择端sel，一第一漏/源端(source/drainterminal)ds1、一第二漏/源端ds2。再者，第一电阻r1连接在第一控制端c1与第二漏/源端ds2之间；第二电阻r2连接在第二控制端c2与第二漏/源端ds2之间；第一漏/源端ds1连接至第三控制端c3。其中，第一电阻r1与第二电阻r2为电阻式存储器。
再者，利用第一实施例的记忆胞310可以组成三种存储器阵列，详细说明如下。
请参照图3B，其所绘示为根据第一实施例记忆胞所实现的记忆胞阵列。记忆胞阵列320由4×4个记忆胞排列而成，连接至字线WL0～WL3、位线BL0～BL3、源极线对(sourcelinepair)SL0a～SL3a以及SL0b～SL3b。以下以记忆胞310a为例来做说明。
记忆胞310a的选择端连接至字源线WL0、第三控制端连接至位线BL0、第一个控制端与第二控制端对应地连接至源极线对SL0a、SL0b。同理，其他的记忆胞也具有类似的连接关系，此处不再赘述。
再者，记忆胞阵列320连接至一控制电路(未绘示)，而控制电路可以动作(activate)字线WL0～WL3其中之一来决定选择记忆胞(selectedcell)。并且，控制电路更可以对选择记忆胞进行形成动作、编程动作或者读取动作。
以记忆胞310a为例来说明，当字线WL0动作时，记忆胞310a为选择记忆胞。此时，控制电路可对选择记忆胞310a进行形成动作。举例来说，提供第一偏压(例如+3V)至源极线对SL0a、SL0b，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2皆会成为设定状态。
根据本发明的实施例，第一偏压(例如+3V)可同时提供至源极线对SL0a、SL0b，或者也可以依序提供至源极线对SL0a、SL0b。举例来说，当接地电压提供至位线BL0后，依序提供第一偏压(例如+3V)至源极线SL0a以及源极线SL0b。因此，第一电阻r1会先成为设定状态，而第二电阻r2接着成为设定状态。
再者，在编程周期的编程动作时，控制电路可对选择记忆胞310a进行重置动作。亦即，提供第二偏压(例如-3V)至源极线对SL0a、SL0b，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2皆会成为重置状态。或者，当接地电压提供至位线BL0后，依序提供第二偏压(例如-3V)至源极线SL0a以及源极线SL0b。因此，第一电阻r1会先成为重置状态，而第二电阻r2接着成为重置状态。
当然，控制电路可对选择记忆胞310a进行设定动作。亦即，提供第三偏压(例如+3V)至源极线对SL0a、SL0b，并且提供接地电压至位线BL0，则第一电阻R与第二电阻r1与第二电阻r2皆会成为设定状态。或者，当接地电压提供至位线BL0后，依序提供第三偏压(例如+3V)至源极线SL0a以及源极线SL0b。因此，第一电阻r1会先成为设定状态，而第二电阻r2接着成为设定状态。
再者，在读取周期的读取动作时，控制电路可提供读取电压(例如+0.1V～+0.5V)至源极线对SL0a、SL0b，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2会对应地输出一第一读取电流与一第二读取电流至位线BL0，使得位线BL0接收到一加总读取电流(superposedreadcurrent)。而控制电路可根据位线BL0上的加总读取电流来判断选择记忆胞310a为设定状态或者重置状态。其中，第一读取电流加上第二读取电流等于加总读取电流。
明显地，假设选择记忆胞310a中的二个电阻r1、r2皆为设定状态。则在读取动作时，选择记忆胞310a中会有二个读取电流流向位线BL0。因此，加总读取电流会较大，并且利于控制电路进行存储状态的判断，进而提高选择记忆胞310a的数据正确率。
请参照图3C，其所绘示为根据第一实施例记忆胞所实现的另一记忆胞阵列。记忆胞阵列330由4×4个记忆胞排列而成，连接至字线WL0～WL3、位线BL0～BL3、源极线对(sourcelinepair)SL0a～SL3a以及SL0b～SL3b。以下以记忆胞310b为例来做说明。
相较于图3B的记忆胞阵列320，其差异在于图3C的记忆胞阵列330中，相邻的二个源极线对可共用一条源极线。换句话说，二个源极线对仅需要三条源极线，所以可以有效地降低记忆胞阵列330的布局面积(layoutarea)。以记忆胞310b与记忆胞310c为例来说明之。
首先，定义第一源极线对中具有第一源极线SL0a与第二源极线SL0b；第二源极线对中具有第一源极线SL1a与第二源极线SL1b。其中，第一源极线对中的第二源极线SL0b以及第二源极线对中的第二源极线SL1b相互连接，因此用符号“SL0b/SL1b”来表示。换句话说，源极线SL0b/SL1b可同时代表源极线SL0b以及源极线SL1b。同理，源极线SL2b/SL3b可同时代表源极线SL2b以及源极线SL3b。
再者，记忆胞310b的选择端连接至字源线WL0、第三控制端连接至位线BL0、第一个控制端连接至源极线SL0a，第二控制端连接至源极线SL0b/SL1b。
记忆胞310c的选择端连接至字源线WL1、第三控制端连接至位线BL0、第一个控制端连接至源极线SL1a，第二控制端连接至源极线SL0b/SL1b。
记忆胞阵列330连接至一控制电路(未绘示)，而控制电路可以动作(activate)字线WL0～WL3其中之一来决定选择记忆胞(selectedcell)。并且，控制电路更可以对选择记忆胞进行形成动作、编程动作或者读取动作。
当字线WL0动作时，记忆胞310b为选择记忆胞。此时，源极线SL0b/SL1b作为第一源极线对中的第二源极线SL0b。此时，控制电路可对选择记忆胞310b进行形成动作。举例来说，提供第一偏压(例如+3V)至第一源极线对SL0a、SL0b(SL0b/SL1b)，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2皆会成为设定状态。
据本发明的实施例，第一偏压(例如+3V)可同时提供至源极线对SL0a、SL0b(SL0b/SL1b)，或者也可以依序提供至源极线对SL0a、SL0b(SL0b/SL1b)。举例来说，当接地电压提供至位线BL0后，依序提供第一偏压(例如+3V)至源极线SL0a以及源极线SL0b(SL0b/SL1b)。因此，第一电阻r1会先成为设定状态，而第二电阻r2接着成为设定状态。
再者，在编程周期的编程动作时，控制电路可对选择记忆胞310b进行重置动作。亦即，提供第二偏压(例如-3V)至第一源极线对SL0a、SL0b(SL0b/SL1b)，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2皆会成为重置状态。或者，当接地电压提供至位线BL0后，依序提供第二偏压(例如-3V)至源极线SL0a以及源极线SL0b(SL0b/SL1b)。因此，第一电阻r1会先成为重置状态，而第二电阻r2接着成为重置状态。
当然，控制电路可对选择记忆胞310b进行设定动作。亦即，提供第三偏压(例如+3V)至第一源极线对SL0a、SL0b(SL0b/SL1b)，并且提供接地电压至位线BL0，则第一电阻R与第二电阻r2皆会成为设定状态。或者，当接地电压提供至位线BL0后，依序提供第三偏压(例如+3V)至源极线SL0a以及源极线SL0b(SL0b/SL1b)。因此，第一电阻r1会先成为设定状态，而第二电阻r2接着成为设定状态。
再者，在读取周期的读取动作时，控制电路可提供读取电压(例如+0.1V～+0.5V)至第一源极线对SL0a、SL0b，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2会对应地输出一第一读取电流与一第二读取电流至位线BL0，使得位线BL0接收到一加总读取电流(superposedreadcurrent)。而控制电路可根据位线BL0上的加总读取电流来判断选择记忆胞310b为设定状态或者重置状态。其中，第一读取电流加上第二读取电流等于加总读取电流。
同理，当字线WL1动作时，记忆胞310c为选择记忆胞。此时，源极线SL0b/SL1b作为第二源极线对中的第二源极线SL1b。此时，控制电路可对选择记忆胞310c进行形成动作。举例来说，提供第一偏压(例如+3V)至第二源极线对SL1a、SL1b(SL0b/SL1b)，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2皆会成为设定状态。或者，当接地电压提供至位线BL0后，依序提供第一偏压(例如+3V)至源极线SL1a以及源极线SL1b(SL0b/SL1b)。因此，第一电阻r1会先成为设定状态，而第二电阻r2接着成为设定状态。
再者，在编程周期的编程动作时，控制电路可对选择记忆胞310c进行重置动作。亦即，提供第二偏压(例如-3V)至第二源极线对SL1a、SL1b，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2皆会成为重置状态。或者，当接地电压提供至位线BL0后，依序提供第二偏压(例如-3V)至源极线SL1a以及源极线SL1b(SL0b/SL1b)。因此，第一电阻r1会先成为重置状态，而第二电阻r2接着成为重置状态。
当然，控制电路可对选择记忆胞310c进行设定动作。亦即，提供第三偏压(例如+3V)至第二源极线对SL1a、SL1b，并且提供接地电压至位线BL0，则第一电阻R与第二电阻r2皆会成为设定状态。或者，当接地电压提供至位线BL0后，依序提供第三偏压(例如+3V)至源极线SL1a以及源极线SL1b(SL0b/SL1b)。因此，第一电阻r1会先成为设定状态，而第二电阻r2接着成为设定状态。
再者，在读取周期的读取动作时，控制电路可提供读取电压(例如+0.1V～+0.5V)至第二源极线对SL1a、SL1b，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2会对应地输出一第一读取电流与一第二读取电流至位线BL0，使得位线BL0接收到一加总读取电流(superposedreadcurrent)。而控制电路可根据位线BL0上的加总读取电流来判断选择记忆胞310c为设定状态或者重置状态。其中，第一读取电流加上第二读取电流等于加总读取电流。
根据以上的说明可知，假设选择记忆胞310a、310b、310c中的二个电阻r1、r2皆为设定状态。则在读取动作时，选择记忆胞310a、310b、310c中会有二个读取电流流向位线BL0。因此，加总读取电流会较大，并且利于控制电路进行存储状态的判断，进而提高选择记忆胞310a、310b、310c的数据正确率。
再者，图3B与图3C的记忆胞阵列320、330中，每一个记忆胞内的二个电阻r1、r2在编程动作会被编程为相同的存储状态。例如，二个电阻r1、r2皆为设定状态或者二个电阻r1、r2皆为重置状态。而读取动作时，可以根据加总的读取电流来判断选择记忆胞的存储状态。
请参照第3D图，其所绘示为根据第一实施例记忆胞所实现的再一记忆胞阵列。记忆胞阵列340由4×4个记忆胞排列而成个记忆胞排列而成，连接至字线WL0～WL3、位线对(bitlinepair)BL0a～BL3a以及BL0b～BL3b、源极线SL0～SL1。再者，记忆胞阵列340中的4×4个记忆胞皆为差动记忆胞(differentialcell)。以下以记忆胞310d为例来做说明。
记忆胞310d的选择端连接至字源线WL0、第三控制端连接至源极线SL0、第一个控制端与第二控制端对应地连接至位线对BL0a、BL0b。同理，其他的记忆胞也具有类似的连接关系，此处不再赘述。
再者，由于记忆胞310d为差动记忆胞，因此二个电阻r1与r2必须编程为相异的状态。举例来说，当第一电阻r1为设定状态且第二电阻r2为重置状态时，则记忆胞310d为第一存储状态；当第一电阻r1为重置状态且第二电阻r2为设定状态时，则记忆胞310d为第二存储状态。
另外，记忆胞阵列340连接至一控制电路(未绘示)，而控制电路可以动作(activate)字线WL0～WL3其中之一来决定选择记忆胞(selectedcell)。并且，控制电路更可以对选择记忆胞进行形成动作、编程动作或者读取动作。
以记忆胞310d为例来说明，当字线WL0动作时，记忆胞310d为选择记忆胞。此时，控制电路可对选择记忆胞310d进行形成动作。举例来说，提供第一偏压(例如+3V)至位线对BL0a与BL0b，并且提供接地电压至源极线SL0，则第一电阻r1与第二电阻r2皆会成为设定状态。
据本发明的实施例，第一偏压(例如+3V)可同时提供至位线对BL0a、BL0b，或者也可以依序提供至位线对SL0a、SL0b。举例来说，当接地电压提供至源极线SL0后，依序提供第一偏压(例如+3V)至位线BL0a以及位线BL0b。因此，第一电阻r1会先成为设定状态，而第二电阻r2接着成为设定状态。
再者，在编程周期的编程动作时，假设控制电路欲将选定记忆胞310d编程为第一存储状态，则须对第一电阻r1进行设定动作且对第二电阻进行重置动作。亦即，提供第三偏压(例如+3V)至位线对中的第一位线BL0a，提供第二偏压(例如-3V)至位线对中的第二位线BL0b，并且提供接地电压至源极线SL0，则第一电阻r1会成为设定状态且第二电阻r2会成为重置状态。或者，当接地电压提供至源极线SL0后，先提供第三偏压(例如+3V)至位线BL0a使得第一电阻r1成为设定状态。接着，再提供第二偏压(例如-3V)至位线BL0b使得第二电阻r2成为重置状态。
或者，在编程周期的编程动作时，假设控制电路欲将选定记忆胞310d编程为第二存储状态，则须对第一电阻r1进行重置动作且对第二电阻进行设定动作。亦即，提供第二偏压(例如-3V)至位线对中的第一位线BL0a，提供第三偏压(例如+3V)至位线对中的第二位线BL0b，并且提供接地电压至源极线SL0，则第一电阻r1会成为重置状态且第二电阻r2会成为设定状态。或者，当接地电压提供至源极线SL0后，先提供第二偏压(例如-3V)至位线BL0a使得第一电阻r1成为重置状态。接着，再提供第三偏压(例如+3V)至位线BL0b使得第二电阻r2成为设定状态。
再者，在读取周期的读取动作时，控制电路可提供读取电压(例如+0.1V～+0.5V)至源极线SL0，并且提供接地电压至位线对BL0a与BL0b，则第一电阻r1与第二电阻r2会对应地输出一第一读取电流与一第二读取电流至位线对中的第一位线BL0a与第二位线BL0b。而控制电路可以比较第一读取电流与第二读取电流来确认选定记忆胞310d的存储状态。举例来说，当第一读取电流大于第二读取电流时，选定记忆胞310d为第一存储状态；反之，当第一读取电流小于第二读取电流时，选定记忆胞310d为第二存储状态。
由以上的说明可知，第3D图的记忆胞阵列340中，每一个记忆胞内的二个电阻r1、r2在编程动作会被编程为相异的存储状态。而读取动作时，可以比较位线对上的第一读取电流与第二读取电流来判断选定记忆胞的存储状态。
第二实施例
请参照图4A，其所绘示为本发明记忆胞的第二实施例。记忆胞410包括：一第一选择晶体管m1、一第二选择晶体管m2、一第一电阻r1与一第二电阻r2。第一选择晶体管m1与第二选择晶体管m2的栅极连接至一选择端sel；第一选择晶体管m1与第二选择晶体管m2的第一漏/源端互相连接，并连接至第三控制端c3；以及，第一选择晶体管m1与第二选择晶体管m2的第二漏/源端互相连接。再者，第一电阻r1连接在第一控制端c1与第一选择晶体管m1的第二漏/源端之间；第二电阻r2连接在第二控制端c2与第一选择晶体管m1的第二漏/源端之间。其中，第一电阻r1与第二电阻r2为电阻式存储器。
再者，利用第二实施例的记忆胞410可以组成多种存储器阵列，详细说明如下。
请参照图4B，其所绘示为根据第二实施例记忆胞所实现的记忆胞阵列。记忆胞阵列420由3×3个记忆胞排列而成，连接至字线WL0～WL2、位线BL0～BL2、源极线SL0～SL2。以下以记忆胞410a为例来做说明。
记忆胞410a的选择端连接至字源线WL0、第三控制端连接至位线BL0、第一个控制端与第二控制端皆连接至源极线SL0。同理，其他的记忆胞也具有类似的连接关系，此处不再赘述。
再者，记忆胞阵列420连接至一控制电路(未绘示)，而控制电路可以动作(activate)字线WL0～WL2其中之一来决定选择记忆胞(selectedcell)。并且，控制电路更可以对选择记忆胞进行形成动作、编程动作或者读取动作。
以记忆胞410a为例来说明，当字线WL0动作时，记忆胞410a为选择记忆胞。此时，控制电路可对选择记忆胞410a进行形成动作。举例来说，提供第一偏压(例如+3V)至源极线SL0，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2皆会成为设定状态。
再者，在编程周期的编程动作时，控制电路可对选择记忆胞410a进行重置动作。亦即，提供第二偏压(例如-3V)至源极线SL0，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2皆会成为重置状态。或者，控制电路可对选择记忆胞410a进行设定动作。亦即，提供第三偏压(例如+3V)至源极线SL0，并且提供接地电压至位线BL0，则第一电阻R与第二电阻r2皆会成为设定状态。
再者，在读取周期的读取动作时，控制电路可提供读取电压(例如+0.1V～+0.5V)至源极线SL0，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2会对应地产生一第一读取电流与一第二读取电流至位线BL0，使得位线BL0接收到一加总读取电流(superposedreadcurrent)。而控制电路可根据位线BL0上的加总读取电流来判断选择记忆胞410a为设定状态或者重置状态。其中，第一读取电流加上第二读取电流等于加总读取电流。
明显地，假设选择记忆胞410a中的二个电阻r1、r2皆为设定状态。则在读取动作时，选择记忆胞410a中会有二个读取电流流向位线BL0。因此，加总读取电流会较大，并且利于控制电路进行存储状态的判断，进而提高选择记忆胞410a的数据正确率。
再者，如图4C与图4D所示，在第二实施例记忆胞结构下，改变位线BL0～BL2、源极线SL0～SL2、字线WL0～WL2的排列方向所形成的记忆胞阵列。
如图4C所示，记忆胞阵列430中，记忆胞410b的选择端连接至字源线WL0、第三控制端连接至位线BL0、第一个控制端与第二控制端皆连接至源极线SL0。同理，其他的记忆胞也具有类似的连接关系，此处不再赘述。
如图4D所示，记忆胞阵列440中，记忆胞410c的选择端连接至字源线WL0、第三控制端连接至位线BL0、第一个控制端与第二控制端皆连接至源极线SL0。同理，其他的记忆胞也具有类似的连接关系，此处不再赘述。
请参照图4E，其所绘示为根据第二实施例记忆胞所实现的又一记忆胞阵列。记忆胞阵列450由3×3个记忆胞排列而成，连接至字线WL0～WL2、位线BL0～BL2、源极线SL0a～SL2a以及SL0b～SL2b。以下以记忆胞410d为例来做说明。
记忆胞410d的选择端连接至字源线WL0、第三控制端连接至位线BL0、第一个控制端连接至源极线对中的第一源极线SL0a，第二控制端连接至源极线对中的第二源极线SL0b。同理，其他的记忆胞也具有类似的连接关系，此处不再赘述。
再者，记忆胞阵列450连接至一控制电路(未绘示)，而控制电路可以动作(activate)字线WL0～WL2其中之一来决定选择记忆胞(selectedcell)。并且，控制电路更可以对选择记忆胞进行形成动作、编程动作或者读取动作。
以记忆胞410d为例来说明，当字线WL0动作时，记忆胞410d为选择记忆胞。此时，控制电路可对选择记忆胞410d进行形成动作。举例来说，提供第一偏压(例如+3V)至源极线对SL0a与SL0b，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2皆会成为设定状态。
据本发明的实施例，第一偏压(例如+3V)可同时提供至源极线对SL0a、SL0b，或者分别依序提供至源极线对SL0a、SL0b。举例来说，当接地电压提供至位线BL0后，依序提供第一偏压(例如+3V)至源极线SL0a以及源极线SL0b。因此，第一电阻r1会先成为设定状态，而第二电阻r2接着成为设定状态。
再者，在编程周期的编程动作时，控制电路可对选择记忆胞410d进行重置动作。亦即，提供第二偏压(例如-3V)至源极线对SL0a与SL0b，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2皆会成为重置状态。或者，当接地电压提供至位线BL0后，依序提供第二偏压(例如-3V)至源极线SL0a以及源极线SL0b。因此，第一电阻r1会先成为重置状态，而第二电阻r2接着成为重置状态。
当然，控制电路可对选择记忆胞410d进行设定动作。亦即，提供第三偏压(例如+3V)至源极线对SL0a与SL0b，并且提供接地电压至位线BL0，则第一电阻R与第二电阻皆会成为设定状态。或者，当接地电压提供至位线BL0后，依序提供第三偏压(例如+3V)至源极线SL0a以及源极线SL0b。因此，第一电阻r1会先成为设定状态，而第二电阻r2接着成为设定状态。
再者，在读取周期的读取动作时，控制电路可提供读取电压(例如+0.1V～+0.5V)至源极线对SL0a与SL0b，并且提供接地电压至位线BL0，则第一电阻r1与第二电阻r2会对应地产生一第一读取电流与一第二读取电流至位线BL0，使得位线BL0接收到一加总读取电流(superposedreadcurrent)。而控制电路可根据位线BL0上的加总读取电流来判断选择记忆胞410d为设定状态或者重置状态。其中，第一读取电流加上第二读取电流等于加总读取电流。
明显地，假设选择记忆胞410d中的二个电阻r1、r2皆为设定状态。则在读取动作时，选择记忆胞410d中会有二个读取电流流向位线BL0。因此，加总读取电流会较大，并且利于控制电路进行存储状态的判断，进而提高选择记忆胞410d的数据正确率。
再者，上述说明中，使用于形成动作、重置动作、设定动作与读取动作的第一偏压、第二偏压、第三偏压与读取电压的电压值仅是提供一个范例来进行说明而已，本发明并未限定这些电压实际的数值。
由以上的说明可知，本发明的优点在于提出一种电阻式存储器的记忆胞阵列。其中，记忆胞阵列中至少包括二个电阻式存储器，并且搭配至少一个开关晶体管，使得记忆胞阵列在读取动作时，能够准确地判断记忆胞中的存储状态。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。

Claims (25)

1.一种记忆胞阵列，包括：
一第一位线；
一第一字线；
一第一源极线对；以及
一第一记忆胞，具有一选择端连接至该第一字线、一第一控制端连接至该第一源极线对中的一第一源极线、一第二控制端连接至该第一源极线对中的一第二源极线以及一第三控制端连接至该第一位线；
其中，该第一记忆胞包括：
一选择晶体管，具有一栅极连接至该第一记忆胞的该选择端、一第一漏/源端连接至该第一记忆胞的该第三控制端以及一第二漏/源端；
一第一电阻具有一第一端连接至该第一记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第一控制端；以及
一第二电阻具有一第一端连接至该第一记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第二控制端。
2.如权利要求1所述的记忆胞阵列，还包括：
一第二字线；
一第二源极线对；以及
一第二记忆胞，具有一选择端连接至该第二字线、一第一控制端连接至该第二源极线对中的一第一源极线、一第二控制端连接至该第二源极线对中的一第二源极线以及一第三控制端连接至该第一位线；
其中，该第二记忆胞包括：
一选择晶体管，具有一栅极连接至该第二记忆胞的该选择端、一第一漏/源端连接至该第二记忆胞的该第三控制端以及一第二漏/源端；
一第一电阻具有一第一端连接至该第二记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第二记忆胞的该第一控制端；以及
一第二电阻具有一第一端连接至该第二记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第二记忆胞的该第二控制端。
3.如权利要求2所述的记忆胞阵列，还包括：
一第二位线；以及
一第三记忆胞，具有一选择端连接至该第一字线、一第一控制端连接至该第一源极线对中的该第一源极线、一第二控制端连接至该第一源极线对中的该第二源极线以及一第三控制端连接至该第二位线；
其中，该第三记忆胞包括：
一选择晶体管，具有一栅极连接至该第三记忆胞的该选择端、一第一漏/源端连接至该第三记忆胞的该第三控制端以及一第二漏/源端；
一第一电阻具有一第一端连接至该第三记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第三记忆胞的该第一控制端；以及
一第二电阻具有一第一端连接至该第三记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第三记忆胞的该第二控制端。
4.如权利要求3所述的记忆胞阵列，其中该第一源极线对中的该第二源极线连接至该第二源极线对中的该第二源极线。
5.如权利要求1所述的记忆胞阵列，其中在一形成动作时，该第一记忆胞中的该第一电阻与该第二电阻皆被编程为一设定状态。
6.如权利要求5所述的记忆胞阵列，其中在一编程动作时，该第一记忆胞中的该第一电阻与该第二电阻皆被编程为该设定状态或者一重置状态。
7.如权利要求6所述的记忆胞阵列，其中在一读取动作时，该第一记忆胞中的该第一电阻与该第二电阻分别输出一第一读取电流以及一第二读取电流，并在该第一位线上输出一迭加读取电流用以决定该第一记忆胞的一存储状态，且该迭加读取电流等于该第一读取电流加上该第二读取电流。
8.一种记忆胞阵列，包括：
一第一位线对；
一第一字线；
一第一源极线；以及
一第一记忆胞，具有一选择端连接至该第一字线、一第一控制端连接至该第一位线对中的一第一位线、一第二控制端连接至该第一位线对中的一第二位线以及一第三控制端连接至该第一源极线；
其中，该第一记忆胞包括：
一选择晶体管，具有一栅极连接至该第一记忆胞的该选择端、一第一漏/源端连接至该第一记忆胞的该第三控制端以及一第二漏/源端；
一第一电阻具有一第一端连接至该第一记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第一控制端；以及
一第二电阻具有一第一端连接至该第一记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第二控制端。
9.如权利要求8所述的记忆胞阵列，还包括：
一第二字线；
一第二记忆胞，具有一选择端连接至该第二字线、一第一控制端连接至该第一位线对中的该第一位线、一第二控制端连接至该第一位线对中的该第二位线以及一第三控制端连接至该第一源极线；
其中，该第二记忆胞包括：
一选择晶体管，具有一栅极连接至该第二记忆胞的该选择端、一第一漏/源端连接至该第二记忆胞的该第三控制端以及一第二漏/源端；
一第一电阻具有一第一端连接至该第二记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第二记忆胞的该第一控制端；以及
一第二电阻具有一第一端连接至该第二记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第二记忆胞的该第二控制端。
10.如权利要求9所述的记忆胞阵列，还包括：
一第二位线对；以及
一第三记忆胞，具有一选择端连接至该第一字线、一第一控制端连接至该第二位线对中的一第一位线、一第二控制端连接至该第二位线对中的一第二位线以及一第三控制端连接至该第一源极线；
其中，该第三记忆胞包括：
一选择晶体管，具有一栅极连接至该第三记忆胞的该选择端、一第一漏/源端连接至该第三记忆胞的该第三控制端以及一第二漏/源端；
一第一电阻具有一第一端连接至该第三记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第三记忆胞的该第一控制端；以及
一第二电阻具有一第一端连接至该第三记忆胞中该选择晶体管的该第二漏/源端，一第二端连接至该第三记忆胞的该第二控制端。
11.如权利要求8所述的记忆胞阵列，其中在一形成动作时，该第一记忆胞中的该第一电阻与该第二电阻皆被编程为一设定状态。
12.如权利要求11所述的记忆胞阵列，其中在一编程动作时，该第一记忆胞中的该第一电阻与该第二电阻分别被编程为该设定状态与一重置状态，或者该第一记忆胞中的该第一电阻与该第二电阻分别被编程为该重置状态与该定状态。
13.如权利要求12所述的记忆胞阵列，其中在一读取动作时，该第一记忆胞中的该第一电阻输出一第一读取电流至该第一位线对中的该第一位线，该第二电阻输出一第二读取电流至该第一位线对中的该第二位线，且比较该第一读取电流与该第二读取电流可决定该第一记忆胞的一存储状态。
14.一种记忆胞阵列，包括：
一第一位线；
一第一字线；
一第一源极线；以及
一第一记忆胞，具有一选择端连接至该第一字线、一第一控制端连接至该第一源极线、一第二控制端连接至该第一源极线以及一第三控制端连接至该第一位线；
其中，该第一记忆胞包括：
一第一选择晶体管，具有一栅极连接至该第一记忆胞的该选择端、一第一漏/源端连接至该第一记忆胞的该第三控制端以及一第二漏/源端；
一第一电阻具有一第一端连接至该第一记忆胞中该第一选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第一控制端；
一第二选择晶体管，具有一栅极连接至该第一记忆胞的该选择端、一第一漏/源端连接至该第一记忆胞的该第三控制端以及一第二漏/源端；以及
一第二电阻具有一第一端连接至该第一记忆胞中该第二选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第二控制端。
15.如权利要求14所述的记忆胞阵列，还包括：
一第二字线；
一第二源极线；以及
一第二记忆胞，具有一选择端连接至该第二字线、一第一控制端连接至该第二源极线、一第二控制端连接至该第二源极线以及一第三控制端连接至该第一位线；
其中，该第二记忆胞包括：
一第一选择晶体管，具有一栅极连接至该第二记忆胞的该选择端、一第一漏/源端连接至该第二记忆胞的该第三控制端以及一第二漏/源端；
一第一电阻具有一第一端连接至该第二记忆胞中该第一选择晶体管的该第二漏/源端，一第二端连接至该第二记忆胞的该第一控制端；
一第二选择晶体管，具有一栅极连接至该第二记忆胞的该选择端、一第一漏/源端连接至该第二记忆胞的该第三控制端以及一第二漏/源端；以及
一第二电阻具有一第一端连接至该第二记忆胞中该第二选择晶体管的该第二漏/源端，一第二端连接至该第二记忆胞的该第二控制端。
16.如权利要求15所述的记忆胞阵列，还包括：
一第二位；以及
一第三记忆胞，具有一选择端连接至该第一字线、一第一控制端连接至该第一源极线、一第二控制端连接至该第一源极线以及一第三控制端连接至该第二位线；
其中，该第三记忆胞包括：
一第一选择晶体管，具有一栅极连接至该第三记忆胞的该选择端、一第一漏/源端连接至该第三记忆胞的该第三控制端以及一第二漏/源端；
一第一电阻具有一第一端连接至该第三记忆胞中该第一选择晶体管的该第二漏/源端，一第二端连接至该第三记忆胞的该第一控制端；
一第二选择晶体管，具有一栅极连接至该第三记忆胞的该选择端、一第一漏/源端连接至该第三记忆胞的该第三控制端以及一第二漏/源端；以及
一第二电阻具有一第一端连接至该第三记忆胞中该第二选择晶体管的该第二漏/源端，一第二端连接至该第三记忆胞的该第二控制端。
17.如权利要求14所述的记忆胞阵列，其中在一形成动作时，该第一记忆胞中的该第一电阻与该第二电阻皆被编程为一设定状态。
18.如权利要求17所述的记忆胞阵列，其中在一编程动作时，该第一记忆胞中的该第一电阻与该第二电阻皆被编程为该设定状态或者一重置状态。
19.如权利要求18所述的记忆胞阵列，其中在一读取动作时，该第一记忆胞中的该第一电阻与该第二电阻分别输出一第一读取电流以及一第二读取电流，并在该第一位线上输出一迭加读取电流用以决定该第一记忆胞的一存储状态，且该迭加读取电流等于该第一读取电流加上该第二读取电流。
20.一种记忆胞阵列，包括：
一第一位线；
一第一字线；
一第一源极线对；以及
一第一记忆胞，具有一选择端连接至该第一字线、一第一控制端连接至该第一源极线对中的一第一源极线、一第二控制端连接至该第一源极线对中的一第二源极线以及一第三控制端连接至该第一位线；
其中，该第一记忆胞包括：
一第一选择晶体管，具有一栅极连接至该第一记忆胞的该选择端、一第一漏/源端连接至该第一记忆胞的该第三控制端以及一第二漏/源端；
一第一电阻具有一第一端连接至该第一记忆胞中该第一选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第一控制端；
一第二选择晶体管，具有一栅极连接至该第一记忆胞的该选择端、一第一漏/源端连接至该第一记忆胞的该第三控制端以及一第二漏/源端；以及
一第二电阻具有一第一端连接至该第一记忆胞中该第二选择晶体管的该第二漏/源端，一第二端连接至该第一记忆胞的该第二控制端。
21.如权利要求20所述的记忆胞阵列，还包括：
一第二字线；以及
一第二记忆胞，具有一选择端连接至该第二字线、一第一控制端连接至该第一源极线对中的该第一源极线、一第二控制端连接至该第一源极线对中的该第二源极线以及一第三控制端连接至该第一位线；
其中，该第二记忆胞包括：
一第一选择晶体管，具有一栅极连接至该第二记忆胞的该选择端、一第一漏/源端连接至该第二记忆胞的该第三控制端以及一第二漏/源端；
一第一电阻具有一第一端连接至该第二记忆胞中该第一选择晶体管的该第二漏/源端，一第二端连接至该第二记忆胞的该第一控制端；
一第二选择晶体管，具有一栅极连接至该第二记忆胞的该选择端、一第一漏/源端连接至该第二记忆胞的该第三控制端以及一第二漏/源端；以及
一第二电阻具有一第一端连接至该第二记忆胞中该第二选择晶体管的该第二漏/源端，一第二端连接至该第二记忆胞的该第二控制端。
22.如权利要求21所述的记忆胞阵列，还包括：
一第二源极线对；以及
一第三记忆胞，具有一选择端连接至该第一字线、一第一控制端连接至该第二源极线对中的一第一源极线、一第二控制端连接至该第二源极线对中的一第二源极线以及一第三控制端连接至该第一位线；
其中，该第三记忆胞包括：
一第一选择晶体管，具有一栅极连接至该第三记忆胞的该选择端、一第一漏/源端连接至该第三记忆胞的该第三控制端以及一第二漏/源端；
一第一电阻具有一第一端连接至该第三记忆胞中该第一选择晶体管的该第二漏/源端，一第二端连接至该第三记忆胞的该第一控制端；
一第二选择晶体管，具有一栅极连接至该第三记忆胞的该选择端、一第一漏/源端连接至该第三记忆胞的该第三控制端以及一第二漏/源端；以及
一第二电阻具有一第一端连接至该第三记忆胞中该第二选择晶体管的该第二漏/源端，一第二端连接至该第三记忆胞的该第二控制端。
23.如权利要求20所述的记忆胞阵列，其中在一形成动作时，该第一记忆胞中的该第一电阻与该第二电阻皆被编程为一设定状态。
24.如权利要求23所述的记忆胞阵列，其中在一编程动作时，该第一记忆胞中的该第一电阻与该第二电阻皆被编程为该设定状态或者一重置状态。
25.如权利要求24所述的记忆胞阵列，其中在一读取动作时，该第一记忆胞中的该第一电阻与该第二电阻分别输出一第一读取电流以及一第二读取电流，并在该第一位线上输出一迭加读取电流用以决定该第一记忆胞的一存储状态，且该迭加读取电流等于该第一读取电流加上该第二读取电流。
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