JP6282258B2 - 抵抗変化型ランダムアクセスメモリのメモリセルアレイ - Google Patents
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- 第1のビット線と、
第2のビット線と、
第1のワード線と、
第2のワード線と、
第1のソース線と、
共有ソース線と、
第2のソース線と、
第1のメモリセルと、
第2のメモリセルと、
第3のメモリセルと、
第4のメモリセルと、
を含むメモリセルアレイであって、
前記第1のメモリセルの選択端子は前記第1のワード線と接続され、前記第1のメモリセルの第1の制御端子は前記第1のソース線と接続され、前記第1のメモリセルの第2の制御端子は前記共有ソース線と接続され、前記第1のメモリセルの第3の制御端子は前記第1のビット線と接続され、
前記第2のメモリセルの選択端子は前記第2のワード線と接続され、前記第2のメモリセルの第1の制御端子は前記第2のソース線と接続され、前記第2のメモリセルの第2の制御端子は前記共有ソース線と接続され、前記第2のメモリセルの第3の制御端子は前記第1のビット線と接続され、
前記第3のメモリセルの選択端子は前記第1のワード線と接続され、前記第3のメモリセルの第1の制御端子は前記第1のソース線と接続され、前記第3のメモリセルの第2の制御端子は前記共有ソース線と接続され、前記第3のメモリセルの第3の制御端子は前記第2のビット線と接続され、
前記第4のメモリセルの選択端子は前記第2のワード線と接続され、前記第4のメモリセルの第1の制御端子は前記第2のソース線と接続され、前記第4のメモリセルの第2の制御端子は前記共有ソース線と接続され、前記第4のメモリセルの第3の制御端子は前記第2のビット線と接続され、
前記第1のメモリセル、前記第2のメモリセル、前記第3のメモリセル、前記第4のメモリセルの各々は、
ゲート端子と、第1のソース/ドレイン端子と、第2のソース/ドレイン端子と、を含む選択トランジスタであって、選択トランジスタの前記ゲート端子は前記第1のメモリセルの前記選択端子として機能し、選択トランジスタの前記第1のソース/ドレイン端子は前記第1のメモリセルの前記第3の制御端子として機能する、選択トランジスタと、
第1の抵抗器であって、第1の抵抗器の第1の端子は前記第1のメモリセルの前記選択トランジスタの前記第2のソース/ドレイン端子として機能し、第1の抵抗器の第2の端子は前記第1のメモリセルの前記第1の制御端子として機能する、第1の抵抗器と、
第2の抵抗器であって、第2の抵抗器の第1の端子は前記第1のメモリセルの前記選択トランジスタの前記第2のソース/ドレイン端子として機能し、第2の抵抗器の第2の端子は前記第1のメモリセルの前記第2の制御端子として機能する、第2の抵抗器と、を含み、
プログラム動作が行われた後に、前記第1のメモリセルの前記第1の抵抗器及び前記第2の抵抗器の両方がセット状態を有するか、又は前記第1のメモリセルの前記第1の抵抗器及び前記第2の抵抗器の両方がリセット状態を有する、
メモリセルアレイ。 - 請求項1に記載のメモリセルアレイであって、
読み出し動作が行われる際、前記第1のメモリセルの前記第1の抵抗器は第1の読み出し電流を生じさせ、前記第1のメモリセルの前記第2の抵抗器は第2の読み出し電流を生じさせ、前記第1の読み出し電流と前記第2の読み出し電流との和に等しい重なりあった読み出し電流が前記第1のビット線に出力されるようにし、前記第1のメモリセルの記憶状態が前記重なりあった読み出し電流の大きさによって判定される、
メモリセルアレイ。
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