TW201629973A - 電阻式記憶體的記憶胞陣列 - Google Patents

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Abstract

一種記憶胞陣列，包括：一第一位元線；一第一字元線；一第一源極線對；以及一第一記憶胞。第一記憶胞具有一選擇端連接至該第一字元線、一第一控制端連接至該第一源極線對中的一第一源極線、一第二控制端連接至該第一源極線對中的一第二源極線以及一第三控制端連接至該第一位元線。

Description

電阻式記憶體的記憶胞陣列
本發明是有關於一種記憶體(memory)，且特別是有關於一種電阻式記憶體(RRAM)的記憶胞陣列。
電阻式記憶體(resistive random-access memory，RRAM)是一種非揮發性記憶體(non-volatile memory)。由於電阻式記憶體具有大儲存容量、快速存取速度的優勢，因此記憶體廠商已經開始投入電阻式記憶體的開發與研究。
請參照第1圖，其所繪示為電阻式記憶體的結構。 如第1圖所示，電阻式記憶體100包括堆疊的下電極106、絕緣層104、上電極102。當電阻式記憶體製造完成之後，其為初始狀態(initial state)。
於電阻式記憶體100開始正式運作之前，需要先進行一形成動作(forming action)。於形成動作時，在上電極102與下電極106之間加上第一電壓差(例如+3V)。此時，上電極102可接收+3V，下電極106接收接地電壓。
於形成動作時，絕緣層104中聚集的氧空位會形成 可導電的裂縫108，且可導電的裂縫108連接於上電極102與下電極106之間。當電阻式記憶體100中形成裂縫108之後，即完成形成動作。此時，上電極102與下電極106之間為低電阻值的設定(set state)。而電阻式記憶體100經過形成動作之後，電阻式記憶體100即可以正常運作。
於低電阻值的設定狀態時，可經由一重置動作(reset action)將電阻式記憶體100變更為高電阻值的重置狀態(reset state)。於重置動作時，在上電極102與下電極106之間加上第二電壓差(例如-3V)。此時，上電極102可接收-3V，下電極106接收接地電壓。於重置動作時，絕緣層104中的裂縫108會經由氧化還原程序(redox process)，使得裂縫108不會連接於上電極102與下電極106之間。當重置動作完成後，上電極102與下電極106之間為高電阻值的重置狀態。
於高電阻值的重置狀態時，可經由一設定動作(set action)將電阻式記憶體100變更為低電阻值的設定狀態。於設定動作時，在上電極102與下電極106之間加上第三電壓差(例如+3V)。此時，上電極102可接收+3V，下電極106接收接地電壓。於設定動作時，絕緣層104中的裂縫108會再次連接於上電極102與下電極106之間。當設定動作完成後，上電極102與下電極104之間為低電阻值的設定狀態。
由以上之說明可知，於編程週期(program cycle)的編程動作(program action)時，電阻式記憶體100可經由設定動作或 者重置動作而成為設定狀態或者重置狀態。而上述設定狀態與重置狀態即為電阻式記憶體100的二種儲存狀態。
再者，於讀取週期(read cycle)的讀取動作(read action)時，於上電極102與下電極106之間提供讀取電壓(例如0.1V~0.5V)，如此，即可根據電阻式記憶體100所產生的讀取電流來判定電阻式記憶體100為設定狀態或者重置狀態。
請參照第2圖，其所繪示為習知電阻式記憶體的記憶胞陣列示意圖。記憶胞陣列200由多個記憶胞排列而成，連接至字元線WL0~WL3、位元線BL0~BL3、源極線SL0~SL3。以下記憶胞210為例來做說明。
記憶胞210包括一選擇電晶體(selector transistor)M以及一電阻R。選擇電晶體M的選擇端連接至字元線WL0、選擇電晶體M的第一端連接至位元線BL0；電阻R連接至源極線(SL0)與選擇電晶體M的第二端之間。其中，電阻R即為第1圖所示之電阻式記憶體100。
基本上，記憶胞陣列200連接至一控制電路(未繪示)，而控制電路可以動作(activate)字元線WL0~WL3其中之一來決定選擇記憶胞(selected cell)。並且，控制電路更可以對選擇記憶胞進行形成動作、編程動作或者讀取動作。
以記憶胞210為例來說明，當字元線WL0動作時，記憶胞210為選擇記憶胞。此時，控制電路可對記憶胞210進行形成動作。亦即，於源極線SL0與位元線BL0之間提供上述第一 電壓差(例如+3V)，則電阻R會成為設定狀態。
再者，於編程週期的編程動作時，控制電路可對記憶胞210進行重置動作。亦即，於源極線SL0與位元線BL0之間提供上述第二電壓差(例如-3V)，則電阻R會成為重置狀態。或者，控制電路可對記憶胞210進行設定動作。亦即，於源極線SL0與位元線BL0之間提供上述第三電壓差(例如+3V)，則電阻R會成為設定狀態。
再者，於讀取週期的讀取動作時，控制電路可於源極線SL0與位元線BL0之間提供上述讀取電壓(例如+0.1V~+0.5V)，則控制電路可根據位元線BL0上的讀取電流來判斷記憶胞210為設定狀態或者重置狀態。
然而，由於現今製程不穩定的因素，造成電阻式記憶體100的可靠度(reliability)太低。其主要的原因在於，設定狀態時的低電阻值變異太大，造成讀取電流的變化太大，因此控制電路無法根據讀取電流來做出正確的判斷。
本發明之主要目的在於提出一種電阻式記憶體的記憶胞陣列。基本上，記憶胞陣列中至少包括二個電阻式記憶體，並且搭配至少一個開關電晶體，使得記憶胞陣列於讀取動作時，能夠準確地判斷記憶胞中的儲存狀態。
本發明係有關於一種記憶胞陣列，包括：一第一位元線；一第一字元線；一第一源極線對；以及一第一記憶胞，具 有一選擇端連接至該第一字元線、一第一控制端連接至該第一源極線對中的一第一源極線、一第二控制端連接至該第一源極線對中的一第二源極線以及一第三控制端連接至該第一位元線；其中，該第一記憶胞包括：一選擇電晶體，具有一閘極連接至該第一記憶胞的該選擇端、一第一汲/源端連接至該第一記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第一記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第一控制端；以及一第二電阻具有一第一端連接至該第一記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第二控制端。
本發明係有關於一種記憶胞陣列，包括：一第一位元線對；一第一字元線；一第一源極線；以及一第一記憶胞，具有一選擇端連接至該第一字元線、一第一控制端連接至該第一位元線對中的一第一位元線、一第二控制端連接至該第一位元線對中的一第二位元線以及一第三控制端連接至該第一源極線；其中，該第一記憶胞包括：一選擇電晶體，具有一閘極連接至該第一記憶胞的該選擇端、一第一汲/源端連接至該第一記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第一記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第一控制端；以及一第二電阻具有一第一端連接至該第一記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第二控制端。
本發明係有關於一種記憶胞陣列，包括：一第一位元線；一第一字元線；一第一源極線；以及一第一記憶胞，具有一選擇端連接至該第一字元線、一第一控制端連接至該第一源極線、一第二控制端連接至該第一源極線以及一第三控制端連接至該第一位元線；其中，該第一記憶胞包括：一第一選擇電晶體，具有一閘極連接至該第一記憶胞的該選擇端、一第一汲/源端連接至該第一記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第一記憶胞中該第一選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第一控制端；一第二選擇電晶體，具有一閘極連接至該第一記憶胞的該選擇端、一第一汲/源端連接至該第一記憶胞的該第三控制端以及一第二汲/源端；以及一第二電阻具有一第一端連接至該第一記憶胞中該第二選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第二控制端。
本發明係有關於一種記憶胞陣列，包括：一第一位元線；一第一字元線；一第一源極線對；以及一第一記憶胞，具有一選擇端連接至該第一字元線、一第一控制端連接至該第一源極線對中的一第一源極線、一第二控制端連接至該第一源極線對中的一第二源極線以及一第三控制端連接至該第一位元線；其中，該第一記憶胞包括：一第一選擇電晶體，具有一閘極連接至該第一記憶胞的該選擇端、一第一汲/源端連接至該第一記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接 至該第一記憶胞中該第一選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第一控制端；一第二選擇電晶體，具有一閘極連接至該第一記憶胞的該選擇端、一第一汲/源端連接至該第一記憶胞的該第三控制端以及一第二汲/源端；以及一第二電阻具有一第一端連接至該第一記憶胞中該第二選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第二控制端。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧電阻式記憶體
102‧‧‧上電極
104‧‧‧絕緣層
106‧‧‧下電極
108‧‧‧裂縫
200‧‧‧記憶胞陣列
210‧‧‧記憶胞
310、310a、310b、310c、310d‧‧‧記憶胞
320、330、340‧‧‧記憶胞陣列
410、410a、410b、410c、410d‧‧‧記憶胞
420、430、440、450‧‧‧記憶胞陣列
第1圖所繪示為電阻式記憶體的結構。
第2圖所繪示為習知電阻式記憶體的記憶胞陣列示意圖。
第3A圖所繪示為本發明記憶胞的第一實施例。
第3B圖所繪示為根據第一實施例記憶胞所實現的記憶胞陣列。
第3C圖與第3D圖所繪示為根據第一實施例記憶胞所實現的其他記憶胞陣列。
第4A圖所繪示為本發明記憶胞的第二實施例。
第4B圖所繪示為根據第二實施例記憶胞所實現的記憶胞陣列。
第4C圖、第4D圖與第4E圖為根據第二實施例記憶胞所實現的其他記憶胞陣列。
第一實施例
請參照第3A圖，其所繪示為本發明記憶胞的第一實施例。記憶胞310包括一選擇電晶體m、一第一電阻r1與一第二電阻r2。選擇電晶體m具有一閘極g連接至一選擇端sel，一第一汲/源端(source/drain terminal)ds1、一第二汲/源端ds2。再者，第一電阻r1連接於第一控制端c1與第二汲/源端ds2之間；第二電阻r2連接於第二控制端c2與第二汲/源端ds2之間；第一汲/源端ds1連接至第三控制端c3。其中，第一電阻r1與第二電阻r2為電阻式記憶體。
再者，利用第一實施例的記憶胞310可以組成三種記憶體陣列，詳細說明如下。
請參照第3B圖，其所繪示為根據第一實施例記憶胞所實現的的記憶胞陣列。記憶胞陣列320由4×4個記憶胞排列而成，連接至字元線WL0~WL3、位元線BL0~BL3、源極線對(source line pair)SL0a~SL3a以及SL0b~SL3b。以下以記憶胞310a為例來做說明。
記憶胞310a的選擇端連接至字源線WL0、第三控制端連接至位元線BL0、第一個控制端與第二控制端對應地連接至源極線對SL0a、SL0b。同理，其他的記憶胞也具有類似的連接關係，此處不再贅述。
再者，記憶胞陣列320連接至一控制電路(未繪示)，而控制電路可以動作(activate)字元線WL0~WL3其中之一來決定 選擇記憶胞(selected cell)。並且，控制電路更可以對選擇記憶胞進行形成動作、編程動作或者讀取動作。
以記憶胞310a為例來說明，當字元線WL0動作時，記憶胞310a為選擇記憶胞。此時，控制電路可對選擇記憶胞310a進行形成動作。舉例來說，提供第一偏壓(例如+3V)至源極線對SL0a、SL0b，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2皆會成為設定狀態。
根據本發明的實施例，第一偏壓(例如+3V)可同時提供至源極線對SL0a、SL0b，或者也可以依序提供至源極線對SL0a、SL0b。舉例來說，當接地電壓提供至位元線BL0後，依序提供第一偏壓(例如+3V)至源極線SL0a以及源極線SL0b。因此，第一電阻r1會先成為設定狀態，而第二電阻r2接著成為設定狀態。
再者，於編程週期的編程動作時，控制電路可對選擇記憶胞310a進行重置動作。亦即，提供第二偏壓(例如-3V)至源極線對SL0a、SL0b，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2皆會成為重置狀態。或者，當接地電壓提供至位元線BL0後，依序提供第二偏壓(例如-3V)至源極線SL0a以及源極線SL0b。因此，第一電阻r1會先成為重置狀態，而第二電阻r2接著成為重置狀態。
當然，控制電路可對選擇記憶胞310a進行設定動作。亦即，提供第三偏壓(例如+3V)至源極線對SL0a、SL0b，並 且提供接地電壓至位元線BL0，則第一電阻R與第二電阻r1與第二電阻r2皆會成為設定狀態。或者，當接地電壓提供至位元線BL0後，依序提供第三偏壓(例如+3V)至源極線SL0a以及源極線SL0b。因此，第一電阻r1會先成為設定狀態，而第二電阻r2接著成為設定狀態。
再者，於讀取週期的讀取動作時，控制電路可提供讀取電壓(例如+0.1V~+0.5V)至源極線對SL0a、SL0b，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2會對應地輸出一第一讀取電流與一第二讀取電流至位元線BL0，使得位元線BL0接收到一加總讀取電流(superposed read current)。而控制電路可根據位元線BL0上的加總讀取電流來判斷選擇記憶胞310a為設定狀態或者重置狀態。其中，第一讀取電流加上第二讀取電流等於加總讀取電流。
明顯地，假設選擇記憶胞310a中的二個電阻r1、r2皆為設定狀態。則於讀取動作時，選擇記憶胞310a中會有二個讀取電流流向位元線BL0。因此，加總讀取電流會較大，並且利於控制電路進行儲存狀態的判斷，進而提高選擇記憶胞310a的資料正確率。
請參照第3C圖，其所繪示為根據第一實施例記憶胞所實現的另一記憶胞陣列。記憶胞陣列330由4×4個記憶胞排列而成，連接至字元線WL0~WL3、位元線BL0~BL3、源極線對(source line pair)SL0a~SL3a以及SL0b~SL3b。以下以記憶胞310b 為例來做說明。
相較於第3B圖之記憶胞陣列320，其差異在於第3C圖之記憶胞陣列330中，相鄰的二個源極線對可共用一條源極線。換言之，二個源極線對僅需要三條源極線，所以可以有效地降低記憶胞陣列330的佈局面積(layout area)。以記憶胞310b與記憶胞310c為例來說明之。
首先，定義第一源極線對中具有第一源極線SL0a與第二源極線SL0b；第二源極線對中具有第一源極線SL1a與第二源極線SL1b。其中，第一源極線對中的第二源極線SL0b以及第二源極線對中的第二源極線SL1b係相互連接，因此用符號“SL0b/SL1b”來表示。換句話說，源極線SL0b/SL1b可同時代表源極線SL0b以及源極線SL1b。同理，源極線SL2b/SL3b可同時代表源極線SL2b以及源極線SL3b。
再者，記憶胞310b的選擇端連接至字源線WL0、第三控制端連接至位元線BL0、第一個控制端連接至源極線SL0a，第二控制端連接至源極線SL0b/SL1b。
記憶胞310c的選擇端連接至字源線WL1、第三控制端連接至位元線BL0、第一個控制端連接至源極線SL1a，第二控制端連接至源極線SL0b/SL1b。
記憶胞陣列330連接至一控制電路(未繪示)，而控制電路可以動作(activate)字元線WL0~WL3其中之一來決定選擇記憶胞(selected cell)。並且，控制電路更可以對選擇記憶胞進行 形成動作、編程動作或者讀取動作。
當字元線WL0動作時，記憶胞310b為選擇記憶胞。此時，源極線SL0b/SL1b係作為第一源極線對中的第二源極線SL0b。此時，控制電路可對選擇記憶胞310b進行形成動作。舉例來說，提供第一偏壓(例如+3V)至第一源極線對SL0a、SL0b(SL0b/SL1b)，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2皆會成為設定狀態。
據本發明的實施例，第一偏壓(例如+3V)可同時提供至源極線對SL0a、SL0b(SL0b/SL1b)，或者也可以依序提供至源極線對SL0a、SL0b(SL0b/SL1b)。舉例來說，當接地電壓提供至位元線BL0後，依序提供第一偏壓(例如+3V)至源極線SL0a以及源極線SL0b(SL0b/SL1b)。因此，第一電阻r1會先成為設定狀態，而第二電阻r2接著成為設定狀態。
再者，於編程週期的編程動作時，控制電路可對選擇記憶胞310b進行重置動作。亦即，提供第二偏壓(例如-3V)至第一源極線對SL0a、SL0b(SL0b/SL1b)，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2皆會成為重置狀態。或者，當接地電壓提供至位元線BL0後，依序提供第二偏壓(例如-3V)至源極線SL0a以及源極線SL0b(SL0b/SL1b)。因此，第一電阻r1會先成為重置狀態，而第二電阻r2接著成為重置狀態。
當然，控制電路可對選擇記憶胞310b進行設定動作。亦即，提供第三偏壓(例如+3V)至第一源極線對SL0a、 SL0b(SL0b/SL1b)，並且提供接地電壓至位元線BL0，則第一電阻R與第二電阻r2皆會成為設定狀態。或者，當接地電壓提供至位元線BL0後，依序提供第三偏壓(例如+3V)至源極線SL0a以及源極線SL0b(SL0b/SL1b)。因此，第一電阻r1會先成為設定狀態，而第二電阻r2接著成為設定狀態。
再者，於讀取週期的讀取動作時，控制電路可提供讀取電壓(例如+0.1V~+0.5V)至第一源極線對SL0a、SL0b，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2會對應地輸出一第一讀取電流與一第二讀取電流至位元線BL0，使得位元線BL0接收到一加總讀取電流(superposed read current)。而控制電路可根據位元線BL0上的加總讀取電流來判斷選擇記憶胞310b為設定狀態或者重置狀態。其中，第一讀取電流加上第二讀取電流等於加總讀取電流。
同理，當字元線WL1動作時，記憶胞310c為選擇記憶胞。此時，源極線SL0b/SL1b係作為第二源極線對中的第二源極線SL1b。此時，控制電路可對選擇記憶胞310c進行形成動作。舉例來說，提供第一偏壓(例如+3V)至第二源極線對SL1a、SL1b(SL0b/SL1b)，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2皆會成為設定狀態。或者，當接地電壓提供至位元線BL0後，依序提供第一偏壓(例如+3V)至源極線SL1a以及源極線SL1b(SL0b/SL1b)。因此，第一電阻r1會先成為設定狀態，而第二電阻r2接著成為設定狀態。
再者，於編程週期的編程動作時，控制電路可對選擇記憶胞310c進行重置動作。亦即，提供第二偏壓(例如-3V)至第二源極線對SL1a、SL1b，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2皆會成為重置狀態。或者，當接地電壓提供至位元線BL0後，依序提供第二偏壓(例如-3V)至源極線SL1a以及源極線SL1b(SL0b/SL1b)。因此，第一電阻r1會先成為重置狀態，而第二電阻r2接著成為重置狀態。
當然，控制電路可對選擇記憶胞310c進行設定動作。亦即，提供第三偏壓(例如+3V)至第二源極線對SL1a、SL1b，並且提供接地電壓至位元線BL0，則第一電阻R與第二電阻r2皆會成為設定狀態。或者，當接地電壓提供至位元線BL0後，依序提供第三偏壓(例如+3V)至源極線SL1a以及源極線SL1b(SL0b/SL1b)。因此，第一電阻r1會先成為設定狀態，而第二電阻r2接著成為設定狀態。
再者，於讀取週期的讀取動作時，控制電路可提供讀取電壓(例如+0.1V~+0.5V)至第二源極線對SL1a、SL1b，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2會對應地輸出一第一讀取電流與一第二讀取電流至位元線BL0，使得位元線BL0接收到一加總讀取電流(superposed read current)。而控制電路可根據位元線BL0上的加總讀取電流來判斷選擇記憶胞310c為設定狀態或者重置狀態。其中，第一讀取電流加上第二讀取電流等於加總讀取電流。
根據以上的說明可知，假設選擇記憶胞310a、310b、310c中的二個電阻r1、r2皆為設定狀態。則於讀取動作時，選擇記憶胞310a、310b、310c中會有二個讀取電流流向位元線BL0。因此，加總讀取電流會較大，並且利於控制電路進行儲存狀態的判斷，進而提高選擇記憶胞310a、310b、310c的資料正確率。
再者，第3B圖與第3C圖的記憶胞陣列320、330中，每一個記憶胞內的二個電阻r1、r2於編程動作會被編程為相同的儲存狀態。例如，二個電阻r1、r2皆為設定狀態或者二個電阻r1、r2皆為重置狀態。而讀取動作時，可以根據加總的讀取電流來判斷選擇記憶胞的儲存狀態。
請參照第3D圖，其所繪示為根據第一實施例記憶胞所實現的再一記憶胞陣列。記憶胞陣列340由4×4個記憶胞排列而成個記憶胞排列而成，連接至字元線WL0~WL3、位元線對(bit line pair)BL0a~BL3a以及BL0b~BL3b、源極線SL0~SL1。再者，記憶胞陣列340中的4×4個記憶胞皆為差動記憶胞(differential cell)。以下以記憶胞310d為例來做說明。
記憶胞310d的選擇端連接至字源線WL0、第三控制端連接至源極線SL0、第一個控制端與第二控制端對應地連接至位元線對BL0a、BL0b。同理，其他的記憶胞也具有類似的連接關係，此處不再贅述。
再者，由於記憶胞310d為差動記憶胞，因此二個電 阻r1與r2必須編程為相異的狀態。舉例來說，當第一電阻r1為設定狀態且第二電阻r2為重置狀態時，則記憶胞310d為第一儲存狀態；當第一電阻r1為重置狀態且第二電阻r2為設定狀態時，則記憶胞310d為第二儲存狀態。
另外，記憶胞陣列340連接至一控制電路(未繪示)，而控制電路可以動作(activate)字元線WL0~WL3其中之一來決定選擇記憶胞(selected cell)。並且，控制電路更可以對選擇記憶胞進行形成動作、編程動作或者讀取動作。
以記憶胞310d為例來說明，當字元線WL0動作時，記憶胞310d為選擇記憶胞。此時，控制電路可對選擇記憶胞310d進行形成動作。舉例來說，提供第一偏壓(例如+3V)至位元線對BL0a與BL0b，並且提供接地電壓至源極線SL0，則第一電阻r1與第二電阻r2皆會成為設定狀態。
據本發明的實施例，第一偏壓(例如+3V)可同時提供至位元線對BL0a、BL0b，或者也可以依序提供至位元線對SL0a、SL0b。舉例來說，當接地電壓提供至源極線SL0後，依序提供第一偏壓(例如+3V)至位元線BL0a以及位元線BL0b。因此，第一電阻r1會先成為設定狀態，而第二電阻r2接著成為設定狀態。
再者，於編程週期的編程動作時，假設控制電路欲將選定記憶胞310d編程為第一儲存狀態，則須對第一電阻r1進行設定動作且對第二電阻進行重置動作。亦即，提供第三偏壓(例如+3V)至位元線對中的第一位元線BL0a，提供第二偏壓(例如-3V) 至位元線對中的第二位元線BL0b，並且提供接地電壓至源極線SL0，則第一電阻r1會成為設定狀態且第二電阻r2會成為重置狀態。或者，當接地電壓提供至源極線SL0後，先提供第三偏壓(例如+3V)至位元線BL0a使得第一電阻r1成為設定狀態。接著，再提供第二偏壓(例如-3V)至位元線BL0b使得第二電阻r2成為重置狀態。
或者，於編程週期的編程動作時，假設控制電路欲將選定記憶胞310d編程為第二儲存狀態，則須對第一電阻r1進行重置動作且對第二電阻進行設定動作。亦即，提供第二偏壓(例如-3V)至位元線對中的第一位元線BL0a，提供第三偏壓(例如+3V)至位元線對中的第二位元線BL0b，並且提供接地電壓至源極線SL0，則第一電阻r1會成為重置狀態且第二電阻r2會成為設定狀態。或者，當接地電壓提供至源極線SL0後，先提供第二偏壓(例如-3V)至位元線BL0a使得第一電阻r1成為重置狀態。接著，再提供第三偏壓(例如+3V)至位元線BL0b使得第二電阻r2成為設定狀態。
再者，於讀取週期的讀取動作時，控制電路可提供讀取電壓(例如+0.1V~+0.5V)至源極線SL0，並且提供接地電壓至位元線對BL0a與BL0b，則第一電阻r1與第二電阻r2會對應地輸出一第一讀取電流與一第二讀取電流至位元線對中的第一位元線BL0a與第二位元線BL0b。而控制電路可以比較第一讀取電流與第二讀取電流來確認選定記憶胞310d的儲存狀態。舉例來 說，當第一讀取電流大於第二讀取電流時，選定記憶胞310d為第一儲存狀態；反之，當第一讀取電流小於第二讀取電流時，選定記憶胞310d為第二儲存狀態。
由以上的說明可知，第3D圖的記憶胞陣列340中，每一個記憶胞內的二個電阻r1、r2於編程動作會被編程為相異的儲存狀態。而讀取動作時，可以比較位元線對上的第一讀取電流與第二讀取電流來判斷選定記憶胞的儲存狀態。
第二實施例
請參照第4A圖，其所繪示為本發明記憶胞的第二實施例。記憶胞410包括：一第一選擇電晶體m1、一第二選擇電晶體m2、一第一電阻r1與一第二電阻r2。第一選擇電晶體m1與第二選擇電晶體m2的閘極連接至一選擇端sel；第一選擇電晶體m1與第二選擇電晶體m2的第一汲/源端互相連接，並連接至第三控制端c3；以及，第一選擇電晶體m1與第二選擇電晶體m2的第二汲/源端互相連接。再者，第一電阻r1連接於第一控制端c1與第一選擇電晶體m1的第二汲/源端之間；第二電阻r2連接於第二控制端c2與第一選擇電晶體m1的第二汲/源端之間。其中，第一電阻r1與第二電阻r2為電阻式記憶體。
再者，利用第二實施例的記憶胞410可以組成多種記憶體陣列，詳細說明如下。
請參照第4B圖，其所繪示為根據第二實施例記憶 胞所實現的記憶胞陣列。記憶胞陣列420由3×3個記憶胞排列而成，連接至字元線WL0~WL2、位元線BL0~BL2、源極線SL0~SL2。以下以記憶胞410a為例來做說明。
記憶胞410a的選擇端連接至字源線WL0、第三控制端連接至位元線BL0、第一個控制端與第二控制端皆連接至源極線SL0。同理，其他的記憶胞也具有類似的連接關係，此處不再贅述。
再者，記憶胞陣列420連接至一控制電路(未繪示)，而控制電路可以動作(activate)字元線WL0~WL2其中之一來決定選擇記憶胞(selected cell)。並且，控制電路更可以對選擇記憶胞進行形成動作、編程動作或者讀取動作。
以記憶胞410a為例來說明，當字元線WL0動作時，記憶胞410a為選擇記憶胞。此時，控制電路可對選擇記憶胞410a進行形成動作。舉例來說，提供第一偏壓(例如+3V)至源極線SL0，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2皆會成為設定狀態。
再者，於編程週期的編程動作時，控制電路可對選擇記憶胞410a進行重置動作。亦即，提供第二偏壓(例如-3V)至源極線SL0，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2皆會成為重置狀態。或者，控制電路可對選擇記憶胞410a進行設定動作。亦即，提供第三偏壓(例如+3V)至源極線SL0，並且提供接地電壓至位元線BL0，則第一電阻R與第二電 阻r2皆會成為設定狀態。
再者，於讀取週期的讀取動作時，控制電路可提供讀取電壓(例如+0.1V~+0.5V)至源極線SL0，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2會對應地產生一第一讀取電流與一第二讀取電流至位元線BL0，使得位元線BL0接收到一加總讀取電流(superposed read current)。而控制電路可根據位元線BL0上的加總讀取電流來判斷選擇記憶胞410a為設定狀態或者重置狀態。其中，第一讀取電流加上第二讀取電流等於加總讀取電流。
明顯地，假設選擇記憶胞410a中的二個電阻r1、r2皆為設定狀態。則於讀取動作時，選擇記憶胞410a中會有二個讀取電流流向位元線BL0。因此，加總讀取電流會較大，並且利於控制電路進行儲存狀態的判斷，進而提高選擇記憶胞410a的資料正確率。
再者，如第4C圖與第4D圖所示，於第二實施例記憶胞結構下，改變位元線BL0~BL2、源極線SL0~SL2、字元線WL0~WL2的排列方向所形成的記憶胞陣列。
如第4C圖所示，記憶胞陣列430中，記憶胞410b的選擇端連接至字源線WL0、第三控制端連接至位元線BL0、第一個控制端與第二控制端皆連接至源極線SL0。同理，其他的記憶胞也具有類似的連接關係，此處不再贅述。
如第4D圖所示，記憶胞陣列440中，記憶胞410c 的選擇端連接至字源線WL0、第三控制端連接至位元線BL0、第一個控制端與第二控制端皆連接至源極線SL0。同理，其他的記憶胞也具有類似的連接關係，此處不再贅述。
請參照第4E圖，其所繪示為根據第二實施例記憶胞所實現的又一記憶胞陣列。記憶胞陣列450由3×3個記憶胞排列而成，連接至字元線WL0~WL2、位元線BL0~BL2、源極線SL0a~SL2a以及SL0b~SL2b。以下以記憶胞410d為例來做說明。
記憶胞410d的選擇端連接至字源線WL0、第三控制端連接至位元線BL0、第一個控制端連接至源極線對中的第一源極線SL0a，第二控制端連接至源極線對中的第二源極線SL0b。同理，其他的記憶胞也具有類似的連接關係，此處不再贅述。
再者，記憶胞陣列450連接至一控制電路(未繪示)，而控制電路可以動作(activate)字元線WL0~WL2其中之一來決定選擇記憶胞(selected cell)。並且，控制電路更可以對選擇記憶胞進行形成動作、編程動作或者讀取動作。
以記憶胞410d為例來說明，當字元線WL0動作時，記憶胞410d為選擇記憶胞。此時，控制電路可對選擇記憶胞410d進行形成動作。舉例來說，提供第一偏壓(例如+3V)至源極線對SL0a與SL0b，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2皆會成為設定狀態。
據本發明的實施例，第一偏壓(例如+3V)可同時提供 至源極線對SL0a、SL0b，或者分別依序提供至源極線對SL0a、SL0b。舉例來說，當接地電壓提供至位元線BL0後，依序提供第一偏壓(例如+3V)至源極線SL0a以及源極線SL0b。因此，第一電阻r1會先成為設定狀態，而第二電阻r2接著成為設定狀態。
再者，於編程週期的編程動作時，控制電路可對選擇記憶胞410d進行重置動作。亦即，提供第二偏壓(例如-3V)至源極線對SL0a與SL0b，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2皆會成為重置狀態。或者，當接地電壓提供至位元線BL0後，依序提供第二偏壓(例如-3V)至源極線SL0a以及源極線SL0b。因此，第一電阻r1會先成為重置狀態，而第二電阻r2接著成為重置狀態。
當然，控制電路可對選擇記憶胞410d進行設定動作。亦即，提供第三偏壓(例如+3V)至源極線對SL0a與SL0b，並且提供接地電壓至位元線BL0，則第一電阻R與第二電阻皆會成為設定狀態。或者，當接地電壓提供至位元線BL0後，依序提供第三偏壓(例如+3V)至源極線SL0a以及源極線SL0b。因此，第一電阻r1會先成為設定狀態，而第二電阻r2接著成為設定狀態。
再者，於讀取週期的讀取動作時，控制電路可提供讀取電壓(例如+0.1V~+0.5V)至源極線對SL0a與SL0b，並且提供接地電壓至位元線BL0，則第一電阻r1與第二電阻r2會對應地產生一第一讀取電流與一第二讀取電流至位元線BL0，使得位元線BL0接收到一加總讀取電流(superposed read current)。而控制 電路可根據位元線BL0上的加總讀取電流來判斷選擇記憶胞410d為設定狀態或者重置狀態。其中，第一讀取電流加上第二讀取電流等於加總讀取電流。
明顯地，假設選擇記憶胞410d中的二個電阻r1、r2皆為設定狀態。則於讀取動作時，選擇記憶胞410d中會有二個讀取電流流向位元線BL0。因此，加總讀取電流會較大，並且利於控制電路進行儲存狀態的判斷，進而提高選擇記憶胞410d的資料正確率。
再者，上述說明中，使用於形成動作、重置動作、設定動作與讀取動作的第一偏壓、第二偏壓、第三偏壓與讀取電壓的電壓值僅是提供一個範例來進行說明而已，本發明並未限定該些電壓實際的數值。
由以上的說明可知，本發明的優點在於提出一種電阻式記憶體的記憶胞陣列。其中，記憶胞陣列中至少包括二個電阻式記憶體，並且搭配至少一個開關電晶體，使得記憶胞陣列於讀取動作時，能夠準確地判斷記憶胞中的儲存狀態。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
320‧‧‧記憶胞陣列
310a‧‧‧記憶胞

Claims (25)

  1. 一種記憶胞陣列，包括：一第一位元線；一第一字元線；一第一源極線對；以及一第一記憶胞，具有一選擇端連接至該第一字元線、一第一控制端連接至該第一源極線對中的一第一源極線、一第二控制端連接至該第一源極線對中的一第二源極線以及一第三控制端連接至該第一位元線；其中，該第一記憶胞包括：一選擇電晶體，具有一閘極連接至該第一記憶胞的該選擇端、一第一汲/源端連接至該第一記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第一記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第一控制端；以及一第二電阻具有一第一端連接至該第一記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第二控制端。
  2. 如申請專利範圍第1項所述之記憶胞陣列，更包括：一第二字元線；一第二源極線對；以及 一第二記憶胞，具有一選擇端連接至該第二字元線、一第一控制端連接至該第二源極線對中的一第一源極線、一第二控制端連接至該第二源極線對中的一第二源極線以及一第三控制端連接至該第一位元線；其中，該第二記憶胞包括：一選擇電晶體，具有一閘極連接至該第二記憶胞的該選擇端、一第一汲/源端連接至該第二記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第二記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第二記憶胞的該第一控制端；以及一第二電阻具有一第一端連接至該第二記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第二記憶胞的該第二控制端。
  3. 如申請專利範圍第2項所述之記憶胞陣列，更包括：一第二位元線；以及一第三記憶胞，具有一選擇端連接至該第一字元線、一第一控制端連接至該第一源極線對中的該第一源極線、一第二控制端連接至該第一源極線對中的該第二源極線以及一第三控制端連接至該第二位元線；其中，該第三記憶胞包括：一選擇電晶體，具有一閘極連接至該第三記憶胞的該選擇 端、一第一汲/源端連接至該第三記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第三記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第三記憶胞的該第一控制端；以及一第二電阻具有一第一端連接至該第三記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第三記憶胞的該第二控制端。
  4. 如申請專利範圍第3項所述之記憶胞陣列，其中該第一源極線對中的該第二源極線連接至該第二源極線對中的該第二源極線。
  5. 如申請專利範圍第1項所述之記憶胞陣列，其中於一形成動作時，該第一記憶胞中的該第一電阻與該第二電阻皆被編程為一設定狀態。
  6. 如申請專利範圍第5項所述之記憶胞陣列，其中於一編程動作時，該第一記憶胞中的該第一電阻與該第二電阻皆被編程為該設定狀態或者一重置狀態。
  7. 如申請專利範圍第6項所述之記憶胞陣列，其中於一讀取動作時，該第一記憶胞中的該第一電阻與該第二電阻分別輸出一第一讀取電流以及一第二讀取電流，並於該第一位元線上輸出一疊加讀取電流用以決定該第一記憶胞的一儲存狀態，且該疊加讀取電流等於該第一讀取電流加上該第二讀取電流。
  8. 一種記憶胞陣列，包括：一第一位元線對；一第一字元線；一第一源極線；以及一第一記憶胞，具有一選擇端連接至該第一字元線、一第一控制端連接至該第一位元線對中的一第一位元線、一第二控制端連接至該第一位元線對中的一第二位元線以及一第三控制端連接至該第一源極線；其中，該第一記憶胞包括：一選擇電晶體，具有一閘極連接至該第一記憶胞的該選擇端、一第一汲/源端連接至該第一記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第一記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第一控制端；以及一第二電阻具有一第一端連接至該第一記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第二控制端。
  9. 如申請專利範圍第8項所述之記憶胞陣列，更包括：一第二字元線；一第二記憶胞，具有一選擇端連接至該第二字元線、一第一控制端連接至該第一位元線對中的該第一位元線、一第二控制端 連接至該第一位元線對中的該第二位元線以及一第三控制端連接至該第一源極線；其中，該第二記憶胞包括：一選擇電晶體，具有一閘極連接至該第二記憶胞的該選擇端、一第一汲/源端連接至該第二記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第二記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第二記憶胞的該第一控制端；以及一第二電阻具有一第一端連接至該第二記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第二記憶胞的該第二控制端。
  10. 如申請專利範圍第9項所述之記憶胞陣列，更包括：一第二位元線對；以及一第三記憶胞，具有一選擇端連接至該第一字元線、一第一控制端連接至該第二位元線對中的一第一位元線、一第二控制端連接至該第二位元線對中的一第二位元線以及一第三控制端連接至該第一源極線；其中，該第三記憶胞包括：一選擇電晶體，具有一閘極連接至該第三記憶胞的該選擇端、一第一汲/源端連接至該第三記憶胞的該第三控制端以及一第二汲/源端； 一第一電阻具有一第一端連接至該第三記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第三記憶胞的該第一控制端；以及一第二電阻具有一第一端連接至該第三記憶胞中該選擇電晶體的該第二汲/源端，一第二端連接至該第三記憶胞的該第二控制端。
  11. 如申請專利範圍第8項所述之記憶胞陣列，其中於一形成動作時，該第一記憶胞中的該第一電阻與該第二電阻皆被編程為一設定狀態。
  12. 如申請專利範圍第11項所述之記憶胞陣列，其中於一編程動作時，該第一記憶胞中的該第一電阻與該第二電阻分別被編程為該設定狀態與一重置狀態，或者該第一記憶胞中的該第一電阻與該第二電阻分別被編程為該重置狀態與該定狀態。
  13. 如申請專利範圍第12項所述之記憶胞陣列，其中於一讀取動作時，該第一記憶胞中的該第一電阻輸出一第一讀取電流至該第一位元線對中的該第一位元線，該第二電阻輸出一第二讀取電流至該第一位元線對中的該第二位元線，且比較該第一讀取電流與該第二讀取電流可決定該第一記憶胞的一儲存狀態。
  14. 一種記憶胞陣列，包括：一第一位元線；一第一字元線；一第一源極線；以及 一第一記憶胞，具有一選擇端連接至該第一字元線、一第一控制端連接至該第一源極線、一第二控制端連接至該第一源極線以及一第三控制端連接至該第一位元線；其中，該第一記憶胞包括：一第一選擇電晶體，具有一閘極連接至該第一記憶胞的該選擇端、一第一汲/源端連接至該第一記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第一記憶胞中該第一選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第一控制端；一第二選擇電晶體，具有一閘極連接至該第一記憶胞的該選擇端、一第一汲/源端連接至該第一記憶胞的該第三控制端以及一第二汲/源端；以及一第二電阻具有一第一端連接至該第一記憶胞中該第二選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第二控制端。
  15. 如申請專利範圍第14項所述之記憶胞陣列，更包括：一第二字元線；一第二源極線；以及一第二記憶胞，具有一選擇端連接至該第二字元線、一第一控制端連接至該第二源極線、一第二控制端連接至該第二源極線以及一第三控制端連接至該第一位元線； 其中，該第二記憶胞包括：一第一選擇電晶體，具有一閘極連接至該第二記憶胞的該選擇端、一第一汲/源端連接至該第二記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第二記憶胞中該第一選擇電晶體的該第二汲/源端，一第二端連接至該第二記憶胞的該第一控制端；一第二選擇電晶體，具有一閘極連接至該第二記憶胞的該選擇端、一第一汲/源端連接至該第二記憶胞的該第三控制端以及一第二汲/源端；以及一第二電阻具有一第一端連接至該第二記憶胞中該第二選擇電晶體的該第二汲/源端，一第二端連接至該第二記憶胞的該第二控制端。
  16. 如申請專利範圍第15項所述之記憶胞陣列，更包括：一第二位元；以及一第三記憶胞，具有一選擇端連接至該第一字元線、一第一控制端連接至該第一源極線、一第二控制端連接至該第一源極線以及一第三控制端連接至該第二位元線；其中，該第三記憶胞包括：一第一選擇電晶體，具有一閘極連接至該第三記憶胞的該選擇端、一第一汲/源端連接至該第三記憶胞的該第三控制端以及一第二汲/源端； 一第一電阻具有一第一端連接至該第三記憶胞中該第一選擇電晶體的該第二汲/源端，一第二端連接至該第三記憶胞的該第一控制端；一第二選擇電晶體，具有一閘極連接至該第三記憶胞的該選擇端、一第一汲/源端連接至該第三記憶胞的該第三控制端以及一第二汲/源端；以及一第二電阻具有一第一端連接至該第三記憶胞中該第二選擇電晶體的該第二汲/源端，一第二端連接至該第三記憶胞的該第二控制端。
  17. 如申請專利範圍第14項所述之記憶胞陣列，其中於一形成動作時，該第一記憶胞中的該第一電阻與該第二電阻皆被編程為一設定狀態。
  18. 如申請專利範圍第17項所述之記憶胞陣列，其中於一編程動作時，該第一記憶胞中的該第一電阻與該第二電阻皆被編程為該設定狀態或者一重置狀態。
  19. 如申請專利範圍第18項所述之記憶胞陣列，其中於一讀取動作時，該第一記憶胞中的該第一電阻與該第二電阻分別輸出一第一讀取電流以及一第二讀取電流，並於該第一位元線上輸出一疊加讀取電流用以決定該第一記憶胞的一儲存狀態，且該疊加讀取電流等於該第一讀取電流加上該第二讀取電流。
  20. 一種記憶胞陣列，包括：一第一位元線； 一第一字元線；一第一源極線對；以及一第一記憶胞，具有一選擇端連接至該第一字元線、一第一控制端連接至該第一源極線對中的一第一源極線、一第二控制端連接至該第一源極線對中的一第二源極線以及一第三控制端連接至該第一位元線；其中，該第一記憶胞包括：一第一選擇電晶體，具有一閘極連接至該第一記憶胞的該選擇端、一第一汲/源端連接至該第一記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第一記憶胞中該第一選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第一控制端；一第二選擇電晶體，具有一閘極連接至該第一記憶胞的該選擇端、一第一汲/源端連接至該第一記憶胞的該第三控制端以及一第二汲/源端；以及一第二電阻具有一第一端連接至該第一記憶胞中該第二選擇電晶體的該第二汲/源端，一第二端連接至該第一記憶胞的該第二控制端。
  21. 如申請專利範圍第20項所述之記憶胞陣列，更包括：一第二字元線；以及一第二記憶胞，具有一選擇端連接至該第二字元線、一第一 控制端連接至該第一源極線對中的該第一源極線、一第二控制端連接至該第一源極線對中的該第二源極線以及一第三控制端連接至該第一位元線；其中，該第二記憶胞包括：一第一選擇電晶體，具有一閘極連接至該第二記憶胞的該選擇端、一第一汲/源端連接至該第二記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第二記憶胞中該第一選擇電晶體的該第二汲/源端，一第二端連接至該第二記憶胞的該第一控制端；一第二選擇電晶體，具有一閘極連接至該第二記憶胞的該選擇端、一第一汲/源端連接至該第二記憶胞的該第三控制端以及一第二汲/源端；以及一第二電阻具有一第一端連接至該第二記憶胞中該第二選擇電晶體的該第二汲/源端，一第二端連接至該第二記憶胞的該第二控制端。
  22. 如申請專利範圍第21項所述之記憶胞陣列，更包括：一第二源極線對；以及一第三記憶胞，具有一選擇端連接至該第一字元線、一第一控制端連接至該第二源極線對中的一第一源極線、一第二控制端連接至該第二源極線對中的一第二源極線以及一第三控制端連接至該第一位元線； 其中，該第三記憶胞包括：一第一選擇電晶體，具有一閘極連接至該第三記憶胞的該選擇端、一第一汲/源端連接至該第三記憶胞的該第三控制端以及一第二汲/源端；一第一電阻具有一第一端連接至該第三記憶胞中該第一選擇電晶體的該第二汲/源端，一第二端連接至該第三記憶胞的該第一控制端；一第二選擇電晶體，具有一閘極連接至該第三記憶胞的該選擇端、一第一汲/源端連接至該第三記憶胞的該第三控制端以及一第二汲/源端；以及一第二電阻具有一第一端連接至該第三記憶胞中該第二選擇電晶體的該第二汲/源端，一第二端連接至該第三記憶胞的該第二控制端。
  23. 如申請專利範圍第20項所述之記憶胞陣列，其中於一形成動作時，該第一記憶胞中的該第一電阻與該第二電阻皆被編程為一設定狀態。
  24. 如申請專利範圍第23項所述之記憶胞陣列，其中於一編程動作時，該第一記憶胞中的該第一電阻與該第二電阻皆被編程為該設定狀態或者一重置狀態。
  25. 如申請專利範圍第24項所述之記憶胞陣列，其中於一讀取動作時，該第一記憶胞中的該第一電阻與該第二電阻分別輸出一第一讀取電流以及一第二讀取電流，並於該第一位元線上輸 出一疊加讀取電流用以決定該第一記憶胞的一儲存狀態，且該疊加讀取電流等於該第一讀取電流加上該第二讀取電流。
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