JP6124269B2 - 抵抗変化型メモリの制御方法 - Google Patents

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Description

本発明はメモリの制御方法に関し、より具体的には抵抗変化型メモリ（resistive random-access memory）の制御方法に関するものである。
抵抗変化型メモリ（ＲＲＡＭ(登録商標)）は一種の不揮発性メモリである。抵抗変化型メモリはより大きな記憶容量およびより高速のアクセス速度を有するため、メモリの製造者は抵抗変化型メモリの開発に注目している。
図１は、抵抗変化型メモリの構造を模式的に示す。図１に図示するように、抵抗変化型メモリ１００は上部電極１０２と、絶縁層１０４と、下部電極１０６とを備える。抵抗変化型メモリを製作した後、抵抗変化型メモリは初期状態である。
抵抗変化型メモリ１００を正常に操作する前に、上部電極１０２および下部電極１０６に第１の電圧差（例、＋３Ｖ）を印加するためにフォーミング動作を行う。例えば、上部電極１０２は＋３Ｖの電圧を受け、下部電極１０６は接地電圧を受ける。フォーミング動作が行われるとき、絶縁層１０４の酸素空孔のかたまりが導電フィラメント１０８を形成する。加えて、導電フィラメント１０８は上部電極１０２および下部電極１０６に接続されている。導電フィラメント１０８が形成された後、フォーミング動作は完了する。その間、上部電極１０２と下部電極１０６との間の領域は低抵抗値を有する（すなわち、セット状態）。その結果、抵抗変化型メモリ１００は正常に操作することができる。
また、セット状態をリセット状態（すなわち、高抵抗値）に切替えるためにリセット動作を行ってもよい。リセット動作を行っているとき、上部電極１０２および下部電極１０６に第２の電圧差（例、−３Ｖ）を印加する。例えば、上部電極１０２は−３Ｖの電圧を受け、下部電極１０６は接地電圧を受ける。リセット動作が完了した後、絶縁層１０４内の導電フィラメント１０８は酸化還元プロセス（redox process）によって処理される。その結果、導電フィラメント１０８は上部電極１０２と下部電極１０６との間に接続されなくなる。その間、上部電極１０２と下部電極１０６との間の領域は高抵抗値を有する（すなわち、リセット状態）。
抵抗変化型メモリ１００がリセット状態である場合、抵抗変化型メモリ１００はセット動作によってセット状態に切り替えてもよい。セット動作が行われるとき、上部電極１０２および下部電極１０６に第３の電圧差（例、＋３Ｖ）が印加される。例えば、上部電極１０２は＋３Ｖの電圧を受け、下部電極１０６は接地電圧を受ける。セット動作が完了した後、上部電極１０２と下部電極１０６との間の領域は低抵抗値を有する（すなわち、セット状態）。
その結果、プログラムサイクル中のプログラム動作に応答して、抵抗変化型メモリ１００はセット動作によりセット状態に、またはリセット動作によりリセット状態に選択されることができる。言い換えると、セット状態およびリセット状態は抵抗変化型メモリ１００の２つの記憶状態である。
また、読み出しサイクル中の読み出し動作に応答して、上部電極１０２および下部電極１０６に読み出し電圧（例、０．１Ｖ〜０．５Ｖ）が印加される。その結果、抵抗変化型メモリ１００が生成する読み出し電流の大きさに応じて、抵抗変化型メモリ１００の記憶状態（すなわち、セット状態またはリセット状態）を実現することができる。
しかし、抵抗変化型メモリ１００の製作プロセスは通常不安定なため、抵抗変化型メモリ１００の信頼性は満足がいくものにならない。その結果、各セット動作または各リセット動作は、複数の操作期間後に完了する。
図２Ａは、セット動作およびリセット動作を行っているときの従来の抵抗変化型メモリの模式的なタイミング波形図である。一般に、抵抗変化型メモリは制御回路（図示せず）に接続されている。また、制御回路は抵抗変化型メモリのセット動作またはリセット動作を制御する。
一般に、セット動作およびリセット動作はそれぞれ、複数の操作期間Ｏｐｅｒ１〜Ｏｐｅｒ４の後に完了する。また、セット動作の各操作期間は設定期間と検証期間とを含み、リセット動作の各操作期間はリセット期間と検証期間とを含む。
図２Ａのセット動作を参照していただきたい。第１操作期間Ｏｐｅｒ１の設定期間中、抵抗変化型メモリの上部電極および下部電極に設定電圧Ｖｓｅｔ（例、＋３Ｖ）が印加される。その結果、抵抗変化型メモリはセット状態になる。第１操作期間Ｏｐｅｒ１の検証期間中、抵抗変化型メモリの上部電極および下部電極に読み出し電圧Ｖｖが印加される。抵抗変化型メモリが生成する読み出し電流の大きさに応じて、制御回路は抵抗変化型メモリがセット状態であるかどうかを検証することができる。
読み出し電流に応じて抵抗変化型メモリがセット状態であると制御回路が確認すると、第１操作期間Ｏｐｅｒ１後のセット動作の後続手順は行われない。対して、読み出し電流に応じて抵抗変化型メモリがセット状態にないと制御回路が確認すると、操作期間Ｏｐｅｒ２，Ｏｐｅｒ３および／またはＯｐｅｒ４に対応するセット動作の後続手順が行われる。すなわち、複数の操作期間に対応するセット動作の複数の手順は、抵抗変化型メモリがセット状態であることを制御回路が確認するまでおそらく行われる。
図２Ａのリセット動作を参照していただきたい。第１操作期間Ｏｐｅｒ１のリセット期間中、抵抗変化型メモリの上部電極および下部電極にリセット電圧Ｖｒｅｓｅｔ（例、−３Ｖ）が印加される。その結果、抵抗変化型メモリはリセット状態になる。第１操作期間Ｏｐｅｒ１の検証期間中、抵抗変化型メモリの上部電極および下部電極に読み出し電圧Ｖｖが印加される。抵抗変化型メモリが生成する読み出し電流の大きさに応じて、制御回路は抵抗変化型メモリがリセット状態であるかどうかを検証することができる。
読み出し電流に応じて抵抗変化型メモリがリセット状態であると制御回路が確認する場合、第１操作期間Ｏｐｅｒ１後のセット動作の後続手順は行われない。対して、読み出し電流に応じて抵抗変化型メモリがリセット状態にないと制御回路が確認すると、操作期間Ｏｐｅｒ２，Ｏｐｅｒ３および／またはＯｐｅｒ４に対応するセット動作の後続手順が行われる。すなわち、リセット動作の複数の手順は、抵抗変化型メモリがリセット状態であることを制御回路が確認するまでおそらく行われる。
図２Ｂは、セット動作およびリセット動作を行っているときの従来の抵抗変化型メモリの別の模式的なタイミング波形図である。一般に、セット動作およびリセット動作はそれぞれ、複数の操作期間Ｏｐｅｒ１〜Ｏｐｅｒ３の後に完了する。また、セット動作およびリセット動作のそれぞれにおいて、各操作期間は設定期間、リセット期間および検証期間を含む。セット動作の操作期間は、順次、設定期間、検証期間およびリセット期間を含む。リセット動作の操作期間は、順次、リセット期間、検証期間および設定期間を含む。
第１操作期間Ｏｐｅｒ１の設定期間中、抵抗変化型メモリの上部電極および下部電極に設定電圧Ｖｓｅｔ（例、＋３Ｖ）が印加される。その結果、抵抗変化型メモリはセット状態になる。第１操作期間Ｏｐｅｒ１の検証期間中、抵抗変化型メモリの上部電極および下部電極に読み出し電圧Ｖｖが印加される。抵抗変化型メモリが生成する読み出し電流の大きさに応じて、制御回路は抵抗変化型メモリがセット状態であるかどうかを検証することができる。第１操作期間Ｏｐｅｒ１のリセット期間中、抵抗変化型メモリの上部電極および下部電極にリセット電圧Ｖｒｅｓｅｔ（例、−３Ｖ）が印加される。その結果、抵抗変化型メモリはリセット状態になる。
図２Ｂのセット動作を参照していただきたい。第１操作期間Ｏｐｅｒ１の設定期間中、抵抗変化型メモリはセット状態である。第１操作期間Ｏｐｅｒ１の検証期間中、制御回路は、抵抗変化型メモリが生成する読み出し電流の大きさに応じて、抵抗変化型メモリがセット状態であるかどうかを検証することができる。
読み出し電流に応じて抵抗変化型メモリがセット状態であると制御回路が確認すると、第１操作期間Ｏｐｅｒ１に対応するリセット動作の後続手順は行われない。その間にセット動作が完了する。対して、読み出し電流に応じて抵抗変化型メモリがセット状態でないと制御回路が確認すると、操作期間Ｏｐｅｒ２および／またはＯｐｅｒ３に対応するセット動作の後続手順が行われる。
図２Ｂに図示するように、３つの操作期間Ｏｐｅｒ１〜Ｏｐｅｒ３の後にセット動作が完了する。第３操作期間Ｏｐｅｒ３の検証期間中、制御回路は抵抗変化型メモリがセット状態であることを検証する。その結果、第３操作期間Ｏｐｅｒ３に対応するリセット期間の後続手順は行われない。
図２Ｂのリセット動作を参照していただきたい。第１操作期間Ｏｐｅｒ１のリセット期間中、抵抗変化型メモリはリセット状態である。第１操作期間Ｏｐｅｒ１の検証期間中、制御回路は、抵抗変化型メモリによって生成される読み出し電流の大きさに応じて、抵抗変化型メモリがリセット状態であるかどうかを検証することができる。
読み出し電流に応じて抵抗変化型メモリがリセット状態であると制御回路が確認すると、第１操作期間Ｏｐｅｒ１に対応するセット動作の後続手順は行われない。その間にリセット動作が完了する。対して、読み出し電流に応じて抵抗変化型メモリがリセット状態でないと制御回路が確認すると、操作期間Ｏｐｅｒ２および／またはＯｐｅｒ３に対応するリセット動作の後続手順が行われる。
図２Ｂに図示するように、２つの操作期間Ｏｐｅｒ１〜Ｏｐｅｒ２の後にリセット動作が完了する。第２操作期間Ｏｐｅｒ２の検証期間中、制御回路は抵抗変化型メモリがリセット状態であることを検証する。その結果、第２操作期間Ｏｐｅｒ２に対応する設定期間の後続手順は行われない。
米国特許第８，８０４，４０１号明細書
しかし、上記アプローチはまだいくつかの欠点がある。例えば、抵抗変化型メモリのセット動作が完了した後、制御回路はセット状態の抵抗変化型メモリを安定して制御することはまだできない。さらに、抵抗変化型メモリのリセット動作が完了した後、制御回路はリセット状態の抵抗変化型メモリを安定して制御することはまだできない。
また、特許文献１は、同様なタイミング波形図を使用することにより、同じ欠点を有する不揮発性半導体メモリデバイスを開示している。
本発明は、抵抗変化型メモリの制御方法を提供する。本制御方法は抵抗変化型メモリのセット動作およびリセット動作を制御するためのさまざまな信号を供給する。
本発明の一実施形態により、抵抗変化型メモリの制御方法を提供する。まず、抵抗変化型メモリが規定の状態を有するように、抵抗変化型メモリで動作を行う。次いで、操作期間が開始する。操作期間の第１サブ期間中、抵抗変化型メモリに第１極性をもつ第１制御信号が供給される。操作期間の第２サブ期間中、抵抗変化型メモリに第２極性をもつ第２制御信号が供給される。操作期間の第３サブ期間中、抵抗変化型メモリに第１極性をもつ第３制御信号が供給される。操作期間の第４サブ期間中、抵抗変化型メモリに読み出し信号が供給されて、抵抗変化型メモリが読み出し電流を生成する。読み出し電流に応じて、制御回路は抵抗変化型メモリが規定の状態であるかどうかを検証する。
本発明の複数の目的、特徴および利点は、添付の図面と考え合わせて、本発明の実施形態の以下の詳細な説明を読むと容易に明らかになるであろう。しかし、本明細書で採用する図面は、説明のためのものであり、制限と見なしてはならない。
本発明の上記目的および利点は、以下の詳細な説明および添付の図面を検討した後、当業者にはより容易に明らかになるであろう。
抵抗変化型メモリの構造を模式的に示す図である。 セット動作およびリセット動作を行っているときの従来の抵抗変化型メモリの模式的なタイミング波形図である。 セット動作およびリセット動作を行っているときの従来の抵抗変化型メモリの別の模式的なタイミング波形図である。 本発明の第１の実施形態による抵抗変化型メモリの制御方法を示すフローチャートである。 セット動作およびリセット動作を行っているときの本発明の第１の実施形態による抵抗変化型メモリの模式的なタイミング波形図である。 本発明の第２の実施形態による抵抗変化型メモリの制御方法を示すフローチャートである。 セット動作およびリセット動作を行っているときの本発明の第２の実施形態による抵抗変化型メモリの模式的なタイミング波形図である。 本発明の第３の実施形態による抵抗変化型メモリの制御方法を示すフローチャートである。 セット動作およびリセット動作を行っているときの本発明の第３の実施形態による抵抗変化型メモリの模式的なタイミング波形図である。 セット動作およびリセット動作を行っているときの本発明の第４の実施形態による抵抗変化型メモリの模式的なタイミング波形図である。
図３Ａは、本発明の第１の実施形態による抵抗変化型メモリの制御方法を示すフローチャートである。抵抗変化型メモリは制御回路（図示せず）と接続されている。図３Ａのフローチャートはこの制御回路によって制御される。
セット動作またはリセット動作が開始した後（ステップＳ３１０）、操作期間が開始する（ステップＳ３２０）。操作期間は４つのサブ期間を含む。
操作期間の第１サブ期間中、抵抗変化型メモリに第１極性をもつ第１制御信号が供給される（ステップＳ３３０）。操作期間の第２サブ期間中、抵抗変化型メモリに第２極性をもつ第２制御信号が供給される（ステップＳ３４０）。操作期間の第３サブ期間中、抵抗変化型メモリに第１極性をもつ第３制御信号が供給される（ステップＳ３５０）。操作期間の第４サブ期間中、抵抗変化型メモリに読み出し信号が供給されて、抵抗変化型メモリが読み出し電流を生成する（ステップＳ３６０）。読み出し電流の大きさに応じて、制御回路は抵抗変化型メモリが規定の状態であるかどうかを検証することができる。
次いで、制御回路は、読み出し電流に応じて、抵抗変化型メモリが規定の状態であるかどうかを判断する（ステップＳ３７０）。読み出し電流に応じて抵抗変化型メモリが規定の状態であると制御回路が確認すると、セット動作またはリセット動作が終了する（ステップＳ３８０）。対して、読み出し電流に応じて抵抗変化型メモリが規定の状態ではないと制御回路が確認すると、ステップＳ３２０が繰り返し行われる。
図３Ｂは、セット動作およびリセット動作が行われているときの本発明の第１の実施形態による抵抗変化型メモリの模式的なタイミング波形図を示す。セット動作が行われる場合、規定の状態はセット状態である。対して、リセット動作が行われる場合、規定の状態はリセット状態である。
図３Ｂを参照していただきたい。セット動作を行うために、第１操作期間Ｏｐｅｒ１が開始する。第１操作期間Ｏｐｅｒ１は、順次、サブ期間Ｉ，ＩＩ，ＩＩＩおよびＩＶに分割される。また、サブ期間Ｉ，ＩＩ，ＩＩＩおよびＩＶの間に、それぞれ第１制御信号ｃ１、第２制御信号ｃ２、第３制御信号ｃ３および読み出し信号ｃ４が生成される。第１制御信号ｃ１、第２制御信号ｃ２、第３制御信号ｃ３および読み出し信号ｃ４は、共同して第１操作期間Ｏｐｅｒ１の波形として定義される。
第１サブ期間Ｉ中、抵抗変化型メモリに正の極性をもつ第１制御信号ｃ１が供給される。第１制御信号ｃ１に従い、抵抗変化型メモリはセット状態である。第２サブ期間中、抵抗変化型メモリに負の極性をもつ第２制御信号ｃ２が供給される。第３サブ期間中、抵抗変化型メモリに正の極性をもつ第３制御信号ｃ３が供給される。第３制御信号ｃ３に従い、抵抗変化型メモリはセット状態である。第４サブ期間中、抵抗変化型メモリに読み出し信号ｃ４が供給されて、抵抗変化型メモリが読み出し電流を生成する。読み出し電流の大きさに応じて、制御回路は抵抗変化型メモリがセット状態であるかどうかを検証することができる。
抵抗変化型メモリがセット状態であると制御回路が確認すると、セット動作は終了する。対して、抵抗変化型メモリがセット状態ではないと制御回路が確認すると、第２操作期間Ｏｐｅｒ２に対応するセット動作の後続手順が行われる。
上記説明から、複数の操作期間に対応するセット動作の複数の手順は、抵抗変化型メモリがセット状態であると制御回路が確認するまでおそらく行われる。
一実施形態において、第１制御信号ｃ１、第２制御信号ｃ２および第３制御信号ｃ３は、電圧信号または電流信号である。また、第３制御信号ｃ３の振幅Ｖｓ２は第１制御信号ｃ１の振幅Ｖｓ１以上であり、第１制御信号ｃ１の振幅Ｖｓ１は第２制御信号ｃ２の振幅Ｖｓｒ以上である。また、読み出し信号ｃ４の振幅は、＋０．１Ｖから＋０．５Ｖの範囲である。
一実施態様の実施例において、第１制御信号ｃ１は＋２Ｖから＋３Ｖの範囲の振幅Ｖｓ１および１００ｎｓのパルス幅を有し、第２制御信号ｃ２は−０．８Ｖから−１．５Ｖの範囲の振幅Ｖｓｒおよび２０ｎｓのパルス幅を有し、第３制御信号ｃ３は＋３Ｖから＋３．５Ｖの範囲の振幅Ｖｓ２および２μｓのパルス幅を有する。
上記説明から、セット動作が行われているとき、抵抗変化型メモリには順次、異なる極性をもつ制御信号ｃ１，ｃ２およびｃ３が印加される。その結果、抵抗変化型メモリの安定性、データ保持および信頼性が大幅に改善する。
図３Ｂをもう一度参照していただきたい。リセット動作を行うために、第１操作期間Ｏｐｅｒ１が開始する。第１操作期間Ｏｐｅｒ１は、順次、４つのサブ期間Ｉ，ＩＩ，ＩＩＩおよびＩＶに分割される。また、サブ期間Ｉ，ＩＩ，ＩＩＩおよびＩＶの間、それぞれ第１制御信号ｃ１、第２制御信号ｃ２、第３制御信号ｃ３および読み出し信号ｃ４が生成される。第１制御信号ｃ１、第２制御信号ｃ２、第３制御信号ｃ３および読み出し信号ｃ４は、共同して第１操作期間Ｏｐｅｒ１の波形として定義される。
第１サブ期間Ｉ中、抵抗変化型メモリに負の極性をもつ第１制御信号ｃ１が供給される。第１制御信号ｃ１に従い、抵抗変化型メモリはリセット状態である。第２サブ期間中、抵抗変化型メモリに正の極性をもつ第２制御信号ｃ２が供給される。第３サブ期間中、抵抗変化型メモリに負の極性をもつ第３制御信号ｃ３が供給される。第３制御信号ｃ３に従い、抵抗変化型メモリはリセット状態である。第４サブ期間中、抵抗変化型メモリに読み出し信号ｃ４が供給されて、抵抗変化型メモリが読み出し電流を生成する。読み出し電流の大きさに応じて、制御回路は抵抗変化型メモリがリセット状態であるかどうかを検証することができる。
抵抗変化型メモリがリセット状態であると制御回路が確認すると、リセット動作は終了する。対して、抵抗変化型メモリがリセット状態ではないと制御回路が確認すると、第２操作期間Ｏｐｅｒ２に対応するリセット動作の後続手順が行われる。
上記説明から、複数の操作期間に対応するリセット動作の複数の手順は、抵抗変化型メモリがリセット状態であることを制御回路が確認するまでおそらく行われる。
一実施形態において、第１制御信号ｃ１、第２制御信号ｃ２および第３制御信号ｃ３は、電圧信号または電流信号である。また、第３制御信号ｃ３の振幅Ｖｒ２は第１制御信号ｃ１の振幅Ｖｒ１以上であり、第１制御信号ｃ１の振幅Ｖｒ１は第２制御信号ｃ２の振幅Ｖｓｓ以上である。また、読み出し信号ｃ４の振幅は、＋０．１Ｖから＋０．５Ｖの範囲である。
一実施態様の実施例において、第１制御信号ｃ１は−２Ｖから−３Ｖの範囲の振幅Ｖｒ１および１００ｎｓのパルス幅を有し、第２制御信号ｃ２は＋０．８Ｖから＋１．５Ｖの範囲の振幅Ｖｓｓおよび２０ｎｓのパルス幅を有し、第３制御信号ｃ３は−３Ｖから−３．５Ｖの範囲の振幅Ｖｒ２および２μｓのパルス幅を有する。
上記説明から、リセット動作が行われているとき、抵抗変化型メモリには異なる極性をもつ制御信号ｃ１，ｃ２およびｃ３が順次印加される。その結果、抵抗変化型メモリの安定性、データ保持および信頼性が大幅に改善される。
図４Ａは、本発明の第２の実施形態による抵抗変化型メモリの制御方法を示すフローチャートである。第１の実施形態と比較すると、第２の実施形態の制御方法はステップＳ３９０をさらに備える。
読み出し電流に応じて抵抗変化型メモリが規定の状態ではないと制御回路が確認すると、第１制御信号、第２制御信号および／または第３制御信号の振幅が更新される（ステップＳ３９０）。ステップＳ３９０の後、ステップＳ３２０が繰り返し行われる。他のステップの手順は第１の実施形態のものと同様であり、本明細書では重複して説明しない。
本実施形態において、第１制御信号、第２制御信号および／または第３制御信号の振幅は、次の操作期間が開始する前に更新される。ステップＳ３９０で、３つの制御信号の振幅は同時に更新され、３つの制御信号のうちいずれか２つの振幅が同時に更新されるか、またはいずれか１つの制御信号の振幅が更新される。
図４Ｂは、セット動作およびリセット動作が行われているときの本発明の第２の実施形態による抵抗変化型メモリの模式的なタイミング波形図である。
セット動作に対応する波形を参照していただきたい。第２操作期間Ｏｐｅｒ２が開始する前に、更新済みの第１制御信号ｃ１’、更新済みの第２制御信号ｃ２’および更新済みの第３制御信号ｃ３’が順次抵抗変化型メモリに供給される。第３操作期間Ｏｐｅｒ３が開始する前に、更新済みの第１制御信号ｃ１’’、更新済みの第２制御信号ｃ２’’および更新済みの第３制御信号ｃ３’’が順次抵抗変化型メモリに供給される。
また、セット動作の各操作期間中、第３制御信号の振幅は第１制御信号の振幅以上であり、第１制御信号の振幅は第２制御信号の振幅以上である。例えば、第２操作期間Ｏｐｅｒ２の間、第３制御信号ｃ３’の振幅Ｖｓ２’は第１制御信号ｃ１’の振幅Ｖｓ１’以上であり、第１制御信号ｃ１’の振幅Ｖｓ１’は第２制御信号ｃ２’の振幅Ｖｓｒ’以上である。また、第３操作期間Ｏｐｅｒ３の間、第３制御信号ｃ３’’の振幅Ｖｓ２’’は第１制御信号ｃ１’’の振幅Ｖｓ１’’以上であり、第１制御信号ｃ１’’の振幅Ｖｓ１’’は第２制御信号ｃ２’’の振幅Ｖｓｒ’’以上である。
リセット動作に対応する波形を参照していただきたい。第２操作期間Ｏｐｅｒ２が開始する前に、更新済みの第１制御信号ｃ１’、更新済みの第２制御信号ｃ２’および更新済みの第３制御信号ｃ３’が順次抵抗変化型メモリに供給される。第３操作期間Ｏｐｅｒ３が始まる前に、更新済みの第１制御信号ｃ１’’、更新済みの第２制御信号ｃ２’’および更新済みの第３制御信号ｃ３’’が順次抵抗変化型メモリに供給される。
また、リセット動作の各操作期間中、第３制御信号の振幅は第１制御信号の振幅以上であり、第１制御信号の振幅は第２制御信号の振幅以上である。
例えば、第２操作期間Ｏｐｅｒ２の間、第３制御信号ｃ３’の振幅Ｖｒ２’は第１制御信号ｃ１’の振幅Ｖｒ１’以上であり、第１制御信号ｃ１’の振幅Ｖｒ１’は第２制御信号ｃ２’の振幅Ｖｓｓ’以上である。また、第３操作期間Ｏｐｅｒ３の間、第３制御信号ｃ３’’の振幅Ｖｒ２’’は第１制御信号ｃ１’’の振幅Ｖｒ１’’以上であり、第１制御信号ｃ１’’の振幅Ｖｒ１’’は第２制御信号ｃ２’’の振幅Ｖｓｓ’’以上である。
図５Ａは、本発明の第３の実施形態による抵抗変化型メモリの制御方法を示すフローチャートである。第１の実施形態と比較すると、第２の実施形態の制御方法はステップＳ３９２をさらに備える。
読み出し電流に応じて抵抗変化型メモリが規定の状態ではないと制御回路が確認すると、第１制御信号、第２制御信号および／または第３制御信号のパルス幅が更新される（ステップＳ３９２）。ステップＳ３９２の後、ステップＳ３２０が繰り返し行われる。他のステップの手順は第１の実施形態のものと同様であり、本明細書では重複して説明しない。
本実施形態において、第１制御信号、第２制御信号および／または第３制御信号のパルス幅は、次の操作期間が開始する前に更新される。しかし、第１制御信号、第２制御信号および第３制御信号の振幅は変化しないままである。ステップＳ３９２で、３つの制御信号のパルス幅が同時に更新され、３つの制御信号のうちのいずれか２つのパルス幅が同時に更新されるか、またはいずれか１つの制御信号のパルス幅が更新される。
図５Ｂは、セット動作およびリセット動作が行われているときの本発明の第３の実施形態による抵抗変化型メモリの模式的なタイミング波形図である。
セット動作に対応する波形を参照していただきたい。第２操作期間Ｏｐｅｒ２が始まる前に、更新済みの第１制御信号ｃ１’、更新済みの第２制御信号ｃ２’および更新済みの第３制御信号ｃ３’が順次抵抗変化型メモリに供給される。第３操作期間Ｏｐｅｒ３が始まる前に、更新済みの第１制御信号ｃ１’’、更新済みの第２制御信号ｃ２’’および更新済みの第３制御信号ｃ３’’が順次抵抗変化型メモリに供給される。
リセット動作に対応する波形を参照していただきたい。第２操作期間Ｏｐｅｒ２が始まる前に、更新済みの第１制御信号ｃ１’、更新済みの第２制御信号ｃ２’および更新済みの第３制御信号ｃ３’が順次抵抗変化型メモリに供給される。第３操作期間Ｏｐｅｒ３が始まる前に、更新済みの第１制御信号ｃ１’’、更新済みの第２制御信号ｃ２’’および更新済みの第３制御信号ｃ３’’が順次抵抗変化型メモリに供給される。
第２の実施形態および第３の実施形態の制御方法は、さらに変更してもよいことに留意する。例えば、セット動作またはリセット動作を行うために、次の操作期間が開始する前に、第１制御信号、第２制御信号および／または第３制御信号の振幅ならびにパルス幅の両方が更新される。
上記実施形態において、各サブ期間に対応する制御信号は単一のパルス波を有する。いくつかの他の実施形態では、各サブ期間に対応する制御信号は複数のパルス波を有する。
図６は、セット動作およびリセット動作が行われているときの本発明の第４の実施形態による抵抗変化型メモリの模式的なタイミング波形図である。第１の実施形態と比較すると、各サブ期間に対応する制御信号は複数のパルス波を有する。
セット動作に対応する波形を参照していただきたい。第１サブ期間Ｉ中、正の極性をもつ第１制御信号ｃ１が抵抗変化型メモリに供給される。第１制御信号ｃ１は振幅Ｖｓ１をもつ複数のパルス波を含む。第１制御信号ｃ１に従い、抵抗変化型メモリはセット状態である。第２サブ期間中、負の極性をもつ第２制御信号ｃ２が抵抗変化型メモリに供給される。第２制御信号ｃ２は振幅Ｖｓｒをもつ複数のパルス波を含む。第３サブ期間中、正の極性をもつ第３制御信号ｃ３が抵抗変化型メモリに供給される。第３制御信号ｃ３は振幅Ｖｓ２をもつ複数のパルス波を含む。第３制御信号ｃ３に従い、抵抗変化型メモリはセット状態である。第４サブ期間中、読み出し電圧Ｖｖをもつ読み出し信号ｃ４が抵抗変化型メモリに供給されて、抵抗変化型メモリが読み出し電流を生成する。読み出し電流の大きさに応じて、制御回路は抵抗変化型メモリがセット状態であるかどうかを検証することができる。
リセット動作に対応する波形を参照していただきたい。第１サブ期間Ｉ中、負の極性をもつ第１制御信号ｃ１が抵抗変化型メモリに供給される。第１制御信号ｃ１は振幅Ｖｒ１をもつ複数のパルス波を含む。第１制御信号ｃ１に従い、抵抗変化型メモリはリセット状態である。第２サブ期間中、正の極性をもつ第２制御信号ｃ２が抵抗変化型メモリに供給される。第１制御信号ｃ２は振幅Ｖｓｓをもつ複数のパルス波を含む。第３サブ期間中、負の極性をもつ第３制御信号ｃ３が抵抗変化型メモリに供給される。第１制御信号ｃ３は振幅Ｖｒ２をもつ複数のパルス波を含む。第３制御信号ｃ３に従い、抵抗変化型メモリはリセット状態である。第４サブ期間中、読み出し電圧Ｖｖをもつ読み出し信号ｃ４が抵抗変化型メモリに供給されて、抵抗変化型メモリが読み出し電流を生成する。読み出し電流の大きさに応じて、制御回路は抵抗変化型メモリがリセット状態であるかどうかを検証することができる。
上記説明から、本発明は、抵抗変化型メモリの制御方法を提供する。この制御方法は抵抗変化型メモリのセット動作およびリセット動作を制御するためのさまざまな信号を供給する。セット動作が行われているとき、抵抗変化型メモリには異なる極性をもつ制御信号ｃ１，ｃ２およびｃ３が順次印加される。また、リセット動作が行われているとき、抵抗変化型メモリには異なる極性をもつ制御信号ｃ１，ｃ２およびｃ３も順次印加される。その結果、抵抗変化型メモリの安定性、データ保持および信頼性が大幅に改善される。
現在もっとも実践的で好適な実施形態と考えられるものについて本発明を説明してきたが、本発明は開示された実施形態に制限する必要はないことは理解されるべきである。そうではなく、添付の請求項の精神および範囲内に含まれるさまざまな変更および類似の構成をカバーすることが意図されており、添付の請求項は当該すべての変更および類似の構造を網羅するようにもっとも広い解釈に従うべきである。

Claims (12)

  1. 抵抗変化型メモリの制御方法であって、前記制御方法は、
    （ａ１）前記抵抗変化型メモリが規定の状態を有するように、前記抵抗変化型メモリで動作をし始めるステップと、
    （ａ２）操作期間を開始させるステップと、
    （ａ３）前記操作期間の第１サブ期間中に、第１極性をもつ第１制御信号を前記抵抗変化型メモリに供給するステップと、
    （ａ４）前記操作期間の第２サブ期間中に、第２極性をもつ第２制御信号を前記抵抗変化型メモリに供給するステップと、
    （ａ５）前記操作期間の第３サブ期間中に、前記第１極性をもつ第３制御信号を前記抵抗変化型メモリに供給するステップと、
    （ａ６）前記操作期間の第４サブ期間中に、読み出し信号を前記抵抗変化型メモリに供給して、前記抵抗変化型メモリが読み出し電流を生成するステップとを備えており、
    前記抵抗変化型メモリの制御回路は前記読み出し電流に応じて、前記抵抗変化型メモリが前記規定の状態であるかどうかを検証し、
    前記第３制御信号の振幅が前記第１制御信号の振幅より大きく、かつ、前記第１制御信号の前記振幅が前記第２制御信号の振幅より大きい、制御方法。
  2. 前記読み出し信号の振幅は前記第１制御信号の振幅より小さく、前記読み出し信号の振幅は前記第２制御信号の振幅より小さく、前記読み出し信号の振幅は前記第３制御信号の振幅より小さい、請求項１に記載の制御方法。
  3. 前記（ａ６）ステップは、
    （ｂ１）前記抵抗変化型メモリが前記規定の状態であると前記制御回路が確認する場合、前記動作を終了するステップと、
    （ｂ２）前記抵抗変化型メモリが前記規定の状態でないと前記制御回路が確認する場合、前記（ａ２）ステップに戻るステップと、
    を備える、請求項２に記載の制御方法。
  4. 前記（ａ６）ステップは、
    （ｃ１）前記抵抗変化型メモリが前記規定の状態であると前記制御回路が確認する場合、前記動作を終了するステップと、
    （ｃ２）前記抵抗変化型メモリが前記規定の状態でないと前記制御回路が確認する場合、前記第１制御信号、前記第２制御信号および／または前記第３制御信号を更新し、次いで前記（ａ２）ステップに戻るステップと、
    を備える、請求項２に記載の制御方法。
  5. 前記（ｃ２）ステップにおいて、前記第１制御信号、前記第２制御信号および／または前記第３制御信号の振幅およびパルス幅のいずれかまたは両方が更新される、請求項４に記載の制御方法。
  6. 前記動作はセット動作であり、前記規定の状態はセット状態である、請求項２に記載の制御方法。
  7. 前記動作はリセット動作であり、前記規定の状態はリセット状態である、請求項２に記載の制御方法。
  8. 前記第１制御信号、前記第２制御信号および前記第３制御信号は、電圧信号または電流信号である、請求項２に記載の制御方法。
  9. 前記読み出し信号は読み出し電圧を有する、請求項２に記載の制御方法。
  10. 前記第１制御信号は、単一のパルス波または複数のパルス波を含む、請求項２に記載の制御方法。
  11. 前記第２制御信号は、単一のパルス波または複数のパルス波を含む、請求項２に記載の制御方法。
  12. 前記第３制御信号は、単一のパルス波または複数のパルス波を含む、請求項２に記載の制御方法。
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