TWI647704B - 電阻式記憶體儲存裝置的上電復位方法 - Google Patents

Abstract

一種電阻式記憶體儲存裝置的上電復位方法包括：對電阻式記憶體儲存裝置的記憶體晶胞執行形成程序。形成程序包括對記憶體晶胞施加至少一次形成電壓以及至少一次重置電壓。形成程序更包括加熱步驟。對記憶體晶胞施加重置電壓的步驟可以在加熱步驟之前或之後執行。在施加一次形成電壓之後，若記憶體晶胞通過驗證，不對記憶體晶胞施加下一次形成電壓。在加熱步驟之後，若記憶體晶胞通過驗證，不對記憶體晶胞施加下一次形成電壓。此外，在施加一次重置電壓之後，若記憶體晶胞通過驗證，不對記憶體晶胞施加下一次重置電壓。

Description

電阻式記憶體儲存裝置的上電復位方法

本發明是有關於一種記憶體儲存裝置的操作方法，且特別是有關於一種電阻式記憶體儲存裝置的上電復位（power on reset，POR）方法。

近年來電阻式記憶體（諸如電阻式隨機存取記憶體（Resistive Random Access Memory，RRAM））的發展極為快速，是目前最受矚目之未來記憶體的結構。由於電阻式記憶體具備低功耗、高速運作、高密度以及相容於互補式金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）製程技術之潛在優勢，因此非常適合作為下一世代之非揮發性記憶體元件。

現行的電阻式記憶體晶胞（cell）通常包括相對配置的上電極與下電極以及位於上電極與下電極之間的介電層。當對現行的電阻式記憶體進行設定（set）時，我們首先需進行燈絲形成（filament forming）的程序。對電阻式記憶體晶胞施加正偏壓，使電流從上電極流至下電極，使得介電層中產生氧空缺（oxygen vacancy）或氧離子（oxygen ion）而形成電流路徑，且此時燈絲形成。在所形成的燈絲中，鄰近上電極處的部分的直徑會大於鄰近下電極處的部分的直徑。此外，當對現行的電阻式記憶體晶胞進行重置（reset）時，對電阻式記憶體晶胞施加負偏壓，使電流從下電極流至上電極。此時，鄰近下電極處的氧空缺或氧離子脫離電流路徑，使得燈絲在鄰近下電極處斷開。

另一方面，利用現有技術來對電阻式記憶體儲存裝置進行上電復位操作可能會使得記憶體晶胞中的燈絲斷裂，造成電阻式記憶體儲存裝置的產品可靠度低且測試成本高。因此，如何提供一種上電復位方法，可提高電阻式記憶體儲存裝置的產品可靠度且節省測試成本是本領域重要的課題之一。

本發明提供一種電阻式記憶體儲存裝置的上電復位方法，可提高電阻式記憶體儲存裝置的產品可靠度且節省測試成本。

本發明的電阻式記憶體儲存裝置的上電復位方法，包括對電阻式記憶體儲存裝置的記憶體晶胞執行形成程序。形成程序包括對記憶體晶胞施加多次形成電壓以及至少一次重置電壓。

基於上述，在本發明的示範實施例中，上電復位方法在其形成程序包括對記憶體晶胞施加重置電壓，因此可提高電阻式記憶體儲存裝置的產品可靠度及節省測試成本。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。

圖1繪示本發明一實施例之記憶體儲存裝置的概要示意圖。圖2繪示本發明一實施例之記憶體晶胞中的燈絲經形成程序、重置操作及設定操作的概要示意圖。請參考圖1及圖2，本實施例之記憶體儲存裝置100包括記憶體控制電路110以及電阻式記憶體元件120。電阻式記憶體元件120耦接至記憶體控制電路110。電阻式記憶體元件120包括多個以陣列方式排列的記憶體晶胞122。在本實施例中，記憶體晶胞122包括上電極210、下電極220以及介電層230。上電極210及下電極220為良好的金屬導體，兩者的材料可以相同或不相同。介電層230設置在上電極210以及下電極220之間。介電層230包括介電材料，例如包括過渡金屬氧化物，例如但不限定為HfO2、Al2O3、Ta2O5。記憶體晶胞122至少具有兩種阻值狀態，藉由在上電極210及下電極220分別施加不同的電壓來改變記憶體晶胞122的阻值狀態，記憶體晶胞122可提供儲存資料的功能。

在本實施例中，記憶體晶胞122例如具有一電晶體一電阻（1T1R）的結構，或者二電晶體二電阻（2T2R）的結構，其實施方式可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明。本發明對記憶體晶胞122的結構並不加以限制。

在本實施例中，記憶體控制電路110用以對記憶體晶胞122進行形成程序。在此過程中，記憶體晶胞122兩端的電極持續被施加偏壓V1（即形成電壓），以對介電層230產生一個外加電場。在本實施例中，在上電極210施加其值為V1伏特的正電壓，在下電極220施加0伏特的電壓。此外加電場會將氧原子222分離成氧離子212及氧空缺232。氧空缺232在介電層230中形成燈絲，作為電流傳遞路徑。當外加電場超過臨界值時，介電層230會產生介電崩潰現象，從而由高阻態轉變為低阻態。此種崩潰並非永久，其阻值仍可改變。

經形成程序的記憶體晶胞122具有低阻態。在重置操作時，記憶體晶胞122的上電極210被施加0伏特的電壓，下電極220被施加其值為V2伏特的正電壓。此電壓差值是重置電壓，例如-V2伏特。經重置操作的記憶體晶胞122其狀態由低阻態轉變為高阻態。接著，在設定操作時，記憶體晶胞122的上電極210被施加其值為V3伏特的正電壓，下電極220被施加0伏特的電壓。此電壓差值是設定電壓，例如+V3伏特。經設定操作的記憶體晶胞122其狀態由高阻態轉變為低阻態。在本實施例中，重置電壓及設定電壓的大小及極性僅用以例示說明，不用以限定本發明。在本實施例中，圖2所繪示的形成程序、重置操作及設定操作僅用以例示說明，不用以限定本發明。

圖3繪示本發明一實施例之上電復位方法的概要示意圖。請參考圖3，本實施例之上電復位方法例如至少適用於圖1的記憶體儲存裝置100，由記憶體控制電路110對電阻式記憶體元件120中的任一記憶體晶胞122執行上電復位方法。在一實施例中，也可由測試機台直接或透過記憶體控制電路110來對記憶體儲存裝置100執行上電復位方法。在本實施例中，記憶體晶胞122連接至其對應的字元線WL、位元線BL及源極線SL，其實施方式可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明。在本實施例中，記憶體控制電路110對記憶體晶胞122施加形成電壓及重置電壓的操作包括對記憶體晶胞122的字元線、位元線及源極線施加對應的電壓訊號。在圖3中標示為WL、BL、SL的分別是記憶體控制電路110在對記憶體晶胞122施加形成電壓及重置電壓的操作時，施加在記憶體晶胞122的字元線、位元線及源極線的訊號波形。

請參考圖3，在本實施例中，上電復位方法包括對記憶體晶胞122執行如圖3所示的形成程序。在本實施例中，所述形成程序包括第一形成階段、加熱步驟以及第二形成階段。加熱步驟在第一形成階段以及第二形成階段之間執行。在一實施例中，所述形成程序也可不包括加熱步驟。在一實施例中，所述形成程序也可不包括第二形成階段。在本實施例中，加熱步驟例如包括對記憶體晶胞122進行5分鐘的280℃烘烤（bake）過程。本發明對烘烤過程的時間長度及溫度並不加以限制。

在本實施例中，形成程序包括對記憶體晶胞122施加至少一形成電壓以及至少一次重置電壓。具體而言，在本實施例中，在第一形成階段，記憶體控制電路110對記憶體晶胞122施加形成電壓F1至F4及重置電壓R1、R2。在本實施例中，記憶體控制電路110在對記憶體晶胞122施加形成電壓F1之後，會對記憶體晶胞122進行讀取驗證操作，以判斷記憶體晶胞122的讀取電流是否大於驗證電流，驗證電流例如為8微安培（microampere，μA）。若記憶體晶胞122的讀取電流大於驗證電流，記憶體控制電路110不對記憶體晶胞施加下一次形成電壓F2，而是施加重置電壓R1。反之，若記憶體晶胞的讀取電流不大於驗證電流，記憶體控制電路110繼續對記憶體晶胞122施加下一次形成電壓F2。是否對記憶體晶胞122施加形成電壓F3至F4可依此類推。並且，在第二形成階段，記憶體控制電路110對記憶體晶胞122施加形成電壓F1至F5。在第二形成階段，是否對記憶體晶胞122施加形成電壓F2至F5也可依此類推。本發明對施加形成電壓的次數並不加以限制。在一實施例中，在第一或第二形成階段，記憶體控制電路110對記憶體晶胞122施加形成電壓的次數例如會預設一個上限次數，當記憶體控制電路110對記憶體晶胞122施加形成電壓的次數到達上限次數時，記憶體控制電路110會停止第一或第二形成階段。

在一實施例中，在第一形成階段，記憶體控制電路110也可對記憶體晶胞122施加形成電壓F1至F5而不施加重置電壓R1、R2，並且，在第二形成階段，記憶體控制電路110對記憶體晶胞122施加形成電壓F1至F4及重置電壓R1、R2。換句話說，在本發明的示範實施例中，記憶體控制電路110對記憶體晶胞122施加至少一次重置電壓的步驟可以在第一形成階段或者在第二形成階段之中執行。

在本實施例中，在第一形成階段，記憶體控制電路110例如是在對記憶體晶胞122連續施加形成電壓F1至F4之後，再對記憶體晶胞122連續施加第一重置電壓R1及第二重置電壓R2。在一實施例中，記憶體控制電路110在對記憶體晶胞122施加第一重置電壓R1之後，會對記憶體晶胞122進行讀取驗證操作，以判斷記憶體晶胞122的讀取電流是否大於驗證電流，驗證電流例如為15微安培。若記憶體晶胞122的讀取電流大於驗證電流，記憶體控制電路110不對記憶體晶胞122施加第二重置電壓R2，而形成程序進入加熱步驟。反之，若記憶體晶胞122的讀取電流不大於驗證電流，記憶體控制電路110繼續對記憶體晶胞122施加第二重置電壓R2。

在本實施例中，記憶體控制電路110在對記憶體晶胞122連續施加第一重置電壓R1及第二重置電壓R2之後，結束第一形成階段。在一實施例中，記憶體控制電路110對記憶體晶胞122連續施加第一重置電壓R1及第二重置電壓R2的操作也可以在任兩次對記憶體晶胞122施加形成電壓之間執行，或者在對記憶體晶胞122施加形成電壓F1之前執行，本發明並不加以限制。

在一實施例中，形成程序也可不包括第二形成階段。舉例而言，在加熱步驟之後，記憶體控制電路110對記憶體晶胞122進行讀取驗證操作，以判斷記憶體晶胞122的讀取電流是否大於驗證電流，驗證電流例如為8微安培。若記憶體晶胞122的讀取電流大於驗證電流，記憶體控制電路110結束形成程序。因此，形成程序不包括第二形成階段。

反之，若記憶體晶胞122的讀取電流不大於驗證電流，形成程序進入第二形成階段。在第二形成階段，記憶體控制電路110對記憶體晶胞122施加形成電壓F1至F5。類似地，在第二形成階段，記憶體控制電路110在對記憶體晶胞122施加形成電壓F1之後，會對記憶體晶胞122進行讀取驗證操作，以判斷記憶體晶胞122的讀取電流是否大於驗證電流，驗證電流例如為8微安培。若記憶體晶胞122的讀取電流大於驗證電流，記憶體控制電路110不對記憶體晶胞施加下一次形成電壓F2。反之，若記憶體晶胞122的讀取電流不大於驗證電流，記憶體控制電路110繼續對記憶體晶胞122施加下一次形成電壓F2。在第二形成階段，是否對記憶體晶胞122施加形成電壓F3至F5可依此類推。

在本實施例中，在對記憶體晶胞122施加第一重置電壓R1時，記憶體控制電路110例如分別對記憶體晶胞122的字元線及源極線施加3伏特及1.8伏特的電壓訊號，其脈衝寬度例如為100奈秒（nanosecond，ns）。在本實施例中，每一形成電壓F1至F5脈衝寬度例如為15微秒（microsecond，μs）。本發明對各電壓的脈衝寬度並不加以限制。在對記憶體晶胞122施加第二重置電壓R2時，記憶體控制電路110例如分別對記憶體晶胞122的字元線及源極線施加3伏特及2.2伏特的電壓訊號，其脈衝寬度例如為100奈秒。因此，在本實施例中，施加在記憶體晶胞122對應的字元線的第一重置電壓R1以及第二重置電壓R2的脈衝高度（即電壓值）相等，例如皆為3伏特，可節省功耗、加快操作速度。施加在記憶體晶胞122對應的源極線的第一重置電壓R1以及第二重置電壓R2的脈衝高度（即電壓值）不相等，例如分別為1.8伏特及2.2伏特，即第二重置電壓R2的大於第一重置電壓R1，以避免驗證時的誤判。本發明對電壓值的大小並不加以限制。

在一實施例中，在結束形成程序之後，上電復位方法例如還可以包括對記憶體晶胞122執行初始重置（initial reset）操作/程序或者對記憶體晶胞122執行預循環（pre-cycle）操作/程序。初始重置操作/程序以及預循環操作/程序可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明。

在本實施例中，記憶體晶胞122在形成程序被施加重置電壓。形成程序的重置電壓的電壓值小於正常（normal）重置電壓的電壓值，正常重置電壓的電壓值小於初始（initial）重置電壓的電壓值。形成程序的重置電壓會降地記憶體晶胞122的阻值，初始重置電壓的會增加記憶體晶胞122的阻值。

在一實施例中，在對記憶體晶胞122施加形成電壓的操作時，例如是對記憶體晶胞122的字元線WL施加2~5伏特的電壓、對記憶體晶胞122的位元線BL施加3~6伏特的電壓、對記憶體晶胞122的源極線SL施加0伏特的電壓（例如接地），且脈衝寬度為1~100微秒。在一實施例中，在對記憶體晶胞122施加正常重置電壓的操作時，例如是對記憶體晶胞122的字元線WL施加2~5伏特的電壓、對記憶體晶胞122的位元線BL施加0伏特的電壓、對記憶體晶胞122的源極線SL施加2~4伏特的電壓，且脈衝寬度為0.1~10微秒。在一實施例中，在對記憶體晶胞122施加正常設定電壓的操作時，例如是對記憶體晶胞122的字元線WL施加2~5伏特的電壓、對記憶體晶胞122的位元線BL施加2~4伏特的電壓、對記憶體晶胞122的源極線SL施加0伏特的電壓，且脈衝寬度為0.1~10微秒。

在一實施例中，在對記憶體晶胞122施加形成程序的重置電壓的操作時，例如是對記憶體晶胞122的字元線WL施加2~5伏特的電壓、對記憶體晶胞122的位元線BL施加0伏特的電壓、對記憶體晶胞122的源極線SL施加1~3伏特的電壓，且脈衝寬度為0.1~10微秒。

圖4繪示本發明一實施例之上電復位方法的步驟流程圖。請參考圖4，本實施例之上電復位方法例如至少適用於圖1的記憶體儲存裝置100。在步驟S112中，記憶體控制電路110對記憶體晶胞122施加一次形成電壓，例如形成電壓F1。在步驟S114中，記憶體控制電路110對記憶體晶胞122進行讀取驗證操作，以判斷記憶體晶胞122的讀取電流是否大於驗證電流。在步驟S114中，驗證電流例如設定為8微安培，惟本發明並不加以限制。若記憶體晶胞122的讀取電流不大於驗證電流，記憶體控制電路110重複執行步驟S112，再次對記憶體晶胞122施加形成電壓，例如形成電壓F2。若記憶體晶胞122的讀取電流大於驗證電流，記憶體控制電路110執行下一階段步驟。因此，記憶體控制電路110在第一形成階段可能只對記憶體晶胞122施加一次形成電壓，即形成電壓F1。在一實施例中，記憶體控制電路110執行步驟S112的次數例如不超過四次。在記憶體控制電路110第四次執行步驟S112之後，若記憶體晶胞122的讀取電流仍不大於驗證電流，記憶體控制電路110執行步驟S122。

在步驟S122中，記憶體控制電路110對記憶體晶胞122施加一次重置電壓，例如第一重置電壓R1。接著，在步驟S124中，記憶體控制電路110對記憶體晶胞122進行讀取驗證操作，以判斷記憶體晶胞122的讀取電流是否大於驗證電流。在步驟S124中，驗證電流例如設定為15微安培，惟本發明並不加以限制。若記憶體晶胞122的讀取電流不大於驗證電流，記憶體控制電路110重複執行步驟S122，再次對記憶體晶胞122施加重置電壓，例如第二重置電壓R2。若記憶體晶胞122的讀取電流大於驗證電流，記憶體控制電路110執行步驟S132，加熱記憶體晶胞122。在本實施例中，在施加第二重置電壓R2之後，若記憶體晶胞122的讀取電流不大於驗證電流，記憶體控制電路110遮蔽記憶體晶胞122或者修復記憶體晶胞122。在本實施例中，遮蔽記憶體晶胞122表示在記憶體控制電路110存取電阻式記憶體元件120所儲存的資料時，不使用未通過驗證的記憶體晶胞122。因此，記憶體控制電路110在第一形成階段可能只對記憶體晶胞122施加一次重置電壓，即第一重置電壓R1。

接著，在步驟S134中，記憶體控制電路110對記憶體晶胞122進行讀取驗證操作，以判斷記憶體晶胞122的讀取電流是否大於驗證電流。在步驟S134中，驗證電流例如設定為8微安培，惟本發明並不加以限制。若記憶體晶胞122的讀取電流不大於驗證電流，記憶體控制電路110執行步驟S142。形成程序進入第二形成階段。在步驟S142中，記憶體控制電路110對記憶體晶胞122施加一次形成電壓，例如形成電壓F1。若記憶體晶胞122的讀取電流大於驗證電流，記憶體控制電路110結束形成程序。因此，在本實施例中，形成程序可不包括第二形成階段。

接著，在步驟S144中，記憶體控制電路110對記憶體晶胞122進行讀取驗證操作，以判斷記憶體晶胞122的讀取電流是否大於驗證電流。在步驟S144中，驗證電流例如設定為8微安培，惟本發明並不加以限制。若記憶體晶胞122的讀取電流不大於驗證電流，記憶體控制電路110重複執行步驟S142，再次對記憶體晶胞122施加形成電壓，例如形成電壓F2。若記憶體晶胞122的讀取電流大於驗證電流，記憶體控制電路110結束形成程序。因此，記憶體控制電路110在第二形成階段可能只對記憶體晶胞122施加一次形成電壓，即形成電壓F1。在一實施例中，記憶體控制電路110執行步驟S142的次數例如不超過五次。在記憶體控制電路110第五次執行步驟S142之後，若記憶體晶胞122的讀取電流仍不大於驗證電流，記憶體控制電路110結束形成程序。

另外，本實施例的上電復位方法可以由圖1至圖3實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。

綜上所述，在本發明的示範實施例中，上電復位方法在其形成程序包括對記憶體晶胞施加重置電壓。在本發明的示範實施例中，形成程序包括對記憶體晶胞施加至少一次形成電壓以及至少一次重置電壓。形成程序更包括加熱步驟。對記憶體晶胞施加重置電壓的步驟可以在加熱步驟之前或之後執行。在本發明的示範實施例中，在施加一次形成電壓之後，若記憶體晶胞通過驗證，不對記憶體晶胞施加下一次形成電壓。在加熱步驟之後，若記憶體晶胞通過驗證，不對記憶體晶胞施加下一次形成電壓，也就是說，形成程序不包括第二形成階段。此外，在施加一次重置電壓之後，若記憶體晶胞通過驗證，不對記憶體晶胞施加下一次重置電壓。

在本發明的示範實施例中，對記憶體晶胞施加重置電壓的步驟可在形成程序的第一形成階段或第二形成階段執行。記憶體控制電路在對記憶體晶胞施加重置電壓之後對其進行驗證。若記憶體晶胞無法通過驗證，記憶體控制電路可遮蔽或修復記憶體晶胞。記憶體晶胞的良窳在上電復位階段的形成程序中即可檢出，因此可提高電阻式記憶體儲存裝置的產品可靠度並且節省測試成本。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧記憶體儲存裝置

110‧‧‧記憶體控制電路

120‧‧‧電阻式記憶體元件

122‧‧‧記憶體晶胞

210‧‧‧上電極

212‧‧‧氧離子

220‧‧‧下電極

222‧‧‧氧原子

230‧‧‧介電層

232‧‧‧氧空缺

V1、F1、F2、F3、F4、F5‧‧‧形成電壓

V2、R1、R2‧‧‧重置電壓

V3‧‧‧設定電壓

WL、BL、SL‧‧‧訊號波形

S112、S114、S122、S124、S132、S134、S142、S144‧‧‧方法步驟

圖1繪示本發明一實施例之記憶體儲存裝置的概要示意圖。 圖2繪示本發明一實施例之記憶體晶胞中的燈絲經形成程序、重置操作及設定操作的概要示意圖。 圖3繪示本發明一實施例之上電復位方法的概要示意圖。 圖4繪示本發明一實施例之上電復位方法的步驟流程圖。

Claims (11)

1. 一種電阻式記憶體儲存裝置的上電復位方法，包括：對該電阻式記憶體儲存裝置的一記憶體晶胞執行一形成程序，其中該形成程序包括對該記憶體晶胞施加至少一次形成電壓以及至少一次重置電壓，並且該形成程序包括一第一形成階段以及一加熱步驟，且該加熱步驟在該第一形成階段之後執行。
2. 如申請專利範圍第1項所述的電阻式記憶體儲存裝置的上電復位方法，其中對該記憶體晶胞施加該至少一次重置電壓的步驟在對該記憶體晶胞施加該至少一次形成電壓的步驟之後執行。
3. 如申請專利範圍第1項所述的電阻式記憶體儲存裝置的上電復位方法，其中對該記憶體晶胞施加該至少一次重置電壓的步驟在該第一形成階段中執行，且在對該記憶體晶胞施加該至少一次重置電壓的步驟之後，結束該第一形成階段。
4. 如申請專利範圍第3項所述的電阻式記憶體儲存裝置的上電復位方法，其中在該第一形成階段，在每施加一次形成電壓之後對該記憶體晶胞進行一讀取驗證操作，以判斷該記憶體晶胞的一讀取電流是否大於一驗證電流，其中若該記憶體晶胞的該讀取電流大於該驗證電流，不對該記憶體晶胞施加下一次形成電壓，以及若該記憶體晶胞的該讀取電流不大於該驗證電流，繼續對該記憶體晶胞施加下一次形成電壓。
5. 如申請專利範圍第1項所述的電阻式記憶體儲存裝置的上電復位方法，更包括：在該加熱步驟之後，對該記憶體晶胞進行一讀取驗證操作，以判斷該記憶體晶胞的一讀取電流是否大於一驗證電流，其中若該記憶體晶胞的該讀取電流大於該驗證電流，結束該形成程序，以及若該記憶體晶胞的該讀取電流不大於該驗證電流，該形成程序進入一第二形成階段。
6. 如申請專利範圍第5項所述的電阻式記憶體儲存裝置的上電復位方法，其中該形成程序更包括該第二形成階段，對該記憶體晶胞施加該至少一次重置電壓的步驟在該第一形成階段以及該第二形成階段兩者當中的一階段執行，且該加熱步驟在該第一形成階段與該第二形成階段之間執行。
7. 如申請專利範圍第6項所述的電阻式記憶體儲存裝置的上電復位方法，其中對該記憶體晶胞施加該至少一次重置電壓的步驟在該第二形成階段中執行，且在對該記憶體晶胞施加該至少一次重置電壓的步驟之後，結束該第二形成階段。
8. 如申請專利範圍第6項所述的電阻式記憶體儲存裝置的上電復位方法，其中在該第二形成階段，對該記憶體晶胞施加該至少一形成電壓，並且在每施加一次形成電壓之後對該記憶體晶胞進行該讀取驗證操作，以判斷該記憶體晶胞的該讀取電流是否大於該驗證電流，若該記憶體晶胞的該讀取電流大於該驗證電流，不對該記憶體晶胞施加下一次形成電壓，若該記憶體晶胞的 該讀取電流不大於該驗證電流，繼續對該記憶體晶胞施加下一次形成電壓。
9. 如申請專利範圍第1項所述的電阻式記憶體儲存裝置的上電復位方法，其中對該記憶體晶胞施加該至少一次重置電壓的步驟包括：對該記憶體晶胞施加一第一重置電壓；對該記憶體晶胞進行一讀取驗證操作，以判斷該記憶體晶胞的一讀取電流是否大於一驗證電流；若該記憶體晶胞的該讀取電流大於該驗證電流，執行該加熱步驟；以及若該記憶體晶胞的該讀取電流不大於該驗證電流，對該記憶體晶胞施加一第二重置電壓。
10. 如申請專利範圍第9項所述的電阻式記憶體儲存裝置的上電復位方法，其中施加在該記憶體晶胞對應的一字元線的該第一重置電壓以及該第二重置電壓的脈衝高度相等。
11. 如申請專利範圍第9項所述的電阻式記憶體儲存裝置的上電復位方法，其中施加在該記憶體晶胞對應的一源極線的該第一重置電壓以及該第二重置電壓的脈衝高度不相等。