TWI601322B - 記憶體裝置的形成方法 - Google Patents

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記憶體裝置的形成方法
本揭露係有關於記憶體裝置，且特別是有關於電阻式記憶體裝置的形成方法。
近年來，各種消費性電子產品逐漸流行，促使非揮發性記憶體需求量大增。非揮發性記憶體以快閃式記憶體(flash memory)為主流。然而，隨著元件尺寸持續縮小，快閃式記憶體已遭遇操作電壓大、操作速度慢、資料保存性差等缺點，限制快閃式記憶體未來的發展。
因此，目前已有許多新式非揮發性記憶體材料和裝置正被積極研發中。新式非揮發性記憶體裝置例如包括磁記憶體(MRAM)、相變化記憶體(PCM)、和電阻式記憶體(RRAM)等等。其中，電阻式非揮發性記憶體具有功率消耗低、操作電壓低、寫入抹除時間短、耐久度長、記憶時間長、非破壞性讀取、多狀態記憶、製程簡單及可微縮性等優點。
然而，目前電阻式非揮發性記憶體遭遇到最大的問題是因材料特性與結構組成上無法承受高溫，而導致電阻式非揮發性記憶體有資料保存性的問題，故電阻式非揮發性記憶體之良率與效能仍需進一步提升。
本揭露提供一種記憶體裝置的形成方法，包含形 成複數個記憶體單元，對該些記憶體單元實施第一烘烤，設定規定電流，在實施第一烘烤之後，對該些記憶體單元實施檢驗程序，檢驗程序包括讀取記憶體單元之電流，其中當記憶體單元之讀取電流大於或等於規定電流，則完成記憶體單元之檢驗程序，或者當記憶體單元之讀取電流小於規定電流，對該些記憶體單元實施再形成製程，形成複數個再形成的記憶體單元，並對該些再形成的記憶體單元實施檢驗程序。
100‧‧‧記憶體單元
102‧‧‧電極
104‧‧‧電阻轉換層
106‧‧‧電極
108‧‧‧空缺
109‧‧‧導電細絲
200‧‧‧方法
S202、S204、S206、S208、S210、S212、S214、S216、S218、S220、S222、S224、S226‧‧‧步驟
第1A圖顯示根據一些實施例之記憶體裝置於低電阻態(low resistance status)之記憶體單元的剖面圖。
第1B圖顯示根據一些實施例之記憶體裝置於高電阻態(high resistance status)之記憶體單元的剖面圖。
第2圖顯示根據一些實施例之記憶體裝置的形成方法流程圖。
第3圖顯示根據一些實施例之記憶體裝置之記憶體單元分別在僅實施第二烘烤及實施第一及第二烘烤的讀取電流分布圖。
以下將詳細說明本揭露實施例之製作與使用方式。然應注意的是，本揭露提供許多可供應用的發明概念，其可以多種特定形式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在敘述中，第一製程與第二製程之進行，可包括第二製程於第一 製程之後立刻進行之實施例，亦可包括其他附加製程於第一製程與第二製程之間進行之實施例。許多元件可能被任意地繪製成不同的尺寸比例。這僅是為了簡化與清楚化。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。以下，敘述了實施例之一些變化。在不同的圖式與實施例敘述中，相似的標號可用以標示相似的元件。
第1A圖顯示根據一些實施例之記憶體裝置之記憶體單元於低電阻態(low resistance status)的剖面圖。第1B圖顯示根據一些實施例之記憶體裝置之記憶體單元於高電阻態(high resistance status)的剖面圖。在一些實施例中，記憶體裝置為電阻式隨機存取記憶體裝置(resistive random access memory,RRAM)，記憶體裝置包含多個如第1A和1B圖所示之記憶體單元100以陣列方式排列組成，每一個記憶體單元100包括電極102、電極106及位於電極102和106之間的電阻轉換層104。
在一些實施例中，記憶體單元100包含於基底(未繪示)之上形成電極102。基底可包括半導體基底或其他適合基底。在一些實施例中，基底為半導體晶圓，例如矽晶圓。在一些實施例中，電極102之材質包括金屬、金屬氮化物或合金，例如電極102之材質可以是氮化鈦(TiN)、鉑(Pt)、鋁銅(AlCu)、鈦(Ti)、金(Au)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、銅(Cu)、其他適合的導電材料或前述之組合。在一些實施例中，可於基底上沉積導電材料，並且透過圖案化製程將導電材料圖案化成 所需之電極圖案，以形成電極102。在一些實施例中，導電材料可藉著物理氣相沉積(physical vapor deposition,PVD)、電鍍、化學氣相沉積(chemical vapor deposition,CVD)、旋轉塗佈、其他適合的製程、或前述之組合而形成，而圖案化製程則包含微影與蝕刻製程。
接著，在一些實施例中，於電極102上形成電阻轉換層104。電阻轉換層104之材質可包括氧化物、氮氧化物或其他適合的介電材料。例如，電阻轉換層104之材質可以是氧化鉿、氧化鋯、氧化鈦、氧化鉭、氧化鎢、氧化鋁、氧化鋅、氧化鎳、氧化銅、氮氧化鈦或其他適合的材料。在一些實施例中，可透過原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、旋轉塗佈、噴塗、其他適合的製程或前述之組合於電極102上沉積用於電阻轉換層的材料並且將所沉積之電阻轉換層材料圖案化，以形成電阻轉換層104。在一些實施例中，電阻轉換層104中可摻雜有其他元素，例如硼或磷。
接著，在一些實施例中，於電阻轉換層104之上形成電極106。電極106之材質可以與電極102相同或不同，包括金屬、金屬氮化物或合金。在一些實施例中，電極106之材質可以是氮化鈦(TiN)、鉑(Pt)、鋁銅(AlCu)、鈦(Ti)、金(Au)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、銅(Cu)、其他適合的導電材料或前述之組合。並且可採用前述形成電極102的製程形成電極106。
本揭露之實施例可有許多變化。例如，在一些實 施例中，可於電極102、106與電阻轉換層104之間形成其他材料層，例如是緩衝層及/或阻障層(未繪示)。
在一些實施例中，電阻轉換層104之材質為介電材料，且通常是電性絕緣的，在一些實施例中，需對記憶體單元進行各種處理以活化記憶體單元。在一些實施例中，電阻轉換層104可透過形成製程(forming process)施加足夠高的形成電壓(Vf)之後，使其導電性增加，藉此在電阻轉換層104中形成一或多個導電細絲(filament)109。由於施加的電壓可使電阻轉換層104中留下一連串之空缺108，空缺108例如是氧空缺或氮空缺。空缺108會隨著施加的電壓升高而逐漸增多，當施加的電壓提高至形成電壓(Vf)，這些空缺108可串聯成連接電極102及106之導電細絲109而形成導電路徑。因此，電阻轉換層104之電阻值可大幅下降，流經電阻轉換層104之電流可大幅提升而形成低電阻態，如第1A圖所示。
在一些實施例中，可施加反向的電壓於電阻轉換層104，使電阻轉換層104之電阻升高，反向偏壓可使部分的空缺108消失而破壞部分的導電細絲109。因此，電極102和106之間由空缺108形成之導電細絲109消失，電阻轉換層104之電阻值上升，流經電阻轉換層104之電流降低而形成高電阻態，如第1B圖所示。在一些實施例中，電阻轉換層104之電阻值狀態可透過電壓之施加而調變。因此，可將資料儲存於電阻轉換層104之中。經由量測流經電阻轉換層104之電流，可得知電阻轉換層104之電阻值資訊，從而獲得所需的儲存資料。
在記憶體裝置中的某些記憶體單元可能具有較脆 弱或不穩定的導電細絲，或者容易因為高溫而消失的導電細絲，而在之後的高溫製程(例如烘烤製程)造成導電細絲減少或消失之拖尾(tailing)記憶體單元，或者在形成製程中形成不穩定的導電細絲而造成脆弱(weak)的記憶體單元，這些有缺陷(defect)的記憶體單元不僅會導致記憶體單元之電流衰減或降低，也會使記憶體裝置的性能下降，記憶體單元之電流包含設定電流及重置電流，其中設定電流為對記憶體單元施加設定電壓時，使記憶體單元轉為低電阻狀態時所讀取到的電流，而重置電流為對記憶體單元施加重置電壓時，使記憶體單元轉為高電阻狀態時所讀取到的電流，這些有缺陷(defect)的記憶體單元會例如使記憶體單元之電流包含設定電流下降或重置電流分布變大，導致無法明確區分出記憶體單元之設定電流以及重置電流，使記憶體單元之記憶資料發生誤判，記憶體單元的資料維持(data retention)性能會因此下降。
第2圖顯示根據一些實施例之記憶體裝置的形成方法流程圖。在一些實施例中，方法200開始於步驟S202，對所形成之記憶體單元的兩電極施加形成電壓(Vf)，以形成記憶體單元，亦即實施記憶體單元之形成製程。在一些實施例中，形成電壓(Vf)可分次施加。例如，先對電極施加低於形成電壓(Vf)之電壓，接著再施加形成電壓(Vf)。分次施加形成電壓有助於提升記憶體單元之效能，使得記憶體單元之設定電流可更為穩定。
方法200進行到步驟S204，對記憶體單元實施第一烘烤，第一烘烤進行的溫度及時間可以針對記憶體單元之電阻 轉換層的材料的不同而變更，在一些實施例中，第一烘烤的溫度範圍介於260℃至280℃之間，在一些實施例中，第一烘烤的時間範圍介於150秒至300秒之間。
接著，方法200進行到步驟S206，在一些實施例中，設定規定電流(Ispec)及再形成次數上限B。設定規定電流(Ispec)以篩選出脆弱記憶體單元及拖尾記憶體單元，若此規定電流是在記憶體單元的讀取電流分布範圍中選定較高的值，表示檢驗條件越嚴格，可篩選出更多脆弱記憶體單元及拖尾記憶體單元，以進一步改進記憶體單元的良率，在一些實施例中，設定的規定電流為例如8μA，而再形成次數上限一般設定為例如4次。
接著，由步驟S208至步驟S216為一檢驗程序，方法200進行到步驟S208，讀取記憶體單元之電流。然後，進行到步驟S210，比較記憶體單元之讀取電流是否大於在步驟S206所設定的規定電流，並藉此篩選出脆弱記憶體單元及拖尾記憶體單元。在一些實施例中，當記憶體單元之讀取電流大於或等於上述設定的規定電流(例如8μA)，可直接進行步驟S216，表示記憶體單元完成檢驗程序。在一些實施例中，當記憶體單元之讀取電流小於上述設定的規定電流(例如8μA)，即篩選出脆弱記憶體單元或拖尾記憶體單元。此時，方法200進行到步驟S212，檢驗記憶體單元之再形成次數是否達到前述於步驟S206所規定之再形成次數上限，若再形成次數小於先前規定的再形成次數上限，則接著進行步驟S214之再形成製程，若記憶體單元之再形成次數等於先前規定的再形成次數上限，則不進行步驟S214，直接至步驟S216，完成檢驗程序。
上述步驟S214為對這些篩選出的脆弱記憶體單元及拖尾記憶體單元進行再形成製程，修補這些脆弱記憶體單元及拖尾記憶體單元，進而改進記憶體單元的良率。在一些實施例中，步驟S214之再形成製程係針對這些脆弱記憶體單元或拖尾記憶體單元施加與前述步驟S202相同的形成電壓。在一些實施例中，步驟S214之再形成製程所施加的形成電壓係依照拖尾記憶體單元的讀取電流與步驟S206設定的規定電流之間的衰退程度，或脆弱記憶體單元之導電細絲的脆弱程度，大於或低於前述步驟S202所施加的形成電壓。
在一些實施例中，進行步驟S214之再形成製程後，再回到步驟S208讀取記憶體單元之電流、步驟S210比較記憶體單元之電流與規定電流及步驟S212檢驗記憶體單元之再形成次數是否達再形成次數上限，並於步驟S214實施再形成製程，直到全部記憶體單元進行至步驟S216完成檢驗程序為止。
在一些實施例中，實施步驟S208至步驟S216之檢驗程序可篩選出脆弱記憶體單元及拖尾記憶體單元。在一些實施例中，實施步驟S208至步驟S216之檢驗程序即幫助提早篩選出脆弱記憶體單元及拖尾記憶體，降低之後造成整體記憶體裝置的高溫資料儲存(high temperature data retention,HTDR)衰退率及元件錯誤率(bit error rate,BER)的記憶體單元的比率。
在一些實施例中，接著，方法200進行至步驟S218，對記憶體單元施加初始重置電壓。在一些實施例中，可施加反向的初始重置電壓於電阻轉換層104，使電阻轉換層104之電阻升高，而回到高電阻狀態，以進行初始化重置(reset)。
在一些實施例中，接著，方法200進行至步驟S220，對記憶體單元施加設定電壓，使電阻轉換層104之電阻變小，由高電阻狀態轉為低電阻狀態。在一些實施例中，此設定電壓及步驟S202的形成電壓為同向偏壓。在一些實施例中，此設定電壓及步驟S218的初始重置電壓互為反向偏壓。
在一些實施例中，方法200進行至步驟S222，對記憶體單元施加重置電壓，使電阻轉換層104之電阻再次變大，而由低電阻狀態再次轉變為高電阻狀態。在一些實施例中，會重複施加重置電壓以及設定電壓於記憶體單元，以增加記憶體單元性能。
之後，方法200進行至步驟S224，對記憶體單元進行第二烘烤。有別於第一烘烤，第二烘烤可用以模擬記憶體單元經長時間運作之後的情形，以測試記憶體單元之可靠度(可稱之為記憶力測試，retention test)，例如可將形成有多個記憶體單元之晶圓於溫度約170℃下烘烤約24小時，在一些實施例中，第二烘烤的時間比第一烘烤的時間長，在一些實施例中，第二烘烤的溫度範圍低於第一烘烤的溫度範圍。
在一些實施例中，步驟S204的第一烘烤製程、步驟S206的設定規定電流及再形成次數上限和包含步驟S208至步驟S216的檢驗程序，可在步驟S202形成記憶體單元之後和步驟S218施加初始重置電壓之前實施。
在一些實施例中，步驟S204的第一烘烤製程、步驟S206的設定規定電流及再形成次數上限和包含步驟S208至步驟S216的檢驗程序，可在步驟S218施加初始重置電壓之後和 步驟S220施加設定電壓之前實施。
在一些實施例中，步驟S204的第一烘烤製程、步驟S206的設定規定電流及再形成次數上限和包含步驟S208至步驟S216的檢驗程序，可在步驟S220施加設定電壓之後和步驟S222施加重置電壓之前實施。
在一些實施例中，步驟S204的第一烘烤製程、步驟S206的設定規定電流及再形成次數上限和包含步驟S208至步驟S216的檢驗程序，可在步驟S222施加重置電壓之後和步驟S224實施第二烘烤之前實施。
接著，方法200進行至步驟S226，對步驟S224之第二烘烤後的記憶體單元進行電性測試。例如，可讀取晶圓上每一記憶體單元在經過第一及第二烘烤之後記憶體單元之讀取電流，例如記憶體單元之設定電流(Iset)或重置電流(Ireset)。
本揭露提供之記憶體裝置的形成方法可改進記憶體單元之製造良率。於記憶體單元的形成方法中加入第一烘烤製程、檢驗程序及再形成製程，相較於先前製造方法，可提前篩選出脆弱或是殘留的記憶體單元，判斷哪些記憶體單元需要重新作形成製程，可明顯改善記憶體單元之低電阻態的高溫資料儲存衰退率(HTDR)，改善記憶體單元的設定電流因為高溫應力(thermal stress)的影響衰退或範圍變大，而導致設定電流不容易與重置電流區分，亦即對於資料儲存狀態較不易判讀的問題，同時加強記憶體單元的導電細絲的強度，使得電阻轉換層之電性更為穩定，增加記憶體裝置的性能，並提升記憶體單元的製造良率。
第3圖顯示根據一些實施例之記憶體裝置之記憶體單元分別在僅實施第二烘烤與實施第一及第二烘烤的讀取電流分布圖。在第3圖中，橫軸係表示記憶體單元在僅實施第二烘烤或實施第一及第二烘烤製程之前之讀取電流大小，而縱軸係表示記憶體單元在僅實施第二烘烤或實施第一及第二烘烤製程之後之讀取電流大小。在第3圖中，以空心圓形表示僅實施第二烘烤之後流經記憶體單元之電流分布，而叉號用以表示實施第一及第二烘烤的兩次烘烤之後流經記憶體單元之讀取電流分布。由第3圖可以看出僅實施第二烘烤之後流經記憶體單元之電流分布範圍較廣，大約在0-25μA之間，而實施第一烘烤及第二烘烤的記憶體單元中所讀取到的記憶體單元之電流數值較為集中，大部分集中於10-20μA之間，因此不會因為後續的高溫製程而造成設定電流下降或重置電流分布趨於變大的情況。
雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作任意之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧方法
S202、S204、S206、S208、S210、S212、S214、S216、S218、S220、S222、S224、S226‧‧‧步驟

Claims (10)

  1. 一種記憶體裝置的形成方法，包括：形成複數個記憶體單元；對該些記憶體單元實施一第一烘烤；設定一規定電流；以及在實施該第一烘烤之後，對該些記憶體單元實施一檢驗程序，其中該檢驗程序包括：讀取該記憶體單元之一讀取電流，其中當該記憶體單元之該讀取電流大於或等於該規定電流，則完成該記憶體單元之該檢驗程序；當該記憶體單元之該讀取電流小於該規定電流，對該記憶體單元實施一再形成製程，形成一再形成的記憶體單元，並對該再形成的記憶體單元實施該檢驗程序。
  2. 如申請專利範圍第1項所述之記憶體裝置的形成方法，更包括：施加一初始重置電壓於該些記憶體單元；施加該初始重置電壓之後，施加一設定電壓於該些記憶體單元；施加該設定電壓之後，施加一重置電壓於該些記憶體單元；以及施加該重置電壓之後，對該些記憶體單元實施一第二烘烤。
  3. 如申請專利範圍第2項所述之記憶體裝置的形成方法，其中在對該些記憶體單元施加該重置電壓之後和實施該第二烘 烤之前，對該些記憶體單元實施該第一烘烤、設定該規定電流及實施該檢驗程序。
  4. 如申請專利範圍第2項所述之記憶體裝置的形成方法，其中在施加該重置電壓於該些記憶體單元之前和施加該設定電壓於該些記憶體單元之後，對該些記憶體單元實施該第一烘烤、設定該規定電流及實施該檢驗程序。
  5. 如申請專利範圍第2項所述之記憶體裝置的形成方法，其中在施加該設定電壓於該些記憶體單元之前和施加該初始重置電壓於該些記憶體單元之後，對該些記憶體單元實施該第一烘烤、設定該規定電流及實施該檢驗程序。
  6. 如申請專利範圍第2項所述之記憶體裝置的形成方法，其中在施加該初始重置電壓於該些記憶體單元之前和形成該些記憶體單元之後，對該些記憶體單元實施該第一烘烤、設定該規定電流及實施該檢驗程序。
  7. 如申請專利範圍第2項所述之記憶體裝置的形成方法，其中該第二烘烤的溫度範圍低於該第一烘烤的溫度範圍。
  8. 如申請專利範圍第2項所述之記憶體裝置的形成方法，其中該第二烘烤的時間比該第一烘烤的時間長。
  9. 如申請專利範圍第7項所述之記憶體裝置的形成方法，其中該第一烘烤的溫度範圍介於260℃至280℃之間。
  10. 如申請專利範圍第1項所述之記憶體裝置的形成方法，更包括設定一再形成次數上限，且其中該檢驗程序更包括檢驗該記憶體單元之一再形成次數，其中當該再形成次數等於該再形成次數上限，則結束該記憶體單元之該檢驗程 序；當該再形成次數小於該再形成次數上限，進行該再形成製程，並實施該再形成的記憶體單元之該檢驗程序。
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