JP6073836B2 - メモリ素子およびその形成方法 - Google Patents

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Description

本発明は、メモリ素子およびその形成方法に関し、特に、抵抗性ランダムアクセスメモリ素子(RRAM(登録商標))の構造およびその形成方法に関するものである。
近年、種々の電子製品が汎用化されてきており、不揮発性メモリの要求を大幅に増加させている。フラッシュメモリが不揮発性メモリの主流である。しかしながら、素子のサイズが継続して縮小化しているので、フラッシュメモリは、動作電圧が高い、動作速度が遅い、データの保存性がよくないなどの課題に遭遇している。その結果として、フラッシュメモリの将来の発展を制限している。
よって、現在既に新型の不揮発性メモリについて多くの材料と装置が開発されている。新型の不揮発性メモリは、例えば、磁気抵抗型ランダムアクセスメモリ(magnetoresistive random access memory; MRAM)、相変化型メモリ(Phase Change Memory; PCM)と、抵抗性ランダムアクセスメモリ(Resistic RAM:RRAM)を含む。抵抗型不揮発性メモリは、消費電力が低い、動作電圧が低い、書き込み消去時間が短い、耐久性が長い、記憶時間が長い、非破壊性読み取し、多状態のメモリ、装置の製造プロセスが簡単、および縮小可能などの利点を有する。
しかしながら、抵抗型不揮発性メモリ(RRAM)の歩留りと効能を更に向上させる必要がある。
抵抗メモリ素子およびその形成方法を提供する。
本発明によれば、第1の電極、第2の電極、および、前記第1の電極と前記第2の電極の間に配置された誘電材料の抵抗層であって、当該抵抗層は結晶部分を有し、前記抵抗層に対する前記結晶部分の体積比が0.2〜0.8であり、前記抵抗層は誘電材料としてHfOX (ただし、xは0.2〜1.8の範囲である)を具備する、抵抗層を具備し、
当該メモリ素子は、抵抗ランダムアクセスメモリ素子であり、
前記抵抗層は、前記抵抗層に電圧が印加された後、前記抵抗層に形成された導電フィラメントまたは導電通路により導電性を有するようになる、
メモリ素子が提供される。
また本発明によれば、上記メモリ素子を形成する方法であって、当該方法は、第1の電極上に誘電材料の抵抗層を形成するステップであって、当該抵抗層は結晶部分を有し、前記抵抗層に対する前記結晶部分の体積比が0.2〜0.8であり、前記抵抗層は誘電材料としてHfOX (ただし、xは0.2〜1.8の範囲である)を具備する、抵抗層を形成するステップと、前記抵抗層上に第2の電極を形成するステップとを含み、
当該メモリ素子は、抵抗ランダムアクセスメモリ素子であり、
前記抵抗層は、前記抵抗層に電圧が印加された後、前記抵抗層に形成された導電フィラメントまたは導電通路により導電性を有するようになる、
メモリ素子を形成する方法が提供される。
(A)、(B)はいくつかの実施形態に基づくメモリ素子の断面図である。 いくつかの実施形態に基づいて測定されたメモリ素子から得た電流−電圧の関係図である。 メモリ素子を測定して得られた電流−電圧の関係図である。 いくつかの実施形態に基づくメモリ素子の断面図である。 いくつかの実施形態に基づくメモリ素子の抵抗層の結晶相の概略図である。
以下本発明の実施形態の製作と使用方式を詳細に説明する。注意すべきは、本発明は、多種の特定の形式で実施することができる多くの応用に用いられる発明の概念を提供する。
文中に挙げられて討論された特定の実施形態は、本発明の特定の製造と使用方式のためだけであり、本発明の範囲を限定するものではない。また文中では、第1の製造プロセスと第2の製造プロセスの進行は、第2の製造プロセスが第1の製造プロセスの後に直ちに行われる実施形態を含んでもよく、他の付加の製造プロセスが第1の製造プロセスと第2の製造プロセスとの間に行われる実施形態を含んでもよい。多くの特徴は、簡素化と明確化のため、異なるスケールに任意に図解されることがある。また、第1の材料層が第2の材料層上またはその上に配置された時、第1の材料層と第2の材料層が直接接触する、またはその間に1つ以上の他の材料層を有することを含む。
以下、実施形態の種々の態様を述べる。異なる図と実施形態では、同様の記号が同様の素子を示すのに用いられることができる。
図1Aと図1Bは、それぞれ、いくつかの実施形態に基づくメモリ素子100が低抵抗状態と高抵抗状態にある時の断面図を示している。いくつかの実施形態では、メモリ素子100は、抵抗ランダムアクセスメモリ(resistive random access memory; RRAM)素子である。図1に示されるように、メモリ素子100は、電極102、電極106、およびこれらの電極の間に配置された抵抗層104を含む。
いくつかの実施形態では、抵抗層104の材質は、誘電材料であり、且つ通常は電気絶縁材料である。しかしながら、抵抗層104は、十分高い電圧が印加された後、導電性を有するようになることができる。例えば、形成プロセス(forming process)によって、抵抗層104内に導電フィラメントまたは導電通路を形成する。導電フィラメントまたは導電通路が電極に向けて延伸し、電極102と電極106と接続した時、抵抗層104の抵抗値は、大幅に低下することができる。次いで、逆方向電圧を加え、形成された導電フィラメントまたは導電通路を部分的に破壊し、抵抗層104の電気抵抗を高めることができる。
図2は、いくつかの実施形態に基づいて測定されたメモリ素子から得た電流−電圧I−Vの関係図を示している。いくつかの実施形態では、メモリ素子100に対して形成プロセスを行う。例えば、図2と図1Aに示されるように、電極102および電極106に対して徐々に増加するバイアス電圧を加える。バイアス電圧は、抵抗層104内の負電荷イオン(例えば、酸素イオンおよび/または窒素イオン)を誘起して電極に向かわせて、抵抗層104内に一連の空孔108(例えば酸素空孔および/または窒素空孔)が形成される。バイアス電圧が形成電圧Vレベルまで上昇した時、これらの空孔108は、電極102と106を接続する導電性フィラメント109となるように接続され、導電経路を形成する。その結果、抵抗層104に流れる電流は大幅に上昇する。
図1Bに示されるように、いくつかの実施形態では、逆方向バイアス電圧が電極106および電極102に加えられて、抵抗層104をリセットし、その抵抗を高抵抗状態に戻す。例えば、逆方向バイアス電圧は、一部の導電フィラメント109を破壊し、空孔108によって形成された導電経路をなくす。したがって、抵抗層104の抵抗値は、電圧を加えることによって調整することができ、データを抵抗層104に保存することができる。抵抗層104に流れる電流を検出することで、抵抗層104の抵抗値の情報を得ることができ、記憶されたデータを得る。
上述のように、抵抗層104は、形成プロセスによってアクティブ(能動)化されて、その中に欠陥(例えば空孔108)を検出した後、電圧を加えることで抵抗層104の抵抗状態を変えることができる。しかしながら、全てのメモリ素子の抵抗層が、全て同じ条件において首尾よくアクティブ化できるわけではない。いくつかのケースでは、同一のウエハのメモリ素子は、同一の形成プロセスで首尾よくアクティブ化することができない。
図3は、メモリ素子から得られた電流−電圧I−Vの関係図を示している。図3に示されるように、印加されたバイアス電圧が所定の形成電圧Vを超えている場合、抵抗層に流れる電流は、大幅に上昇しない。これは、空孔が形成プロセスにより、電極間に導電経路を首尾よく形成していないことを意味する。その結果として、メモリ素子の歩留りを低下させる。いくつかのケースでは、複数のメモリ素子が形成プロセスにおいて首尾よくアクティブ化できないことがある。
なぜ導電フィラメントが首尾よく形成できないという理由は、不明である。抵抗層がアモルファス構造であるためである可能性がある。形成プロセスの期間では、アモルファス構造は、抵抗層内の負電荷イオン(例えば、酸素イオンおよび/または窒素イオン)を電極に向かわせる過程で衝突を受ける可能性がある。したがって、空孔は抵抗層内で容易に形成されず、それ故導電フィラメントを円滑に形成できない可能性がある。
メモリ素子の歩留りを向上させるために、本発明の実施形態は、メモリ素子の抵抗層内に結晶部分を形成する。そのため、導電フィラメントは、抵抗層の中により容易に形成され得る。
図4は、いくつかの実施形態に基づくメモリ素子200の断面図を示している。いくつかの実施形態では、基板(または基材)201上に電極202を形成する。基板201は、半導体基板または他の好適な基板を含むことができる。いくつかの実施形態では、基板201は、半導体ウエハ、例えばシリコンウエハである。いくつかの実施形態では、電極202の材質は、金属窒化物を含む。いくつかの実施形態では、電極202の材質は、窒化チタン(TiN)、プラチナ(Pt)、アルミニウム銅(AlCu)、チタン(Ti)、金(Au)、タンタル(Ta)、タンタル窒化物(TaN)、タングステン(W)、タングステン窒化物(WN)、銅(Cu)、その他の好適な導電材料、または前述の組み合わせを含む。いくつかの実施形態では、基板201上に導電材料を堆積し、電極202を形成する。例えば、パターン化プロセスによって導電材料をパターン化し、必要な電極にすることができる。いくつかの実施形態では、導電材料は、物理蒸着、電気メッキ、化学蒸着、スピンコーティング、他の好適なプロセス、またはその組み合わせを用いて堆積されることができる。
次いで、図4に示されるように、抵抗層204は、いくつかの実施形態に応じて、電極202の上に形成される。抵抗層の材料は、酸化物、窒化物、他の好適な誘電材料、またはその組み合わせを含むことができる。例えば、抵抗層204の材料は、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化タングステン、酸化アルミニウム、酸化亜鉛、酸化ニッケル、酸化銅、他の好適な材料、または前述の組み合わせを含むことができる。いくつかの実施形態では、原子層堆積(ALD)、化学蒸着(CVD)、物理蒸着(PVD)、スピンコーティング、スプレーコーティング、他の好適なプロセス、または前述の組み合わせによって、電極202上に誘電材料を堆積し、抵抗層204を形成することができる。いくつかの実施形態では、堆積された誘電材料は、パターン化されて、抵抗層204に必要なパターンを有させる。
いくつかの実施形態では、堆積された誘電材料を少なくとも一部結晶化させ、抵抗層204に結晶部分を有させる。図5は、いくつかの実施形態に基づくメモリ素子の抵抗層の結晶相の概略図を表している。図5に示されるように、抵抗層204は、結晶部分210を有する。いくつかの実施形態では、結晶部分210は、複数の結晶粒212を含む。これらの結晶粒212は、互いに分離、互いに結合、または部分的に分離、部分的に結合することができる。いくつかの実施形態では、抵抗層204もアモルファス部分208を有する。いくつかの実施形態では、これらの結晶粒212は、アモルファス部分208により囲まれる。いくつかの実施形態では、結晶部分210の体積(容積)は、抵抗層204の体積(容積)の約0.2〜約1の間を占める。いくつかの実施形態に基づき、抵抗層204の透過型電子顕微鏡(TEM)像の断面図では、結晶部分210の面積は、抵抗層204の約0.2〜約1の間を占める。いくつかの他の実施形態では、結晶部分210の体積(容積)は、抵抗層204の体積(容積)の約0.4〜約0.8の間にある。いくつかの実施形態に基づき、抵抗層204の透過型電子顕微鏡像の断面図では、結晶部分210の面積は、抵抗層204の約0.4〜約0.8の間にある。いくつかの実施形態では、抵抗層204は、完全に結晶化し(アモルファス状態になり)、実質的にアモルファス部分を有さない。
いくつかの実施形態では、抵抗層204の材質は、酸化ハフニウムを含む。いくつかの実施形態では、抵抗層204の材質はHfOであり、組成比xは、約0.2〜約1.8の間にある。いくつかの実施形態では、抵抗層204の材質は、酸化アルミニウム(Al)または酸化ジルコニウム(ZrO)を含む。いくつかの実施形態では、結晶粒212の結晶相は、単斜相(monoclinic phase)である(これに限定されるものではないが)。いくつかの実施形態では、結晶粒212の平均の粒径は約2ナノメータ〜50ナノメータの間である。いくつかの他の実施形態では、結晶粒212の平均の粒径は約10ナノメータ〜40ナノメータの間である。
各種の好適な方法によって、形成された抵抗層204に結晶部分210を有させる。いくつかの実施形態では、誘電材料を堆積して抵抗層204を形成する期間、堆積(deposition)温度を約325℃〜450℃の間にすると、形成された抵抗層204に図5の実施形態で述べたようなマイクロ構造を有させることができる。この場合では、抵抗層204の結晶部分210は、ほぼ抵抗層204の堆積と同時に形成する。いくつかの実施形態では、抵抗層204の堆積の温度は、約350℃〜約400℃の間にある。いくつかの他の実施形態では、抵抗層204の結晶部分210は、抵抗層204が堆積した後、追加の結晶化プロセスによって形成される。例えば、抵抗層204を堆積した後、加熱プロセスによって抵抗層204を少なくとも一部結晶化させることができる。
本発明の一部の実施形態は、多くの変形態様を有する。例えば、抵抗層204の結晶化は、加熱プロセスによるとは限定されない。いくつかの実施形態では、照射(例えば、紫外光、赤外光、および/またはレーザー光)の方式によって、抵抗層204を少なくとも一部結晶化させることができる。いくつかの実施形態では、抵抗層204に対して同時に加熱および照射し、抵抗層204を少なくとも一部結晶化させることができる。
次いで、図4に示されるように、いくつかの実施形態では、抵抗層204の上に電極206を形成する。電極206の材質は、金属窒化物を含む。いくつかの実施形態では、電極206の材質は、窒化チタン(TiN)、プラチナ(Pt)、アルミニウム銅(AlCu)、チタン(Ti)、金(Au)、タンタル(Ta)、タンタル窒化物(TaN)、タングステン(W)、タングステン窒化物(WN)、銅(Cu)、その他の好適な導電材料、または前述の組み合わせを含む。いくつかの実施形態では、抵抗層204上に導電材料を堆積し、電極206を形成する。例えば、パターン化プロセスによって導電材料をパターン化し、必要な電極にすることができる。いくつかの実施形態では、導電材料は、物理蒸着、電気メッキ、化学蒸着、スピンコーティング、他の好適なプロセス、またはその組み合わせを用いて堆積されることができる。
本発明の実施形態は、多くの変形態様を有する。例えば、電極と抵抗層の間に他の材料層、例えば緩衝層および/または障壁層を形成することができる。いくつかの実施形態では、抵抗層204の結晶部分の体積の比例は、約0.2以上を占めるため、空孔が抵抗層204の中により形成され易くなり、導電フィラメントの形成を助けることができる。よって、メモリ素子の歩留りが更に向上する。
本発明は、上述した実施例の方法及び望ましい実施の形態によって記述されているが、本発明は開示された実施形態に限定されるものではない。逆に、当業者には自明の種々の変更及び同様の配置をカバーするものである。よって、添付の請求の範囲は、最も広義な解釈が与えられ、全てのこのような変更及び同様の配置を含むべきである。
100 メモリ素子
102 電極
104 抵抗層
106 電極
108 空隙
109 導電フィラメント
200 メモリ素子
201 ベース
202 電極
204 抵抗層
206 電極
208 アモルファス部分
210 結晶部分
212 結晶粒

Claims (9)

  1. 第1の電極、
    第2の電極、および
    前記第1の電極と前記第2の電極の間に配置された誘電材料の抵抗層であって、当該抵抗層は結晶部分を有し、前記抵抗層に対する前記結晶部分の体積比が0.2〜0.8であり、前記抵抗層は誘電材料としてHfOX (ただし、xは0.2〜1.8の範囲である)を具備する、抵抗層
    を具備し、
    当該メモリ素子は、抵抗ランダムアクセスメモリ素子であり、
    前記抵抗層は、当該抵抗層に電圧が印加された後、前記抵抗層に形成された導電フィラメントまたは導電通路により導電性を有するようになる、
    メモリ素子。
  2. 前記結晶部分は複数の結晶粒を含む、
    請求項1に記載のメモリ素子。
  3. 前記結晶粒の平均の粒径は2ナノメータ〜50ナノメータの間である、
    請求項2に記載のメモリ素子。
  4. 前記結晶部分は複数の結晶粒を含み、
    記結晶粒は単斜相の結晶相を有する
    請求項1に記載のメモリ素子。
  5. 前記結晶部分は複数の結晶粒を含み、
    前記結晶粒は前記抵抗層のアモルファス部分により囲まれている、
    請求項1に記載のメモリ素子。
  6. メモリ素子を形成する方法であって、当該方法は、
    第1の電極上に誘電材料の抵抗層を形成するステップであって、当該抵抗層は結晶部分を有し、前記抵抗層に対する前記結晶部分の体積比が0.2〜0.8であり、前記抵抗層は誘電材料としてHfOX (ただし、xは0.2〜1.8の範囲である)を具備する、抵抗層を形成するステップと、
    前記抵抗層上に第2の電極を形成するステップと
    含み
    当該メモリ素子は、抵抗ランダムアクセスメモリ素子であり、
    前記抵抗層は、当該抵抗層に電圧が印加された後、前記抵抗層に形成された導電フィラメントまたは導電通路により導電性を有するようになる、
    メモリ素子を形成する方法。
  7. 前記抵抗層を形成するステップは、
    前記第1の電極上に前記HfOX を堆積するステップ、および、
    前記堆積させたHfOX を少なくとも一部を結晶化させて、前記抵抗層を形成するステップ
    を含む、
    請求項6に記載のメモリ素子の形成方法。
  8. 前記抵抗層を形成するステップは、325℃〜450℃の範囲の堆積温度で、前記第1電極の上に前記HfOxを堆積して、前記抵抗層を形成するステップを具備する、
    請求項6に記載のメモリ素子の形成方法。
  9. 前記結晶部分は複数の結晶粒を含み、
    前記結晶粒の平均の寸法は2ナノメータ〜50ナノメータの間である、
    請求項7に記載のメモリ素子の形成方法。
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