WO2011024271A1 - 不揮発性記憶素子及び不揮発性記憶装置 - Google Patents

不揮発性記憶素子及び不揮発性記憶装置 Download PDF

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WO2011024271A1
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nonvolatile memory
crystal grain
electrode
conductive layer
resistance change
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PCT/JP2009/064887
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真理子 林
猛司 荒木
Original Assignee
株式会社 東芝
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    • H10N70/20—Multistable switching devices, e.g. memristors
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    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays

Definitions

  • the present invention relates to a nonvolatile memory element and a nonvolatile memory device.
  • a resistance change type memory (ReRAM: ResistivesisRandom Access Memory) is expected in terms of high storage density, low power consumption, and high-speed operation.
  • Patent Document 1 discloses a technique that uses an anatase type titanium oxide having a crystal grain size of 30 nm or less as a variable resistor.
  • this technique since the filament path extends over two or more microcrystal grains and a filament is formed in an amorphous region between the microcrystal grains, switching becomes unstable, and the number of memory and erase operations is limited. is there.
  • Patent Document 2 discloses a metal oxide resistance change film having a fluorite structure containing Zr and Hf as main components. Also in this case, an amorphous region exists on the substrate side.
  • the present invention provides a nonvolatile memory element and a nonvolatile memory device capable of stably storing and erasing even when the element is miniaturized.
  • the first conductive layer, the second conductive layer provided to face the first conductive layer, and the first conductive layer and the second conductive layer are provided.
  • a resistance change layer containing a metal oxide the resistance change layer being adjacent to the first crystal grains, the first crystal grains contacting both the first conductive layer and the second conductive layer.
  • a second crystal grain in contact with both the first conductive layer and the second conductive layer, and a crystal grain boundary formed between the first crystal grain and the second crystal grain is:
  • a nonvolatile memory element is provided that contacts both the first conductive layer and the second conductive layer.
  • an element memory layer includes a plurality of nonvolatile memory elements, and each of the nonvolatile memory elements includes a first conductive layer, A second conductive layer provided opposite to the first conductive layer, and a resistance change layer including a metal oxide provided between the first conductive layer and the second conductive layer,
  • the variable resistance layer includes a first crystal grain that is in contact with both the first conductive layer and the second conductive layer, and is adjacent to the first crystal grain, and includes the first conductive layer and the second conductive layer. And a crystal grain boundary formed between the first crystal grain and the second crystal grain is formed by both the first conductive layer and the second conductive layer.
  • a non-volatile memory device is provided that contacts the memory device.
  • a nonvolatile memory element and a nonvolatile memory device capable of stably storing and erasing even when the element is miniaturized.
  • FIG. 1 is a schematic cross-sectional view illustrating a nonvolatile memory element according to a first embodiment. It is a schematic cross-sectional view illustrating a nonvolatile memory element of a comparative example. It is a schematic cross-sectional view illustrating a nonvolatile memory element. It is a schematic cross-sectional view illustrating a nonvolatile memory element. 6 is a schematic cross-sectional view illustrating another nonvolatile memory element according to the first embodiment.
  • FIG. It is a graph which illustrates the characteristic of the non-volatile memory element which concerns on a 1st Example.
  • FIG. 3 is a transmission electron micrograph illustrating the characteristics of the nonvolatile memory element according to the first example.
  • FIG. 6 is a flowchart illustrating a method for manufacturing a nonvolatile memory element according to a second embodiment.
  • FIG. 6 is a schematic view illustrating a nonvolatile memory device according to a third embodiment.
  • FIG. 6 is a schematic view illustrating a nonvolatile memory device according to a third embodiment.
  • FIG. 6 is a schematic perspective view illustrating another nonvolatile memory element according to the third embodiment.
  • FIG. 6 is a schematic circuit diagram illustrating a specific example of a nonvolatile memory device according to a third embodiment.
  • FIG. 6 is a schematic cross-sectional view illustrating the main part of a nonvolatile memory device according to a fourth embodiment.
  • FIG. 6 is a schematic view illustrating a nonvolatile memory device according to a fourth embodiment.
  • FIG. 9 is a schematic perspective view illustrating a nonvolatile memory device according to a fifth embodiment.
  • FIG. 9 is a schematic plan view illustrating a nonvolatile memory device according to a fifth embodiment.
  • FIG. 1 is a schematic cross-sectional view illustrating the configuration of the nonvolatile memory element according to the first embodiment of the invention.
  • the nonvolatile memory element 10 includes a first electrode E1 (first conductive layer) and a second electrode E2 (second electrode) provided to face the first electrode E1.
  • the first electrode E1 and the second electrode E2 can be interchanged with each other.
  • the resistance change layer RL is energized to the resistance change layer RL via the first electrode E1 and the second electrode E2 and the voltage applied to the resistance change layer RL via the first electrode E1 and the second electrode E2.
  • the resistance change layer RL is adjacent to both the first crystal grain CG1 that is in contact with both the first electrode E1 and the second electrode E2, and the first crystal grain CG1, and both of the first electrode E1 and the second electrode E2. 2nd crystal grain CG2 which touches.
  • the crystal state is uniform, and the first crystal grain CG1 is substantially a single crystal.
  • the crystal state is uniform, and the second crystal grain CG2 is substantially a single crystal.
  • first crystal grains CG1 and the second crystal grains CG2 for example, adjacent particle arrays are oriented with fluctuations within 3 degrees.
  • the crystal state (eg, crystal orientation) of the first crystal grain CG1 and the crystal state (eg, crystal orientation) of the second crystal grain CG2 are different from each other, and a crystal grain boundary GB is formed between them.
  • the crystal grain boundary GB formed between the first crystal grain CG1 and the second crystal grain CG2 is in contact with both the first electrode E1 and the second electrode E2.
  • the first crystal grain CG1 and the second crystal grain CG2 have the first electrode E1 and the second electrode in the thickness direction of the resistance change layer RL (the direction in which the first electrode E1 and the second electrode E2 face each other). It is continuous with E2.
  • the crystal grain boundary GB between the first crystal grain CG1 and the second crystal grain CG2 penetrates the resistance change layer RL in the thickness direction, and the crystal grain boundary GB does not contact the amorphous region. .
  • the crystal grain boundary GB becomes a current path between the first electrode E1 and the second electrode E2.
  • the crystal grain boundary GB serving as a current path is provided between the first electrode E1 and the second electrode E2 without contacting the amorphous region, the current path is stably formed and fixed. Even when the switching operation is repeated many times, the switching characteristics are stable and the operation life is long. As a result, it is possible to provide a nonvolatile memory element that can be stably stored and erased even when the element is miniaturized.
  • the nonvolatile memory element 10 is manufactured by, for example, growing the resistance change layer RL on the first electrode E1 and forming the second electrode E2 thereon.
  • the In the first stage of the crystal growth there is an interface region where the crystal structure is unstable with a small number of atomic layers from the surface of the first electrode E1, and the surface of the first electrode E1 is more than this region. In some cases, a stable crystal structure may be obtained in a bulk region away from.
  • the interface region where the crystal structure is unstable in the first stage of crystal growth is a region that is very thin and easily leaks when a voltage is applied.
  • the interface region where the crystal structure is unstable at the initial stage of crystal growth is included in the first crystal grain CG1 and the second crystal grain CG2, and in such a case, the first crystal grain CG1 and The second crystal grain CG2 is in contact with the first electrode E1 where crystal growth is performed.
  • the thickness of the interface region where the crystal structure is unstable in the first stage of crystal growth is approximately 2 nm (nanometers) or less.
  • the resistance change layer RL has almost no amorphous region, and most of the resistance change layer RL is composed of the crystal grains CG. That is, for example, in the cross-sectional TEM (Transmission Electron Microscopy) observation image of the resistance change layer RL, the ratio of the crystal grains CG to the entire resistance change layer RL is 80% or more.
  • FIG. 2 is a schematic cross-sectional view illustrating the configuration of a nonvolatile memory element of a comparative example.
  • the resistance change layer RL9a is provided between the first electrode E1 and the second electrode E2.
  • a plurality of fine crystal grains CGx are present in the amorphous region ARx.
  • a plurality of microcrystalline grains CGx are arranged in the thickness direction of the resistance change layer RL9a.
  • This configuration is, for example, the configuration described in Patent Document 1.
  • the filament path extends over two or more fine crystal grains CGx. Then, the filament passes through the amorphous region ARx between the microcrystalline grains CGx. In the amorphous region ARx, the unit lattice faces a random orientation, the resistance value per unit length is not uniform, and the specific resistance is generally higher than that of the microcrystalline grains CGx. For this reason, in the nonvolatile memory element 19a of the first comparative example, the filament is difficult to be fixed and the switching characteristics become unstable. Further, when the filament passes through the amorphous region ARx, the heat generated in the filament is easily accumulated in the amorphous region, and the deterioration further proceeds due to this heat. For these reasons, in the nonvolatile memory element 19a of the first comparative example, the number of repetitions of the switching operation is small and the operation life is shortened.
  • the crystal grains CG (the first crystal grains CG1 and the second crystal grains CG2) are continuous between the first electrode E1 and the second electrode E2.
  • the crystal grain boundary GB is continuous between the first electrode E1 and the second electrode E2.
  • the thermal conductivity of the crystal grain CG is higher than that of the amorphous region, the heat generated in the current path is effectively dissipated through the crystal grain CG in which the crystal grain boundary GB is formed. Progress can be suppressed. For these reasons, in the nonvolatile memory element 10 according to the present embodiment, the switching characteristics are stable and the operating life can be extended even when the switching operation is repeated many times.
  • the thickness of the resistance change layer RL9b is made thinner than that of the resistance change layer RL9a of the first comparative example 19a.
  • the thickness direction of the resistance change layer RL9b almost one fine crystal grain CGx is arranged.
  • the outermost surface of the fine crystal grain CGx is in contact with the first electrode E1 and the second electrode E2, but between the adjacent fine crystal grains CGx.
  • the crystal grain boundary GB is not continuous between the first electrode E1 and the second electrode E2, and the crystal grain boundary GB is not in contact with both the first electrode E1 and the second electrode E2.
  • An amorphous region ARx exists at least between the microcrystalline grains CGx and the first electrode E1 and the second electrode E2. For this reason, the filament path passes through the amorphous region ARx. For this reason, also in this case, the filament is difficult to be fixed, the switching characteristics are unstable, the number of times of switching operation is small, and the operation life is short.
  • the nonvolatile memory element 19c of the third comparative example the first electrode E1 provided on the main surface of the first substrate S1 has a plurality of strips,
  • the second electrode E2 provided on the main surface of the substrate S2 has a plurality of strip shapes that are non-parallel to the strip of the first electrode E1, and a resistance change layer RL9c is provided therebetween.
  • the nonvolatile memory element 19c of the third comparative example is a cross-point type memory.
  • the resistance change layer RL9c a plurality of microcrystalline grains CGx are arranged in the thickness direction in the amorphous region ARx.
  • the size of the fine crystal grains CGx is larger than the size of the surface where the first electrode E1 and the second electrode E2 face each other. For this reason, in each of the memory cell portions formed by the surfaces where the first electrode E1 and the second electrode E2 face each other, a difference occurs in the presence or absence of the filament path and the state thereof. For this reason, in addition to the problem described with respect to the first comparative example, there is a further problem that the characteristics of the plurality of memory cell portions become non-uniform.
  • a plurality of crystal grains CG (for example, the first crystal grains CG1 and the second crystal grains are necessarily provided between the first electrode E1 and the second electrode E2. CG2) can exist, and stable characteristics can be obtained in a plurality of memory cell portions even when used in a cross-point type nonvolatile memory device.
  • the resistance change layer RL9d made of a single crystal is provided between the first electrode E1 and the second electrode E2. Is provided.
  • a current path is not formed, and the characteristics are unstable.
  • a current path may be formed on the side surface of the variable resistance layer RL9d made of a single crystal.
  • the side surface has unstable characteristics due to contamination during various processes, and thus the side surface is When used as a current path, the characteristics of the nonvolatile semiconductor memory element 19d are still unstable.
  • the amorphous region ARx is formed on the first electrode E1, and a plurality of microcrystalline grains CGx are formed thereon.
  • an amorphous region ARx of amorphous Hf 2 O x N y is provided as the resistance change layer RL9e on the first electrode E1, and fine crystal grains CGx of crystallized Hf 2 ON 2 are provided thereon.
  • the nonvolatile memory element 19e of the fifth comparative example having such a configuration since the current path passes through the amorphous region ARx, the number of repetitions of the switching operation is also small.
  • an amorphous region ARx and microcrystalline grains CGx are provided as the resistance change layer RL9f.
  • the fine crystal grains CGx are in contact with the first electrode E1 and the second electrode E2.
  • a filament is formed at the interface between the fine crystal grain CGx and the amorphous region ARx.
  • the filament has unstable characteristics, and the amorphous property is lower in thermal conductivity than the crystal grain. Since the filament is in contact with the area ARx, heat dissipation is low, and the number of repetitions of the switching operation is also small.
  • any of the nonvolatile memory elements 19a to 19f of the first to sixth comparative examples since the filament is in contact with the amorphous region ARx, the number of repetitions of the switching operation is small, or the resistance change layer RL is Since it is composed of a single crystal, there is a problem that the current path is not formed and the characteristics are unstable.
  • the first crystal grain CG1 and the second crystal grain CG2 are formed between the first electrode E1 and the second electrode in the thickness direction of the resistance change layer RL.
  • the crystal grain boundary GB passes through the resistance change layer RL in the thickness direction, and the crystal grain boundary GB is not in contact with an amorphous region having unstable characteristics and low thermal conductivity. For this reason, even when the current path is stably formed and fixed and the number of repetitions of the switching operation is large, the switching characteristics are stable and the operation life is long.
  • the size (width) of the first crystal grain CG1 and the second crystal grain CG2 is appropriately set with respect to the size (width) of the first electrode E1 and the second electrode E2, and the first electrode E1 and the second electrode E2 are set.
  • a grain boundary GB is formed between the two.
  • the size of the crystal grains in the nonvolatile memory element 10 will be described. As illustrated in FIG. 1, in the nonvolatile memory element 10, along the first direction parallel to the interface between the first electrode E ⁇ b> 1 of the first crystal grain CG ⁇ b> 1 and the second crystal grain CG ⁇ b> 2 and the resistance change layer RL. The length is shorter than the length along the first direction of the surfaces where the first electrode E1 and the second electrode E2 face each other.
  • the first direction parallel to the interface between the first electrode E1 and the resistance change layer RL is defined as the X-axis direction.
  • a direction perpendicular to the interface between the first electrode E1 and the resistance change layer RL is defined as a Z-axis direction (second direction). That is, the thickness direction of the resistance change layer RL is the Z-axis direction.
  • a direction perpendicular to the X-axis direction and the Z-axis direction is taken as a Y-axis direction (third direction).
  • the length along the X-axis direction of the first crystal grain CG1 and the second crystal grain CG2 is defined as the crystal width, and the length along the X-axis direction of the surfaces where the first electrode E1 and the second electrode E2 are opposed to each other. Assuming the electrode width, the crystal width is smaller than the electrode width.
  • the first crystal grain width d1 of the first crystal grain CG1 and the second crystal grain width d2 of the second crystal grain CG2 are smaller than the electrode width d3.
  • the crystal grain boundary GB between the crystal grains CG is not necessarily parallel to the Z-axis direction, and may be inclined.
  • the widths of the first crystal grain CG1 and the second crystal grain CG2 along the X-axis direction are not necessarily constant in the Z-axis direction.
  • the first crystal grain width d1 of the first crystal grain CG1 is along the X-axis direction at a position intermediate between the first electrode E1 and the second electrode E2 in the Z-axis direction. It can be a width.
  • the second crystal grain width d2 of the second crystal grain CG2 is, for convenience, the width along the X-axis direction at the intermediate position in the Z-axis direction between the first electrode E1 and the second electrode E2. can do. That is, the width at the midpoint in the thickness direction (Z-axis direction) of the crystal grain CG is defined as the crystal grain width of the crystal grain CG.
  • a first crystal grain CG1 and a second crystal grain CG2 are provided adjacent to each other between the first electrode E1 and the second electrode E2, and the first crystal grain CG1 and the first crystal grain CG1
  • the grain boundary GB formed between the two crystal grains CG2 only needs to be in contact with both the first electrode E1 and the second electrode E2, and the size (width) of the first crystal grain CG1 and the second crystal grain CG2 is sufficient.
  • the first crystal grain width d1 of the first crystal grain CG1 and the second crystal grain width d2 of the second crystal grain CG2 are set to be smaller than the electrode width d3.
  • the nonvolatile memory element 10 is applied to, for example, a cross-point type nonvolatile memory device.
  • a nonvolatile memory device a plurality of nonvolatile memory elements 10 are arranged in the XY plane to constitute an element memory layer. Further, a plurality of such element memory layers are stacked in the Z-axis direction.
  • each of the nonvolatile memory elements 10 becomes a memory cell unit.
  • the nonvolatile memory device in which a plurality of nonvolatile memory elements 10 are arranged, the nonvolatile memory used in order to perform an appropriate operation in each of the memory cell units and realize high yield and high productivity. There is a desirable form for the volatile memory element 10.
  • the length along the X-axis direction of the surfaces where the first electrode E1 and the second electrode E2 face each other is referred to as an electrode width d3, and the first electrode E1 and the second electrode E2 And a plurality of combinations are arranged along the X-axis direction. That is, the plurality of nonvolatile memory elements are arranged at equal intervals along the first direction, and the first electrode E1 and the second electrode E2 of the plurality of nonvolatile memory elements are in the first direction on the surfaces corresponding to each other.
  • the lengths along the electrodes (electrode width d3) are the same.
  • the interval between the combinations of the first electrode E1 and the second electrode E2 is assumed to be the same length as the electrode width d3.
  • the crystal grain boundaries GB between the crystal grains CG are parallel to the Z-axis direction, and each crystal grain CG has the same size (that is, a plurality of crystal grains CG are arranged at equal intervals). )
  • FIG. 3 is a schematic cross-sectional view illustrating the configuration of the nonvolatile memory element according to the first embodiment of the invention.
  • the second crystal grain width d2 of the grain CG2 is set to 1 ⁇ 2 of the electrode width d3.
  • the crystal grain boundary GB is located at a substantially central position in the X-axis direction of the first electrode E1 and the second electrode E2. .
  • the crystal grain boundary GB is located at a substantially central position in the X-axis direction between the first electrode E12 and the second electrode E22. Be placed.
  • the crystal grain boundary GB is located at the ends of the first electrode E1 and the second electrode E2 in the X-axis direction.
  • another crystal grain (third crystal grain CG3) is arranged on the opposite side of the first crystal grain CG1 from the second crystal grain CG2.
  • the crystal grain boundary is located at the end position in the X-axis direction between the first electrode E12 and the second electrode E22. GB is arranged.
  • the first crystal grain width d1 of the first crystal grain CG1 and the second crystal grain width d2 of the second crystal grain CG2 are smaller than the electrode width d3, for example, 1/2 of the electrode width d3.
  • the crystal grain boundary GB serving as a current path is stably disposed.
  • the first crystal grain width d1 of the first crystal grain CG1 and the second crystal of the second crystal grain CG2 are used.
  • the grain width d2 is set to a value slightly smaller than the electrode width d3.
  • the crystal grain boundary GB is arranged between the respective electrodes in the nonvolatile memory element 10c and the nonvolatile memory element 10c1 adjacent thereto.
  • the first crystal grain width d1 of the first crystal grain CG1 and the second crystal grain width d2 of the second crystal grain CG2 are used. However, each is set to a value slightly larger than the electrode width d3.
  • the crystal grain boundary GB is arranged between the first electrode E1 and the second electrode E2, but in the nonvolatile memory element 10d1 adjacent to the nonvolatile memory element 10d, The crystal grain boundary GB is not disposed between the first electrode E12 and the second electrode E22. That is, the nonvolatile memory element 10d has the configuration of the nonvolatile memory element according to the present embodiment, but the nonvolatile memory element 10d1 does not have the configuration of the nonvolatile memory element according to the present embodiment. .
  • the crystal grain boundaries GB are not appropriately arranged between the electrodes, and the memory There is a case where a current path is not formed in any of the cell portions and the intended operation cannot be performed.
  • the crystal grain widths of the first crystal grain CG1 and the second crystal grain CG2 are the same as those of the first electrode E1 and the second electrode E2. It is desirable to set it smaller than the electrode width d3.
  • each of the nonvolatile memory elements 10 is provided with the first electrode E1 and the first electrode E1 provided to face the first electrode E1.
  • the two-electrode E2 is provided between the first electrode E1 and the second electrode E2, and has a resistance change layer RL containing a metal oxide.
  • the resistance change layer RL is adjacent to both the first crystal grain CG1 in contact with both the first electrode E1 and the second electrode E2, and the first crystal grain CG2, and both the first electrode E1 and the second electrode E2 are present.
  • a crystal grain boundary GB formed between the first crystal grain CG1 and the second crystal grain CG2 is formed on both the first electrode E1 and the second electrode E2. Touch.
  • the directions perpendicular to the interface between the first electrode E1 and the resistance change layer RL of each of the plurality of nonvolatile memory elements are parallel to each other.
  • the length (first crystal grain width) along the X-axis direction (first direction parallel to the interface between the first electrode E1 and the resistance change layer RL) of the first crystal grain CG1 and the second crystal grain CG2 d1 and the second crystal grain width d2) are preferably shorter than the length (electrode width d3) along the X-axis direction of the surfaces where the first electrode E1 and the second electrode E2 face each other.
  • the crystal grain boundaries GB can be stably disposed between the first electrode E1 and the second electrode E2 in each of the plurality of nonvolatile memory elements 10, and thereby, the nonvolatile memory with high yield can be obtained.
  • a sexual memory device can be manufactured.
  • the lengths (electrode width d3) along the X-axis direction of the surfaces of the plurality of nonvolatile memory elements in which the first electrode E1 and the second electrode E2 face each other are the same. It is particularly effective at certain times. Further, in the above condition, the interval between the plurality of nonvolatile memory elements is the same as the length (electrode width d3) along the X-axis direction of the surface where the first electrode E1 and the second electrode E2 face each other. In particular, it is particularly effective.
  • the average value of the length (crystal grain width) along the X-axis direction (a first direction parallel to the interface between the first electrode E1 and the resistance change layer RL) of the plurality of crystal grains CG is the first electrode It is desirable that E1 and the second electrode E2 are shorter than the length (electrode width d3) along the X-axis direction of the surfaces facing each other.
  • the average value of the lengths (crystal grain widths) along the X-axis direction of the plurality of crystal grains CG is such that the first electrode E1 and the second electrode E2 face each other. It is further desirable to set it to 1 ⁇ 2 or less of the length (electrode width d3) along the X-axis direction of the surface to be processed. That is, the configuration of the nonvolatile memory elements 10a, 10a1, 10b, and 10b1 is further desirable. By setting this condition, the yield can be further improved in the nonvolatile memory device provided with a plurality of memory cell portions.
  • both the first crystal grain width d1 and the second crystal grain width d2 do not necessarily have to be smaller than the electrode width d3.
  • a grain boundary between a first crystal grain and a second crystal grain is provided between a first electrode and a second electrode of the first memory cell unit.
  • a grain boundary between the second crystal grain and the third crystal grain is arranged between the first electrode and the second electrode of the second memory cell part adjacent to the first memory cell part.
  • the width of the second crystal grain may be larger than the width of the first and second memory cell portions (the width of the surface where the first electrode and the second electrode face each other).
  • the length along the first direction of the region facing the first electrode E1 and the second electrode E2 of the first crystal grain CG1, and the first electrode E1 of the second crystal grain CG2 and The length along the first direction of the region facing the second electrode E2 is smaller than the electrode width d3.
  • the maximum value (maximum crystal grain width) of the length (crystal grain width) along the X-axis direction of the plurality of crystal grains CG is the X axis of the surface where the first electrode E1 and the second electrode E2 face each other. It is desirable to set it smaller than the length along the direction (electrode width d3). Thereby, even when a plurality of memory cell portions are provided, since the crystal grain boundaries GB are always arranged in each memory cell portion between the electrodes, a nonvolatile memory device with a high yield can be manufactured.
  • the aspect ratio (crystal grain thickness / crystal grain width) of the crystal grains CG in the nonvolatile memory element according to this embodiment will be described.
  • the case where the crystal grain boundaries GB between the crystal grains CG are parallel to the Z-axis direction will be described as a model.
  • FIG. 4 is a schematic cross-sectional view illustrating the configuration of the nonvolatile memory element according to the first embodiment of the invention.
  • the first crystal grain width d1 of the first crystal grain CG1 and the second crystal of the second crystal grain CG2 are used.
  • the grain width d2 and the crystal grain thickness t of the first crystal grain CG1 and the second crystal grain CG2 are the same. That is, the aspect ratio of each crystal grain is the same.
  • the first crystal grain width d1 is larger than the crystal grain thickness t
  • the second crystal grain width d2 is It is smaller than the crystal grain thickness t. That is, the first crystal grain CG1 has a long width direction, and the second crystal grain CG2 has a long thickness direction.
  • the crystal grain width is smaller than the crystal grain thickness t in each of the plurality of crystal grains. That is, in each of the plurality of crystal grains, the thickness direction is longer than the width direction.
  • one crystal grain boundary GB is formed between the first electrode E1 and the second electrode E2.
  • a plurality of crystal grain boundaries GB are formed between the first electrode E1 and the second electrode E2.
  • the crystal grain width is set to be smaller than the crystal grain thickness t.
  • the length (crystal grain width) along the X-axis direction (first direction) of at least one of the first crystal grain CG1 and the second crystal grain CG2 is the same as that of the first crystal grain CG1 and the second crystal grain CG2. It is set shorter than the length (crystal grain thickness t) along at least one of the Z-axis directions (second direction perpendicular to the interface between the first electrode 1 and the resistance change layer RL). It is desirable.
  • the yield of the nonvolatile memory device can be improved.
  • the crystal grain thickness t1 of the first crystal grain CG1 and the second crystal grain CG2 is the same as that in the nonvolatile memory element 11a. Thicker than crystal grain thickness t.
  • the first crystal grain width d1 of the first crystal grain CG1 and the second crystal grain width d2 of the second crystal grain CG2 are the same as those of the nonvolatile memory element 11a. That is, the aspect ratio (crystal grain thickness / crystal grain width) of the first crystal grain CG1 and the second crystal grain CG2 in the nonvolatile memory element 11d is higher than that in the nonvolatile memory element 11a.
  • the crystal grain thickness t2 of the first crystal grain CG1 and the second crystal grain CG2 is the nonvolatile memory element. It is thinner than the crystal grain thickness t in 11a.
  • the first crystal grain width d1 and the second crystal grain width d2 are the same as those of the nonvolatile memory element 11a. That is, the aspect ratio (crystal grain thickness / crystal grain width) of the first crystal grain CG1 and the second crystal grain CG2 in the nonvolatile memory element 11e is lower than that in the nonvolatile memory element 11a.
  • the thickness of the resistance change layer RL (that is, the crystal grain thickness of the first crystal grain CG1 and the second crystal grain CG2) is, for example, about 5 nm to 50 nm. If it is thinner than 5 nm, the leakage current becomes large, the operation becomes unstable, and the power consumption increases, which is not desirable. Moreover, when it becomes thicker than 50 nm, a drive voltage will rise.
  • the thickness of the resistance change layer RL is thick, the aspect ratio of each memory cell portion is increased, the workability is lowered, the yield is reduced, and the manufacturing is reduced. Increases costs.
  • the thickness of the resistance change layer RL is appropriately determined from the viewpoints of both operation characteristics and productivity.
  • the aspect ratio of the memory cell portion is kept constant.
  • the crystal grain thickness t2 of the first crystal grain CG1 and the second crystal grain CG2 is determined by the nonvolatile memory element. Similarly to 11e, the thickness is smaller than the crystal grain thickness t of the nonvolatile memory element 11a.
  • the first crystal grain width d1f of the first crystal grain CG1 and the second crystal grain width d2f of the second crystal grain CG2 are each made smaller than that of the nonvolatile memory element 11a.
  • the aspect ratio (crystal grain thickness / crystal grain width) of the first crystal grain CG1 and the second crystal grain CG2 in the nonvolatile memory element 11f is set higher than 1.
  • the length (crystal grain width) along the X-axis direction (first direction) of at least one of the first crystal grain CG1 and the second crystal grain CG2 is the first crystal grain.
  • the length (crystal grain thickness) along the Z-axis direction (second direction perpendicular to the interface between the first electrode E1 and the resistance change layer RL) of at least one of the CG1 and the second crystal grain CG2 It is set shorter than t).
  • crystal grain width of the plurality of crystal grains the average value of the crystal grain width, the maximum value of the crystal grain width, and the ratio between the crystal grain width and the crystal grain thickness have been described above.
  • FIG. 5 is a schematic cross-sectional view illustrating the configuration of another nonvolatile memory element according to the first embodiment of the invention.
  • the resistance change layer RL includes three or more crystal grains, that is, first to seventh crystal grains CG1 to CG1 in this specific example.
  • CG7 is provided.
  • Each of the first to seventh crystal grains CG1 to CG7 is in contact with the first electrode E1 and the second electrode E2.
  • crystal grain boundaries GB12, GB23, GB45, GB56 and GB67 are formed between them, and these crystal grain boundaries are in contact with the first electrode E1 and the second electrode E2.
  • the crystal grain boundary GBx1 between the third crystal grain CG3 and the microcrystalline region TR1 is not in contact with both the first electrode E1 and the second electrode E2.
  • Such a triangular microcrystalline region TR1 is not a crystal grain according to the present embodiment, and a crystal grain boundary GBx1 of this portion is not a crystal grain boundary GB according to the present embodiment.
  • the crystal grain boundary GBx2 between the fourth crystal grain CG4 and the microcrystalline region TR1 is not the crystal grain boundary GB according to this embodiment.
  • the resistance change layer RL is provided with the first to seventh crystal grains CG1 to CG7, and five crystal grain boundaries (crystal grain boundaries GB12, GB23, GB45, GB56, and GB67). ) Is formed.
  • each of these first to seventh crystal grains CG1 to CG7 has first to seventh crystal grain widths d11 to d17.
  • the crystal grain width is a width along the X-axis direction of the crystal grain at a position in the Z-axis direction between the first electrode E1 and the second electrode E2. That is, the width is taken along the X-axis direction of the crystal grain at a position half the crystal grain thickness t (distance between the first electrode E1 and the second electrode E2) from the first electrode E1.
  • the crystal grain widths of the plurality of crystal grains are defined.
  • the average value of the plurality of crystal grain widths is defined as, for example, the arithmetic average value of the first crystal grain width d11 to the seventh crystal grain width d17.
  • the maximum value of the plurality of crystal grain widths is defined as the maximum value among the first crystal grain width d11 to the seventh crystal grain width d17.
  • the ratio between the crystal grain width and the crystal thickness is defined as the ratio of each of the first crystal grain width d11 to the seventh crystal grain width d17 and the crystal grain thickness t. Note that the crystal grain width and the crystal grain thickness are obtained from, for example, an image of a nonvolatile memory element taken by a TEM.
  • the average value and the maximum value of the crystal grain widths of the plurality of crystal grains are, for example, from among the plurality of nonvolatile memory elements provided.
  • the variable resistance layer RL in the region where the electrodes of the nonvolatile memory element that are appropriately sampled face each other is imaged with, for example, a TEM, and the crystal grain width of each crystal grain is calculated from these images, and the arithmetic of these values is performed.
  • the average can be the average value of the crystal widths, and the maximum value among these values can be the maximum crystal grain width.
  • the crystal grain width (the length along the X-axis direction) of at least one of the first crystal grain CG1 and the second crystal grain CG2 is desirably 15 nm or less.
  • the width along the X-axis direction of the surfaces of the first electrode E1 and the second electrode E2 facing each other, which corresponds to the size of the nonvolatile memory element is about 20 nm to 25 nm.
  • the crystal grain boundary GB can be arranged in the resistance change layer RL of each nonvolatile memory element, and the nonvolatile memory device that realizes a desired operation is high. It can be obtained with a yield.
  • a nonvolatile memory device including an element memory layer having a plurality of nonvolatile memory elements 10 (memory cell portions)
  • the average value of the crystal grain widths of the plurality of crystal grains be 15 nm or less.
  • the maximum value of the crystal grain width of the plurality of crystal grains be 15 nm or less.
  • the crystal grain boundary GB can be surely introduced into the element.
  • the first electrode E1 As the first electrode E1, a stacked film of a TiN film, a W film, a Ti film, and a TiN film formed on a SiO 2 film on a silicon substrate is used. Note that the substrate provided with the first electrode E1 is appropriately referred to as “TiN / Ti / W / TiN / SiO 2 / Si substrate” or simply “substrate”.
  • a metal oxide film to be the resistance change layer RL is formed on the first electrode E1 by a PLD (Pulsed Laser Deposition) method using a CeO x target doped with Sm at a concentration of 5%. did. Film formation was performed in an oxygen gas atmosphere at a pressure of 1 Pa, and the thickness of the metal oxide film was about 20 nm. At this time, the temperature of the substrate is changed to three types of 25 ° C., 200 ° C., and 400 ° C., and the metal oxide films corresponding to the respective temperatures are set as metal oxide films 1F1, 1F2, and 1F3, respectively.
  • PLD Pulsed Laser Deposition
  • XRD X-ray Diffraction
  • FIG. 6 is a graph illustrating characteristics of the nonvolatile memory element according to the first example of the invention. That is, the figure illustrates the XRD measurement results of the metal oxide films 1F1, 1F2, and 1F3, the horizontal axis is the angle 2 ⁇ , and the vertical axis is the intensity I1.
  • peaks of intensity I1 appear at 2 ⁇ of 28 degrees, around 37 degrees, and around 40 degrees.
  • a peak derived from CeO x is obtained only when 2 ⁇ is 28 degrees.
  • the intensity I1 at this time is about 800 to 2300 cps.
  • the peak at 2 ⁇ around 37 degrees is a peak derived from TiN.
  • the peak at 2 ⁇ of around 40 degrees is a peak derived from W.
  • the peak derived from CeO x is a single peak, so that the doped Sm has a fluorite structure formed by CeO 2. It is estimated that it is almost completely contained in (fluorite crystal structure).
  • a clear peak derived from CeO x can also be confirmed in the metal oxide film 1F1 formed at 25 ° C., and crystal grains are present in the metal oxide film 1F1 formed at 25 ° C. It is estimated to be. Similarly, it is presumed that crystal grains exist also in the metal oxide films 1F2 and 1F3. Furthermore, the cross sections of the metal oxide films 1F1, 1F2, and 1F3 were observed with a high resolution TEM.
  • FIG. 7 is a transmission electron micrograph showing the characteristics of the nonvolatile memory element according to the first example of the invention. That is, (a), (c), and (e) are high-resolution cross-sectional TEM observation images of the metal oxide films 1F1, 1F2, and 1F3, respectively. Also, (b), (d), and (f) in the same figure show the crystal grain boundary GB with a solid line for easy understanding of the figure based on (a), (c), and (e), respectively. It is a thing. Note that when capturing a high-resolution cross-sectional TEM image, the protective layer PL is provided on each metal oxide film on the first electrode E1, and in these drawings, the image of the protective layer PL is also shown. Has been observed.
  • crystal grains CG can be confirmed in all of the metal oxide films 1F1, 1F2, and 1F3.
  • a crystal grain boundary GB between crystal grains CG having substantially the same orientation orientation reaches the uppermost portion of the metal oxide film from the first electrode E1 in a substantially straight line, and is in contact with the protective layer PL thereon.
  • the crystal grain boundary GB reaches from the first electrode E1 to the uppermost part of the metal oxide film, so that when the second electrode E2 is provided on the metal oxide film, the crystal grain boundary GB A configuration in which GB is in contact with both the first electrode E1 and the second electrode E2 can be realized.
  • the protective layer PL provided on the opposite side of the metal oxide film from the first electrode E1 will be described as a layer corresponding to the second electrode E2 for convenience.
  • crystal grains CG are formed from directly above the first electrode E1. This is because the TiN film on the side of the metal oxide film (resistance change layer RL) of the first electrode E1 is charged to ⁇ + and ⁇ , so the TiN film has polarity. It is considered that this is because oxides such as CeO x having the same polarity are easily oriented from directly above the first electrode E1.
  • At least one of the first electrode E1 and the second electrode E2 has a layer that is provided on the side facing the at least one of the resistance change layers RL and includes a material having polarity.
  • the highly crystalline first crystal grain CG1 and second crystal grain CG2 can be stably formed. Note that the crystal growth of the first crystal grain CG1 and the second crystal grain CG2 is performed on the layer having the above polarity.
  • the sample subjected to cross-sectional TEM observation has a thickness of about 50 nm to 100 nm (a distance in a plane parallel to the interface between the first electrode E1 and the resistance change layer RL. In this case, the sample is along the Y-axis direction. Therefore, when two or more crystal grains CG are observed in an overlapping manner, the crystal grain boundary may not be seen clearly. Part of the TEM image presented in the drawings of the present application includes a case where such crystal grains CG are observed in an overlapping manner.
  • the crystal grains CG having a large crystal grain width are included in the resistance change layer RL. become.
  • the maximum crystal grain width dmax, the average crystal grain width dave, and the dispersion ⁇ d of the crystal grains CG of the resistance change layer RL obtained from the cross-sectional TEM observation images of FIGS. 7B, 7D, and 7F. explain.
  • FIG. 8 is a graph illustrating characteristics of the nonvolatile memory element according to the first example of the invention. That is, (a), (b), and (c) in FIG. 6 respectively show the maximum crystal grain width dmax, the average crystal grain width dave, and the crystal grain of the crystal grain CG of the metal oxide film (resistance change layer RL). The relationship between the width dispersion ⁇ d and the substrate temperature Ts during film formation is illustrated. In these figures, the horizontal axis represents the substrate temperature Ts. The vertical axes of (a), (b), and (c) in FIG. 9 represent the maximum crystal grain width dmax, average crystal grain width dave, and dispersion ⁇ d, respectively.
  • the maximum crystal grain width dmax is 8.1 nm, and the metal oxide film having a substrate temperature Ts of 200 ° C.
  • the maximum crystal grain width dmax is 12.2 nm
  • the maximum crystal grain width dmax is 14.4 nm.
  • the maximum crystal grain width dmax increases as the substrate temperature Ts during film formation increases. This result corresponds to the fact that the higher the substrate temperature Ts during film formation, the longer the mean free path of the particles knocked out of the target and the easier the crystal grows.
  • the film formation temperature for example, at room temperature or a temperature of 200 ° C. or lower.
  • the maximum crystal grain width dmax is reduced, and it is easy to reliably form the crystal grain boundary GB in each element.
  • the formation of the metal oxide film to be the resistance change layer RL is desirably performed at a temperature of the first electrode E1 of 200 ° C. or lower.
  • the average crystal grain width “dave” is 6.1 nm, and the substrate temperature Ts is 200.
  • the average crystal grain width “dave” is 7.7 nm
  • the average crystal grain width “dave” is 7.9 nm.
  • the higher the substrate temperature Ts during film formation the larger the average crystal grain width “dave”.
  • the change rate of the average crystal grain width dave with respect to the substrate temperature Ts is smaller than the change rate of the maximum crystal grain width dmax with respect to the substrate temperature Ts.
  • the dispersion ⁇ d in the metal oxide film 1F1 having a substrate temperature Ts of 25 ° C., the dispersion ⁇ d is 1.5 nm, and the metal oxide film 1F2 having a substrate temperature Ts of 200 ° C. Then, in the metal oxide film 1F3 in which the dispersion ⁇ d is 2.0 nm and the substrate temperature Ts is 400 ° C., the dispersion ⁇ d is 6.0 nm.
  • the higher the substrate temperature Ts during film formation the larger the dispersion ⁇ d of the crystal grain width.
  • the dispersion ⁇ d rapidly increases when the substrate temperature is higher than 200 ° C.
  • the film forming temperature is lowered, for example, the film is formed at a room temperature to about 200 ° C. More desirable to do. Thereby, the dispersion ⁇ d of the crystal grain width can be reduced, and more stable characteristics can be obtained with a higher yield and higher productivity.
  • a thick Pt film is formed by sputtering using such a metal mask having an opening with a diameter of 50 ⁇ m on the metal oxide films 1F1, 1F2 and 1F3 (on the side opposite to the first electrode E1). A film was formed at a thickness of 100 nm. This Pt film becomes the second electrode E2. Thereby, a nonvolatile memory element having each of the metal oxide films 1F1, 1F2, and 1F3 is formed.
  • the electrical characteristics of the metal oxide films 1F1, 1F2, and 1F3 were measured using a semiconductor parameter analyzer. At this time, a DC voltage is applied to these metal oxide films, and the resistance of the metal oxide film (low resistance state resistance and high resistance state resistance in 1,000 or 13,000 cycles). Resistance) was measured. At this time, the read voltage of the resistor was set to 0.1 V (volt).
  • FIG. 9 is a graph illustrating characteristics of the nonvolatile memory element according to the first example of the invention. That is, FIGS. 7A and 7B show the measurement results of 13,000 cycles and 1,000 cycles, respectively, for the metal oxide film 1F1. FIGS. 7C and 7D show the results of the metal oxide film 1F2 and the metal oxide film 1F3 in 1,000 cycles, respectively.
  • the horizontal axis represents the number of times of switching N between the low resistance state and the high resistance state
  • the vertical axis represents the resistance value R (resistance Ron in the low resistance state and resistance Roff in the high resistance state). is there.
  • the switching frequency N is about 10 to 30 times, and a good switching operation cannot be obtained.
  • Mn 3 O 4 or the like is formed at 25 ° C., crystal grains hardly grow in the film, and continuous crystals are not formed in the thickness direction of the film, and the first electrode E1 and the second electrode E2 In the meantime, a plurality of crystal grains and an amorphous region therebetween are formed, and a current flowing through the first electrode E1 and the second electrode E2 passes through the amorphous region, and in the amorphous region, dielectric breakdown or Since a short circuit occurs, it is estimated that the switching frequency N becomes small.
  • each crystal grain includes the first electrode E1, the second electrode E2, and the like. Is in contact with The crystal grain boundary GB between these crystal grains is also in contact with both the first electrode E1 and the second electrode E2. For this reason, the electric current which flows into the 1st electrode E1 and the 2nd electrode E2 can pass the crystal grain boundary GB stably, and neither a dielectric breakdown nor a short circuit generate
  • the metal oxide films 1F2 and 1F3 have a resistance value R that is more stable than the metal oxide film 1F1, but low resistance.
  • the ratio between the resistance Ron in the state and the resistance Roff in the high resistance state is lower than that of the metal oxide film 1F1.
  • the configuration of the metal oxide films 1F1, 1F2, and 1F3 is appropriately selected by taking advantage of these characteristics in accordance with the target specification.
  • Metal oxide films having Sm concentrations of 3%, 5%, 10%, and 20% are referred to as metal oxide films 2F3, 2F4, 2F5, and 2F6, respectively. And about these metal oxide films, the XRD measurement, the high-resolution TEM image observation, and the electrical property measurement were performed.
  • FIG. 10 is a graph illustrating characteristics of the nonvolatile memory element according to the second example of the invention. That is, this figure illustrates the XRD measurement results of the metal oxide films 2F3, 2F4, 2F5 and 2F6, the horizontal axis is the angle 2 ⁇ , and the vertical axis is the intensity I1.
  • FIG. 11 is a transmission electron micrograph showing the characteristics of the nonvolatile memory element according to the second example of the invention. That is, FIGS. 9A and 9C are high-resolution cross-sectional TEM observation images of the metal oxide films 2F4 and 2F6, respectively.
  • FIGS. 7B and 7D show the crystal grain boundaries GB with solid lines for easy understanding of the drawings based on FIGS.
  • crystal grains CG are observed in both the metal oxide films 2F4 and 2F6. Then, the crystal grain boundary GB between the crystal grains CG having substantially the same orientation is substantially linear from the first electrode E1 to the uppermost end of the metal oxide film (the end on the side opposite to the first electrode E1). ). Note that crystal grains CG are included in all samples whose peaks are confirmed by XRD measurement.
  • FIG. 12 is a graph illustrating characteristics of the nonvolatile memory element according to the second example of the invention. That is, (a), (b), and (c) in FIG. 6 show the maximum crystal grain width dmax, average crystal grain width dave, and crystal grain width of the crystal grain CG of the metal oxide film (resistance change layer RL). The relationship between dispersion
  • the maximum crystal grain width dmax is 14.4 nm for the metal oxide film 2F4 and 13.1 nm for the metal oxide film 2F6.
  • the maximum crystal grain width dmax tends to decrease as the Sm concentration CSm increases and the Sm doping amount increases.
  • the average crystal grain width “dave” is 7.9 nm for the metal oxide film 2F4 and 8.9 for the metal oxide film 2F6.
  • the dispersion ⁇ d of the crystal grain width is 6.0 nm for the metal oxide film 2F4 and 3.7 nm for the metal oxide film 2F6.
  • the second electrode E2 was formed on the metal oxide films 2F3 to 2F6, and the electrical characteristics were measured.
  • the formation conditions and measurement conditions of the second electrode E2 are the same as in the first example.
  • the maximum number of times of switching N was 1,000 times, and those that showed good operation up to 1,000 times were evaluated by appropriately setting the number of times of switching N to 10,000 times.
  • FIG. 13 is a graph illustrating characteristics of the nonvolatile memory element according to the second example of the invention. That is, (a), (b), (c) and (d) in FIG. 6 show the measurement results of the resistance value R of the metal oxide films 2F3, 2F4, 2F5 and 2F6.
  • the metal oxide films 2F3, 2F4, 2F5, and 2F6 having Sm concentrations of 3%, 5%, 10%, and 20%, respectively, are stable at least when the switching frequency N is 1,000. Shows the resistance change. Furthermore, when the number of switching times N was increased to 10.000 times and the characteristics were measured with respect to these metal oxide films, these metal oxide films showed stable resistance changes up to the switching number N of 10,000 times. It was.
  • Sm was doped at a concentration of 20% on the TiN / Ti / W / TiN / SiO 2 / Si substrate having the first electrode E1 made of TiN / Ti / W / TiN.
  • a metal oxide film to be the resistance change layer RL was formed by a PLD method using a CeO x target.
  • the substrate temperature Ts is changed in four types of 25 ° C., 200 ° C., 300 ° C., and 400 ° C., and these metal oxide films are made into metal oxide films 3F1, 3F2, 3F3, and 3F4, respectively. .
  • the other conditions are the same as in the first embodiment. And about these metal oxide films, the XRD measurement, the high-resolution TEM image observation, and the measurement of the electrical property were performed.
  • FIG. 14 is a graph illustrating characteristics of the nonvolatile memory element according to the third example of the invention. That is, this figure illustrates the XRD measurement results of the metal oxide films 3F1 and 3F4, the horizontal axis is the angle 2 ⁇ , and the vertical axis is the intensity I1. As shown in FIG. 14, in the metal oxide films 3F1 and 3F4, a peak derived from CeO x having an intensity I1 of about 200 to 5000 cps is obtained only when 2 ⁇ is 28 degrees. Also in this case, it is presumed that doped Sm is almost completely contained in the fluorite structure formed by CeO 2 . In addition, it is presumed that crystal grains exist in these metal oxide films.
  • FIG. 15 is a transmission electron micrograph showing the characteristics of the nonvolatile memory element according to the third example of the invention. That is, FIGS. 9A and 9C are high-resolution cross-sectional TEM observation images of the metal oxide films 3F1 and 3F4, respectively.
  • FIGS. 7B and 7D show the crystal grain boundaries GB with solid lines for easy understanding of the drawings based on FIGS.
  • crystal grains CG are observed in both the metal oxide films 3F1 and 3F4. Then, the crystal grain boundary GB between the crystal grains CG having substantially the same orientation is substantially linear from the first electrode E1 to the uppermost end of the metal oxide film (the end on the side opposite to the first electrode E1). ).
  • the metal oxide film 3F4 having a higher film formation temperature has a larger crystal grain width than the metal oxide film 3F1 having a lower film formation temperature. ing.
  • FIG. 16 is a graph illustrating characteristics of the nonvolatile memory element according to the third example of the invention. That is, (a), (b), and (c) in FIG. 6 show the maximum crystal grain width dmax, average crystal grain width dave, and crystal grain width of the crystal grain CG of the metal oxide film (resistance change layer RL). The relationship between the dispersion ⁇ d and the substrate temperature Ts during film formation is illustrated.
  • the maximum crystal grain width dmax is 7.4 nm in the metal oxide film 3F1 and 13.1 nm in the metal oxide film 3F4. Also in this case, the maximum crystal grain width dmax increases as the substrate temperature Ts during film formation increases. Further, as shown in FIGS. 16B and 16C, the average crystal grain width dave and the dispersion ⁇ d of crystal grain widths increase as the substrate temperature Ts during film formation increases.
  • the second electrode E2 was formed on the metal oxide films 3F1 to 3F4, and the electrical characteristics were measured.
  • the formation conditions and measurement conditions of the second electrode E2 are the same as in the first example. All of the metal oxide films 3F1 to 3F4 showed stable resistance changes even when the switching frequency N was 10,000.
  • Gd was doped at a concentration of 5% on the TiN / Ti / W / TiN / SiO 2 / Si substrate having the first electrode E1 made of TiN / Ti / W / TiN.
  • a metal oxide film to be the resistance change layer RL was formed by a PLD method using a CeO x target.
  • the substrate temperature Ts is changed in five types of 25 ° C., 200 ° C., 300 ° C., 400 ° C. and 500 ° C., and these metal oxide films are converted into 4F1, 4F2, 4F3, 4F4 and 4F5, respectively. To do.
  • the other conditions are the same as in the first embodiment.
  • the XRD measurement, the high-resolution TEM image observation, and the measurement of the electrical property were performed.
  • FIG. 17 is a graph illustrating characteristics of the nonvolatile memory element according to the fourth example of the invention. That is, this figure illustrates the XRD measurement result of the metal oxide film 4F4, where the horizontal axis is the angle 2 ⁇ and the vertical axis is the intensity I1. As shown in FIG. 17, in the metal oxide film 4F4, a peak derived from CeO x having an intensity I1 of about 2000 cps is obtained only when 2 ⁇ is 28 degrees. Also in this case, it is presumed that the doped Gd is almost completely contained in the fluorite structure formed by CeO 2 .
  • Sm illustrated in FIG. 6 is added at a concentration of 5%, and Gd is added at a concentration of 5% compared to the metal oxide film 1F3 having a substrate temperature of 400 ° C., and the substrate temperature is 400 ° C.
  • the intensity I1 is high.
  • the crystal grains CG can be confirmed by high-resolution cross-sectional TEM observation of the metal oxide film 4F4. Then, the crystal grain boundary GB between the crystal grains CG having substantially the same orientation is substantially linear from the first electrode E1 to the uppermost end of the metal oxide film (the end on the side opposite to the first electrode E1). ).
  • the crystal grain CG is observed, and the crystal grain boundary GB of the crystal grain CG is substantially linear, It reaches from the first electrode E1 to the uppermost end of the metal oxide film (end opposite to the first electrode E1).
  • the second electrode E2 was formed on the metal oxide films 4F1 to 4F5, and the electrical characteristics were measured.
  • the formation conditions and measurement conditions of the second electrode E2 are the same as in the first example.
  • FIG. 18 is a graph illustrating characteristics of the nonvolatile memory element according to the fourth example of the invention. That is, this figure shows the measurement result of the resistance value R of the metal oxide film 4F4.
  • R resistance value
  • La was doped at a concentration of 5% on the TiN / Ti / W / TiN / SiO 2 / Si substrate having the first electrode E1 made of TiN / Ti / W / TiN.
  • a metal oxide film to be the resistance change layer RL was formed by a PLD method using a CeO x target.
  • the substrate temperature Ts is changed in five types of 25 ° C., 200 ° C., 300 ° C., 400 ° C., and 500 ° C., and these metal oxide films are converted into metal oxide films 5F1, 5F2, 5F3, 5F4 and 5F5.
  • the other conditions are the same as in the first embodiment.
  • the XRD measurement, the high-resolution TEM image observation, and the measurement of the electrical property were performed.
  • FIG. 19 is a graph illustrating characteristics of the nonvolatile memory element according to the fifth example of the invention. That is, the figure illustrates the XRD measurement result of the metal oxide film 5F4, the horizontal axis is the angle 2 ⁇ , and the vertical axis is the intensity I1. As shown in FIG. 19, in the metal oxide film 5F4, a peak derived from CeO x having an intensity I1 of about 3000 cps is obtained only when 2 ⁇ is 28 degrees. Also in this case, it is presumed that doped La is almost completely contained in the fluorite structure formed by CeO 2 .
  • Sm illustrated in FIG. 6 is added at a concentration of 5%, and La is added at a concentration of 5% compared to the metal oxide film 1F3 having a substrate temperature of 400 ° C., and the substrate temperature is 400 ° C.
  • the intensity I1 is high.
  • the crystal grains CG can be confirmed by high-resolution cross-sectional TEM observation of the metal oxide film 5F4. Then, the crystal grain boundary GB between the crystal grains CG having substantially the same orientation is substantially linear from the first electrode E1 to the uppermost end of the metal oxide film (the end on the side opposite to the first electrode E1). ).
  • the second electrode E2 was formed on the metal oxide films 5F1 to 5F5, and the electrical characteristics were measured.
  • the formation conditions and measurement conditions of the second electrode E2 are the same as in the first example.
  • FIG. 20 is a graph illustrating characteristics of the nonvolatile memory element according to the fifth example of the invention. That is, this figure shows the measurement result of the resistance value R of the metal oxide film 5F4.
  • Sm was doped at a concentration of 5% on the TiN / Ti / W / TiN / SiO 2 / Si substrate having the first electrode E1 made of TiN / Ti / W / TiN.
  • a metal oxide film to be the resistance change layer RL was formed by a PLD method at a substrate temperature of 400 ° C. using a CeO x target. This film is referred to as a metal oxide film 6F1.
  • the metal oxide film 6F1 has the same conditions as the metal oxide film 1F3 already described.
  • a film obtained by subjecting this metal oxide film 6F1 to heat treatment at 750 ° C. for 10 seconds using an RTA treatment apparatus is referred to as a metal oxide film 6F2.
  • the other conditions are the same as in the first embodiment.
  • the XRD measurement, the high-resolution TEM image observation, and the measurement of the electrical property were performed.
  • FIG. 21 is a graph illustrating characteristics of the nonvolatile memory element according to the sixth example of the invention. That is, this figure illustrates the XRD measurement results of the metal oxide films 6F1 and 6F2, where the horizontal axis is the angle 2 ⁇ and the vertical axis is the intensity I1. As shown in FIG. 21, in both of the metal oxide films 6F1 and 6F2, a peak derived from CeO x having an intensity I1 of about 2500 cps is obtained when 2 ⁇ is only 28 degrees. Also in this case, it is presumed that doped Sm is almost completely contained in the fluorite structure formed by CeO 2 .
  • the peak intensity of the metal oxide film 6F2 hardly changes compared to the metal oxide film 6F1.
  • crystallization proceeds and the peak intensity tends to increase due to heat treatment, but the peak intensity does not change between the metal oxide film 6F1 and the metal oxide film 6F2. It is considered that crystal grains are sufficiently formed when the metal oxide film 6F1 without heat treatment is formed, and as a result, there is almost no difference in the XRD measurement results before and after the heat treatment.
  • the second electrode E2 was formed on the metal oxide films 6F1 and 6F2, and the electrical characteristics were measured.
  • the formation conditions and measurement conditions of the second electrode E2 are the same as in the first example.
  • FIG. 22 is a graph illustrating characteristics of the nonvolatile memory element according to the sixth example of the invention. That is, this figure shows the measurement result of the resistance value R of the metal oxide film 6F2. As shown in FIG. 22, in the metal oxide film 6F2, good switching was performed up to 10,000 switching times N.
  • the metal oxide of the resistance change layer RL includes a first metal element and a second metal element having a valence smaller than that of the first metal element.
  • the first metal element is Ce and the second metal element is Sm. The characteristics of the crystal having such a configuration will be described.
  • FIG. 23 is a schematic view illustrating the crystal structure of the nonvolatile memory element according to the first embodiment of the invention.
  • the metal oxide of the resistance change layer RL of the nonvolatile memory element 10 is a fluorine containing a first metal element 50 (for example, Ce) and a second metal element 55 (for example, Sm). It has a light structure (fluorite structure).
  • the second metal element 55 is an element having a smaller valence than the first metal element. In this case, the second metal element 55 can be trivalent.
  • the resistance change layer RL is a compound including the first metal element 50, the second metal element 55, and the oxygen 60.
  • CeO 2 that is an oxide of Ce which is the first metal element 50, has a fluorite structure (fluorite structure). Therefore, although the resistance change layer RL is an oxide containing Ce and a metal element different from Ce, the CeO 2 fluorite structure is maintained. Therefore, as shown in FIG. 23, a part of the tetravalent first metal element 50 (for example, Ce) is replaced by a trivalent second metal element 55 (for example, Sm) having a smaller valence, At this time, since the charge neutral condition is satisfied, an oxygen deficiency 61 is generated in the resistance change layer RL.
  • a trivalent second metal element 55 for example, Sm
  • nonvolatile memory element 10 by adopting a conductive mechanism using the artificially produced oxygen vacancies 61, a stable conductivity is provided in the crystal grain boundary BG between the crystal grains CG. A path can be formed.
  • the fluorite structure has a cubic crystal lattice, it is easy to make stable crystal grains CG on various bases.
  • the fluorite structure has high process resistance such as heat resistance, chemical resistance, and compatibility with various materials.
  • the first crystal grain CG1 and the second crystal grain CG2 have a fluorite structure, so that a uniform crystal structure is formed on the first electrode E1. And the crystal structure can be maintained at a large distance, and as a result, the first crystal grain CG1 and the second crystal grain CG2 are grown until they are in contact with both the first electrode E1 and the second electrode E2. In addition, it is possible to realize a configuration in which the crystal grain boundary GB is in contact with both the first electrode E1 and the second electrode E2.
  • the metal oxide of the resistance change layer RL includes the first metal element and the second metal element having a valence smaller than that of the first metal element, so that the fluorite structure is maintained. Oxygen deficiency can be formed, a stable conduction path can be formed at the crystal grain boundary, and the switching frequency N of the resistance change can be increased.
  • the first metal element 50 can include at least one of Ce and Zr. Thereby, excellent characteristics can be exhibited as described in the above embodiments. Zr and Hf are difficult to strictly separate, and the first metal element 50 may include Zr and Hf.
  • the first metal element 50 is Ce
  • at least one of the lanthanoid group elements excluding Ce and at least one of Y can be used as the second metal element 55.
  • the second metal element 55 can be at least one of lanthanoid group elements, Y, Mg, Ca, and Sc.
  • the ratio of the second metal element 55 to the total of the first metal element 50 and the second metal element 55 is preferably 3 atomic% (atomic percent) or more and 40 atomic% or less.
  • the ratio is particularly lower than 0.1 atomic%, the effect of adding the second metal element 55 is small, for example, the number of times of switching N is small.
  • the ratio is higher than 40 atomic%, it becomes difficult to maintain the fluorite structure, and the formation of crystal grains becomes unstable.
  • a method for manufacturing a nonvolatile memory element according to the second embodiment of the present invention is a method for manufacturing a nonvolatile memory element having the configuration of the nonvolatile memory element described in the first embodiment.
  • FIG. 24 is a flowchart illustrating the method for manufacturing the nonvolatile memory element according to the second embodiment of the invention.
  • the first electrode E1 is formed on the substrate (step S110).
  • the metal oxide film to be the resistance change layer RL is extended from the main surface of the first electrode E1 to the upper surface of the metal oxide film on the side opposite to the first electrode E1.
  • a plurality of crystal grains CG having a single crystal state are formed (step S120).
  • the second electrode E2 is formed on the metal oxide film (step S130).
  • the length (crystal grain width) of any one of the plurality of crystal grains CG along the first direction (X-axis direction) parallel to the main surface is the first electrode E1. It is desirable to form it so as to be shorter than the length (crystal grain thickness) along the second direction (Z-axis direction) perpendicular to the main surface.
  • step S120 the formation of the metal oxide film is desirably performed in a state where the temperature of the first electrode E1 is 200 ° C. or lower.
  • the maximum value (maximum crystal grain width dmax), the average value (average crystal grain width dave), and the dispersion ⁇ d of crystal grain widths of the plurality of crystal grains CG can be reduced, and a plurality of memory cell portions are provided.
  • the crystal grain boundaries GB are uniformly arranged in the memory cell portions between the electrodes, a nonvolatile memory device with a high yield can be manufactured. That is, the crystal grain width of at least one of the first crystal grain CG1 and the second crystal grain CG1 can be set to 15 nm or less.
  • FIG. 25 is a schematic view illustrating the configuration of the nonvolatile memory device according to the third embodiment of the invention.
  • 1A is a schematic perspective view
  • FIG. 1B is a schematic plan view.
  • FIG. 26 is a schematic view illustrating the configuration of a nonvolatile memory device according to the third embodiment of the invention.
  • 26A and 26B are a cross-sectional view taken along line AA ′ and a cross-sectional view taken along line BB ′ in FIG. 25A, respectively.
  • FIG. 26C is a schematic perspective view illustrating the nonvolatile memory element 10 which is one memory cell unit in the nonvolatile memory device.
  • FIG. 27 is a schematic perspective view illustrating the configuration of another nonvolatile memory element according to the third embodiment of the invention.
  • the nonvolatile memory device 20 includes an element memory layer 25.
  • the element memory layer 25 has a plurality of memory cell portions MC. That is, in the element memory layer 25, a plurality of memory cell portions MC are provided in a matrix, for example, in the XY plane.
  • a strip-shaped first wiring 110 extending in the Y-axis direction is provided on the main surface of the substrate 105.
  • a belt-like second wiring 120 extending in the X-axis direction orthogonal to the Y-axis direction in a plane parallel to the substrate 105 is provided to face the first wiring 110.
  • a memory cell portion MC is provided between each of the first wiring 110 and the second wiring 120.
  • Each of the memory cell units MC includes a storage unit 140 (for example, the non-volatile storage element 10).
  • Each of the memory cell units MC further includes a rectifying element unit 150 provided between at least one of the first wiring 110 and the second wiring 120 and the storage unit 140.
  • a diode or the like that controls the direction of current flow can be used.
  • the first wiring 110 becomes the bit wiring BL
  • the second wiring 120 becomes the word wiring WL
  • the first wiring 110 may be the word wiring WL
  • the second wiring 120 may be the bit wiring BL.
  • the memory unit 140 nonvolatile memory element
  • the intersection 130 cross point formed by three-dimensionally intersecting the bit wiring BL and the word wiring WL. ing.
  • the nonvolatile memory device 20 further includes the word wiring WL (first wiring 110) and the bit wiring BL (second wiring 120) provided so as to sandwich the memory portion 140 (nonvolatile memory element).
  • each storage unit 140 (nonvolatile storage element) changes depending on the combination of the potential applied to the first wiring 110 and the potential applied to the second wiring 120, and information can be stored.
  • the stacking order of the storage unit 140 and the rectifying element unit 150 is arbitrary.
  • the storage unit 140 and the rectifying element unit 150 may be the same or may be changed.
  • a silicon substrate can be used, and a driving circuit for driving a nonvolatile memory device can be provided on the silicon substrate.
  • Various conductive materials including metal and polysilicon can be used for the first wiring 110 and the second wiring 120.
  • the first wiring 110, the second wiring 120, and the storage unit 140 have a plurality of regions provided at intervals.
  • An insulating portion 160 is provided between the plurality of regions.
  • the insulating portion 160 is omitted.
  • silicon oxide (SiO 2 ) having high electrical resistance can be used for the insulating portion 160.
  • the present invention is not limited to this, and various materials having higher electrical resistance than the electrical resistance of the resistance change layer RL included in the memory unit 140 (nonvolatile memory element) can be used for the insulating unit 160.
  • any of the nonvolatile memory elements according to the embodiments of the present invention described above can be used for the storage unit 140 of the nonvolatile memory device 20 having such a configuration. That is, the storage unit 140 (nonvolatile storage element) includes the first electrode E1, the second electrode E2, and the resistance change layer RL provided therebetween.
  • the nonvolatile memory element 10 is used will be described.
  • first electrode E1 can also be used as a conductive film used in any of the first wiring 110, the second wiring 120, and the rectifying element unit 150.
  • second electrode E2 can also be used as a conductive film used for any of the first wiring 110, the second wiring 120, and the rectifying element unit 150.
  • the element memory layer 25 (element memory layers 25a to 25d) is arranged in the Z-axis direction. Are provided in plurality. Also in this case, any of the nonvolatile storage elements according to the embodiments of the present invention described above is used for the storage unit 140.
  • the grain width dmax) is desirably set shorter than the length (electrode width d3) along the X-axis direction of the surfaces where the first electrode E1 and the second electrode E2 face each other.
  • the average value (average crystal grain width dave) of the lengths of the crystal grains CG included in the resistance change layer RL of the plurality of nonvolatile memory elements (memory units 140) along the X-axis direction is greater than the electrode width d3. It is desirable to be short.
  • the crystal grain boundary GB can be stably disposed in each of the plurality of nonvolatile memory elements, and a high yield nonvolatile memory device can be provided.
  • the above-mentioned maximum crystal grain width dmax can be set to 15 nm or less.
  • the average crystal grain width “dave” can be set to 15 nm or less. Thereby, even when the element size is 20 nm to 25 nm or less, a high yield can be realized.
  • FIG. 28 is a schematic circuit diagram illustrating the configuration of a specific example of the nonvolatile memory device according to the third embodiment of the invention.
  • a strip-shaped first wiring 110 extending in the X-axis direction on the main surface of the substrate 105 (not shown).
  • the first wiring 110 is a word wiring WL (word wirings WL i ⁇ 1 , WL i , WL i + 1 ).
  • a band-shaped second wiring 120 extending in the Y-axis direction orthogonal to the X-axis is provided in a plane parallel to the main surface of the substrate 105 (not shown).
  • the second wiring 120 is a bit wiring BL (bit wirings BL j ⁇ 1 , BL j , BL j + 1 ).
  • the second wiring 120 (bit wiring BL) is provided to face the first wiring 110 (word wiring WL).
  • the first wiring 110 and the second wiring 120 are orthogonal to each other. However, the first wiring 110 and the second wiring 120 may be crossed (non-parallel).
  • the suffix i and the suffix j are arbitrary. That is, in the figure, an example in which three first wirings 110 and three second wirings 120 are provided is shown, but the present invention is not limited to this, and the first wiring 110 and the second wiring 120 are provided. The number of is arbitrary. Note that the first wiring 110 may be the bit wiring BL and the second wiring 120 may be the word wiring WL.
  • a storage unit 140 (nonvolatile storage element) is sandwiched between the first wiring 110 and the second wiring 120.
  • the storage unit 140 can be any of the nonvolatile storage elements according to the embodiments and examples of the present invention.
  • each of the word lines WL i ⁇ 1 , WL i , WL i + 1 is connected to a word line driver 110D having a decoder function via a MOS transistor RSW as a selection switch, and a bit line BL j ⁇ 1.
  • BL j , BL j + 1 are connected to a bit line driver 120D having a decoder and a read function via a MOS transistor CSW as a selection switch.
  • Selection signals R i ⁇ 1 , R i , and R i + 1 for selecting one word line (row) are input to the gate of the MOS transistor RSW, and one bit line is input to the gate of the MOS transistor CSW.
  • Selection signals C i ⁇ 1 , C i , and C i + 1 for selecting (column) are input.
  • a memory cell 148 having the storage unit 140 is arranged at an intersection of the word lines WL i ⁇ 1 , WL i , WL i + 1 and the bit lines BL j ⁇ 1 , BL j , BL j + 1 . This is a so-called cross-point cell array structure.
  • a rectifying element unit 150 for preventing a sneak current during storage / reproduction can be added between each intersection of the first wiring 110 and the second wiring 120.
  • the nonvolatile memory device 21 includes a plurality of storage units 140 (nonvolatile storage elements) according to the embodiment of the present invention, and application of a voltage to the resistance change layer RL of the storage unit 140. Further, the driving unit 600 further stores information by causing the resistance change layer RL to transition between a plurality of states having different resistances by at least one of energization of a current to the resistance change layer RL.
  • the driving unit 600 includes, for example, at least a part of the MOS transistor RSW, the word line driver 110D, the MOS transistor CSW, and the bit line driver 120D.
  • the nonvolatile storage device 21 further includes a word line WL and a bit line BL provided so as to sandwich the storage unit 140 (nonvolatile storage element), and the drive unit 600 is connected via the word line WL and the bit line BL. Then, at least one of application of a voltage to the resistance change layer RL of the memory unit 140 (nonvolatile memory element) and energization of a current to the resistance change layer RL is performed.
  • the nonvolatile memory device according to the fourth embodiment of the present invention is a flash memory type nonvolatile memory device.
  • FIG. 29 is a schematic cross-sectional view illustrating the configuration of the main part of the nonvolatile memory device according to the fourth embodiment of the invention.
  • FIG. 30 is a schematic view illustrating the configuration of the nonvolatile memory device according to the fourth embodiment of the invention.
  • the nonvolatile memory device 31 includes a flash memory type memory cell 448, and the memory cell 448 has a structure of a MIS (Metal-Insulator-Semiconductor) transistor 450.
  • MIS Metal-Insulator-Semiconductor
  • diffusion layers 420 a and 420 b are formed in the surface region of the semiconductor substrate 410.
  • a gate insulating film 430 and a gate electrode 440 thereon are provided on the channel region 425 between the diffusion layers 420a and 420b.
  • a storage unit 140 is provided between the gate insulating film 430 and the gate electrode 440. Any of the nonvolatile memory elements according to the embodiments and examples of the present invention is used for the storage unit 140.
  • the second electrode E2 of the storage unit 140 may also be used as the gate electrode 440.
  • the gate electrode 440 is omitted, and the second electrode E2 functions as a gate electrode.
  • the semiconductor substrate 410 may be a well region.
  • the semiconductor substrate 410 and the diffusion layers 420a and 420b have conductivity types opposite to each other.
  • the gate electrode 440 becomes a word wiring, and for example, conductive polysilicon is used.
  • a drive unit 600b described later is provided connected to the gate electrode 440.
  • the drive unit 600b performs at least one of application of a voltage to the resistance change layer RL and current supply to the resistance change layer RL via the gate electrode 440.
  • the threshold value of the MIS transistor 450 can be changed by changing the resistance of the resistance change layer RL depending on the potential applied to the gate electrode 440. For example, when the resistance change layer RL is in a high resistance state, this corresponds to the gate insulating film being substantially thicker in the MIS transistor 450. At this time, the threshold value of the MIS transistor 450 is increased. On the other hand, for example, when the resistance change layer RL is in the low resistance state, this corresponds to the fact that the gate insulating film is substantially thinner in the MIS transistor 450. At this time, the threshold value of the MIS transistor 450 is lowered. Information can be reproduced by reading the change in threshold value.
  • the nonvolatile memory device 31 can be used as a nonvolatile memory device by changing the threshold value of the memory cell based on a principle similar to that of a flash memory.
  • the non-volatile storage device 31 may have a NAND flash memory configuration, for example. That is, the nonvolatile memory device 31 includes a NAND cell unit 460 and a drive unit 600b connected thereto.
  • the NAND cell unit 460 includes a NAND string composed of a plurality of memory cells 448 connected in series, and a total of two select gate transistors 471 and 472 connected to each end of the NAND string.
  • the gate electrode 440 of each memory cell 448 is electrically connected to the driving unit 600b through the word line WL.
  • the driving unit 600 may be provided on a substrate on which the NAND cell unit 460 is provided, or may be provided on a different substrate.
  • the select gate transistor 471 is connected to the source line SL, and the select gate transistor 472 is connected to the bit line BL. Then, by controlling the potential applied to the select gates 471g and 472g of the select gate transistors 471 and 472 and the word wiring WL, desired information is recorded in each memory cell 448, and the recorded information is also recorded. Can be played.
  • the nonvolatile memory device 31 includes a plurality of storage units 140 (nonvolatile storage elements), application of voltage to the resistance change layer RL of the storage unit 140, and current to the resistance change layer RL. And a drive unit 600b that records information by causing the resistance change layer RL to transition between a plurality of states having different resistances.
  • the nonvolatile memory device 31 further includes a MIS transistor 450 including a gate electrode 440 and a gate insulating film 430 that sandwich the memory unit 140 (nonvolatile memory element). Then, the driving unit 600b performs at least one of application of a voltage to the resistance change layer RL of the memory unit 140 and energization of a current to the resistance change layer RL via the gate electrode 440.
  • the nonvolatile memory device 31 includes first and second conductive semiconductor regions (diffusion layer 420a and diffusion layer 420b) provided in the first conductive semiconductor substrate (semiconductor substrate 410), a first And a gate electrode 440 for controlling conduction / non-conduction between the first conductivity type semiconductor region (channel region 425) between the first conductivity type and the second second conductivity type semiconductor region. And further comprising.
  • the storage unit 140 (nonvolatile storage element) is disposed between the gate electrode 440 and the first conductivity type semiconductor region.
  • the driving unit 600b performs at least one of application of a voltage to the resistance change layer RL of the memory unit 140 and energization of a current to the resistance change layer RL via the gate electrode 440.
  • nonvolatile memory device 31 uses any one of the nonvolatile memory elements according to the embodiments and examples of the present invention, it is possible to stably store and erase even when the element is miniaturized. Can be provided.
  • NAND type nonvolatile memory device In the above description, an example of a NAND type nonvolatile memory device has been described. However, the present invention is not limited to this, and can be applied to a nonvolatile memory device having an arbitrary configuration such as a NOR type or a two-transistor type.
  • the nonvolatile memory device according to the fifth embodiment is a probe memory type nonvolatile memory device.
  • FIG. 31 is a schematic perspective view illustrating the configuration of the nonvolatile memory device according to the fifth embodiment of the invention.
  • FIG. 32 is a schematic plan view illustrating the configuration of the nonvolatile memory device according to the fifth embodiment of the invention.
  • a storage medium 510 is disposed on the XY scanner 516.
  • the resistance change layer RL of the storage unit 140 is disposed on the conductive layer 521 (first electrode E1) provided on the substrate 520.
  • An upper electrode 540 (second electrode E2) patterned into a predetermined shape is provided on the resistance change layer RL.
  • a probe array 528 is arranged to face the resistance change layer RL.
  • the probe array 528 includes a substrate 523 and a plurality of probes 524 arranged in an array on the main surface of the substrate 523.
  • Each of the plurality of probes 524 is composed of a cantilever, for example, and is driven by multiplex drivers 525 and 526.
  • Each of the plurality of probes 524 can be individually operated using a microactuator in the substrate 523. It is also possible to access the data area 531 of the storage medium 510 by performing the same operation all together.
  • all the probes 524 are reciprocated at a constant cycle in the X direction, for example, and the position information in the Y direction is read from the servo area of the storage medium 510.
  • the position information in the Y direction is transferred to the driver 515.
  • the driver 515 drives the XY scanner 516 based on this position information, moves the storage medium 510 in the Y direction, and positions the storage medium 510 and the probe 524. When the positioning of both is completed, data reading or writing is performed simultaneously and continuously on all the probes 524 on the data area.
  • the layer serving as the resistance change layer RL includes a plurality of data areas 531 and servo areas 532 disposed at both ends of the plurality of data areas 531 in the X direction.
  • the plurality of data areas 531 occupy the main part of the layer that becomes the resistance change layer RL.
  • a servo burst signal is stored in the servo area 532.
  • the servo burst signal indicates position information in the Y direction within the data area 531.
  • one probe 524 is provided corresponding to one data area 531, and one probe 524 is provided for one servo area 532.
  • the data area 531 is composed of a plurality of tracks.
  • the track of the data area 531 is specified by the address signal read from the address area.
  • the servo burst signal read from the servo area 532 moves the probe 524 to the center of the track, and reduces the reading error of the stored bit.
  • the nonvolatile storage device 32 having such a configuration includes a plurality of storage units 140 (nonvolatile storage elements) and a probe 524 provided alongside the storage unit 140. Then, the resistance change layer RL is changed between a plurality of states having different resistances by applying a voltage to the resistance change layer RL of the nonvolatile memory element and / or energizing a current to the resistance change layer RL. And a drive unit 600a for recording information by transition.
  • the nonvolatile memory element according to the embodiment and the example of the present invention can be used for the storage unit 140.
  • the multiplex drivers 525 and 526 can be used for the drive unit 600a.
  • the driving unit 600a performs at least one of application of the voltage and energization of the current to the recording unit of the resistance change layer RL of the storage unit 140 via the probe 524.
  • the nonvolatile memory device 32 having such a configuration uses any one of the nonvolatile memory elements according to the embodiments and examples of the present invention, it is stable even when the element is miniaturized.
  • a non-volatile storage device capable of storing and erasing can be provided.
  • first electrode first conductive layer
  • resistance change layer a second electrode (second conductive layer) constituting a nonvolatile memory element
  • various wirings constituting the nonvolatile memory device
  • rectifying element portion a rectifying element portion
  • the specific configuration of each element such as a semiconductor substrate, a diffusion layer, a gate insulating film, a gate electrode, a drive unit, a probe, etc., is appropriately implemented by a person skilled in the art by appropriately selecting from a well-known range. As long as the above effect can be obtained, it is included in the scope of the present invention. Moreover, what combined any two or more elements of each specific example in the technically possible range is also included in the scope of the present invention as long as the gist of the present invention is included.
  • nonvolatile memory elements and nonvolatile memory devices that can be implemented by those skilled in the art based on the nonvolatile memory elements and nonvolatile memory devices described above as embodiments of the present invention are also included As long as the gist of the invention is included, it belongs to the scope of the present invention.
  • a nonvolatile memory element and a nonvolatile memory device capable of stably storing and erasing even when the element is miniaturized.
  • ⁇ d dispersion, ARx ... amorphous region, BG ... grain boundaries, BL, BLj ... bit wiring, CG ... crystal grains, CG1 to CG7: first to seventh crystal grains, CGx ... fine crystal grains, CSW: MOS transistor, CSm ... concentration, C i ... selection signal, E1, E12 ... first electrode (first conductive layer), E2, E22 ... second electrode (second conductive layer), GB ... grain boundaries, GB12, GB23, GB45, GB56, GB67 ... grain boundary, MC: Memory cell section, N: Number of switching, PL ... Protective layer, R ... resistance value, RL, RL9a to f ...
  • variable resistance layer RSW ... MOS transistor, R i ... selection signal, Roff: resistance in a high resistance state
  • Ron resistance in the low resistance state
  • S1, S2 resistance in the low resistance state
  • S1, S2 resistance in the low resistance state
  • S1, S2 resistance in the low resistance state
  • S1, S2 resistance in the low resistance state
  • S1, S2 resistance in the low resistance state
  • S1, S2 resistance in the low resistance state
  • TR1 ... microcrystalline region Ts: substrate temperature, WL, WLi ... word wiring, d1, d1f: first crystal grain width, d2, d2f, second crystal grain width, d3 ... electrode width, d11 to d17: first to seventh crystal grain widths, dave ... average grain width, dmax: maximum grain width, t, t1, t2 ... grain thickness,

Landscapes

  • Semiconductor Memories (AREA)

Abstract

　第１導電層と、第１導電層に対向して設けられた第２導電層と、第１導電層と第２導電層との間に設けられ、金属酸化物を含む抵抗変化層と、を備える不揮発性記憶素子を提供する。抵抗変化層は、第１導電層と第２導電層との両方に接する第１結晶粒と、第１結晶粒に隣接し、第１導電層と第２導電層との両方に接する第２結晶粒と、を有する。第１結晶粒と第２結晶粒との間に形成される結晶粒界は、第１導電層と第２導電層との両方に接する。これにより、素子を微細化したときにも、安定的に記憶及び消去が可能な不揮発性記憶素子及び不揮発性記憶装置が提供される。

Description

不揮発性記憶素子及び不揮発性記憶装置
　本発明は、不揮発性記憶素子及び不揮発性記憶装置に関する。
　次世代の不揮発性記憶装置として、抵抗変化型のメモリ（ＲｅＲＡＭ：Resistive Random Access Memory)が、高記憶密度、低消費電力、高速動作の点で、期待されている。
　例えば、特許文献１には、可変抵抗体として、結晶粒径が３０ｎｍ以下のアナターゼ型構造の酸化チタン等を用いる技術が開示されている。この技術においては、フィラメントパスが２つ以上の微結晶粒に渡り、微結晶粒間のアモルファス領域にフィラメントが形成されるので、スイッチングが不安定になり、記憶及び消去の動作の回数に限界がある。
　一方、特許文献２には、Ｚｒ及びＨｆを主成分として含む蛍石型構造の金属酸化物の抵抗変化膜が開示されている。この場合も、基板側にアモルファス領域が存在している。
　逆に、結晶サイズを大きくし過ぎると、素子サイズを微細化したときに電流経路となる結晶粒界が、素子内に含まれなくなり、目的とする動作が得られない。
特開２００７－１８０２０２号公報 特開２００７－２７３５４８号公報
　本発明は、素子を微細化したときにも、安定的に記憶及び消去が可能な不揮発性記憶素子及び不揮発性記憶装置を提供する。
　本発明の一態様によれば、第１導電層と、前記第１導電層に対向して設けられた第２導電層と、前記第１導電層と前記第２導電層との間に設けられ、金属酸化物を含む抵抗変化層と、を備え、前記抵抗変化層は、前記第１導電層と前記第２導電層との両方に接する第１結晶粒と、前記第１結晶粒に隣接し、前記第１導電層と前記第２導電層との両方に接する第２結晶粒と、を有し、前記第１結晶粒と前記第２結晶粒との間に形成される結晶粒界は、前記第１導電層と前記第２導電層との両方に接することを特徴とする不揮発性記憶素子が提供される。
　本発明の別の一態様によれば、要素メモリ層を備え、前記要素メモリ層のそれぞれは、複数の不揮発性記憶素子を有し、前記不揮発性記憶素子のそれぞれは、第１導電層と、前記第１導電層に対向して設けられた第２導電層と、前記第１導電層と前記第２導電層との間に設けられ、金属酸化物を含む抵抗変化層と、を有し、前記抵抗変化層は、前記第１導電層と前記第２導電層との両方に接する第１結晶粒と、前記第１結晶粒に隣接し、前記第１導電層と前記第２導電層との両方に接する第２結晶粒と、を有し、前記第１結晶粒と前記第２結晶粒との間に形成される結晶粒界は、前記第１導電層と前記第２導電層との両方に接することを特徴とする不揮発性記憶装置が提供される。
　本発明によれば、素子を微細化したときにも、安定的に記憶及び消去が可能な不揮発性記憶素子及び不揮発性記憶装置が提供される。
第１の実施形態に係る不揮発性記憶素子を例示する模式的断面図である。 比較例の不揮発性記憶素子を例示する模式的断面図である。 不揮発性記憶素子を例示する模式的断面図である。 不揮発性記憶素子を例示する模式的断面図である。 第１の実施形態に係る別の不揮発性記憶素子を例示する模式的断面図である。 第１の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第１の実施例に係る不揮発性記憶素子の特性を例示する透過電子顕微鏡写真図である。 第１の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第１の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第２の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第２の実施例に係る不揮発性記憶素子の特性を例示する透過電子顕微鏡写真図である。 第２の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第２の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第３の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第３の実施例に係る不揮発性記憶素子の特性を例示する透過電子顕微鏡写真図である。 第３の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第４の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第４の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第５の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第５の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第６の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第６の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。 第１の実施形態に係る不揮発性記憶素子の結晶構造を例示する模式図である。 第２の実施形態に係る不揮発性記憶素子の製造方法を例示するフローチャート図である。 第３の実施形態に係る不揮発性記憶装置を例示する模式図である。 第３の実施形態に係る不揮発性記憶装置を例示する模式図である。 第３の実施形態に係る別の不揮発性記憶素子を例示する模式的斜視図である。 第３の実施形態に係る不揮発性記憶装置の具体例を例示する模式的回路図である。 第４の実施形態に係る不揮発性記憶装置の要部を例示する模式的断面図である。 第４の実施形態に係る不揮発性記憶装置を例示する模式図である。 第５の実施形態に係る不揮発性記憶装置を例示する模式的斜視図である。 第５の実施形態に係る不揮発性記憶装置を例示する模式的平面図である。
　以下、本発明の実施の形態について図面を参照して詳細に説明する。　
　なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。　
　なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
　（第１の実施の形態）
　図１は、本発明の第１の実施形態に係る不揮発性記憶素子の構成を例示する模式的断面図である。　
　図１に表したように、本実施形態に係る不揮発性記憶素子１０は、第１電極Ｅ１（第１導電層）と、第１電極Ｅ１に対向して設けられた第２電極Ｅ２（第２導電層）と、第１電極Ｅ１と第２電極Ｅ２との間に設けられ、金属酸化物を含む抵抗変化層ＲＬと、を備える。　
　なお、第１電極Ｅ１と第２電極Ｅ２とは、互いに入れ換えが可能である。
　抵抗変化層ＲＬは、第１電極Ｅ１と第２電極Ｅ２とを介して抵抗変化層ＲＬに印加される電圧、及び、第１電極Ｅ１及び第２電極Ｅ２を介して抵抗変化層ＲＬに通電される電流、の少なくともいずれかにより抵抗状態が変化する層であり、不揮発性記憶素子１０の記憶部として機能する。
　そして、抵抗変化層ＲＬは、第１電極Ｅ１と第２電極Ｅ２との両方に接する第１結晶粒ＣＧ１と、第１結晶粒ＣＧ１に隣接し、第１電極Ｅ１と第２電極Ｅ２との両方に接する第２結晶粒ＣＧ２と、を有する。
　第１結晶粒ＣＧ１においては、結晶状態は一様であり、第１結晶粒ＣＧ１は、実質的に単結晶である。一方、第２結晶粒ＣＧ２においては、結晶状態は一様であり、第２結晶粒ＣＧ２は、実質的に単結晶である。
　また、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２のそれぞれの内部においては、例えば、隣接する粒子配列は、３度以内のゆらぎで配向している。
　第１結晶粒ＣＧ１の結晶状態（例えば結晶方位）と、第２結晶粒ＣＧ２の結晶状態（例えば結晶方位）と、は互いに異なっており、両者の間に、結晶粒界ＧＢが形成される。
　第１結晶粒ＣＧ１と第２結晶粒ＣＧ２との間に形成される結晶粒界ＧＢは、第１電極Ｅ１と第２電極Ｅ２との両方に接する。
　すなわち、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２は、抵抗変化層ＲＬの厚さ方向（第１電極Ｅ１と第２電極Ｅ２とが互いに対向する方向）において、第１電極Ｅ１と第２電極Ｅ２との間で連続している。そして、第１結晶粒ＣＧ１と第２結晶粒ＣＧ２との間の結晶粒界ＧＢは、抵抗変化層ＲＬを厚さ方向で貫通しており、結晶粒界ＧＢは、アモルファス領域と接することがない。
　この構成において、結晶粒界ＧＢは、第１電極Ｅ１と第２電極Ｅ２との間の電流経路となる。この時、電流経路となる結晶粒界ＧＢが、アモルファス領域と接しないで、第１電極Ｅ１と第２電極Ｅ２との間に設けられているため、電流経路は安定して形成され、固定され、スイッチング動作の繰り返し回数が多い場合もスイッチング特性は安定し、動作寿命が長い。　
　これにより、素子を微細化したときにも、安定的に記憶及び消去が可能な不揮発性記憶素子を提供できる。
　なお、後述するように、上記の不揮発性記憶素子１０は、例えば、第１電極Ｅ１の上に上記の抵抗変化層ＲＬを結晶成長させ、その上に第２電極Ｅ２を形成することで作製される。この結晶成長の最初の段階で、第１電極Ｅ１の表面から、僅かな個数の原子層の厚さで、結晶構造が不安定な界面領域が存在し、この領域よりも第１電極Ｅ１の表面から離れたバルク領域で安定した結晶構造となる場合がある。この結晶成長の最初の段階の結晶構造が不安定な界面領域は、厚さが非常に薄く、電圧を印加した時に容易にリークする領域である。このように、結晶成長の最初の段階の結晶構造が不安定な界面領域は第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２に含まれるものとされ、このような場合も、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２は、結晶成長が行われる第１電極Ｅ１に接するとされる。なお、結晶成長の最初の段階の結晶構造が不安定な界面領域の厚さは、概ね２ｎｍ（ナノメートル）程度以下である。
　このように、本実施形態に係る不揮発性記憶素子１０においては、抵抗変化層ＲＬにはアモルファス領域がほとんどなく、抵抗変化層ＲＬのほとんどが、結晶粒ＣＧで構成される。すなわち、例えば、抵抗変化層ＲＬの断面ＴＥＭ（Transmission Electron Microscopy:透過電子顕微鏡）観察像において、抵抗変化層ＲＬの全体に対して結晶粒ＣＧが占める割合は８０％以上である。
　図２は、比較例の不揮発性記憶素子の構成を例示する模式的断面図である。　
　図２（ａ）に表したように、第１比較例の不揮発性記憶素子１９ａにおいても、第１電極Ｅ１と第２電極Ｅ２との間に抵抗変化層ＲＬ９ａが設けられている。ただし、この抵抗変化層ＲＬ９ａにおいては、複数の微結晶粒ＣＧｘがアモルファス領域ＡＲｘ中に存在している。そして、抵抗変化層ＲＬ９ａの厚さ方向に複数の微結晶粒ＣＧｘが配置されている。この構成は、例えば、特許文献１に記載されている構成である。
　この構成においては、フィラメントパスが２つ以上の微結晶粒ＣＧｘに渡る。そして、微結晶粒ＣＧｘ間のアモルファス領域ＡＲｘを、フィラメントが通過する。アモルファス領域ＡＲｘは、単位格子が乱雑な方位を向き、単位長さ当りの抵抗値は不均一であり、かつ、微結晶粒ＣＧｘに比べ一般に比抵抗が高い。このため、第１比較例の不揮発性記憶素子１９ａにおいては、フィラメントが固定され難く、スイッチング特性が不安定になる。さらに、フィラメントがアモルファス領域ＡＲｘを通過すると、フィラメントにおいて発生した熱がアモルファス領域に蓄積され易く、この熱によっても劣化が進む。これらのことから、第１比較例の不揮発性記憶素子１９ａにおいては、スイッチング動作の繰り返し回数が少なく、動作寿命が短くなる。
　これに対し、本実施形態に係る不揮発性記憶素子１０においては、結晶粒ＣＧ（第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２）が、第１電極Ｅ１と第２電極Ｅ２との間において、連続して設けられており、結晶粒界ＧＢは、第１電極Ｅ１及び第２電極Ｅ２との間で連続している。これにより、電流経路となる結晶粒界ＧＢは、アモルファス領域を通過しないため、電流経路は安定して固定され、そして、結晶粒ＣＧの表面の比抵抗は均一であるため、結晶粒ＣＧどうしの間に形成される結晶粒界ＧＢの電気的特性もほぼ均一である。さらに、結晶粒ＣＧの熱伝導性はアモルファス領域よりも高いため、電流経路で発生する熱は、結晶粒界ＧＢが形成される結晶粒ＣＧを介して効果的に放熱され、この観点でも劣化の進行を抑制できる。これらのことから、本実施形態に係る不揮発性記憶素子１０においては、スイッチング動作の繰り返し回数が多い場合もスイッチング特性は安定し、動作寿命を長くできる。
　一方、図２（ｂ）に表したように、第２比較例の不揮発性記憶素子１９ｂにおいては、抵抗変化層ＲＬ９ｂの厚さが、第１比較例１９ａの抵抗変化層ＲＬ９ａよりも薄くされており、抵抗変化層ＲＬ９ｂの厚さ方向には、ほぼ１つの微結晶粒ＣＧｘが配置されている。粒径が比較的大きい微結晶粒ＣＧｘにおいては、その微結晶粒ＣＧｘの最表面は、第１電極Ｅ１と第２電極Ｅ２とに接触しているものの、隣接した微結晶粒ＣＧｘどうしの間の結晶粒界ＧＢは、第１電極Ｅ１と第２電極Ｅ２との間で連続しておらず、結晶粒界ＧＢは、第１電極Ｅ１と第２電極Ｅ２との両方には接していない。そして、微結晶粒ＣＧｘと、第１電極Ｅ１及び第２電極Ｅ２と、の間の少なくともいずれかには、アモルファス領域ＡＲｘが存在している。このため、フィラメントパスはアモルファス領域ＡＲｘを通過する。このため、この場合も、フィラメントが固定され難く、スイッチング特性が不安定で、スイッチング動作の繰り返し回数が少なく、動作寿命が短い。
　また、図２（ｃ）に表したように、第３比較例の不揮発性記憶素子１９ｃにおいては、第１基板Ｓ１の主面に設けられた第１電極Ｅ１が複数の帯状であり、第２基板Ｓ２の主面に設けられた第２電極Ｅ２が、第１電極Ｅ１の帯に対して非平行な複数の帯状であり、これらの間に抵抗変化層ＲＬ９ｃが設けられている。すなわち、第３比較例の不揮発性記憶素子１９ｃは、クロスポイント型のメモリである。そして、この場合も、抵抗変化層ＲＬ９ｃにおいては、アモルファス領域ＡＲｘ中に、厚さ方向に複数の微結晶粒ＣＧｘが配置されている。さらに、この場合、微結晶粒ＣＧｘのサイズは、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面の大きさよりも大きい。このため、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面で形成されるメモリセル部のそれぞれにおいて、フィラメントパスの有無やその状態に差異が発生する。このため、第１比較例に関して説明した問題に加えて、さらに、複数のメモリセル部の特性が不均一になると言う問題が発生する。
　これに対して、本実施形態に係る不揮発性記憶素子１０では、第１電極Ｅ１と第２電極Ｅ２との間には、必ず複数の結晶粒ＣＧ（例えば第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２）が存在でき、クロスポイント型の不揮発性記憶装置に用いた場合においても、複数のメモリセル部において、安定した特性が得られる。
　また、図２（ｄ）に表したように、第４比較例の不揮発性記憶素子１９ｄにおいては、第１電極Ｅ１と第２電極Ｅ２との間に単一の結晶からなる抵抗変化層ＲＬ９ｄが設けられている。この場合、隣接した結晶粒の間に形成される結晶粒界ＧＢが存在しないので、電流経路が形成されないため、特性は不安定である。なお、単一の結晶からなる抵抗変化層ＲＬ９ｄの側面に電流経路が形成されることがあるが、側面は、種々の工程中における汚染などのために、特性が不安定であるので、側面を電流経路として用いると、不揮発性半導体記憶素子１９ｄの特性はやはり不安定である。
　また、図２（ｅ）に表したように、第５比較例の不揮発性記憶素子１９ｅにおいては、第１電極Ｅ１の上にアモルファス領域ＡＲｘがあり、その上に複数の微結晶粒ＣＧｘが形成されている。例えば、第１電極Ｅ１の上に、抵抗変化層ＲＬ９ｅとして、アモルファスＨｆ２ＯｘＮｙのアモルファス領域ＡＲｘが設けられ、その上に、結晶化Ｈｆ２ＯＮ２の微結晶粒ＣＧｘが設けられている。このような構成の第５比較例の不揮発性記憶素子１９ｅにおいても、電流経路がアモルファス領域ＡＲｘを通過するため、やはりスイッチング動作の繰り返し回数が少ない。
　また、図２（ｆ）に表したように、第６比較例の不揮発性記憶素子１９ｆにおいては、抵抗変化層ＲＬ９ｆとして、アモルファス領域ＡＲｘと微結晶粒ＣＧｘとが設けられている。そして、この場合は、微結晶粒ＣＧｘは、第１電極Ｅ１と第２電極Ｅ２とに接している。このような構成においては、微結晶粒ＣＧｘとアモルファス領域ＡＲｘとの界面にフィラメントが形成されるが、この場合もフィラメントは特性が不安定であり、また、熱伝導性が結晶粒よりも低いアモルファス領域ＡＲｘにフィラメントが接しているため放熱性が低く、やはりスイッチング動作の繰り返し回数が少ない。
　上記のように、第１～第６比較例の不揮発性記憶素子１９ａ～１９ｆのいずれの場合も、フィラメントがアモルファス領域ＡＲｘに接しているのでスイッチング動作の繰り返し回数が少ないか、抵抗変化層ＲＬが単一の結晶で構成されるため、電流経路が形成されず特性が不安定であるか、のいずれかの問題が発生する。
　これに対し、本実施形態に係る不揮発性記憶素子１０においては、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２が、抵抗変化層ＲＬの厚さ方向において、第１電極Ｅ１と第２電極との間で連続し、結晶粒界ＧＢは、抵抗変化層ＲＬを厚さ方向で貫通しており、結晶粒界ＧＢは、特性が不安定で熱伝導性が低いアモルファス領域と接することがない。このため、電流経路が安定的に形成され、固定され、スイッチング動作の繰り返し回数が多い場合もスイッチング特性は安定し、動作寿命が長い。
　第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２のサイズ（幅）は、第１電極Ｅ１及び第２電極Ｅ２のサイズ（幅）に対して、適切に設定され、第１電極Ｅ１と第２電極Ｅ２との間に結晶粒界ＧＢが形成される。これにより、素子サイズ（メモリセル部のサイズ）を２０ｎｍ～２５ｎｍ程度にまで微細化した際にも、第１電極Ｅ１と第２電極Ｅ２との間には、電流経路となる結晶粒界ＧＢが確実に導入される。これにより、メモリセル部のそれぞれにおいて所望の動作が実現でき、メモリセル部の不良が抑制され、複数のメモリセル部を有する不揮発性記憶装置の特性を均一化できる。
　本実施形態に係る不揮発性記憶素子１０における結晶粒のサイズについて説明する。　
　図１に例示したように、不揮発性記憶素子１０においては、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の第１電極Ｅ１と抵抗変化層ＲＬとの界面に対して平行な第１方向に沿った長さは、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面の前記第１方向に沿った長さよりも短い。
　ここで、第１電極Ｅ１と抵抗変化層ＲＬとの界面に対して平行な第１方向をＸ軸方向とする。そして、第１電極Ｅ１と抵抗変化層ＲＬとの界面に対して垂直な方向をＺ軸方向（第２方向）とする。すなわち、抵抗変化層ＲＬの厚み方向がＺ軸方向である。そして、Ｘ軸方向とＺ軸方向とに対して垂直な方向をＹ軸方向（第３方向）とする。
　第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２のＸ軸方向に沿った長さを結晶幅とし、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面のＸ軸方向に沿った長さを電極幅とすると、結晶幅は、電極幅よりも小さい。
　すなわち、第１結晶粒ＣＧ１の第１結晶粒幅ｄ１、及び、第２結晶粒ＣＧ２の第２結晶粒幅ｄ２、は、電極幅ｄ３よりも小さい。
　ここで、結晶粒ＣＧどうしの間の結晶粒界ＧＢは、Ｚ軸方向に対して必ずしも平行ではなく、傾斜していても良い。そして、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２のＸ軸方向に沿った幅は、Ｚ軸方向において必ずしも一定でなくても良い。このような場合、第１結晶粒ＣＧ１の第１結晶粒幅ｄ１は、便宜的に、第１電極Ｅ１と第２電極Ｅ２との間のＺ軸方向の中間の位置におけるＸ軸方向に沿った幅とすることができる。同様に、第２結晶粒ＣＧ２の第２結晶粒幅ｄ２は、便宜的に、第１電極Ｅ１と第２電極Ｅ２との間のＺ軸方向の中間の位置におけるＸ軸方向に沿った幅とすることができる。すなわち、結晶粒ＣＧの厚み方向（Ｚ軸方向）における中点における幅を結晶粒ＣＧの結晶粒幅とする。
　１つの不揮発性記憶素子１０に関しては、第１電極Ｅ１と第２電極Ｅ２との間に、第１結晶粒ＣＧ１と第２結晶粒ＣＧ２とが隣接して設けられ、第１結晶粒ＣＧ１と第２結晶粒ＣＧ２との間に形成される結晶粒界ＧＢが、第１電極Ｅ１と第２電極Ｅ２との両方に接すれば良く、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２のサイズ（幅）に関しては任意であるが、第１結晶粒ＣＧ１の第１結晶粒幅ｄ１、及び、第２結晶粒ＣＧ２の第２結晶粒幅ｄ２を、電極幅ｄ３よりも小さく設定することで、特に、複数のメモリセル部が設けられる不揮発性記憶装置において、それぞれのメモリセル部で所望の動作が実現できる利点がある。
　すなわち、不揮発性記憶素子１０は、例えば、クロスポイント型の不揮発性記憶装置に応用される。このような不揮発性記憶装置においては、不揮発性記憶素子１０が、Ｘ－Ｙ平面内に複数配置されて、要素メモリ層が構成される。そして、さらに、このような要素メモリ層がＺ軸方向に複数積層される。このように、不揮発性記憶素子１０が複数配置された不揮発性記憶装置において、不揮発性記憶素子１０のそれぞれが、メモリセル部となる。
　このように、不揮発性記憶素子１０が複数配置された不揮発性記憶装置において、メモリセル部のそれぞれにおいて適正な動作が実施され、かつ、高歩留まりと高生産性を実現するために、用いられる不揮発性記憶素子１０に望ましい形態がある。
　以下では、説明を簡単にするために、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面のＸ軸方向に沿った長さを電極幅ｄ３とし、第１電極Ｅ１と第２電極Ｅ２との組み合わせが、Ｘ軸方向に沿って複数配置されるものとする。すなわち、複数の不揮発性記憶素子は、第１方向に沿って等間隔で配置され、複数の不揮発性記憶素子における、第１電極Ｅ１と第２電極Ｅ２とが互いに対応する面の第１方向に沿った長さ（電極幅ｄ３）は互いに同じである。そして、第１電極Ｅ１と第２電極Ｅ２との組み合わせどうしの間隔が、電極幅ｄ３と同じ長さであるとする。また、Ｙ軸方向も同様とする。　
　すなわち、不揮発性記憶素子１０の構成を有する複数のメモリセル部が、Ｘ－Ｙ平面にマトリクス状に配置され、メモリセル部のライン・アンド・スペースが共に電極幅ｄ３の長さである場合として説明する。　
　そして、結晶粒ＣＧどうしの結晶粒界ＧＢがＺ軸方向に対して平行であり、さらに、結晶粒ＣＧのそれぞれの大きさが同じ場合（すなわち、結晶粒ＣＧが等間隔で複数配置されている）として、モデル的に説明する。
　図３は、本発明の第１の実施形態に係る不揮発性記憶素子の構成を例示する模式的断面図である。　
　図３（ａ）及び（ｂ）に表したように、本実施形態に係る別の不揮発性記憶素子１０ａ及び１０ｂにおいては、第１結晶粒ＣＧ１の第１結晶粒幅ｄ１、及び、第２結晶粒ＣＧ２の第２結晶粒幅ｄ２が、それぞれ、電極幅ｄ３の１／２に設定されている。
　そして、図３（ａ）に表したように、不揮発性記憶素子１０ａにおいては、結晶粒界ＧＢは、第１電極Ｅ１及び第２電極Ｅ２のＸ軸方向のほぼ中央の位置に位置している。この場合、不揮発性記憶素子１０ａにＸ軸方向において隣接する不揮発性記憶素子１０ａ１においても、第１電極Ｅ１２と第２電極Ｅ２２との間のＸ軸方向のほぼ中央の位置に結晶粒界ＧＢが配置される。
　図３（ｂ）に表したように、不揮発性記憶素子１０ｂにおいては、結晶粒界ＧＢは、第１電極Ｅ１及び第２電極Ｅ２のＸ軸方向の端に位置している。この場合には、第１結晶粒ＣＧ１の第２結晶粒ＣＧ２とは反対の側に、別の結晶粒（第３結晶粒ＣＧ３）が配置されている。この場合にも、不揮発性記憶素子１０ｂにＸ軸方向において隣接する不揮発性記憶素子１０ｂ１においても、第１電極Ｅ１２と第２電極Ｅ２２との間のＸ軸方向における端の位置に、結晶粒界ＧＢが配置される。
　このように、第１結晶粒ＣＧ１の第１結晶粒幅ｄ１、及び、第２結晶粒ＣＧ２の第２結晶粒幅ｄ２、が、電極幅ｄ３よりも小さく、例えば、電極幅ｄ３の１／２に設定されている場合、第１電極Ｅ１と第２電極Ｅ２とが互いに対向するメモリセル部には、電流経路となる結晶粒界ＧＢが安定して配置される。
　図３（ｃ）に表したように、本実施形態に係る別の不揮発性記憶素子１０ｃにおいては、第１結晶粒ＣＧ１の第１結晶粒幅ｄ１、及び、第２結晶粒ＣＧ２の第２結晶粒幅ｄ２が、それぞれ、電極幅ｄ３よりも若干小さい値に設定されている。この場合にも、不揮発性記憶素子１０ｃ、及び、それに隣接する不揮発性記憶素子１０ｃ１において、それぞれの電極間に、結晶粒界ＧＢが配置される。
　一方、図３（ｄ）に表したように、別の不揮発性記憶素子１０ｄにおいては、第１結晶粒ＣＧ１の第１結晶粒幅ｄ１、及び、第２結晶粒ＣＧ２の第２結晶粒幅ｄ２が、それぞれ、電極幅ｄ３よりも若干大きい値に設定されている。この場合には、不揮発性記憶素子１０ｄにおいては、第１電極Ｅ１と第２電極Ｅ２との間に結晶粒界ＧＢが配置されるが、不揮発性記憶素子１０ｄに隣接する不揮発性記憶素子１０ｄ１においては、第１電極Ｅ１２と第２電極Ｅ２２との間に結晶粒界ＧＢが配置されていない。すなわち、不揮発性記憶素子１０ｄは、本実施形態に係る不揮発性記憶素子の構成を有しているが、不揮発性記憶素子１０ｄ１は、本実施形態に係る不揮発性記憶素子の構成を有していない。
　このように、第１結晶粒幅ｄ１と第２結晶粒幅ｄ２とが同じであり、これらの値が電極幅ｄ３よりも大きいと、結晶粒界ＧＢが電極間に適切に配置されず、メモリセル部のいずれかにおいて電流経路が形成されず、目的とする動作ができない場合がある。
　このため、本実施形態に係る不揮発性記憶素子を複数用いた不揮発性記憶装置においては、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の結晶粒幅は、第１電極Ｅ１と第２電極Ｅ２の電極幅ｄ３よりも小さく設定されることが望ましい。
　すなわち、複数の不揮発性記憶素子１０を有する要素メモリ層を備えた不揮発性記憶装置において、不揮発性記憶素子１０のそれぞれは、第１電極Ｅ１と、第１電極Ｅ１に対向して設けられた第２電極Ｅ２と、第１電極Ｅ１と第２電極Ｅ２との間に設けられ、金属酸化物を含む抵抗変化層ＲＬと、を有している。そして、抵抗変化層ＲＬは、第１電極Ｅ１と第２電極Ｅ２との両方に接する第１結晶粒ＣＧ１と、第１結晶粒ＣＧ２に隣接し、第１電極Ｅ１と第２電極Ｅ２との両方に接する第２結晶粒ＣＧ２と、を有し、第１結晶粒ＣＧ１と第２結晶粒ＣＧ２との間に形成される結晶粒界ＧＢは、第１電極Ｅ１と第２電極Ｅ２との両方に接する。要素メモリ層において、複数の不揮発性記憶素子のそれぞれの第１電極Ｅ１と抵抗変化層ＲＬとの界面に対して垂直な方向は、互いに平行である。
　そして、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２のＸ軸方向（第１電極Ｅ１と抵抗変化層ＲＬとの界面に対して平行な第１方向）に沿った長さ（第１結晶粒幅ｄ１及び第２結晶粒幅ｄ２）は、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面のＸ軸方向に沿った長さ（電極幅ｄ３）よりも短いことが望ましい。
　この条件に設定することにより、複数の不揮発性記憶素子１０のそれぞれにおいて、第１電極Ｅ１と第２電極Ｅ２との間に安定して結晶粒界ＧＢを配置でき、これにより、歩留まりの高い不揮発性記憶装置を製造することができる。
　なお、上記の条件は、複数の不揮発性記憶素子のそれぞれにおける、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面のＸ軸方向に沿った長さ（電極幅ｄ３）が互いに同じである時に特に効果を発揮する。さらに、上記の条件は、複数の不揮発性記憶素子の間の間隔が、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面のＸ軸方向に沿った長さ（電極幅ｄ３）と同じ場合に、特に効果を発揮する。
　例えば、複数の結晶粒ＣＧのＸ軸方向（第１電極Ｅ１と抵抗変化層ＲＬとの界面に対して平行な第１方向）沿った長さ（結晶粒幅）の平均値は、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面のＸ軸方向に沿った長さ（電極幅ｄ３）よりも短いことが望ましい。
　さらに、上記の不揮発性記憶装置においては、例えば、複数の結晶粒ＣＧのＸ軸方向に沿った長さ（結晶粒幅）の平均値が、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面のＸ軸方向に沿った長さ（電極幅ｄ３）の１／２以下に設定されることが、さらに望ましい。すなわち、不揮発性記憶素子１０ａ、１０ａ１、１０ｂ及び１０ｂ１の構成がさらに望ましい。この条件に設定することにより、複数のメモリセル部が設けられる不揮発性記憶装置において、さらに歩留まりを向上できる。
　ただし、上記は、結晶粒ＣＧのサイズが均一な場合としてモデル的に説明しており、実際には、複数の結晶粒ＣＧの結晶粒幅は、それぞれの結晶粒ＣＧで異なる。従って、第１結晶粒幅ｄ１及び第２結晶粒幅ｄ２の両方が、必ずしも電極幅ｄ３よりも小さくなくても良い。
　例えば、複数のメモリセル部が設けられる不揮発性記憶装置において、第１のメモリセル部の第１電極と第２電極との間に、第１結晶粒と第２結晶粒との間の粒界が配置され、第１のメモリセル部に隣接した第２のメモリセル部の第１電極と第２電極との間に、第２結晶粒と第３結晶粒との間の粒界が配置される場合、第２結晶粒の幅が、第１及び第２メモリセル部の幅（第１電極と第２電極とが対向する面の幅）よりも大きくても良い。　
　なお、この場合においても、第１結晶粒ＣＧ１の第１電極Ｅ１と第２電極Ｅ２とに対向する領域の第１方向に沿った長さ、及び、第２結晶粒ＣＧ２の第１電極Ｅ１と第２電極Ｅ２とに対向する領域の第１方向に沿った長さは、電極幅ｄ３よりも小さい。
　例えば、複数の結晶粒ＣＧのＸ軸方向に沿った長さ（結晶粒幅）の最大値（最大結晶粒幅）が、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面のＸ軸方向に沿った長さ（電極幅ｄ３）よりも小さく設定されることが望ましい。これにより、複数のメモリセル部が設けられる場合においても、電極どうしの間の各メモリセル部に必ず結晶粒界ＧＢが配置されるので、歩留まりの高い不揮発性記憶装置を製造することができる。
　以下、本実施形態に係る不揮発性記憶素子における結晶粒ＣＧの縦横比（結晶粒厚／結晶粒幅）について説明する。ここでも、説明を簡単にするために、結晶粒ＣＧどうしの結晶粒界ＧＢがＺ軸方向に対して平行である場合として、モデル的に説明する。
　図４は、本発明の第１の実施形態に係る不揮発性記憶素子の構成を例示する模式的断面図である。　
　図４（ａ）に表したように、本実施形態に係る別の不揮発性記憶素子１１ａにおいては、第１結晶粒ＣＧ１の第１結晶粒幅ｄ１、及び、第２結晶粒ＣＧ２の第２結晶粒幅ｄ２、と、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の結晶粒厚ｔ（すなわち、抵抗変化層ＲＬの厚さ）と、が同じである。すなわち、各結晶粒の縦横比が同じである。
　一方、図４（ｂ）に表したように、本実施形態に係る別の不揮発性記憶素子１１ｂにおいては、第１結晶粒幅ｄ１は結晶粒厚ｔよりも大きく、第２結晶粒幅ｄ２は結晶粒厚ｔよりも小さい。すなわち、第１結晶粒ＣＧ１においては、幅方向が長く、第２結晶粒ＣＧ２においては、厚さ方向が長い。
　また、図４（ｃ）に表したように、本実施形態に係る別の不揮発性記憶素子１１ｃにおいては、複数の結晶粒のそれぞれにおいて、結晶粒幅は、結晶粒厚ｔよりも小さい。すなわち、複数の結晶粒のそれぞれにおいて、幅方向よりも厚さ方向が長い。
　上記の不揮発性記憶素子１１ａ及び１１ｂにおいては、第１電極Ｅ１と第２電極Ｅ２との間に結晶粒界ＧＢが１つ形成されている。一方、不揮発性記憶素子１１ｃにおいては、第１電極Ｅ１と第２電極Ｅ２との間に複数の結晶粒界ＧＢが形成されている。
　第１電極Ｅ１と第２電極Ｅ２との間に１つの結晶粒界ＧＢが形成される構成の場合、その結晶粒界ＧＢの特性が不安定であると、不揮発性記憶素子の特性も不安定なる。これに対し、第１電極Ｅ１と第２電極Ｅ２との間に複数の結晶粒界ＧＢが形成されている構成の場合には、複数の結晶粒界ＧＢの内で電流経路となりやすい結晶粒界ＧＢが、電流経路となるので、不揮発性記憶素子の特性は安定化し易く、また、歩留まりや信頼性も向上し易い。
　このように、第１電極Ｅ１と第２電極Ｅ２との間に複数の結晶粒界ＧＢを形成させるために、結晶粒幅を、結晶粒厚ｔよりも小さく設定することが望ましい。
　すなわち、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の少なくともいずれかのＸ軸方向（第１方向）に沿った長さ（結晶粒幅）は、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の前記少なくともいずれかの、Ｚ軸方向（第１電極１と抵抗変化層ＲＬとの間の界面に対して垂直な第２方向）に沿った長さ（結晶粒厚ｔ）よりも短く設定されることが望ましい。
　これにより、１つの不揮発性記憶素子において、第１電極Ｅ１と第２電極Ｅ２との間に複数の結晶粒界ＧＢを形成し易くなり、また、この構成により、複数の不揮発性記憶素子を有する不揮発性記憶装置の歩留を向上できる。
　図４（ｄ）に表したように、本実施形態に係る別の不揮発性記憶素子１１ｄにおいては、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の結晶粒厚ｔ１は、不揮発性記憶素子１１ａにおける結晶粒厚ｔよりも厚い。そして、第１結晶粒ＣＧ１の第１結晶粒幅ｄ１、及び、第２結晶粒ＣＧ２の第２結晶粒幅ｄ２は、それぞれ不揮発性記憶素子１１ａの場合と同じである。すなわち、不揮発性記憶素子１１ｄにおける第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の縦横比（結晶粒厚／結晶粒幅）は、不揮発性記憶素子１１ａの場合よりも高い。
　一方、図４（ｅ）に表したように、本実施形態に係る別の不揮発性記憶素子１１ｅにおいては、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の結晶粒厚ｔ２は、不揮発性記憶素子１１ａにおける結晶粒厚ｔよりも薄い。そして、第１結晶粒幅ｄ１及び第２結晶粒幅ｄ２は、それぞれ不揮発性記憶素子１１ａの場合と同じである。すなわち、不揮発性記憶素子１１ｅにおける第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の縦横比（結晶粒厚／結晶粒幅）は、不揮発性記憶素子１１ａの場合よりも低い。
　一般に、抵抗変化層ＲＬの厚さ（すなわち、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の結晶粒厚）は、例えば５ｎｍから５０ｎｍ程度である。５ｎｍより薄い場合は、リーク電流が大きくなり、動作が不安定になると共に、消費電力が増大し望ましくない。また、５０ｎｍよりも厚くなると、駆動電圧が上昇する。
　さらに、多数の抵抗変化層を積層して集積密度を増大させる場合において、抵抗変化層ＲＬの厚さが厚いと各メモリセル部のアスペクト比が高まり、加工性が低下し、歩留まりの低下や製造コストの上昇を招く。
　このように、抵抗変化層ＲＬの厚さは、動作特性と生産性の両方の観点から適切に定められる。
　特に、集積度の向上のために、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面のサイズ（メモリセル部の幅）を縮小した場合には、メモリセル部のアスペクト比を一定の範囲に入れるために、メモリセル部の幅の縮小と共に抵抗変化層ＲＬの厚さも薄くすることが望ましい。すなわち、不揮発性記憶素子１１ｄ→不揮発性記憶素子１１ａ→不揮発性記憶素子１１ｅのように、抵抗変化層ＲＬの厚さが薄くされる。この時、抵抗変化層ＲＬの結晶粒幅を小さくして、第１電極Ｅ１と第２電極Ｅ２との間に複数の結晶粒界ＧＢが形成されるようにすることが望ましい。すなわち、例えば、メモリセル部のサイズが縮小され、抵抗変化層ＲＬの幅が縮小される場合には、それと共に、結晶粒幅も一緒に縮小されることが好ましい。
　すなわち、図４（ｆ）に表したように、本実施形態に係る別の不揮発性記憶素子１１ｆにおいては、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の結晶粒厚ｔ２は、不揮発性記憶素子１１ｅと同様に、不揮発性記憶素子１１ａの結晶粒厚ｔよりも薄い。そして、第１結晶粒ＣＧ１の第１結晶粒幅ｄ１ｆ、及び、第２結晶粒ＣＧ２の第２結晶粒幅ｄ２ｆは、それぞれ不揮発性記憶素子１１ａよりも小さくされている。このように、不揮発性記憶素子１１ｆにおける第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の縦横比（結晶粒厚／結晶粒幅）は、１よりも高く設定されている。
　すなわち、不揮発性記憶素子１１ｆにおいては、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の少なくともいずれかのＸ軸方向（第１方向）に沿った長さ（結晶粒幅）は、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の前記少なくともいずれかの、Ｚ軸方向（第１電極Ｅ１と抵抗変化層ＲＬとの間の界面に対して垂直な第２方向）に沿った長さ（結晶粒厚ｔ）よりも短く設定されている。
　これにより、１つの不揮発性記憶素子において、第１電極Ｅ１と第２電極Ｅ２との間に複数の結晶粒界ＧＢを形成し易くなり、安定した特性、高歩留まり、高信頼性が実現できる。また、この構成により、複数の不揮発性記憶素子（メモリセル部）を有する不揮発性記憶装置の歩留が向上し、特性が均一化する。
　以上、複数の結晶粒の結晶粒幅、結晶粒幅の平均値、及び、結晶粒幅の最大値、並びに、結晶粒幅と結晶粒厚との比、に関しての望ましい形態について説明した。
　以下、結晶粒幅の具体例について、さらに説明する。　
　図５は、本発明の第１の実施形態に係る別の不揮発性記憶素子の構成を例示する模式的断面図である。　
　図５に表したように、本実施形態に係る別の不揮発性記憶素子１２においては、抵抗変化層ＲＬに３つ以上の結晶粒、すなわち、本具体例では第１～第７結晶粒ＣＧ１～ＣＧ７が設けられている。これらの第１～第７結晶粒ＣＧ１～ＣＧ７のそれぞれは、第１電極Ｅ１と第２電極Ｅ２とに接している。そして、それぞれの間に結晶粒界ＧＢ１２、ＧＢ２３、ＧＢ４５、ＧＢ５６及びＧＢ６７が形成され、これらの結晶粒界は、第１電極Ｅ１と第２電極Ｅ２とに接している。
　なお、本具体例では、第３結晶粒ＣＧ３と第４結晶粒ＣＧ４との間の第１電極Ｅ１の側の領域には、第２電極Ｅ２に接していない三角形状の微結晶領域ＴＲ１がある。そして、第３結晶粒ＣＧ３と微結晶領域ＴＲ１との間の結晶粒界ＧＢｘ１は、第１電極Ｅ１と第２電極Ｅ２との両方には接していない。このような三角形状の微結晶領域ＴＲ１は、本実施形態に係る結晶粒とはされず、また、この部分の結晶粒界ＧＢｘ１は、本実施形態に係る結晶粒界ＧＢとはされない。なお、第４結晶粒ＣＧ４と微結晶領域ＴＲ１との間の結晶粒界ＧＢｘ２も、本実施形態に係る結晶粒界ＧＢとはされない。
　このように、不揮発性記憶素子１２においては、抵抗変化層ＲＬに、第１～第７結晶粒ＣＧ１～ＣＧ７が設けられ、５つの結晶粒界（結晶粒界ＧＢ１２、ＧＢ２３、ＧＢ４５、ＧＢ５６及びＧＢ６７）が形成されている。
　これらの第１～第７結晶粒ＣＧ１～ＣＧ７のそれぞれは、第１～第７結晶粒幅ｄ１１～ｄ１７を有している。既に説明したように、結晶粒幅は、第１電極Ｅ１と第２電極Ｅ２との中間のＺ軸方向の位置における、結晶粒のＸ軸方向に沿った幅とする。すなわち、第１電極Ｅ１から、結晶粒厚ｔ（第１電極Ｅ１と第２電極Ｅ２との間の距離）の半分の長さの位置における結晶粒のＸ軸方向に沿った幅とされる。
　このようにして、複数の結晶粒の結晶粒幅（例えば、第１結晶粒幅ｄ１１～第７結晶粒幅ｄ１７）が定義される。そして、複数の結晶粒幅の平均値は、例えば、第１結晶粒幅ｄ１１～第７結晶粒幅ｄ１７の算術平均値として定義される。そして、複数の結晶粒幅の最大値は、第１結晶粒幅ｄ１１～第７結晶粒幅ｄ１７のなかの最大値として定義される。また、結晶粒幅と結晶厚との比は、第１結晶粒幅ｄ１１～第７結晶粒幅ｄ１７と、結晶粒厚ｔと、のそれぞれの比として定義される。なお、上記の結晶粒幅及び結晶粒厚は、例えば、不揮発性記憶素子をＴＥＭで撮像し、その像から求められる。
　なお、複数の不揮発性記憶素子（メモリセル部）を有する不揮発性記憶装置においては、複数の結晶粒の結晶粒幅の平均値及び最大値は、例えば、複数設けられる不揮発性記憶素子のうちから適宜サンプリングされた不揮発性記憶素子の電極どうしが対向する領域の抵抗変化層ＲＬを、例えば、ＴＥＭで撮像し、それらの像から、各結晶粒の結晶粒幅を算出し、それらの値の算術平均を結晶幅の平均値とし、また、それらの値のなかの最大値を最大結晶粒幅とすることができる。
　第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の少なくともいずれかの結晶粒幅（Ｘ軸方向に沿った長さ）は、１５ｎｍ以下であることが望ましい。この条件を用いることで、例えば、不揮発性記憶素子のサイズに相当する、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面のＸ軸方向に沿った幅が２０ｎｍ～２５ｎｍ程度の場合においても、不揮発性記憶素子が複数設けられる不揮発性記憶装置において、各不揮発性記憶素子の抵抗変化層ＲＬに結晶粒界ＧＢを配置することができ、所望の動作を実現する不揮発性記憶装置を高い歩留まりで得ることができる。
　すなわち、複数の不揮発性記憶素子１０（メモリセル部）を有する要素メモリ層を備えた不揮発性記憶装置においては、複数の結晶粒の結晶粒幅の平均値を１５ｎｍ以下とすることが望ましい。また、複数の結晶粒の結晶粒幅の最大値を１５ｎｍ以下とすることが望ましい。
　これにより、素子サイズが２０ｎｍ～２５ｎｍ程度に微細化された場合においても、結晶粒界ＧＢを素子内に確実に導入することができる。
　以下、本実施形態の実施例に係る不揮発性記憶素子の特性について説明する。
　（第１の実施例）
　第１電極Ｅ１として、シリコン基板の上のＳｉＯ２膜の上に形成された、ＴｉＮ膜、Ｗ膜、Ｔｉ膜及びＴｉＮ膜の積層膜を用いる。なお、このような第１電極Ｅ１が設けられた基板を、適宜、「ＴｉＮ／Ｔｉ／Ｗ／ＴｉＮ／ＳｉＯ２／Ｓｉ基板」、または、単に「基板」と言う。
　このような第１電極Ｅ１の上に、５％の濃度でＳｍがドープされたＣｅＯｘのターゲットを用い、ＰＬＤ(Pulsed Laser Deposition)法により、抵抗変化層ＲＬとなる金属酸化物膜を成膜した。成膜は、１Ｐａの圧力の酸素ガス雰囲気中で行い、金属酸化物膜の厚さは、約２０ｎｍとした。この時、基板の温度を２５℃、２００℃及び４００℃の３種類に変え、それぞれの温度に対応する金属酸化物膜を、それぞれ金属酸化物膜１Ｆ１、１Ｆ２及び１Ｆ３とする。
　そして、これらの金属酸化物膜について、ＸＲＤ(X-ray Diffraction)測定を行い、２θ／θ法により、これらの金属酸化物膜の相の同定及び結晶性の評価を行った。なお、ＸＲＤ測定においては、加速電圧が４５ｋＶで、電流が４０ｍＡである条件を採用し、また測定時に使用したスリット幅は、１．００ｍｍ×５．００ｍｍである。
　図６は、本発明の第１の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図は、金属酸化物膜１Ｆ１、１Ｆ２及び１Ｆ３のＸＲＤ測定結果を例示しており、横軸は角度２θであり、縦軸は強度Ｉ１である。
　図６に表したように、２θが２８度、３７度付近、４０度付近に強度Ｉ１のピークが現れている。　
　そして、２θが２８度のみにおいて、ＣｅＯｘ由来のピークが得られている。なお、この時の強度Ｉ１は、８００～２３００ｃｐｓ程度である。　
　なお、２θが３７度付近におけるピークは、ＴｉＮに由来するピークである。そして、２θが４０度付近のピークは、Ｗに由来するピークである。
　図６に例示したように、金属酸化物膜１Ｆ１、１Ｆ２及び１Ｆ３において、ＣｅＯｘに由来するピークは、単一のピークであることから、ドープされたＳｍは、ＣｅＯ２が形成するフルオライト構造（蛍石結晶構造）内にほぼ完全に含まれていると推定される。
　また、２５℃で成膜された金属酸化物膜１Ｆ１においても、ＣｅＯｘに由来する明瞭なピークが確認でき、２５℃で成膜された金属酸化物膜１Ｆ１において、結晶粒が存在していると推定される。また、同様に、金属酸化物膜１Ｆ２及び１Ｆ３においても、結晶粒が存在していると推定される。
　さらに、金属酸化物膜１Ｆ１、１Ｆ２及び１Ｆ３の断面を高分解能ＴＥＭにより観察した。
　図７は、本発明の第１の実施例に係る不揮発性記憶素子の特性を例示する透過電子顕微鏡写真図である。　
　すなわち、同図（ａ）、（ｃ）及び（ｅ）は、それぞれ、金属酸化物膜１Ｆ１、１Ｆ２及び１Ｆ３の高分解能断面ＴＥＭ観察像である。また、同図（ｂ）、（ｄ）及び（ｆ）は、それぞれ同図（ａ）、（ｃ）及び（ｅ）を基に、図を見易くするために、結晶粒界ＧＢを実線で示したものである。なお、高分解能断面ＴＥＭ像を撮像する際には、第１電極Ｅ１の上の各金属酸化物膜の上に保護層ＰＬが設けられており、これらの図において、この保護層ＰＬの像も観察されている。
　図７（ａ）、（ｃ）及び（ｅ）に表したように、金属酸化物膜１Ｆ１、１Ｆ２及び１Ｆ３の全てにおいて、結晶粒ＣＧが確認できる。ほぼ同じ配向方位を持つ結晶粒ＣＧの間の結晶粒界ＧＢが、ほぼ直線状に、第１電極Ｅ１から金属酸化物膜の最上部まで達し、その上の保護層ＰＬに接触している。このように、結晶粒界ＧＢが、第１電極Ｅ１から金属酸化物膜の最上部まで達していることで、金属酸化物膜の上に第２電極Ｅ２を設けた際には、結晶粒界ＧＢが、第１電極Ｅ１と第２電極Ｅ２との両方に接する構成が実現できる。金属酸化物膜の第１電極Ｅ１とは反対の側に設けられている保護層ＰＬを、便宜的に第２電極Ｅ２に相当する層であるとして説明する。
　金属酸化物膜１Ｆ１、１Ｆ２及び１Ｆ３の全てにおいて、第１電極Ｅ１の直上から、結晶粒ＣＧが形成されている。これは、第１電極Ｅ１の金属酸化物膜（抵抗変化層ＲＬ）の側のＴｉＮ膜のＴｉとＮとが、δ＋と、δ－と、に帯電しているため、ＴｉＮ膜が極性を持ち、同様に極性を持つＣｅＯｘなどの酸化物が、第１電極Ｅ１の直上から配向し易くなっていることに起因していると考えられる。
　このため、第１電極Ｅ１及び第２電極Ｅ２の少なくともいずれかは、前記少なくともいずれかの抵抗変化層ＲＬに対向する側に設けられ、極性を有する材料を含む層を有することが望ましい。これにより、高結晶性の第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２を安定して形成することができる。なお、上記の極性を有する層の上において、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２の結晶成長が行われる。
　なお、断面ＴＥＭ観察を行った試料は、５０ｎｍ～１００ｎｍ程度の厚さ（第１電極Ｅ１と抵抗変化層ＲＬとの界面に平行な平面内における距離であり、この場合は、Ｙ軸方向に沿った距離）を持っているため、２つ以上の結晶粒ＣＧが重複して観察される場合には、結晶粒界が鮮明に見えないことがある。本願の図面において提示されるＴＥＭ像の一部には、このような結晶粒ＣＧが重複して観察される場合も含まれている。
　図７（ｂ）、（ｄ）及び（ｆ）においては、断面ＴＥＭ観察の試料の厚みにより、結晶粒界ＧＢが鮮明な直線状になっていない場合は、観察される結晶粒ＣＧの配向に着目し、連続する配向領域の端を結晶粒界ＧＢとしている。
　図７（ｂ）、（ｄ）及び（ｆ）に表したように、金属酸化物膜１Ｆ１～１Ｆ３において、第１電極Ｅ１と保護層ＰＬ（第２電極Ｅ２に相当する）の両方に接する結晶粒ＣＧが観察される。このような結晶粒ＣＧどうしの間の結晶粒界ＧＢは、ほぼ直線状に延在しており、結晶粒界ＧＢの長さは、抵抗変化層ＲＬの厚さ１２０％以内である。
　図７（ｂ）、（ｄ）及び（ｆ）に表したように、成膜時の基板の温度が高くなるにつれ、結晶粒幅が大きい結晶粒ＣＧが、抵抗変化層ＲＬ中に含まれるようになる。
　以下、図７（ｂ）、（ｄ）及び（ｆ）の断面ＴＥＭ観察像から求めた、抵抗変化層ＲＬの結晶粒ＣＧの最大結晶粒幅ｄｍａｘ、平均結晶粒幅ｄａｖｅ、及び、分散σｄについて説明する。
　図８は、本発明の第１の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図（ａ）、（ｂ）及び（ｃ）は、それぞれ、金属酸化物膜（抵抗変化層ＲＬ）の結晶粒ＣＧの最大結晶粒幅ｄｍａｘ、平均結晶粒幅ｄａｖｅ、及び、結晶粒幅の分散σｄと、成膜時の基板温度Ｔｓと、の関係を例示している。これらの図の横軸は、基板温度Ｔｓである。同図（ａ）、（ｂ）及び（ｃ）の縦軸は、それぞれ、最大結晶粒幅ｄｍａｘ、平均結晶粒幅ｄａｖｅ及び分散σｄである。
　図８（ａ）に表したように、基板温度Ｔｓが２５℃である金属酸化物膜１Ｆ１では、最大結晶粒幅ｄｍａｘは８．１ｎｍであり、基板温度Ｔｓが２００℃である金属酸化物膜１Ｆ２では、最大結晶粒幅ｄｍａｘは１２．２ｎｍであり、基板温度Ｔｓが４００℃である金属酸化物膜１Ｆ３では、最大結晶粒幅ｄｍａｘは１４．４ｎｍである。
　このように、成膜時の基板温度Ｔｓが高いほど、最大結晶粒幅ｄｍａｘが大きくなる。この結果は、成膜時の基板温度Ｔｓが高いほど、ターゲットから叩き出された粒子の平均自由行程が長く、結晶が成長し易いことに対応している。
　従って、素子サイズが小さい高集積度の不揮発性記憶装置に応用する場合は、成膜温度を低くし、例えば、室温や、２００℃以下の温度で行うことが望ましい。これにより、最大結晶粒幅ｄｍａｘを小さくして、素子のそれぞれに結晶粒界ＧＢを確実に形成することが容易になる。　
　このように、抵抗変化層ＲＬとなる金属酸化物膜の形成は、第１電極Ｅ１の温度が２００℃以下で実施されることが望ましい。
　一方、図８（ｂ）に表したように、基板温度Ｔｓが２５℃である金属酸化物膜１Ｆ１では、平均結晶粒幅ｄａｖｅは６．１ｎｍであり、基板温度Ｔｓが２００である金属酸化物膜１Ｆ２では、平均結晶粒幅ｄａｖｅは７．７ｎｍであり、基板温度Ｔｓが４００℃である金属酸化物膜１Ｆ３では、平均結晶粒幅ｄａｖｅは７．９ｎｍである。
　このように、成膜時の基板温度Ｔｓが高いほど、平均結晶粒幅ｄａｖｅが大きくなる。ただし、基板温度Ｔｓに対する平均結晶粒幅ｄａｖｅの変化率は、基板温度Ｔｓに対する最大結晶粒幅ｄｍａｘの変化率よりも小さい。
　また、図８（ｃ）に表したように、基板温度Ｔｓが２５℃である金属酸化物膜１Ｆ１では、分散σｄは１．５ｎｍであり、基板温度Ｔｓが２００℃である金属酸化物膜１Ｆ２では、分散σｄは２．０ｎｍであり、基板温度Ｔｓが４００℃である金属酸化物膜１Ｆ３では、分散σｄは６．０ｎｍである。
　このように、成膜時の基板温度Ｔｓが高いほど、結晶粒幅の分散σｄが大きくなり、特に、２００℃よりも高いときに分散σｄが急激に大きくなる。
　素子サイズが小さい高集積度の不揮発性記憶装置に応用する場合において、結晶粒ＣＧの結晶粒幅を均一にしたい場合には、成膜温度を低くし、例えば、室温～２００℃程度で成膜行うことがより望ましい。これにより、結晶粒幅の分散σｄを小さくでき、より安定した特性を、より高歩留まりで、高生産性で得ることができる。
　さらに、このような金属酸化物膜１Ｆ１、１Ｆ２及び１Ｆ３の上（第１電極Ｅ１とは反対の側）に、５０μｍの径の開口部を有するメタルマスクを用いて、スパッタ法によりＰｔ膜を厚さ１００ｎｍで成膜した。このＰｔ膜が第２電極Ｅ２となる。これにより、金属酸化物膜１Ｆ１、１Ｆ２及び１Ｆ３のそれぞれを有する不揮発性記憶素子が形成される。
　このような構成により、金属酸化物膜１Ｆ１、１Ｆ２及び１Ｆ３の電気特性を、半導体パラメータアナライザを用いて測定した。この時、これらの金属酸化物膜に、ＤＣ電圧を印加し、１，０００回、または、１３，０００回のサイクルで金属酸化物膜の抵抗（低抵抗状態の抵抗、及び、高抵抗状態の抵抗）を測定した。この時、抵抗の読み出し電圧は０．１Ｖ（ボルト）とした。
　図９は、本発明の第１の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図（ａ）及び（ｂ）は、金属酸化物膜１Ｆ１に関し、それぞれ１３，０００回のサイクルと、１，０００回のサイクルの測定結果を示している。また、同図（ｃ）及び（ｄ）は、１，０００回のサイクルにおける、それぞれ、金属酸化物膜１Ｆ２及び金属酸化物膜１Ｆ３の結果を示している。　
　これらの図において、横軸は、低抵抗状態と高抵抗状態との間のスイッチング回数Ｎであり、縦軸は抵抗値Ｒ（低抵抗状態の抵抗Ｒｏｎ、及び、高抵抗状態の抵抗Ｒｏｆｆ）である。
　図９（ｂ）に表したように、金属酸化物膜１Ｆ１においては、スイッチング回数Ｎが１，０００回まで正常なスイッチング動作が観察された。
　さらに、スイッチング回数Ｎを増やして評価すると、図９（ａ）に表したように、スイッチング回数Ｎが、１０，０００回を超えても正常に動作することが確認できた。
　また、図９（ｃ）及び（ｄ）に表したように、金属酸化物膜１Ｆ２及び１Ｆ３においてもスイッチング回数Ｎが１，０００回まで正常なスイッチング動作が観察された。さらに、図には示さないが、金属酸化物膜１Ｆ２及び１Ｆ３においても、スイッチング回数Ｎが、１０，０００回を超えても正常に動作することが確認できた。
　このように、金属酸化物膜の成膜の温度が２５℃、２００℃及び４００℃のいずれの場合においても、良好なスイッチング動作が得られた。
　なお、例えばＭｎ３Ｏ４等を２５℃で成膜した比較例においては、スイッチング回数Ｎは１０回～３０回程度であり、良好なスイッチング動作が得られない。Ｍｎ３Ｏ４等を２５℃で成膜した場合には、膜中には結晶粒が成長し難く、膜の厚み方向に連続した結晶が形成されず、第１電極Ｅ１と第２電極Ｅ２との間に、複数の結晶粒と、それらの間のアモルファス領域と、が形成され、第１電極Ｅ１と第２電極Ｅ２とに流れる電流が、アモルファス領域を通過し、アモルファス領域において、絶縁破壊やショートが発生するため、スイッチング回数Ｎが小さくなると推測される。
　これに対し、本実施例に係る金属酸化物膜１Ｆ１、１Ｆ２及び１Ｆ３においては、膜の厚み方向に連続した結晶粒が形成され、それぞれの結晶粒は、第１電極Ｅ１と第２電極Ｅ２とに接している。そして、これらの結晶粒どうしの間の結晶粒界ＧＢも第１電極Ｅ１と第２電極Ｅ２の両方に接している。このため、第１電極Ｅ１と第２電極Ｅ２とに流れる電流は、結晶粒界ＧＢを安定して通過でき、絶縁破壊やショートが発生することがない。このため、スイッチング回数Ｎが大きくなったものと考えられる。
　このように、ＸＲＤの評価結果で結晶のピークが確認できる場合には、結晶粒界ＧＢの表面でスイッチングが起き、安定動作が実現したと考えられる。
　なお、金属酸化物膜１Ｆ１と、金属酸化物膜１Ｆ２及び１Ｆ３と、を比較すると、金属酸化物膜１Ｆ２及び１Ｆ３は、抵抗値Ｒが金属酸化物膜１Ｆ１よりも安定しているが、低抵抗状態の抵抗Ｒｏｎと、高抵抗状態の抵抗Ｒｏｆｆと、の比は、金属酸化物膜１Ｆ１よりも低い。目的とする仕様に合わせて、これらの特性の特徴を生かして、金属酸化物膜１Ｆ１、１Ｆ２及び１Ｆ３の構成が適宜選択される。
　（第２の実施例）
　第１の実施例と同様に、ＴｉＮ／Ｔｉ／Ｗ／ＴｉＮからなる第１電極Ｅ１を有するＴｉＮ／Ｔｉ／Ｗ／ＴｉＮ／ＳｉＯ２／Ｓｉ基板の上に、Ｓｍをそれぞれ３％、５％、１０％及び２０％の６種類の濃度でドープしたＣｅＯｘのターゲットを用い、抵抗変化層ＲＬとなる金属酸化物膜を、ＰＬＤ法により成膜した。　
　この成膜のときの基板温度Ｔｓは４００℃であり、これ以外は、第１の実施例と同様である。
　Ｓｍの濃度が、３％、５％、１０％及び２０％である金属酸化物膜を、それぞれ、金属酸化物膜２Ｆ３、２Ｆ４、２Ｆ５及び２Ｆ６とする。　
　そして、これらの金属酸化物膜について、ＸＲＤ測定、高分解能ＴＥＭ像観察及び電気特性測定を行った。
　図１０は、本発明の第２の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図は、金属酸化物膜２Ｆ３、２Ｆ４、２Ｆ５及び２Ｆ６のＸＲＤ測定結果を例示しており、横軸は角度２θであり、縦軸は強度Ｉ１である。
　図１０に表したように、金属酸化物膜２Ｆ３、２Ｆ４、２Ｆ５及び２Ｆ６において、２θが２８度のみにおいて、２５００～５０００ｃｐｓ程度の強度Ｉ１のＣｅＯｘ由来のピークが得られている。
　このことから、この場合も、ドープされたＳｍが、ＣｅＯ２が形成するフルオライト構造内にほぼ完全に含まれていると推定される。　
　また、これらの金属酸化物膜中に結晶粒が存在していることが推定される。
　例として、金属酸化物膜２Ｆ４及び２Ｆ６の高分解能断面ＴＥＭ観察像について説明する。　
　図１１は、本発明の第２の実施例に係る不揮発性記憶素子の特性を例示する透過電子顕微鏡写真図である。　
　すなわち、同図（ａ）及び（ｃ）は、それぞれ、金属酸化物膜２Ｆ４及び２Ｆ６の高分解能断面ＴＥＭ観察像である。また、同図（ｂ）及び（ｄ）は、それぞれ同図（ａ）及び（ｃ）を基に、図を見易くするために、結晶粒界ＧＢを実線で示したものである。
　図１１（ａ）～（ｄ）に表したように、金属酸化物膜２Ｆ４及び２Ｆ６のいずれにおいても結晶粒ＣＧが観察される。そして、ほぼ同じ配向方位を持つ結晶粒ＣＧの間の結晶粒界ＧＢが、ほぼ直線状に、第１電極Ｅ１から、金属酸化物膜の最上端（第１電極Ｅ１とは反対の側の端）まで、達している。なお、ＸＲＤ測定によりピークが確認される試料の全てに結晶粒ＣＧが含まれている。
　図１２は、本発明の第２の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図（ａ）、（ｂ）及び（ｃ）は、金属酸化物膜（抵抗変化層ＲＬ）の結晶粒ＣＧの最大結晶粒幅ｄｍａｘ、平均結晶粒幅ｄａｖｅ、及び、結晶粒幅の分散σｄと、抵抗変化層ＲＬ中のＳｍの濃度ＣＳｍと、の関係を例示している。
　図１２（ａ）に表したように、最大結晶粒幅ｄｍａｘは、金属酸化物膜２Ｆ４では１４．４ｎｍであり、金属酸化物膜２Ｆ６では１３．１ｎｍである。このように、Ｓｍの濃度ＣＳｍが高く、Ｓｍのドープ量が多くなるほど、最大結晶粒幅ｄｍａｘは小さくなる傾向がある。
　図１２（ｂ）に表したように、平均結晶粒幅ｄａｖｅは、金属酸化物膜２Ｆ４では７．９ｎｍであり、金属酸化物膜２Ｆ６では８．９である。
　図１２（ｃ）に表したように、結晶粒幅の分散σｄは、金属酸化物膜２Ｆ４では６．０ｎｍであり、金属酸化物膜２Ｆ６では３．７ｎｍである。
　さらに、このような金属酸化物膜２Ｆ３～２Ｆ６の上に、第２電極Ｅ２を形成し、電気特性を測定した。なお、第２電極Ｅ２の形成条件及び測定条件は、第１の実施例と同様である。ただし、スイッチング回数Ｎの最大は、１，０００回とし、さらに、１，０００回まで良好な動作を示したものは、適宜スイッチング回数Ｎを１０，０００回として評価を行った。
　以下、金属酸化物膜２Ｆ３、２Ｆ４、２Ｆ５及び２Ｆ６の特性について説明する。　
　図１３は、本発明の第２の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図（ａ）、（ｂ）、（ｃ）及び（ｄ）は、金属酸化物膜２Ｆ３、２Ｆ４、２Ｆ５及び２Ｆ６の抵抗値Ｒの測定結果を示している。
　図１３に表したように、Ｓｍの濃度がそれぞれ３％、５％、１０％、２０％の金属酸化物膜２Ｆ３、２Ｆ４、２Ｆ５及び２Ｆ６においては、少なくともスイッチング回数Ｎが１，０００において、安定した抵抗変化を示す。さらに、これらの金属酸化物膜に関して、スイッチング回数Ｎを１０．０００回まで増やして特性を測定すると、これらの金属酸化物膜は、スイッチング回数Ｎが１０，０００回まで、安定した抵抗変化を示した。
　このように、ＣｅＯｘにＳｍを少なくとも３％以上の濃度でドープすることで、実用的に十分に安定した動作が実現できる。
　（第３の実施例）
　第１の実施例と同様に、ＴｉＮ／Ｔｉ／Ｗ／ＴｉＮからなる第１電極Ｅ１を有するＴｉＮ／Ｔｉ／Ｗ／ＴｉＮ／ＳｉＯ２／Ｓｉ基板の上に、Ｓｍを２０％の濃度でドープしたＣｅＯｘのターゲットを用い、抵抗変化層ＲＬとなる金属酸化物膜を、ＰＬＤ法により成膜した。　
　この成膜のとき、基板温度Ｔｓを２５℃、２００℃、３００℃及び４００℃の４種類で変え、これらの金属酸化物膜を、それぞれ、金属酸化物膜３Ｆ１、３Ｆ２、３Ｆ３及び３Ｆ４とする。
　なお、これ以外の条件は、第１の実施例と同様である。　
　そして、これらの金属酸化物膜について、ＸＲＤ測定、高分解能ＴＥＭ像観察及び電気特性の測定を行った。
　図１４は、本発明の第３の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図は、金属酸化物膜３Ｆ１及び３Ｆ４のＸＲＤ測定結果を例示しており、横軸は角度２θであり、縦軸は強度Ｉ１である。　
　図１４に表したように、金属酸化物膜３Ｆ１及び３Ｆ４において、２θが２８度のみにおいて、２００～５０００ｃｐｓ程度の強度Ｉ１のＣｅＯｘ由来のピークが得られている。　
　この場合も、ドープされたＳｍが、ＣｅＯ２が形成するフルオライト構造内にほぼ完全に含まれていると推定される。　
　また、これらの金属酸化物膜中に結晶粒が存在していることが推定される。
　例として、金属酸化物膜３Ｆ１及び３Ｆ４の高分解能断面ＴＥＭ観察像について説明する。　
　図１５は、本発明の第３の実施例に係る不揮発性記憶素子の特性を例示する透過電子顕微鏡写真図である。　
　すなわち、同図（ａ）及び（ｃ）は、それぞれ、金属酸化物膜３Ｆ１及び３Ｆ４の高分解能断面ＴＥＭ観察像である。また、同図（ｂ）及び（ｄ）は、それぞれ同図（ａ）及び（ｃ）を基に、図を見易くするために、結晶粒界ＧＢを実線で示したものである。
　図１５（ａ）～（ｄ）に表したように、金属酸化物膜３Ｆ１及び３Ｆ４のいずれにおいても結晶粒ＣＧが観察される。そして、ほぼ同じ配向方位を持つ結晶粒ＣＧの間の結晶粒界ＧＢが、ほぼ直線状に、第１電極Ｅ１から、金属酸化物膜の最上端（第１電極Ｅ１とは反対の側の端）まで、達している。
　なお、図１５（ｃ）及び（ｄ）に表したように、成膜温度が高い金属酸化物膜３Ｆ４の方が、成膜温度が低い金属酸化物膜３Ｆ１よりも、結晶粒幅が大きくなっている。
　図１６は、本発明の第３の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図（ａ）、（ｂ）及び（ｃ）は、金属酸化物膜（抵抗変化層ＲＬ）の結晶粒ＣＧの最大結晶粒幅ｄｍａｘ、平均結晶粒幅ｄａｖｅ、及び、結晶粒幅の分散σｄと、成膜時の基板温度Ｔｓと、の関係を例示している。
　図１６（ａ）に表したように、最大結晶粒幅ｄｍａｘは、金属酸化物膜３Ｆ１では７．４ｎｍであり、金属酸化物膜３Ｆ４では１３．１ｎｍである。この場合も、成膜時の基板温度Ｔｓが高いほど、最大結晶粒幅ｄｍａｘが大きくなる。　
　また、図１６（ｂ）及び（ｃ）に表したように、成膜時の基板温度Ｔｓが高いほど、平均結晶粒幅ｄａｖｅ及び結晶粒幅の分散σｄが大きくなる。
　さらに、このような金属酸化物膜３Ｆ１～３Ｆ４の上に、第２電極Ｅ２を形成し、電気特性を測定した。なお、第２電極Ｅ２の形成条件及び測定条件は、第１の実施例と同様である。　
　金属酸化物膜３Ｆ１～３Ｆ４は、いずれも、スイッチング回数Ｎが１０，０００回においても、安定した抵抗変化を示した。
　（第４の実施例）
　第１の実施例と同様に、ＴｉＮ／Ｔｉ／Ｗ／ＴｉＮからなる第１電極Ｅ１を有するＴｉＮ／Ｔｉ／Ｗ／ＴｉＮ／ＳｉＯ２／Ｓｉ基板の上に、Ｇｄを５％の濃度でドープしたＣｅＯｘのターゲットを用い、抵抗変化層ＲＬとなる金属酸化物膜を、ＰＬＤ法により成膜した。　
　この成膜のとき、基板温度Ｔｓを２５℃、２００℃、３００℃、４００℃及び５００℃の５種類で変え、これらの金属酸化物膜を、それぞれ、４Ｆ１、４Ｆ２、４Ｆ３、４Ｆ４及び４Ｆ５とする。　
　なお、これ以外の条件は、第１の実施例と同様である。　
　そして、これらの金属酸化物膜について、ＸＲＤ測定、高分解能ＴＥＭ像観察及び電気特性の測定を行った。
　図１７は、本発明の第４の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図は、金属酸化物膜４Ｆ４のＸＲＤ測定結果を例示しており、横軸は角度２θであり、縦軸は強度Ｉ１である。　
　図１７に表したように、金属酸化物膜４Ｆ４において、２θが２８度のみにおいて、２０００ｃｐｓ程度の強度Ｉ１のＣｅＯｘ由来のピークが得られている。　
　この場合も、ドープされたＧｄが、ＣｅＯ２が形成するフルオライト構造内にほぼ完全に含まれていると推定される。
　また、図６に例示したＳｍを５％の濃度で添加し、基板温度が４００℃である金属酸化物膜１Ｆ３に比べて、Ｇｄを５％の濃度で添加し、基板温度が４００℃である金属酸化物膜４Ｆ４においては、強度Ｉ１が強くなっている。
　また、金属酸化物膜４Ｆ４の高分解能断面ＴＥＭ観察により、結晶粒ＣＧが確認できる。そして、ほぼ同じ配向方位を持つ結晶粒ＣＧの間の結晶粒界ＧＢが、ほぼ直線状に、第１電極Ｅ１から、金属酸化物膜の最上端（第１電極Ｅ１とは反対の側の端）まで、達している。
　このように、ドープする材料をＳｍ以外のＬｎ元素に変えた場合も、ＣｅＯｘ由来のピークが確認され、結晶粒ＣＧが観察され、結晶粒ＣＧの結晶粒界ＧＢが、ほぼ直線状に、第１電極Ｅ１から、金属酸化物膜の最上端（第１電極Ｅ１とは反対の側の端）まで、達している。
　さらに、このような金属酸化物膜４Ｆ１～４Ｆ５の上に、第２電極Ｅ２を形成し、電気特性を測定した。なお、第２電極Ｅ２の形成条件及び測定条件は、第１の実施例と同様である。
　以下、例として、金属酸化物膜４Ｆ４の特性について説明する。　
　図１８は、本発明の第４の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図は、金属酸化物膜４Ｆ４の抵抗値Ｒの測定結果を示している。　
　図１８に表したように、金属酸化物膜４Ｆ４において、スイッチング回数Ｎが２，５００回まで良好なスイッチングができた。さらに、スイッチング回数Ｎを１０，０００回まで増やした場合にもいても、良好な特性が得られた。金属酸化物膜４Ｆ１、４Ｆ２、４Ｆ３及び４Ｆ５においても、同様に、スイッチング回数Ｎが１０，０００回までの良好な特性が得られた。
　（第５の実施例）
　第１の実施例と同様に、ＴｉＮ／Ｔｉ／Ｗ／ＴｉＮからなる第１電極Ｅ１を有するＴｉＮ／Ｔｉ／Ｗ／ＴｉＮ／ＳｉＯ２／Ｓｉ基板の上に、Ｌａを５％の濃度でドープしたＣｅＯｘのターゲットを用い、抵抗変化層ＲＬとなる金属酸化物膜を、ＰＬＤ法により成膜した。　
　この成膜のとき、基板温度Ｔｓを２５℃、２００℃、３００℃、４００℃及び５００℃の５種類で変え、これらの金属酸化物膜を、それぞれ、金属酸化物膜５Ｆ１、５Ｆ２、５Ｆ３、５Ｆ４及び５Ｆ５とする。　
　なお、これ以外の条件は、第１の実施例と同様である。　
　そして、これらの金属酸化物膜について、ＸＲＤ測定、高分解能ＴＥＭ像観察及び電気特性の測定を行った。
　図１９は、本発明の第５の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図は、金属酸化物膜５Ｆ４のＸＲＤ測定結果を例示しており、横軸は角度２θであり、縦軸は強度Ｉ１である。　
　図１９に表したように、金属酸化物膜５Ｆ４において、２θが２８度のみにおいて、３０００ｃｐｓ程度の強度Ｉ１のＣｅＯｘ由来のピークが得られている。　
　この場合も、ドープされたＬａが、ＣｅＯ２が形成するフルオライト構造内にほぼ完全に含まれていると推定される。
　また、図６に例示したＳｍを５％の濃度で添加し、基板温度が４００℃である金属酸化物膜１Ｆ３に比べて、Ｌａを５％の濃度で添加し、基板温度が４００℃である金属酸化物膜５Ｆ４においては、強度Ｉ１が強くなっている。
　また、金属酸化物膜５Ｆ４の高分解能断面ＴＥＭ観察により、結晶粒ＣＧが確認できる。そして、ほぼ同じ配向方位を持つ結晶粒ＣＧの間の結晶粒界ＧＢが、ほぼ直線状に、第１電極Ｅ１から、金属酸化物膜の最上端（第１電極Ｅ１とは反対の側の端）まで、達している。
　さらに、このような金属酸化物膜５Ｆ１～５Ｆ５の上に、第２電極Ｅ２を形成し、電気特性が測定された。なお、第２電極Ｅ２の形成条件及び測定条件は、第１の実施例と同様である。
　以下、例として、金属酸化物膜５Ｆ４の特性について説明する。　
　図２０は、本発明の第５の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図は、金属酸化物膜５Ｆ４の抵抗値Ｒの測定結果を示している。
　図２０に表したように、金属酸化物膜５Ｆ４において、スイッチング回数Ｎが１，８００回まで良好なスイッチングができた。さらに、スイッチング回数Ｎを１０，０００回まで増やした場合にもいても、良好な特性が得られた。また、金属酸化物膜５Ｆ１、５Ｆ２、５Ｆ３及び５Ｆ５においても、同様に、スイッチング回数Ｎが１０，０００回までの良好な特性が得られた。
　ＣｅＯ２にドープする材料を、Ｓｍ、Ｇｄ及びＬａ以外のランタノイド族元素（Ｐｒ、Ｎｄ、Ｐｍ、Ｅｕ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）、及び、Ｙに変えた場合も、上記と同様に、複数の結晶粒ＣＧが形成され、結晶粒ＣＧの結晶粒界ＧＢが、ほぼ直線状に、第１電極Ｅ１から、金属酸化物膜の最上端（第１電極Ｅ１とは反対の側の端）まで達する構成が得られる。そしてスイッチング回数Ｎが多くても、良好なスイッチング特性が得られる。
　（第６の実施例）
　第１の実施例と同様に、ＴｉＮ／Ｔｉ／Ｗ／ＴｉＮからなる第１電極Ｅ１を有するＴｉＮ／Ｔｉ／Ｗ／ＴｉＮ／ＳｉＯ２／Ｓｉ基板の上に、Ｓｍを５％の濃度でドープしたＣｅＯｘのターゲットを用い、４００℃の基板の温度で、抵抗変化層ＲＬとなる金属酸化物膜を、ＰＬＤ法により成膜した。この膜を金属酸化物膜６Ｆ１とする。なお、金属酸化物膜６Ｆ１は、既に説明した金属酸化物膜１Ｆ３と同様の条件である。
　この金属酸化物膜６Ｆ１を、ＲＴＡ処理装置により、７５０℃で１０秒間の熱処理を施した膜を金属酸化物膜６Ｆ２とする。　
　なお、これ以外の条件は、第１の実施例と同様である。　
　そして、これらの金属酸化物膜について、ＸＲＤ測定、高分解能ＴＥＭ像観察及び電気特性の測定を行った。
　図２１は、本発明の第６の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図は、金属酸化物膜６Ｆ１及び６Ｆ２のＸＲＤ測定結果を例示しており、横軸は角度２θであり、縦軸は強度Ｉ１である。　
　図２１に表したように、金属酸化物膜６Ｆ１及び６Ｆ２のいずれにおいても、２θが２８度のみにおいて、２５００ｃｐｓ程度の強度Ｉ１のＣｅＯｘ由来のピークが得られている。　
　この場合も、ドープされたＳｍが、ＣｅＯ２が形成するフルオライト構造内にほぼ完全に含まれていると推定される。
　また、金属酸化物膜６Ｆ２は、金属酸化物膜６Ｆ１に比べてピーク強度がほとんど変化していない。　
　一般的に、結晶性が低い試料においては、熱処理により結晶化が進みピーク強度が強くなる傾向があるが、金属酸化物膜６Ｆ１と金属酸化物膜６Ｆ２とでピーク強度が変化していないことから、熱処理なしの金属酸化物膜６Ｆ１の成膜時に結晶粒が十分に形成されており、その結果、熱処理前後でほとんどＸＲＤの測定結果に差がないものと考えられる。
　そして、熱処理前もＣｅＯ２のフルオライト構造が維持されており、また、熱処理後もＣｅＯ２のフルオライト構造が維持されている。
　さらに、金属酸化物膜６Ｆ１及び６Ｆ２の上に、第２電極Ｅ２を形成し、電気特性が測定された。なお、第２電極Ｅ２の形成条件及び測定条件は、第１の実施例と同様である。
　以下、例として、金属酸化物膜６Ｆ２の特性について説明する。　
　図２２は、本発明の第６の実施例に係る不揮発性記憶素子の特性を例示するグラフ図である。　
　すなわち、同図は、金属酸化物膜６Ｆ２の抵抗値Ｒの測定結果を示している。　
　図２２に表したように、金属酸化物膜６Ｆ２において、スイッチング回数Ｎが１０，０００回まで良好なスイッチングができた。
　上記において、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２は、フルオライト構造を有する。そして、抵抗変化層ＲＬの金属酸化物は、第１金属元素と、第１金属元素よりも価数が小さい第２金属元素と、を含む。例えば、第１金属元素はＣｅであり、第２金属元素はＳｍである。　
　このような構成の結晶の特性について説明する。
　図２３は、本発明の第１の実施形態に係る不揮発性記憶素子の結晶構造を例示する模式図である。　
　図２３に表したように、不揮発性記憶素子１０の抵抗変化層ＲＬの金属酸化物は、第１金属元素５０（例えばＣｅ）と、第２金属元素５５（例えば、Ｓｍ）と、を含むフルオライト構造（蛍石型構造）を有している。第２金属元素５５は、第１金属元素よりも価数が小さい元素であり、この場合は、３価を取り得る元素である。
　すなわち、抵抗変化層ＲＬは、第１金属元素５０と第２金属元素５５と酸素６０とを含む化合物である。
　なお、第１金属元素５０であるＣｅの酸化物であるＣｅＯ２は、蛍石型構造（フルオライト構造）を有する。従って、抵抗変化層ＲＬは、Ｃｅと、それとは別の金属元素と、を含む酸化物でありながら、ＣｅＯ２の蛍石型構造が維持されている。従って、図２３に表したように、４価の第１金属元素５０（例えばＣｅ）の一部が、それよりも価数が小さい３価の第２金属元素５５（例えばＳｍ）によって置換され、この時、電荷中性の条件を満たすため、抵抗変化層ＲＬには酸素欠損６１が生じる。
　本実施形態に係る不揮発性記憶素子１０においては、この人工的に造られた酸素欠損６１を用いた導電機構を採用することで、結晶粒ＣＧどうしの間の結晶粒界ＢＧに、安定した導電経路を形成できる。
　そして、フルオライト構造は、結晶格子が立方体であるため、種々の下地の上に、安定した結晶粒ＣＧを作り易い。
　さらに、フルオライト構造は、耐熱性、耐薬品性、各種の材料との整合性等の高い耐プロセス性能を有する。
　このように、本実施形態に係る不揮発性記憶素子１０においては、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２は、フルオライト構造を有することで、第１電極Ｅ１の上に、均一な結晶構造を形成でき、また、その結晶構造を、大きな距離で維持でき、結果として、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ２が、第１電極Ｅ１及び第２電極Ｅ２の両方に接するまで成長させることができ、また、結晶粒界ＧＢを第１電極Ｅ１及び第２電極Ｅ２の両方に接する構成が実現できる。
　このように、抵抗変化層ＲＬの金属酸化物が、第１金属元素と、第１金属元素よりも価数が小さい第２金属元素と、を含むことで、蛍石型構造を保ったまま、酸素欠損を形成させ、結晶粒界に安定した伝導経路を形成でき、抵抗変化のスイッチング回数Ｎを大きくできる。
　上記の第１金属元素５０としては、Ｃｅ及びＺｒの少なくともいずれかを含むことができる。これにより、上記の実施例で説明したように優れた特性は発揮できる。　
　なお、ＺｒとＨｆは厳密な分離が難しく、第１金属元素５０として、ＺｒとＨｆとを含んでも良い。
　また、第１金属元素５０がＣｅである場合は、第２金属元素５５には、Ｃｅを除くランタノイド族元素の少なくともいずれか、及び、Ｙ、の少なくともいずれかを用いることができる。
　また、第１金属元素５０がＺｒである場合は、第２金属元素５５には、ランタノイド族元素の少なくともいずれか、Ｙ、Ｍｇ、Ｃａ、及び、Ｓｃ、の少なくともいずれかを用いることができる。
　また、第１金属元素５０と第２金属元素５５との合計に対する第２金属元素５５の割合は、３原子％（原子パーセント）以上、４０原子％以下であることが望ましい。割合が、特に、０．１原子％よりも低い場合は、第２金属元素５５の添加の効果が小さく、例えば、スイッチング回数Ｎが小さくなる。また、割合が、４０原子％よりも高くなると、蛍石型構造の維持が困難になり、結晶粒の形成が不安定になる。
　（第２の実施の形態）　
　本発明の第２の実施形態に係る不揮発性記憶素子の製造方法は、第１の実施形態で説明した不揮発性記憶素子の構成を有する不揮発性記憶素子の製造方法である。　
　図２４は、本発明の第２の実施形態に係る不揮発性記憶素子の製造方法を例示するフローチャート図である。　
　図２４に表したように、まず、基板の上に第１電極Ｅ１を形成する（ステップＳ１１０）。　
　そして、第１電極Ｅ１の主面上に、抵抗変化層ＲＬとなる金属酸化物膜を、第１電極Ｅ１の主面から、金属酸化物膜の第１電極Ｅ１とは反対の側の上面にかけて、単一の結晶状態を有する複数の結晶粒ＣＧが形成されるように、形成する（ステップＳ１２０）。
　そして、上記の金属酸化物膜の上に第２電極Ｅ２を形成する（ステップＳ１３０）。
　これにより、素子を微細化したときにも、安定的に記憶及び消去が可能な不揮発性記憶素子が製造できる。
　なお、上記のステップにおいては、複数の結晶粒ＣＧのいずれかの、前記主面に対して平行な第１方向（Ｘ軸方向）に沿った長さ（結晶粒幅）が、第１電極Ｅ１の主面に対して垂直な第２方向（Ｚ軸方向）に沿った長さ（結晶粒厚）よりも短くなるように、形成することが望ましい。これにより、１つの不揮発性記憶素子において、第１電極Ｅ１と第２電極Ｅ２との間に複数の結晶粒界ＧＢを形成し易くなり、安定した特性、高歩留まり、高信頼性が実現できる。さらに、この構成により、複数の不揮発性記憶素子を有する不揮発性記憶装置の歩留が向上する。
　また、上記のステップＳ１２０においては、金属酸化物膜の形成は、第１電極Ｅ１の温度が２００℃以下の状態で実施されることが望ましい。　
　これにより、複数の結晶粒ＣＧの結晶粒幅の最大値（最大結晶粒幅ｄｍａｘ）、平均値（平均結晶粒幅ｄａｖｅ）、結晶粒幅の分散σｄを小さくでき、複数のメモリセル部が設けられる場合においても、電極どうしの間の各メモリセル部に、均一に結晶粒界ＧＢが配置されるので、歩留まりの高い不揮発性記憶装置を製造することができる。すなわち、第１結晶粒ＣＧ１及び第２結晶粒ＣＧ１の少なくともいずれかの結晶粒幅を、１５ｎｍ以下にすることができる。
　（第３の実施の形態）　
　図２５は、本発明の第３の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。　
　すなわち、同図（ａ）は模式的斜視図であり、同図（ｂ）は模式的平面図である。　
　図２６は、本発明の第３の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。　
　すなわち、図２６（ａ）及び（ｂ）は、それぞれ図２５（ａ）のＡ－Ａ’線断面図及びＢ－Ｂ’線断面図である。また、図２６（ｃ）は、不揮発性記憶装置における１つのメモリセル部である不揮発性記憶素子１０を例示する模式的斜視図である。　
　図２７は、本発明の第３の実施形態に係る別の不揮発性記憶素子の構成を例示する模式的斜視図である。
　図２５（ａ）及び（ｂ）に表したように、本発明の第３の実施形態に係る不揮発性記憶装置２０は、要素メモリ層２５を有する。　
　要素メモリ層２５は、複数のメモリセル部ＭＣを有する。すなわち、要素メモリ層２５において、複数のメモリセル部ＭＣが、例えばＸ－Ｙ平面内にマトリクス状に設けられる。
　不揮発性記憶装置２０の要素メモリ層２５においては、例えば、基板１０５の主面の上に、Ｙ軸方向に延在する帯状の第１配線１１０が設けられている。そして、基板１０５に平行な面内でＹ軸方向に対して直交するＸ軸方向に延在する帯状の第２配線１２０が、第１配線１１０に対向して設けられている。
　そして、第１配線１１０と第２配線１２０との間のそれぞれに、メモリセル部ＭＣが設けられている。
　メモリセル部ＭＣのそれぞれは、記憶部１４０（例えば不揮発性記憶素子１０）を有する。　
　また、メモリセル部ＭＣのそれぞれは、第１配線１１０及び第２配線１２０の少なくともいずれかと、記憶部１４０と、の間に設けられた整流素子部１５０をさらに有する。整流素子部１５０には、電流の通電方向を制御するダイオード等を用いることができる。
　なお、図２５においては、第１配線１１０と第２配線１２０とは、それぞれ４本ずつ例示されているが、これには限らず、第１配線１１０と第２配線１２０との数は任意である。そして、例えば、第１配線１１０がビット配線ＢＬとなり、第２配線１２０がワード配線ＷＬとなる。ただし、第１配線１１０をワード配線ＷＬ、第２配線１２０をビット配線ＢＬとしても良い。以下では、第１配線１１０がビット配線ＢＬであり、第２配線１２０がワード配線ＷＬであるとして説明する。
　すなわち、不揮発性記憶装置２０においては、ビット配線ＢＬとワード配線ＷＬとが３次元的に交差して形成される交差部１３０（クロスポイント）に、記憶部１４０（不揮発性記憶素子）が設けられている。
　このように、不揮発性記憶装置２０は、記憶部１４０（不揮発性記憶素子）を挟むようにして設けられたワード配線ＷＬ（第１配線１１０）及びビット配線ＢＬ（第２配線１２０）をさらに備える。
　そして、第１配線１１０に与える電位と第２配線１２０に与える電位の組み合わせによって、各記憶部１４０（不揮発性記憶素子）に印加される電圧が変化し、情報を記憶することができる。
　なお、第１配線１１０と第２配線１２０との間に、記憶部１４０及び整流素子部１５０を設ける場合において、記憶部１４０及び整流素子部１５０の積層順は任意である。そして、後述するように、第１配線１１０、記憶部１４０、整流素子部１５０及び第２配線１２０を含む積層構造体（要素メモリ層２５）が、さらに複数積層されて設けられる場合において、記憶部１４０及び整流素子部１５０の積層順は任意であり、例えば、それぞれの積層構造体において、記憶部１４０及び整流素子部１５０の積層順を同一にしても良く、また、変えても良い。
　基板１０５には、例えばシリコン基板を用いることができ、そして、そのシリコン基板には不揮発性記憶装置を駆動する駆動回路を設けることもできる。　
　第１配線１１０及び第２配線１２０には、金属やポリシリコン等を含む各種の導電性材料を用いることができる。
　また、図２６（ａ）及び（ｂ）に表したように、第１配線１１０と、第２配線１２０と、記憶部１４０と、は、間隔を置いて設けられた複数の領域を有しており、その複数の領域どうしの間に、絶縁部１６０が設けられている。なお、図２５（ａ）及び（ｂ）においては、絶縁部１６０は省略されて描かれている。　
　絶縁部１６０には、例えば、電気抵抗の高い酸化珪素（ＳｉＯ２）等を用いることができる。ただし、これに限らず、絶縁部１６０には、記憶部１４０（不揮発性記憶素子）に含まれる抵抗変化層ＲＬの電気抵抗よりも電気抵抗が高い各種の材料を用いることができる。
　図２６（ｃ）に表したように、このような構成の不揮発性記憶装置２０の記憶部１４０に、既に説明した本発明の実施形態に係る不揮発性記憶素子のいずれかを用いることができる。すなわち、記憶部１４０（不揮発性記憶素子）は、第１電極Ｅ１と、第２電極Ｅ２と、それらの間に設けられた抵抗変化層ＲＬと、を有する。なお、ここでは、不揮発性記憶素子１０を用いる場合として説明する。
　なお、第１電極Ｅ１は、第１配線１１０、第２配線１２０及び整流素子部１５０のいずれかに用いられる導電膜と兼用されることができる。同様に、第２電極Ｅ２は、第１配線１１０、第２配線１２０及び整流素子部１５０のいずれかに用いられる導電膜と兼用されることができる。
　また、図２７（ａ）及び（ｂ）に表したように、本実施形態に係る別の不揮発性記憶装置２０ａ及び２０ｂにおいては、要素メモリ層２５（要素メモリ層２５ａ～２５ｄ）がＺ軸方向に複数設けられている。この場合にも、記憶部１４０に、既に説明した本発明の実施形態に係る不揮発性記憶素子のいずれかが用いられる。
　これにより、素子（記憶部１４０）を微細化したときにも、安定的に記憶及び消去が可能な不揮発性記憶装置を提供できる。
　そして、このような不揮発性記憶装置においては、複数の不揮発性記憶素子（記憶部１４０）の抵抗変化層ＲＬに含まれる結晶粒ＣＧの、Ｘ軸方向に沿った長さの最大値（最大結晶粒幅ｄｍａｘ）は、第１電極Ｅ１と第２電極Ｅ２とが互いに対向する面のＸ軸方向に沿った長さ（電極幅ｄ３）よりも短く設定されることが望ましい。
　また、複数の不揮発性記憶素子（記憶部１４０）の抵抗変化層ＲＬに含まれる結晶粒ＣＧの、Ｘ軸方向に沿った長さの平均値（平均結晶粒幅ｄａｖｅ）は、電極幅ｄ３よりも短いことが望ましい。
　これにより、複数の不揮発性記憶素子のそれぞれに、結晶粒界ＧＢを安定して配置でき、高歩留まりの不揮発性記憶装置を提供できる。
　上記の最大結晶粒幅ｄｍａｘは、１５ｎｍ以下に設定することができる。また、上記の平均結晶粒幅ｄａｖｅは、１５ｎｍ以下に設定することができる。これにより、素子サイズが２０ｎｍ～２５ｎｍ以下になった場合においても、高い歩留まりが実現できる。
　本実施形態に係る不揮発性記憶装置の具体例についてさらに説明する。　
　図２８は、本発明の第３の実施形態に係る不揮発性記憶装置の具体例の構成を例示する模式的回路図である。　
　図２８に表したように、本実施形態に係る具体例の不揮発性記憶装置２１においては、基板１０５（図示しない）の主面の上に、Ｘ軸方向に延在する帯状の第１配線１１０が設けられる。ここでは、第１配線１１０は、ワード配線ＷＬ（ワード配線ＷＬｉ－１、ＷＬｉ、ＷＬｉ＋１）とする。そして、基板１０５(図示しない）の主面に平行な面内でＸ軸と直交するＹ軸方向に延在する帯状の第２配線１２０が設けられる。ここでは、第２配線１２０は、ビット配線ＢＬ（ビット配線ＢＬｊ－１、ＢＬｊ、ＢＬｊ＋１）とする。第２配線１２０（ビット配線ＢＬ）は、第１配線１１０（ワード配線ＷＬ）に対向して設けられる。
　なお、上記では、第１配線１１０と第２配線１２０とが直交する例であるが、第１配線１１０と第２配線１２０とは交差（非平行）であれば良い。　
　なお、上記において添え字ｉ及び添え字ｊは任意である。すなわち、同図においては、第１配線１１０と第２配線１２０とは、それぞれ３本ずつ設けられている例が示されているが、これには限らず、第１配線１１０及び第２配線１２０の数は任意である。なお、第１配線１１０をビット配線ＢＬとし、第２配線１２０をワード配線ＷＬとしても良い。
　そして、同図に表したように、第１配線１１０と第２配線１２０との間に記憶部１４０（不揮発性記憶素子）が挟まれている。なお、記憶部１４０は、本発明の実施形態及び実施例に係る不揮発性記憶素子のいずれかできる。
　そして、例えば、ワード配線ＷＬｉ－１、ＷＬｉ、ＷＬｉ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由して、デコーダ機能を有するワード配線ドライバ１１０Ｄに接続され、ビット配線ＢＬｊ－１、ＢＬｊ、ＢＬｊ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＣＳＷを経由して、デコーダ及び読み出し機能を有するビット配線ドライバ１２０Ｄに接続される。
　ＭＯＳトランジスタＲＳＷのゲートには、１本のワード配線（ロウ）を選択するための選択信号Ｒｉ－１、Ｒｉ、Ｒｉ＋１が入力され、ＭＯＳトランジスタＣＳＷのゲートには、１本のビット配線（カラム）を選択するための選択信号Ｃｉ－１、Ｃｉ、Ｃｉ＋１が入力される。
　記憶部１４０を有するメモリセル１４８は、ワード配線ＷＬｉ－１、ＷＬｉ、ＷＬｉ＋１と、ビット配線ＢＬｊ－１、ＢＬｊ、ＢＬｊ＋１と、の交差部に配置される。いわゆるクロスポイント型セルアレイ構造である。
　既に説明したように、第１配線１１０と第２配線１２０との交点のそれぞれの間には、記憶／再生時における回り込み電流を防止するための整流素子部１５０を付加することができる。
　このように、本実施形態に係る不揮発性記憶装置２１は、本発明の実施形態に係る複数の記憶部１４０（不揮発性記憶素子）と、記憶部１４０の抵抗変化層ＲＬへの電圧の印加、及び、抵抗変化層ＲＬへの電流の通電、の少なくともいずれかによって、抵抗変化層ＲＬを異なる抵抗を有する複数の状態の間を遷移させて情報を記憶する駆動部６００をさらに備える。
　ここで、駆動部６００は、例えば上記のＭＯＳトランジスタＲＳＷ、ワード配線ドライバ１１０Ｄ、ＭＯＳトランジスタＣＳＷ、及びビット配線ドライバ１２０Ｄの少なくとも一部を含む。
　そして、不揮発性記憶装置２１は、記憶部１４０（不揮発性記憶素子）を挟むようにして設けられたワード配線ＷＬ及びビット配線ＢＬをさらに備え、駆動部６００は、ワード配線ＷＬ及びビット配線ＢＬを介して、記憶部１４０（不揮発性記憶素子）の抵抗変化層ＲＬへの電圧の印加、及び、抵抗変化層ＲＬへの電流の通電、の少なくともいずれかを行う。
　（第４の実施の形態）
　本発明の第４の実施形態に係る不揮発性記憶装置は、フラッシュメモリ型の不揮発性記憶装置である。　
　図２９は、本発明の第４の実施形態に係る不揮発性記憶装置の要部の構成を例示する模式的断面図である。　
　図３０は、本発明の第４の実施形態に係る不揮発性記憶装置の構成を例示する模式図である。
　図２９に表したように、本実施形態に係る不揮発性記憶装置３１においては、フラッシュメモリ型のメモリセル４４８を有し、このメモリセル４４８は、ＭＩＳ(Metal-Insulator-Semiconductor)トランジスタ４５０の構造を有する。
　すなわち、半導体基板４１０の表面領域には、拡散層４２０ａ及び４２０ｂが形成される。これら拡散層４２０ａ及び４２０ｂの間のチャネル領域４２５の上には、ゲート絶縁膜４３０と、その上のゲート電極４４０と、が設けられ、さらに、ゲート絶縁膜４３０とゲート電極４４０との間に、記憶部１４０が設けられる。記憶部１４０には、本発明の実施形態及び実施例に係る不揮発性記憶素子のいずれかが用いられる。
　なお、記憶部１４０（不揮発性記憶素子）の第２電極Ｅ２は、ゲート電極４４０と兼用されても良い。この場合には、ゲート電極４４０は省略され、第２電極Ｅ２がゲート電極の機能を果たす。
　半導体基板４１０は、ウェル領域でも良い。半導体基板４１０と、拡散層４２０ａ及び４２０ｂと、は、互いに逆の導電型を有する。ゲート電極４４０は、ワード配線となり、例えば、導電性ポリシリコンが用いられる。
　この場合、後述する駆動部６００ｂが、ゲート電極４４０に接続されて設けられる。駆動部６００ｂは、ゲート電極４４０を介して、抵抗変化層ＲＬへの電圧の印加、及び、抵抗変化層ＲＬへの電流の通電、の少なくともいずれかを行う。
　このような構成を有するメモリセル４４８において、ゲート電極４４０に与える電位によって、抵抗変化層ＲＬの抵抗を変化させることで、ＭＩＳトランジスタ４５０のしきい値を変化させることができる。例えば、抵抗変化層ＲＬが高抵抗状態である時には、ＭＩＳトランジスタ４５０において実質的にゲート絶縁膜が相対的に厚くなったことに相当する。この時、ＭＩＳトランジスタ４５０のしきい値は高くなる。一方、例えば、抵抗変化層ＲＬが低抵抗状態である時には、ＭＩＳトランジスタ４５０において実質的にゲート絶縁膜が相対的に薄くなったことに相当する。この時、ＭＩＳトランジスタ４５０のしきい値は低くなる。そして、このしきい値の変化を読み出すことにより情報の再生ができる。このように、不揮発性記憶装置３１においては、フラッシュメモリと類似した原理により、メモリセルのしきい値を変え、不揮発性記憶装置３１は不揮発性記憶装置として利用できる。
　図３０に表したように、本実施形態に係る不揮発性記憶装置３１は、例えばＮＡＮＤ型フラッシュメモリの構成とすることができる。すなわち、不揮発性記憶装置３１は、ＮＡＮＤセルユニット４６０及びそれに接続された駆動部６００ｂを備える。
　例えば、ＮＡＮＤセルユニット４６０は、直列接続される複数のメモリセル４４８からなるＮＡＮＤストリングと、その両端に１つずつ接続される合計２つのセレクトゲートトランジスタ４７１及び４７２とから構成される。
　そして、各メモリセル４４８のゲート電極４４０は、ワード配線ＷＬを介して駆動部６００ｂに電気的に接続される。なお、駆動部６００は、ＮＡＮＤセルユニット４６０が設けられる基板に設けられても良く、それとは別の基板に設けられても良い。
　セレクトゲートトランジスタ４７１はソース線ＳＬに接続され、セレクトゲートトランジスタ４７２はビット配線ＢＬに接続される。　
　そして、セレクトゲートトランジスタ４７１及び４７２のそれぞれのセレクトゲート４７１ｇ及び４７２ｇと、ワード配線ＷＬと、に与える電位を制御することによって、各メモリセル４４８に所望の情報を記録し、また、記録された情報を再生することができる。
　すなわち、本実施形態に係る不揮発性記憶装置３１は、複数の記憶部１４０（不揮発性記憶素子）と、記憶部１４０の抵抗変化層ＲＬへの電圧の印加、及び、抵抗変化層ＲＬへの電流の通電、の少なくともいずれかによって、抵抗変化層ＲＬを異なる抵抗を有する複数の状態の間を遷移させて情報を記録する駆動部６００ｂと、を備える。
　本具体例では、不揮発性記憶装置３１は、記憶部１４０（不揮発性記憶素子）を挟むゲート電極４４０とゲート絶縁膜４３０とを含むＭＩＳトランジスタ４５０をさらに備える。そして、駆動部６００ｂは、ゲート電極４４０を介して、記憶部１４０の抵抗変化層ＲＬへの電圧の印加、及び、抵抗変化層ＲＬへの電流の通電、の少なくともいずれかを行う。
　すなわち、不揮発性記憶装置３１は、第１導電型半導体基板内（半導体基板４１０）に設けられた第１及び第２の第２導電型半導体領域（拡散層４２０ａ及び拡散層４２０ｂ）と、第１及び第２の第２導電型半導体領域の間の第１導電型半導体領域（チャネル領域４２５）と、前記第１及び第２の第２導電型領域間における導通／非導通を制御するゲート電極４４０と、をさらに備える。記憶部１４０（不揮発性記憶素子）は、ゲート電極４４０と前記第１導電型半導体領域との間に配置される。そして、前記駆動部６００ｂは、ゲート電極４４０を介して、記憶部１４０の抵抗変化層ＲＬへの電圧の印加、及び、抵抗変化層ＲＬへの電流の通電、の少なくともいずれかを行う。
　これにより、フラッシュメモリと同様の動作により、情報の記録及び再生が可能となる。そして、不揮発性記憶装置３１は、本発明の実施形態及び実施例に係る不揮発性記憶素子のいずれかの不揮発性記憶素子を用いるので、素子を微細化したときにも、安定的に記憶及び消去が可能な不揮発性記憶装置が提供できる。
　なお、上記においては、ＮＡＮＤ型の不揮発性記憶装置の例を説明したが、本発明はこれに限らず、ＮＯＲ型や２トランジスタ型等の任意の構成の不揮発性記憶装置に応用できる。
　（第５の実施の形態）
　第５の実施形態に係る不揮発性記憶装置は、プローブメモリ型の不揮発性記憶装置である。　
　図３１は、本発明の第５の実施形態に係る不揮発性記憶装置の構成を例示する模式的斜視図である。　
　図３２は、本発明の第５の実施形態に係る不揮発性記憶装置の構成を例示する模式的平面図である。
　図３１及び図３２に表したように、本発明の第５の実施形態に係る不揮発性記憶装置３２においては、ＸＹスキャナ５１６の上に、記憶媒体５１０が配置される。記憶媒体５１０においては、基板５２０の上に設けられた導電層５２１（第１電極Ｅ１）の上に、記憶部１４０の抵抗変化層ＲＬが配置されている。そして、抵抗変化層ＲＬの上には、所定の形状にパターニングされた上部電極５４０（第２電極Ｅ２）が設けられている。
　そして、この抵抗変化層ＲＬに対向してプローブアレイ５２８が配置される。　
　例えば、プローブアレイ５２８は、基板５２３と、基板５２３の主面にアレイ状に配置された複数のプローブ５２４と、を有する。複数のプローブ５２４の各々は、例えば、カンチレバーから構成され、マルチプレクスドライバ５２５及び５２６により駆動される。
　複数のプローブ５２４は、それぞれ、基板５２３内のマイクロアクチュエータを用いて個別に動作可能である。また、全てをまとめて同じ動作をさせて記憶媒体５１０のデータエリア５３１に対してアクセスを行うこともできる。
　例えば、マルチプレクスドライバ５２５及び５２６を用いて、全てのプローブ５２４を例えばＸ方向に一定周期で往復動作させ、記憶媒体５１０のサーボエリアからＹ方向の位置情報を読み出す。Ｙ方向の位置情報は、ドライバ５１５に転送される。　
　ドライバ５１５は、この位置情報に基づいてＸＹスキャナ５１６を駆動し、記憶媒体５１０をＹ方向に移動させ、記憶媒体５１０とプローブ５２４との位置決めを行う。　
　両者の位置決めが完了したら、データエリア上のプローブ５２４の全てに対して、同時に、連続的に、データの読み出しまたは書き込みを行う。
　例えば、抵抗変化層ＲＬとなる層は、複数のデータエリア５３１、並びに、複数のデータエリア５３１のＸ方向の両端にそれぞれ配置されるサーボエリア５３２を有する。複数のデータエリア５３１は、抵抗変化層ＲＬとなる層の主要部を占める。
　例えば、サーボエリア５３２内には、サーボバースト信号が記憶される。サーボバースト信号は、データエリア５３１内のＹ方向の位置情報を示している。
　本具体例では、１つのデータエリア５３１に対応して１つのプローブ５２４が設けられ、１つのサーボエリア５３２に対して１つのプローブ５２４が設けられる。　
　データエリア５３１は、複数のトラックから構成される。アドレスエリアから読み出されるアドレス信号によりデータエリア５３１のトラックが特定される。また、サーボエリア５３２から読み出されるサーボバースト信号は、プローブ５２４をトラックの中心に移動させ、記憶ビットの読み取り誤差を減少する。
　このような構成の不揮発性記憶装置３２は、複数の記憶部１４０（不揮発性記憶素子）と、記憶部１４０に併設されたプローブ５２４と、を備える。
　そして、不揮発性記憶素子の抵抗変化層ＲＬへの電圧の印加、及び、抵抗変化層ＲＬへの電流の通電、の少なくともいずれかによって、抵抗変化層ＲＬを異なる抵抗を有する複数の状態の間を遷移させて情報を記録する駆動部６００ａと、をさらに備える。上記において、記憶部１４０には、本発明の実施形態及び実施例に係るいずれかの不揮発性記憶素子を用いることができる。そして、駆動部６００ａには、上記のマルチプレクスドライバ５２５及び５２６を用いることができる。
　そして、駆動部６００ａは、プローブ５２４を介して、記憶部１４０の抵抗変化層ＲＬの記録単位に対して前記電圧の印加及び前記電流の通電の少なくともいずれかを行う。
　このような構成を有する不揮発性記憶装置３２は、本発明の実施形態及び実施例に係る不揮発性記憶素子のいずれかの不揮発性記憶素子を用いるので、素子を微細化したときにも、安定的に記憶及び消去が可能な不揮発性記憶装置が提供できる。
　以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶素子を構成する第１電極（第１導電層）、抵抗変化層、第２電極（第２導電層）、並びに、不揮発性記憶装置を構成する各種の配線、整流素子部、半導体基板、拡散層、ゲート絶縁膜、ゲート電極、駆動部、プローブ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。　
　また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
　その他、本発明の実施の形態として上述した不揮発性記憶素子及び不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶素子及び不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
　その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
　本発明によれば、素子を微細化したときにも、安定的に記憶及び消去が可能な不揮発性記憶素子及び不揮発性記憶装置が提供される。
　１０、１０ａ、１０ａ１、１０ｂ、１０ｂ１、１０ｃ、１０ｃ１、１０ｄ、１０ｄ１、１１ａ～１１ｆ、１２、１９ａ～１９ｆ　不揮発性記憶素子、
　２０、２０ａ、２０ｂ、２１、３１、３２　不揮発性記憶装置、
　２５、２５ａ～２５ｄ…要素メモリ層、
　５０…第１金属元素、
　５５…第２金属元素、
　６０…酸素、
　６１…酸素欠損、
　１０５…基板、
　１１０…第１配線（ワード配線）、
　１１０Ｄ…ワード線ドライバ、
　１２０…第２配線（ビット配線）、
　１２０Ｄ…ビット線ドライバ、
　１３０…交差部、
　１４０…記憶部（不揮発性記憶素子）、
　１４８…メモリセル、
　１５０…整流素子部、
　１６０…絶縁部、
　４１０…半導体基板、
　４２０ａ、４２０ｂ…拡散層、
　４２５…チャネル領域、
　４３０…ゲート絶縁膜、
　４４０…ゲート電極、
　４４８…メモリセル、
　４５０…ＭＩＳトランジスタ、
　４６０…ＮＡＮＤセルユニット、
　４７１、４７２…セレクトゲートトランジスタ、
　４７１ｇ、４７２ｇ…セレクトゲート、
　５１０…記憶媒体、
　５１５…ドライバ、
　５１６…ＸＹスキャナ、
　５２０…基板、
　５２１…導電層（第１電極Ｅ１）
　５２３…基板、
　５２４…プローブ、
　５２５、５２６…マルチプレクスドライバ、
　５２８…プローブアレイ、
　５３１…データエリア、
　５３２…サーボエリア、
　５４０…上部電極（第２電極Ｅ２）
　６００、６００ａ、６００ｂ…駆動部、
　σｄ…分散、
　ＡＲｘ…アモルファス領域、
　ＢＧ…結晶粒界、
　ＢＬ、ＢＬｊ…ビット配線、
　ＣＧ…結晶粒、
　ＣＧ１～ＣＧ７…第１～第７結晶粒、
　ＣＧｘ…微結晶粒、
　ＣＳＷ…ＭＯＳトランジスタ、
　ＣＳｍ…濃度、
　Ｃｉ…選択信号、
　Ｅ１、Ｅ１２…第１電極（第１導電層）、
　Ｅ２、Ｅ２２…第２電極（第２導電層）、
　ＧＢ…結晶粒界、
　ＧＢ１２、ＧＢ２３、ＧＢ４５、ＧＢ５６、ＧＢ６７…結晶粒界、
　ＭＣ…メモリセル部、
　Ｎ…スイッチング回数、
　ＰＬ…保護層、
　Ｒ…抵抗値、
　ＲＬ、ＲＬ９ａ～ｆ…抵抗変化層、
　ＲＳＷ…ＭＯＳトランジスタ、
　Ｒｉ…選択信号、
　Ｒｏｆｆ…高抵抗状態の抵抗、
　Ｒｏｎ…低抵抗状態の抵抗、
　Ｓ１、Ｓ２…第１及び第２基板
　ＳＬ…ソース線、
　ＴＲ１…微結晶領域、
　Ｔｓ…基板温度、
　ＷＬ、ＷＬｉ…ワード配線、
　ｄ１、ｄ１ｆ…第１結晶粒幅、
　ｄ２、ｄ２ｆ…第２結晶粒幅、
　ｄ３…電極幅、
　ｄ１１～ｄ１７…第１～第７結晶粒幅、
　ｄａｖｅ…平均結晶粒幅、
　ｄｍａｘ…最大結晶粒幅、
　ｔ、ｔ１、ｔ２…結晶粒厚、

Claims (20)

  1. 　第１導電層と、
    　前記第１導電層に対向して設けられた第２導電層と、
    　前記第１導電層と前記第２導電層との間に設けられ、金属酸化物を含む抵抗変化層と、
    　を備え、
    　前記抵抗変化層は、
    　　　前記第１導電層と前記第２導電層との両方に接する第１結晶粒と、
    　　　前記第１結晶粒に隣接し、前記第１導電層と前記第２導電層との両方に接する第２結晶粒と、
    　を有し、
    　前記第１結晶粒と前記第２結晶粒との間に形成される結晶粒界は、前記第１導電層と前記第２導電層との両方に接することを特徴とする不揮発性記憶素子。
  2. 　前記第１結晶粒及び前記第２結晶粒の、前記第１導電層と前記抵抗変化層との界面に対して平行な第１方向に沿った長さは、前記第１導電層と前記第２導電層とが互いに対向する面の前記第１方向に沿った長さよりも短いことを特徴とする請求項１記載の不揮発性記憶素子。
  3. 　前記第１結晶粒及び前記第２結晶粒の少なくともいずれかの、前記第１導電層と前記抵抗変化層との界面に対して平行な第１方向に沿った長さは、前記第１結晶粒及び前記第２結晶粒の前記少なくともいずれかの前記界面に対して垂直な第２方向に沿った長さよりも短いことを特徴とする請求項１記載の不揮発性記憶素子。
  4. 　前記第１結晶粒及び前記第２結晶粒の少なくともいずれかの、前記第１導電層と前記抵抗変化層との界面に対して平行な第１方向に沿った長さは、１５ナノメートル以下であることを特徴とする請求項１記載の不揮発性記憶素子。
  5. 　前記第１結晶粒及び前記第２結晶粒は、フルオライト構造を有することを特徴とすることを特徴とする請求項１記載の不揮発性記憶素子。
  6. 　前記金属酸化物は、第１金属元素と、前記第１金属元素よりも価数が小さい第２金属元素と、を含み、前記フルオライト構造における前記第１金属元素の位置の一部が、前記第２金属元素によって置換されていることを特徴とする請求項５記載の不揮発性記憶素子。
  7. 　前記第１金属元素は、Ｃｅ及びＺｒの少なくともいずれかを含むことを特徴とする請求項６記載の不揮発性記憶素子。
  8. 　前記第１金属元素はＣｅであり、前記第２金属元素は、Ｃｅを除くランタノイド族元素の少なくともいずれか、及び、Ｙ、の少なくともいずれかであることを特徴とする請求項６記載の不揮発性記憶素子。
  9. 　前記第１金属元素と前記第２金属元素との合計に対する前記第２金属元素の割合は、３原子パーセント以上、４０原子パーセント以下であることを特徴とする請求項６記載の不揮発性記憶素子。
  10. 　要素メモリ層を備え、
    　前記要素メモリ層のそれぞれは、複数の不揮発性記憶素子を有し、
    　前記不揮発性記憶素子のそれぞれは、
    　　　第１導電層と、
    　　　前記第１導電層に対向して設けられた第２導電層と、
    　　　前記第１導電層と前記第２導電層との間に設けられ、金属酸化物を含む抵抗変化層と、
    　　　を有し、
    　　　前記抵抗変化層は、
    　　　　　前記第１導電層と前記第２導電層との両方に接する第１結晶粒と、
    　　　　　前記第１結晶粒に隣接し、前記第１導電層と前記第２導電層との両方に接する第２結晶粒と、
    　　　を有し、
    　　　前記第１結晶粒と前記第２結晶粒との間に形成される結晶粒界は、前記第１導電層と前記第２導電層との両方に接することを特徴とする不揮発性記憶装置。
  11. 　前記複数の不揮発性記憶素子の前記抵抗変化層に含まれる結晶粒の、前記第１導電層と前記抵抗変化層との界面に対して平行な第１方向に沿った長さの最大値は、前記第１導電層と前記第２導電層とが互いに対向する面の前記第１方向に沿った長さよりも短いことを特徴とする請求項１０記載の不揮発性記憶装置。
  12. 　前記複数の不揮発性記憶素子は、前記第１方向に沿って等間隔で配置され、
    　前記複数の不揮発性記憶素子における前記面の第１方向に沿った長さは互いに同じであることを特徴とする請求項１１記載の不揮発性記憶装置。
  13. 　前記複数の不揮発性記憶素子の前記抵抗変化層に含まれる結晶粒の、前記第１導電層と前記抵抗変化層との界面に対して平行な第１方向に沿った長さの平均値は、前記第１導電層と前記第２導電層とが互いに対向する面の前記第１方向に沿った長さよりも短いことを特徴とする請求項１０記載の不揮発性記憶装置。
  14. 　前記複数の不揮発性記憶素子は、前記第１方向に沿って等間隔で配置され、
    　前記複数の不揮発性記憶素子における前記面の第１方向に沿った長さは互いに同じであることを特徴とする請求項１３記載の不揮発性記憶装置。
  15. 　前記第１結晶粒及び前記第２結晶粒の少なくともいずれかの、前記第１導電層と前記抵抗変化層との界面に対して平行な第１方向に沿った長さは、前記第１結晶粒及び前記第２結晶粒の前記少なくともいずれかの前記界面に対して垂直な第２方向に沿った長さよりも短いことを特徴とする請求項１０記載の不揮発性記憶装置。
  16. 　前記第１結晶粒及び前記第２結晶粒は、フルオライト構造を有し、
    　前記金属酸化物は、第１金属元素と、前記第１金属元素よりも価数が小さい第２金属元素と、を含み、前記フルオライト構造における前記第１金属元素の位置の一部が、前記第２金属元素によって置換されていることを特徴とする請求項１０記載の不揮発性記憶装置。
  17. 　前記第１金属元素はＣｅであり、前記第２金属元素は、Ｃｅを除くランタノイド族元素の少なくともいずれか、及び、Ｙ、の少なくともいずれかであることを特徴とする請求項１６記載の不揮発性記憶装置。
  18. 　前記不揮発性記憶素子を挟むようにして設けられたワード配線及びビット配線と、
    　前記ワード配線及び前記ビット配線を介して、前記不揮発性記憶素子の前記抵抗変化層への電圧の印加、及び、前記抵抗変化層への電流の通電、の少なくともいずれかを行う駆動部と、
    　をさらに備えたことを特徴とする請求項１６記載の不揮発性記憶装置。
  19. 　前記不揮発性記憶素子を挟むゲート電極とゲート絶縁膜とを含むＭＩＳトランジスタと、
    　前記ゲート電極を介して、前記不揮発性記憶素子の前記抵抗変化層への電圧の印加、及び、前記抵抗変化層への電流の通電、の少なくともいずれかを行う駆動部と、
    　をさらに備えたことを特徴とする請求項１６記載の不揮発性記憶装置。
  20. 　第１導電型半導体基板内に設けられた第１及び第２の第２導電型半導体領域と、
    　前記第１及び第２の第２導電型半導体領域の間の第１導電型半導体領域と、
    　前記第１及び第２の第２導電型領域間における導通／非導通を制御するゲート電極と、
    　駆動部と、
    　をさらに備え、
    　前記不揮発性記憶素子は、前記ゲート電極と前記第１導電型半導体領域との間に配置され、
    　前記駆動部は、前記ゲート電極を介して、前記不揮発性記憶素子の前記抵抗変化層への電圧の印加、及び、前記抵抗変化層への電流の通電、の少なくともいずれかを行うことを特徴とする請求項１６記載の不揮発性記憶装置。
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