JP5072997B2 - 情報記録装置及びその製造方法 - Google Patents

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Description

本発明は、情報記録装置及びその製造方法に関する。
近年、従来のNAND型フラッシュメモリに置き換わる次世代の大容量メモリとして、浮遊ゲート型記憶素子やMONOS型記憶素子などの三端子素子ではなく、例えば、PCRAM（Phase-change Random Access Memory）やReRAM(Resistive Random Access Memory)のように、二端子素子を記憶素子とする抵抗変化型不揮発性メモリの開発が盛んに行われている。これらのメモリは、独立した２本の導電線の交点に記憶素子を配置し、記憶素子の抵抗値（例えば、高抵抗（オフ）と低抵抗（オン）の２値）を電流又は電圧によりプログラムすることによってデータを記憶する。
例えば、PCRAMでは、記憶素子がガリウム-アンチモン-テルル（GST）化合物のとき、結晶状態と非晶質状態とで記憶素子の抵抗値が変化する。また、ReRAMでは、記憶素子がTiO2などの可変抵抗素子のとき、可変抵抗素子内の酸素イオンが可動して酸素欠損が電極間に連なった状態と、その酸素欠損に酸素イオンが再配置された状態とで、記憶素子の抵抗値が変化する。
また、ReRAMでは、金属のフィラメントを電極間の高抵抗層内に析出させることで抵抗を変化させるタイプのものも知られている。例えば、Cu2Sを高抵抗層としたReRAMがこれに該当する。
以上のように、記憶素子の抵抗変化によりデータを記憶する二端子素子のなかでも、特に、非特許文献１で報告されている、アモルファスシリコンを高抵抗層としたメモリは、そのスイッチング確率の高さや微細化可能性から注目が集まっている。これは、アモルファス層内に電極の金属がフィラメントを形成し、それによる抵抗の大小でメモリ機能を発生させる。
いずれの二端子素子においても、さらなる高機能化を目指すためには、記憶素子の多値化が必須である。
上述の二端子素子において多値化を実現する技術としては、記憶素子をオフからオンに変化させるときに、記憶素子に流れる電流量を制御することで抵抗値を多値で変化させる電流コンプライアンス制御法がある。
しかし、電流コンプライアンス制御法による多値化では、記憶素子に生じる寄生容量からの電流流入などが記憶素子の信頼性に大きく影響するため、記憶素子の抵抗値を高精度に制御することが難しい。
例えば、セット動作（記憶素子をオフからオンへ遷移させる動作）の信頼性に対する寄生容量の影響は大きく、電流コンプライアンス制御法によって高い信頼性の動作を行うためには、１つの記憶素子に１つのトランジスタを付加しなければならないことが指摘されている。
しかし、これは、メモリセル（記憶素子＋トランジスタ）のサイズの増大を招き、結果として、抵抗変化型不揮発性メモリの大容量化を阻害する要因となる。
従って、電流コンプライアンス制御法により多値化を行っている抵抗変化型不揮発性メモリにおいて多値化を実現することは、信頼性の観点から非常に困難である。このような理由から、電流コンプライアンス制御法ではなく、別の制御法による多値化技術の確立や、それを実現する記憶素子の構造の提案が課題となっている。
Nano Letters 8 (2008) 392
本発明では、高精度に多値化（抵抗変化）を制御可能な情報記録装置を提案する。
本発明の例に係る情報記録装置は、第1及び第2電極と、これらの間の可変抵抗層と、前記第1及び第2電極間の抵抗値をn（nは2以上の自然数）通りに制御する制御回路とを備え、前記可変抵抗層は、前記第1及び第2電極間に満たされる高抵抗材料と、前記高抵抗材料よりも低い抵抗値を有し、前記高抵抗材料内で前記第1電極から前記第2電極に向かって配置される第1、第2、…第n低抵抗粒子とを備え、前記制御回路は、前記第1電極と前記第1、第2、…第n低抵抗粒子の少なくとも1つとを短絡させることにより前記n通りの抵抗値を制御する。
本発明によれば、高精度に多値化（抵抗変化）を制御可能な情報記録装置を実現できる。
基本構成を示す図。 多値データの書き込み方法を示す図。 効果を示す図。 効果を示す図。 効果を示す図。 効果を示す図。 効果を示す図。 抵抗変化型不揮発性半導体メモリを示す図。 抵抗変化型不揮発性半導体メモリを示す図。 抵抗変化型不揮発性半導体メモリを示す図。 プローブメモリを示す図。 プローブメモリを示す図。 プローブメモリを示す図。 製造方法の第1例を示す図。 製造方法の第1例を示す図。 製造方法の第1例を示す図。 製造方法の第1例を示す図。 製造方法の第2例を示す図。 製造方法の第2例を示す図。 製造方法の第2例を示す図。 製造方法の第2例を示す図。 製造方法の第2例を示す図。 製造方法の第2例を示す図。 製造方法の第2例を示す図。 製造方法の第2例を示す図。 製造方法の第3例を示す図。 製造方法の第3例を示す図。 製造方法の第3例を示す図。 製造方法の第3例を示す図。 製造方法の第4例を示す図。 製造方法の第4例を示す図。 製造方法の第4例を示す図。 製造方法の第4例を示す図。 製造方法の第4例を示す図。 製造方法の第4例を示す図。 効果を示す図。 効果を示す図。 製造方法の第5例を示す図。 製造方法の第5例を示す図。 製造方法の第5例を示す図。 製造方法の第5例を示す図。 製造方法の第5例を示す図。 製造方法の第5例を示す図。 製造方法の第5例を示す図。 製造方法の第6例を示す図。 製造方法の第6例を示す図。 製造方法の第6例を示す図。 製造方法の第6例を示す図。 製造方法の第6例を示す図。 製造方法の第6例を示す図。 製造方法の第6例を示す図。 製造方法の第6例を示す図。 製造方法の第6例を示す図。 効果を示す図。
以下、図面を参照しながら、本開示の情報記録装置及びその製造方法を説明する。
１． 基本構成
図１は、本開示の情報記録装置の基本構成を示している。
可変抵抗素子１は、第1電極1a及び第2電極1bと、これらの間の可変抵抗層1cとを備える。可変抵抗層1cは、第1及び第2電極1a, 1b間に満たされる高抵抗材料(high-resistance material)1dと、高抵抗材料1dよりも低い抵抗値を有し、高抵抗材料1d内で第1電極1aから第2電極1bに向かって配置される第1、第2、…第n（nは2以上の自然数）の低抵抗粒子(low-resistive nano-particle)1eとを有する。
また、制御回路2は、第1電極1aと第1、第2、…第n低抵抗粒子1eの少なくとも1つとを短絡させることにより、第1及び第2電極間の抵抗値をn通りに制御する。
例えば、図示するように、制御回路2は、第1電極1aから第2電極1bに向かって伸びるフィラメント3の長さを制御する。フィラメント3の長さは、第1及び第2電極1a, 1b間に与える電圧/電流の大きさを変えることにより、第1電極1aから第1、第2、…第n低抵抗粒子1eまでのn通りで制御される。
これにより、第1及び第2電極1a, 1b間の抵抗値は、n段階でデジタル的に変化するため、高精度に多値化（抵抗変化量）を制御することができる。
ここで、「第1電極1aから第2電極1bに向かって配置される」とは、図示するように、第1又は第2電極1a, 1bと可変抵抗層1cとの界面に垂直な方向（膜厚方向）に一直線に並んでいる場合の他、規則的又は不規則的に第1電極1aから次第に離れていく場合などを含む。
また、第1、第2、…第n低抵抗粒子1eの間隔又はピッチは、図示するように、一定であってもよいし、また、例えば、第1電極1aから離れるに従い（第2電極1bに近づくに従い）、広げていってもよい。ここで言う「一定」とは、製造ばらつき等により第1、第2、…第n低抵抗粒子1eの間隔又はピッチが異なる場合も含む。
高抵抗材料1dと低抵抗粒子1eとの抵抗値の差は、大きいほうが望ましいが、本開示の情報記録装置は、低抵抗粒子1eが高抵抗材料1dよりも低い抵抗値を有していれば成り立つ。
高抵抗材料1dは、例えば、非晶質シリコン、多結晶シリコン、硫化金属（Cu2S、AgS）などから形成される。高抵抗材料1dは、絶縁体から形成されていてもよい。低抵抗粒子1eは、金属粒子又はシリサイド粒子であり、そのサイズは、0.5 nmから100 nmまでの範囲内にあることが望ましい。
第1電極1a及び第2電極1bのうちの一方は、例えば、下部電極として機能し、他方は、上部電極として機能する。下部電極とは、可変抵抗層1cを形成するときの下地となる電極のことであり、上部電極とは、可変抵抗層1cを形成した後に形成される電極のことである。
フィラメント3は、図示するように、第1電極1aから伸ばしてもよいし、これに代えて、第2電極1bから伸ばしてもよい。フィラメント3の元になる第1電極1a又は第2電極1bと低抵抗粒子1eとの好ましい組み合わせは、以下の通りである。なお、ここでは、フィラメント3の元になる電極が第1電極1aの場合について述べる。
(1) 第1電極1aがAg又はそれを含む合金のとき、第1、第2、…第n低抵抗粒子1eは、Ni、Co、Pb、Al、Ge、Mo、Wのうちの1つを含む材料とする。
(2) 第1電極1aがAl又はそれを含む合金のとき、第1、第2、…第n低抵抗粒子1eは、Ge、Pb、Agのうちの1つを含む材料とする。
(3) 第1電極1aがCu又はそれを含む合金のとき、第1、第2、…第n低抵抗粒子1eは、Co、Nb、Crのうちの1つを含む材料とする。
(4) 第1電極1aがNi又はそれを含む合金のとき、第1、第2、…第n低抵抗粒子1eは、Agを含む材料とする。
(5) 第1電極1aがAu又はそれを含む合金のとき、第1、第2、…第n低抵抗粒子1eは、Co、Niのうちの1つを含む材料とする。
ところで、本開示の情報記録装置は、例えば、初期状態（消去状態）と書き込み状態（ｎ通りの抵抗値）との間で、可変抵抗素子1の抵抗値を可逆的に変化させることにより、書き込み/消去の繰り返し動作を可能とする。
このような可逆動作を行うに当たっては、第1及び第2電極1a, 1b間に印加される電圧の極性を同じとする書き込み動作（モノポーラ動作又はユニポーラ動作）と、その極性を異ならせる書き込み動作（バイポーラ動作）とが知られている。本開示の情報記録装置は、両者に適用可能である。
２． 実施例
本開示の情報記録装置の実施例について説明する。
図２は、多値データの書き込み方法を示している。
可変抵抗素子1は、例えば、下部電極1b、 上部電極1a及びこれらの間の可変抵抗層1cを備える。可変抵抗層1cは、高抵抗材料1dと低抵抗ナノ粒子1eとを備える。
下部電極1bは、高濃度に硼素をドープしたSi層である。上部電極1aは、Agを含む。本例では、下部電極1bは、例えば、抵抗率が0.005 Ωcm以下となるように、高濃度の硼素を含んでいる。
上部電極1aは、Agを含む材料の他、Au、Ti、Ni、Al、Fe、Cr、Cu、W、Hf、Ta、Pt、Ru、Zr、Irのうちの1つを含む材料であってもよい。また、上部電極1aは、窒化物又は炭化物であってもよい。さらに、上部電極1aは、合金材料などであってもよい。
但し、上部電極1aは、可変抵抗層1c内の低抵抗ナノ粒子1eとは異なる材料、かつ、低抵抗ナノ粒子1eとの反応により合金化する恐れのない材料に限定される。
高抵抗材料1dは、非晶質シリコン、ポリシリコン、Cu2SやAgSなどの硫化金属などから形成される。本例では、可変抵抗層1cの厚さは、150 nmである。但し、可変抵抗層1cの厚さは、2 nm〜300 nmの範囲内の値であればよい。
可変抵抗層1cは、低抵抗ナノ粒子1eを含む。低抵抗ナノ粒子1eは、上部電極1a及び下部電極1bのいずれにも接触しない。低抵抗ナノ粒子1eは、Ni、Co、Pb、Al、Ge、Mo、Wのうちの1つを含む金属ナノ粒子、又は、Ni、Coのうちの1つを含むシリサイドナノ粒子から形成される。低抵抗ナノ粒子1eは、0.5 nmから100 nmの範囲内の値を有する。
例えば、高抵抗材料1dが非晶質シリコン、上部電極（フィラメント材料）1aがAg、低抵抗ナノ粒子1eがMoのときを考える。
まず、同図（ａ）に示すように、第1及び第2電極1a, 1b間に電圧V1を印加すると、カソードとなる第1電極1a側からフィラメント3が成長し、第1電極1aに最も近い位置にある低抵抗ナノ粒子（第1低抵抗粒子）1eに接触する。この時点で、第1及び第2電極1a, 1b間の抵抗値は、急激に低下する。この後、フィラメント3が実効フィラメント長さX1に達するまでは、第1及び第2電極1a, 1b間の抵抗値の変化はない。
次に、同図（ｂ）に示すように、第1及び第2電極1a, 1b間に電圧V2 (>V1)を印加すると、カソードとなる第1電極1a側からフィラメント3がさらに成長し、第1電極1aから2番目に近い位置にある低抵抗ナノ粒子（第2低抵抗粒子）1eに接触する。この時点で、第1及び第2電極1a, 1b間の抵抗値は、再び、急激に低下する。この後、フィラメント3が実効フィラメント長さX2に達するまでは、第1及び第2電極1a, 1b間の抵抗値の変化はない。
次に、同図（ｃ）に示すように、第1及び第2電極1a, 1b間に電圧V3 (>V2)を印加すると、カソードとなる第1電極1a側からフィラメント3がさらに成長し、第1電極1aから3番目に近い位置にある低抵抗ナノ粒子（第3低抵抗粒子）1eに接触する。この時点で、第1及び第2電極1a, 1b間の抵抗値は、再び、急激に低下する。この後、フィラメント3が実効フィラメント長さX3に達するまでは、第1及び第2電極1a, 1b間の抵抗値の変化はない。
最後に、同図（ｄ）に示すように、第1及び第2電極1a, 1b間に電圧V4 (>V3)を印加すると、カソードとなる第1電極1a側からフィラメント3がさらに成長し、第1電極1aから最も遠い位置にある低抵抗ナノ粒子（第4低抵抗粒子）1eに接触する。この時点で、第1及び第2電極1a, 1b間の抵抗値は、再び、急激に低下する。この後、フィラメント3が実効フィラメント長さX4に達するまでは、第1及び第2電極1a, 1b間の抵抗値の変化はない。
このように、第1及び第2電極1a, 1b間の抵抗値は、デジタル的に不連続に変化する。
尚、本例では、フィラメントの長さは、電圧の大きさにより制御したが、電圧値を一定とし、電圧を与える時間（例えば、パルス幅）や、電圧を与える回数などにより、フィラメントの長さを制御することもできる。
図３は、フィラメントの長さと抵抗値の変化との関係を示している。
ここでは、20 nmの非晶質シリコン中に直径2 nmの低抵抗ナノ粒子が均質に含まれている場合を示す。
同図（ａ）の抵抗値は、図２（ａ）の状態に相当し、同図（ｂ）の抵抗値は、図２（ｂ）の状態に相当し、同図（ｃ）の抵抗値は、図２（ｃ）の状態に相当し、同図（ｄ）の抵抗値は、図２（ｄ）の状態に相当する。
同図から明らかなように、低抵抗ナノ粒子を高抵抗材料に含有させることで、フィラメント長さに対する抵抗変化が非連続になり、かつ、抵抗値が一定になる領域を作ることができるため、例えば、電流コンプライアンス法を用いての書き込みにおいても、多値化を高精度に制御できる。
また、フィラメント長さによって抵抗値が変化しない領域を有するため、仮に、データ保持時又は読み出し時にフィラメント長さが多少変化しても、抵抗値の変化が抑制され、高い信頼性で多値データを記憶できる。
本例では、低抵抗ナノ粒子が規則的に並んでいる場合を例にとって説明したが、ランダムに低抵抗ナノ粒子が配列している場合でも同様の効果が得られる。但し、規則正しく並んでいる場合に比べて、フィラメントが接触する低抵抗ナノ粒子の位置によって抵抗値が変動する。
そのときのばらつきを、同図（ａ）〜（ｄ）の各点においてフィラメント長さと抵抗値のエラーバーとして示す。各点において、低抵抗ナノ粒子にフィラメントが接触する前後の抵抗変化が各点でのばらつき（エラーバー）よりも大きいことから、ランダムに低抵抗ナノ粒子が配列しても十分に多値化が可能であることが分かる。
図４は、低抵抗ナノ粒子の粒径φを2 nm, 2.5 nm, 3 nm, 3.5 nmに変化させた場合の抵抗変化を示している。いずれも、フィラメントが伸びる方向に第1低抵抗ナノ粒子から第4低抵抗ナノ粒子が配置され、各データ点は、それぞれの低抵抗ナノ粒子にフィラメントが接触した時点の抵抗値を示している。
低抵抗ナノ粒子の粒径φが大きくなるにつれてオン／オフ比が低下するが、4値が実現できていることを示している。
図５は、低抵抗ナノ粒子の密度(1 cm3換算あたりのナノ粒子数と定義)と多値化との関係を示す図である。
例えば、4値（2ビット／セル）、8値（3ビット／セル）、16値（4ビット／セル）の場合においては、金属粒子の最少密度と最大密度の線で囲まれた領域が多値化実現に最適な密度となる。
具体的には、4値の場合、金属粒密度は4.8×1010個/cm3以上、8.8×1018個/cm3以下、8値の場合、金属粒密度は1.1×1011個/cm3以上、1.3×1020個/cm3以下、16値の場合、金属粒密度は2.4×1011個/cm3以上、1.3×1021個/cm3以下となる。なお、金属粒密度は、例えば、透過電子顕微鏡を用いて分析できる。
図６は、低抵抗ナノ粒子のサイズ（可変抵抗層の厚さｔと低抵抗ナノ粒子の粒径φとの比）とフィラメントが低抵抗ナノ粒子に接触した時の抵抗変化率との関係を示している。
このとき抵抗変化率は、低抵抗ナノ粒子（ドット）に触れる直前と触れた時の抵抗差を、触れた時の抵抗値で割った値、即ち、[（ドットに触れる前の抵抗値）−（ドットに触れた時の抵抗値）]／（ドットに触れたときの抵抗値）］と定義する。
この図から、可変抵抗層の厚さと抵抗変化率とから最適な低抵抗ナノ粒子の粒径を決めることが可能となる。例えば、4値（2ビット／セル）の場合は、各記憶レベルにおけるばらつきを考慮して、抵抗変化率は、30 %〜180 %の範囲内の値が望ましく、また、これを実現する［ドット粒径/可変抵抗層の厚さ］比は、0.08〜0.31の範囲内の値が望ましい。
ここでは、低抵抗ナノ粒子のサイズが膜厚方向に対して一定の場合を例に説明したが、これに限定されることではなく、膜厚方向に異なるサイズの低抵抗ナノ粒子を配置しても同様の効果が得られる。さらに、可変抵抗層の膜厚方向の低抵抗ナノ粒子の分布が均質な場合を例に説明したが、これに限定されることではなく、膜厚方向に対して低抵抗ナノ粒子の間隔を変化させても良い。
また、可変抵抗層の膜厚方向に4つの低抵抗ナノ粒子を配置することで4値を実現した例を示したが、膜厚方向に配置する低抵抗ナノ粒子の数を増加させることで、4値を超える多値化が可能となる。
図７は、可変抵抗層20 nm中に粒径1.2 nmの低抵抗ナノ粒子を均質に配列させ、可変抵抗層の膜厚方向に8個の低抵抗ナノ粒子が配置される場合を示している。
ここでは、一例として、可変抵抗層内の高抵抗材料に非晶質シリコンを用いたが、これに限定されるものではなく、単結晶シリコン、多結晶シリコン、さらには、硫化銅などといった金属酸化物ではない化合物層でも同様の効果が得られる。
また、フィラメントにAg、低抵抗ナノ粒子にMoを用いたが、これに限定されるものではなく、フィラメントとなる第1電極は、Al、Au、Cｒ、Cu、Ti、Niのうちの1つ、低抵抗ナノ粒子は、Ni、Cu、Pb、Ti、Al、Co、Nb、Ge、W、Pb、Crのうちの1つ又はこれらのシリサイドでも良い。
但し、フィラメントを構成する元素と低抵抗ナノ粒子を構成する元素が同じ場合では、良好なオン／オフ特性が得られないので、異種の元素である必要がある。
低抵抗ナノ粒子がフィラメントを構成する元素を含む場合、例えば、低抵抗ナノ粒子がフィラメントを構成する金属のシリサイドである場合は、良好なオン／オフ特性が得られることを条件に、本開示の情報記録装置に採用可能である。
また、フィラメントと低抵抗ナノ粒子とが合金化すると、良好なオン／オフ特性が得られないので、望ましい元素の組み合わせは、（フィラメント-低抵抗ナノ粒子）＝(Ag-Ni)、(Ag-Co)、(Ag-Pb)、(Ag-Ge)、(Ag-Mo)、(Ag-W)、(Al-Ge)、(Al-Pb)、(Al-Ag)、(Au-Co)、(Au-Ni)、(Co-Cu)、(Cr-Cu)、(Cu-Nb)、(Ge-Pb)などとなる。
特に、高抵抗材料としてアモルファスシリコンのようなシリコンを用いる場合は、フィラメント3の元になる第1電極がAgのときは、高抵抗材料内の低抵抗ナノ粒子は、Pb、Al、Ge、Moのうちの1つとし、第1電極がAlのときは、高抵抗材料内の低抵抗ナノ粒子は、Ge、Pb、Agのうちの1つとし、第1電極がCuのときは、高抵抗材料内の低抵抗ナノ粒子は、Nb、Crのうちの1つとし、第1電極がNiのときは、高抵抗材料内の低抵抗ナノ粒子は、Agとするのが望ましい。
３． 適用例
本開示の情報記録装置の適用例について説明する。
(1) 抵抗変化型不揮発性半導体メモリ
抵抗変化型不揮発性半導体メモリとは、可変抵抗素子を記録媒体とする半導体メモリのことである。ここで言う可変抵抗素子とは、本開示に係わる可変抵抗素子、即ち、電圧、電流、熱などにより抵抗値が変化する素子を意味する。
図８は、本開示の情報記録装置が適用された抵抗変化型不揮発性半導体メモリを示している。
メモリセルアレイは、クロスポイント型を有している。
ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１は、Ｘ方向に延び、ビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１は、Ｙ方向に延びる。
ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由してワード線ドライバ＆デコーダ11に接続され、ビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＣＳＷを経由してビット線ドライバ＆デコーダ＆読み出し回路12に接続される。
ＭＯＳトランジスタＲＳＷのゲートには、1本のワード線（ロウ）を選択するための選択信号Ｒｉ−１，Ｒｉ，Ｒｉ＋１が入力され、ＭＯＳトランジスタＣＳＷのゲートには、1本のビット線（カラム）を選択するための選択信号Ｃｊ−１，Ｃｊ，Ｃｊ＋１が入力される。
メモリセル13は、ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１とビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１との交差部に配置される。いわゆるクロスポイント型セルアレイ構造である。
メモリセル13には、記録／再生時における回り込み電流(a sneak current)を防止するためのダイオード14が付加される。
図９は、図８のメモリセルアレイ部の構造を示している。
半導体基板10上には、ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１とビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１が配置され、これら配線の交差部にメモリセル13及びダイオード14が直列接続される。
このようなクロスポイント型セルアレイ構造の特長は、メモリセル13に個別にＭＯＳトランジスタを接続する必要がないため、高集積化に有利な点にある。例えば、メモリセル13を積み重ねて、メモリセルアレイを三次元構造にすることも可能である。
メモリセル13は、例えば、図１０に示すように、本開示の可変抵抗素子1である。従って、1つのメモリセル13は、3値以上の多値データを記憶する。また、ダイオード14は、PN接合ダイオードの他、PIN（SIS）ダイオード、MISダイオード、MIMダイオードなどを用いることができる。
尚、ダイオード14は、電圧の向き/大きさのみによってセット/リセットを変える場合には省略することも可能である。
(2) プローブメモリ
プローブメモリとは、可変抵抗素子を記録媒体とし、プローブ（ヘッド）を用いてアクセスを行うメモリのことである。ここで言う可変抵抗素子とは、本開示に係わる可変抵抗素子、即ち、電圧、電流、熱などにより抵抗値が変化する素子を意味する。
図１１及び図１２は、プローブメモリを示している。
ＸＹスキャナー30上には、記録媒体が配置される。この記録媒体に対向する形でプローブアレイが配置される。
プローブアレイは、半導体基板24と、半導体基板24の一面側にアレイ状に配置される複数のプローブ（ヘッド）25とを有する。複数のプローブ25の各々は、例えば、カンチレバーから構成され、マルチプレクスドライバ26, 27により駆動される。
複数のプローブ25は、それぞれ、半導体基板24内のマイクロアクチュエータを用いて個別に動作可能であるが、ここでは、全てをまとめて同じ動作をさせて記録媒体のデータエリアに対するアクセスを行う例を説明する。
まず、マルチプレクスドライバ26, 27を用いて、全てのプローブ25をＸ方向に一定周期で往復動作させ、記録媒体のサーボエリアからＹ方向の位置情報を読み出す。Ｙ方向の位置情報は、ドライバ28に転送される。
ドライバ28は、この位置情報に基づいてＸＹスキャナー30を駆動し、記録媒体をＹ方向に移動させ、記録媒体とプローブとの位置決めを行う。
両者の位置決めが完了したら、データエリア上のプローブ25の全てに対して、同時、かつ、連続的に、データの読み出し又は書き込みを行う。
データの読み出し及び書き込みは、プローブ25がＸ方向に往復動作していることから連続的に行われる。また、データの読み出し及び書き込みは、記録媒体のＹ方向の位置を順次変えることにより、データエリアに対して、一行ずつ、実施される。
尚、記録媒体をＸ方向に一定周期で往復運動させて記録媒体から位置情報を読み出し、プローブ25をＹ方向に移動させるようにしてもよい。
記録媒体は、例えば、半導体基板20と、半導体基板20上の電極層21と、電極層21上の記録材料層22とから構成される。
電極層21は、例えば、図１の第1電極1aに相当する。
記録材料層22は、例えば、図１の可変抵抗層1cに相当する。
プローブ25は、例えば、図１の第2電極1bに相当する。
記録材料層22は、複数のデータエリア、並びに、複数のデータエリアのＸ方向の両端にそれぞれ配置されるサーボエリアを有する。複数のデータエリアは、記録材料層22の主要部を占める。
サーボエリア内には、サーボバースト信号が記録される。サーボバースト信号は、データエリア内のＹ方向の位置情報を示している。
記録材料層22内には、これらの情報の他に、さらに、アドレスデータが記録されるアドレスエリア及び同期をとるためのプリアンブルエリアが配置される。
データ及びサーボバースト信号は、記録ビット（電気抵抗変動）として記録材料層22に記録される。記録ビットの“１”，“０”情報は、記録材料層22の電気抵抗を検出することにより読み出す。
本例では、1つのデータエリアに対応して1つのプローブ（ヘッド）が設けられ、1つのサーボエリアに対して1つのプローブが設けられる。
データエリアは、複数のトラックから構成される。アドレスエリアから読み出されるアドレス信号によりデータエリアのトラックが特定される。また、サーボエリアから読み出されるサーボバースト信号は、プローブ25をトラックの中心に移動させ、記録ビットの読み取り誤差をなくすためのものである。
ここで、Ｘ方向をダウントラック方向、Ｙ方向をトラック方向に対応させることにより、ＨＤＤのヘッド位置制御技術を利用することが可能になる。
図１３は、読み出し/書き込み（セット）/消去（リセット）時の状態を示している。
記録媒体は、半導体基板（例えば、シリコンチップ）20上の電極層21（第1電極1a）と、電極層21上の記録材料層22（可変抵抗層1c）と、記録材料層22上の保護層23とから構成されるものとする。保護層23は、例えば、薄い絶縁体から構成される。
書き込み動作は、例えば、記録材料層22の記録ビット29に書き込み電圧Vsetを印加し、記録ビット29の内部に電位勾配を発生させることにより行う。具体的には、電流／電圧パルスを記録ビット29に与えればよい。
本例では、プローブ25の電位が電極層21の電位よりも相対的に高い状態を作る。電極層21を固定電位（例えば、接地電位）とすれば、プローブ25に正電位を与えればよい。
この時、書き込み電圧Vsetの大きさ（例えば、図２のV1, V2, V3, V4）に応じて、電極層21（第1電極1a）から伸びるフィラメントの長さが決定され、そのフィラメントの長さに対応した多値データが記録ビット29に書き込まれる。
消去動作は、例えば、プローブ25の電位が電極層21の電位よりも相対的に低い状態を作ることにより行う。電極層21を固定電位（例えば、接地電位）とすれば、プローブ25に負電位を与えればよい。
読み出し動作は、電流パルスを記録ビット29に流し、記録ビット29の抵抗値を検出することにより行う。但し、電流パルスは、記録ビット29を構成する記録材料が抵抗変化を起こさない程度の微小な値とする。
例えば、センスアンプＳ／Ａにより発生した読み出し電流（電流パルス）をプローブ25から記録材料層（記録ビット）22に流し、センスアンプＳ／Ａにより記録ビットの抵抗値を測定する。
尚、読み出し動作は、プローブ25を走査（スキャン）させることで、連続的に行うことができる。
４． 製造方法
本開示の情報記録装置の製造方法について説明する。
ここでは、上述の適用例で説明した抵抗変化型不揮発性半導体メモリを例に説明するが、可変抵抗素子を製造するプロセスについては、それ自体を独立に使用することができ、また、上述の適用例で説明したプローブメモリなどにも適用可能である。
A. 第1例
図１４Ａ乃至図１４Ｄは、情報記録装置の製造方法の第1例を示している。
まず、図１４Ａに示すように、下部配線（例えば、ビット線）4として、TiN層4a、W層4b及びTiN層4cの積層構造を形成する。また、下部配線4上に整流特性を有するダイオード層5を形成する。
また、ダイオード層5上に、下部電極（第2電極）1bとして、Bを含有するP型シリコン層を形成する。
このBを含有するP型シリコン層は、例えば、ジシランとジボランを混合させたガスを用いて、熱CVD (Chemical Vapor Deposition）法又はプラズマCVD法により形成できる。また、Bを含有するP型シリコン層は、例えば、シリコン層を形成した後に、加速電圧 1 keV、ドーズ量 2×1015cm-2でシリコン層内にBを注入することにより形成できる。
さらに、例えば、スパッタ法を用いて、下部電極1b上に可変抵抗層1cを形成する。可変抵抗層1cは、低抵抗ナノ粒子1eを含んだ高抵抗材料1dである。
低抵抗ナノ粒子1eがMo粒子、高抵抗材料1dがシリコンのとき、可変抵抗層1cは、例えば、コスパッタ法により、シリコンとMo粒子とを同時に堆積することにより形成できる。この時、シリコンスパッタとMoスパッタの条件を制御することにより、低抵抗ナノ粒子のサイズ及び間隔（粒子密度）を制御できる。
次に、図１４Ｂに示すように、可変抵抗層1c上に、上部電極（第1電極）1aとして、Ag層を形成する。Ag層は、例えば、スパッタ法により形成され、可変抵抗層1c内において上部電極1aから下部電極1bに向かって伸びる金属フィラメントの成長元となる。
次に、図１４Ｃに示すように、リソグラフィー法と反応性イオンエッチング（Reactive-Ion-Etching：RIE）法を用いて、上部電極1a、可変抵抗層1c、下部電極1b及びダイオード層5をパターニングし、例えば、円柱状の可変抵抗素子1及びダイオード層5を形成する。
最後に、図１４Ｄに示すように、可変抵抗素子1及びダイオード層5の側面を絶縁層6により満たす。また、上部電極1a上に、上部配線（例えば、ワード線）7として、Al層を形成する。Al層は、例えば、スパッタ法により形成される。
以上のステップにより、本開示の情報記録装置が完成する。
尚、本例では、可変抵抗層1cは、コスパッタ法によりシリコンと金属粒子を堆積しているが、これに限定されるものではなく、例えば、シリコンと金属粒子とを交互にスパッタすることにより可変抵抗層1cを形成してもよい。
B. 第2例
図１５Ａ乃至図１５Ｈは、情報記録装置の製造方法の第2例を示している。
第2例は、第1例と比べると、可変抵抗層1c内の低抵抗ナノ粒子1eを整列させるステップに特徴を有する。
まず、図１５Ａに示すように、下部配線（例えば、ビット線）4として、TiN層4a、W層4b及びTiN層4cの積層構造を形成する。また、下部配線4上に整流特性を有するダイオード層5を形成する。
また、ダイオード層5上に、下部電極（第2電極）1bとして、Bを含有するP型シリコン層を形成する。
このBを含有するP型シリコン層は、例えば、ジシランとジボランを混合させたガスを用いて、熱CVD法又はプラズマCVD法により形成できる。また、Bを含有するP型シリコン層は、例えば、シリコン層を形成した後に、加速電圧 1 keV、ドーズ量 2×1015cm-2でシリコン層内にBを注入することにより形成できる。
さらに、例えば、スパッタ法を用いて、下部電極1b上に高抵抗材料1dとして、例えば、シリコンを形成する。
次に、図１５Ｂに示すように、高抵抗材料1d上に、低抵抗ナノ粒子（例えば、Mo粒子）1eを含有するフェリチン8を自己整合的に塗布する。続いて、熱処理を行い、フェリチン8の有機化合物を除去する。その結果、図１５Ｃに示すように、高抵抗材料1d上には、整列された低抵抗ナノ粒子1eが残存する。
次に、図１５Ｄに示すように、例えば、スパッタ法を用いて、低抵抗ナノ粒子1eを覆う高抵抗材料（例えば、シリコン）1dを形成する。
また、再び、高抵抗材料1d上に、低抵抗ナノ粒子（例えば、Mo粒子）1eを含有するフェリチン8を自己整合的に塗布する。続いて、熱処理を行い、フェリチン8の有機化合物を除去すると、高抵抗材料1d上には、整列された低抵抗ナノ粒子1eが残存する。
そして、高抵抗材料1dの形成から低抵抗ナノ粒子1eの形成まで（図１５Ａ〜図１５Ｄ）のステップを繰り返し行い、図１５Ｅに示すように、下部電極1b上に可変抵抗層1cを形成する。可変抵抗層1cは、低抵抗ナノ粒子1eを含んだ高抵抗材料1dである。
次に、図１５Ｆに示すように、可変抵抗層1c上に、上部電極（第1電極）1aとして、Ag層を形成する。Ag層は、例えば、スパッタ法により形成され、可変抵抗層1c内において上部電極1aから下部電極1bに向かって伸びる金属フィラメントの成長元となる。
次に、図１５Ｇに示すように、リソグラフィー法と反応性イオンエッチング法を用いて、上部電極1a、可変抵抗層1c、下部電極1b及びダイオード層5をパターニングし、例えば、円柱状の可変抵抗素子1及びダイオード層5を形成する。
最後に、図１５Ｈに示すように、可変抵抗素子1及びダイオード層5の側面を絶縁層6により満たす。また、上部電極1a上に、上部配線（例えば、ワード線）7として、Al層を形成する。Al層は、例えば、スパッタ法により形成される。
以上のステップにより、本開示の情報記録装置が完成する。
尚、本例では、金属粒子を含有するフェリチン8を利用して可変抵抗層1cを形成する。この時、フェリチン8は、自己整合的に配列するため、面内方向の低抵抗ナノ粒子1eの間隔は、一定に保つことができる。
また、フェリチン8の有機化合物の大きさを変えることにより、所望の密度の低抵抗ナノ粒子1eを制御性よく配列させることが可能である。
C. 第3例
図１６Ａ乃至図１６Ｄは、情報記録装置の製造方法の第3例を示している。
第3例は、第2例の変形例である。
この変形例は、高抵抗材料の堆積と低抵抗ナノ粒子の形成とを繰り返し行うプロセスにおいて、低抵抗ナノ粒子層が下部電極から離れるに従い（第1層→第2層→第3層と進むに従い）、フェリチンサイズを変化させ、面内方向の低抵抗ナノ粒子の密度を変化させることに特徴を有する。これにより、素子間の抵抗値のばらつきを低減できる。
まず、図１６Ａに示すように、図１５Ａ乃至図１５Ｃと同じプロセスを用いて、下部配線4、ダイオード層5及び下部電極1bを形成する。また、下部電極1b上に、高抵抗材料（例えば、シリコン）1dを形成し、高抵抗材料1d上に、第1層目の低抵抗ナノ粒子（例えば、Mo粒子）1eを形成する。
第1層目の低抵抗ナノ粒子1eは、低抵抗ナノ粒子1eを含有するフェリチンを利用することにより自己整合的に配列される。第1層目の低抵抗ナノ粒子1eの面内方向の密度は、D1とする。続いて、熱処理を行い、フェリチンの有機化合物を除去する。
この後、例えば、スパッタ法を用いて、第1層目の低抵抗ナノ粒子1eを覆う高抵抗材料（例えば、シリコン）1dを形成し、第1層目の可変抵抗層1c-1を形成する。
また、再び、高抵抗材料1d上に、低抵抗ナノ粒子（例えば、Mo粒子）1eを含有するフェリチン8を自己整合的に塗布する。このフェリチン8のサイズは、第1層目の低抵抗ナノ粒子1eを形成するときのフェリチンのサイズよりも小さい。
続いて、熱処理を行い、フェリチン8の有機化合物を除去すると、図１６Ｂに示すように、第1層目の可変抵抗層1c-1上には、整列された第2層目の低抵抗ナノ粒子1eが形成される。第2層目の低抵抗ナノ粒子1eの面内方向の密度D2は、第1層目の低抵抗ナノ粒子1eの面内方向の密度D1よりも高い(D2 > D1)。
同様にして、図１６Ｃに示すように、例えば、スパッタ法を用いて、第2層目の低抵抗ナノ粒子1eを覆う高抵抗材料（例えば、シリコン）1dを形成し、第2層目の可変抵抗層1c-2を形成する。
また、再び、第2層目の可変抵抗層1c-2上に、低抵抗ナノ粒子（例えば、Mo粒子）1eを含有するフェリチン8を自己整合的に塗布する。このフェリチン8のサイズは、第2層目の低抵抗ナノ粒子1eを形成するときのフェリチンのサイズよりも小さい。
続いて、熱処理を行い、フェリチン8の有機化合物を除去すると、図１６Ｄに示すように、第2層目の可変抵抗層1c-2上には、整列された第3層目の低抵抗ナノ粒子1eが形成される。第3層目の低抵抗ナノ粒子1eの面内方向の密度D3は、第2層目の低抵抗ナノ粒子1eの面内方向の密度D2よりも高い(D3 > D2)。
そして、以上のステップを繰り返し行うことにより、下部電極1b上に可変抵抗層を形成する。可変抵抗層は、面内方向の低抵抗ナノ粒子の密度が下部電極から離れるに従い（第1層→第2層→第3層と進むに従い）高くなる。
この後、図１５Ｆ乃至図１５Ｈと同じプロセスを用いて、可変抵抗層上に、上部電極（第1電極）として、Ag層を形成する。また、リソグラフィー法と反応性イオンエッチング法を用いてパターニングを行い、例えば、円柱状の可変抵抗素子及びダイオード層を形成する。最後に、可変抵抗素子及びダイオード層の側面を絶縁層により満たし、上部電極上に、上部配線（例えば、ワード線）として、Al層を形成する。
以上のステップにより、本開示の情報記録装置が完成する。
D. 第4例
図１７Ａ乃至図１７Ｆは、情報記録装置の製造方法の第4例を示している。
第4例は、第2例の変形例である。
この変形例も、第3例と同様に、面内方向の低抵抗ナノ粒子の密度を変化させ、素子間の抵抗値のばらつきを低減するプロセスに特徴を有する。
但し、第4例は、可変抵抗層を複数回のコスパッタにより形成し、各コスパッタ時の低抵抗ナノ粒子の密度を変化させることにより、下部電極から離れるに従い（第1層→第2層→第3層と進むに従い）、面内方向の低抵抗ナノ粒子の密度を変化させる点において、第3例と異なる。
まず、図１７Ａに示すように、図１５Ａと同じプロセスを用いて、下部配線4、ダイオード層5及び下部電極1bを形成する。
この後、コスパッタ法により、下部電極1b上に、低抵抗ナノ粒子（例えば、Mo粒子）1eの密度がD1である第1層目の可変抵抗層1c-1を形成する。
例えば、コスパッタ法により、粒径φS、密度D1の低抵抗ナノ粒子1eを含有する高抵抗材料1dを堆積した後、例えば、約500 ℃でアニールを行うことにより、図１７Ｂに示すように、粒径φSの低抵抗ナノ粒子1eが凝集し、粒径φL、密度D1の低抵抗ナノ粒子1eを有する第1層目の可変抵抗層1c-1が形成される。
次に、図１７Ｃに示すように、再び、コスパッタ法により、第1層目の可変抵抗層1c-1上に、低抵抗ナノ粒子（例えば、Mo粒子）1eの密度がD2である第2層目の可変抵抗層1c-2を形成する。第2層目の低抵抗ナノ粒子1eの密度D2は、第1層目の低抵抗ナノ粒子1eの密度D1よりも高い(D2 > D1)。
例えば、コスパッタ法により、粒径φS、密度D2の低抵抗ナノ粒子1eを含有する高抵抗材料1dを堆積した後、例えば、約500 ℃でアニールを行うことにより、図１７Ｄに示すように、粒径φSの低抵抗ナノ粒子1eが凝集し、粒径φL、密度D2の低抵抗ナノ粒子1eを有する第2層目の可変抵抗層1c-2が形成される。
第2層目の可変抵抗層1c-2内の低抵抗ナノ粒子1eの面内方向の密度D2は、第1層目の可変抵抗層1c-1内の低抵抗ナノ粒子1eの面内方向の密度D1よりも高い。
次に、図１７Ｅに示すように、再び、コスパッタ法により、第2層目の可変抵抗層1c-2上に、低抵抗ナノ粒子（例えば、Mo粒子）1eの密度がD3である第3層目の可変抵抗層1c-3を形成する。第3層目の低抵抗ナノ粒子1eの密度D3は、第2層目の低抵抗ナノ粒子1eの密度D2よりも高い(D3 > D2)。
例えば、コスパッタ法により、粒径φS、密度D3の低抵抗ナノ粒子1eを含有する高抵抗材料1dを堆積した後、例えば、約500 ℃でアニールを行うことにより、図１７Ｆに示すように、粒径φSの低抵抗ナノ粒子1eが凝集し、粒径φL、密度D3の低抵抗ナノ粒子1eを有する第3層目の可変抵抗層1c-3が形成される。
第3層目の可変抵抗層1c-3内の低抵抗ナノ粒子1eの面内方向の密度D3は、第2層目の可変抵抗層1c-2内の低抵抗ナノ粒子1eの面内方向の密度D2よりも高い。
そして、以上のステップを繰り返し行うことにより、下部電極1b上に可変抵抗層を形成する。可変抵抗層は、面内方向の低抵抗ナノ粒子の密度が下部電極から離れるに従い（第1層→第2層→第3層と進むに従い）高くなる。
この後、図１５Ｈ乃至図１５Ｊと同じプロセスを用いて、可変抵抗層上に、上部電極（第1電極）として、Ag層を形成する。また、リソグラフィー法と反応性イオンエッチング法を用いてパターニングを行い、例えば、円柱状の可変抵抗素子及びダイオード層を形成する。最後に、可変抵抗素子及びダイオード層の側面を絶縁層により満たし、上部電極上に、上部配線（例えば、ワード線）として、Al層を形成する。
以上のステップにより、本開示の情報記録装置が完成する。
ここで、本実施例では、可変抵抗層の各層でスパッタ後にアニールを施し、凝集により低抵抗ナノ粒子を形成しているが、各層をコスタッパ後に一括でアニールをして凝集させても同様な密度分布を有する可変抵抗層を形成することも可能である。
上述の第3例及び第4例のプロセスによれば、可変抵抗層1cの膜厚方向において、低抵抗ナノ粒子1eの密度を異ならせることにより、例えば、図１８Ａ及び図１８Ｂに示すように、フィラメント長さに対する可変抵抗層1cの抵抗値のばらつきが小さくなる。
従って、第3例及び第4例のプロセスを採用すれば、素子間の抵抗値のばらつきが低減し、良好な特性を有する情報記録装置を実現できる。
尚、図１８Ａ及び図１８Ｂにおいては、低抵抗ナノ粒子層を4層とし、低抵抗ナノ粒子層の各層にフィラメントが接触したときの抵抗値の標準偏差値を平均値で割った変動係数を示している。
E. 第5例
図１９Ａ乃至図１９Ｇは、情報記録装置の製造方法の第5例を示している。
第5例は、第2例の変形例である。
この変形例は、第2例のプロセスにおいて、複数の可変抵抗層の厚さを変化させることに特徴を有する。また、複数の可変抵抗層は、第3例のフェリチンを利用することにより形成する。これにより、素子間の抵抗値のばらつきを低減できる。
以下では、第2例をベースに、可変抵抗層1cの膜厚方向において、低抵抗ナノ粒子1eの密度が一定の場合を説明するが、本例は、可変抵抗層1cの膜厚方向において、低抵抗ナノ粒子1eの密度が変化する第3例と組み合わせることも可能である。この場合は、さらに、素子間の抵抗値のばらつきを低減できる。
まず、図１９Ａに示すように、図１５Ａ乃至図１５Ｃと同じプロセスを用いて、下部配線4、ダイオード層5及び下部電極1bを形成する。
この後、下部電極1b上に、高抵抗材料（例えば、シリコン）1dを形成し、高抵抗材料1d上に、低抵抗ナノ粒子（例えば、Mo粒子）1eを含有するフェリチン8を自己整合的に塗布する。続いて、熱処理を行い、フェリチン8の有機化合物を除去すると、図１９Ｂに示すように、整列された第1層目の低抵抗ナノ粒子1eが形成される。
次に、図１９Ｃに示すように、例えば、スパッタ法を用いて、第1層目の低抵抗ナノ粒子1eを覆う高抵抗材料（例えば、シリコン）1dを形成し、第1層目の可変抵抗層1c-1を形成する。第1層目の可変抵抗層1c-1の厚さ（膜厚方向の厚さ）は、t1（例えば、5.0 nm）である。
また、再び、第1層目の可変抵抗層1c-1上に、低抵抗ナノ粒子（例えば、Mo粒子）1eを含有するフェリチン8を自己整合的に塗布する。続いて、熱処理を行い、フェリチン8の有機化合物を除去すると、図１９Ｄに示すように、第1層目の可変抵抗層1c-1上には、整列された第2層目の低抵抗ナノ粒子1eが形成される。
この後、例えば、スパッタ法を用いて、第2層目の低抵抗ナノ粒子1eを覆う高抵抗材料（例えば、シリコン）1dを形成し、第2層目の可変抵抗層1c-2を形成する。第2層目の可変抵抗層1c-2の厚さ（膜厚方向の厚さ）は、t1よりも小さいt2（例えば、2.5 nm）である。
次に、図１９Ｅに示すように、再び、第2層目の可変抵抗層1c-2上に、低抵抗ナノ粒子（例えば、Mo粒子）1eを含有するフェリチン8を自己整合的に塗布する。続いて、熱処理を行い、フェリチン8の有機化合物を除去すると、図１９Ｆに示すように、第2層目の可変抵抗層1c-2上には、整列された第3層目の低抵抗ナノ粒子1eが形成される。
この後、例えば、スパッタ法を用いて、第3層目の低抵抗ナノ粒子1eを覆う高抵抗材料（例えば、シリコン）1dを形成し、第3層目の可変抵抗層1c-3を形成する。第3層目の可変抵抗層1c-3の厚さ（膜厚方向の厚さ）は、t2よりも小さいt3（例えば、1.5 nm）である。
次に、図１９Ｇに示すように、再び、第3層目の可変抵抗層1c-3上に、低抵抗ナノ粒子（例えば、Mo粒子）1eを含有するフェリチンを自己整合的に塗布する。続いて、熱処理を行い、フェリチンの有機化合物を除去すると、第3層目の可変抵抗層1c-3上には、整列された第4層目の低抵抗ナノ粒子1eが形成される。
この後、例えば、スパッタ法を用いて、第4層目の低抵抗ナノ粒子1eを覆う高抵抗材料（例えば、シリコン）1dを形成し、第4層目の可変抵抗層1c-4を形成する。第4層目の可変抵抗層1c-4の厚さ（膜厚方向の厚さ）は、t4（例えば、1.5 nm）である。t4は、t3と同じであってもよいし、t3よりも小さくてもよい。
そして、例えば、図１５Ｆ乃至図１５Ｈと同じプロセスを用いて、可変抵抗層上に、上部電極（第1電極）1aとして、Ag層を形成する。また、リソグラフィー法と反応性イオンエッチング法を用いてパターニングを行い、例えば、円柱状の可変抵抗素子及びダイオード層を形成する。最後に、可変抵抗素子及びダイオード層の側面を絶縁層により満たし、上部電極上に、上部配線（例えば、ワード線）として、Al層を形成する。
以上のステップにより、本開示の情報記録装置が完成する。
F. 第6例
図２０Ａ乃至図２０Ｉは、情報記録装置の製造方法の第6例を示している。
第5例は、第2例の変形例である。
この変形例は、第2例のプロセスにおいて、複数の可変抵抗層の厚さを変化させることに特徴を有する。また、複数の可変抵抗層は、第4例のコスパッタ法を利用することにより形成する。これにより、素子間の抵抗値のばらつきを低減できる。
以下では、第2例をベースに、可変抵抗層1cの膜厚方向において、低抵抗ナノ粒子1eの密度が一定の場合を説明するが、本例は、可変抵抗層1cの膜厚方向において、低抵抗ナノ粒子1eの密度が変化する第4例と組み合わせることも可能である。この場合は、さらに、素子間の抵抗値のばらつきを低減できる。
まず、図２０Ａに示すように、図１５Ａと同じプロセスを用いて、下部配線4、ダイオード層5及び下部電極1bを形成する。
この後、コスパッタ法により、下部電極1b上に、低抵抗ナノ粒子（例えば、Mo粒子）1eの密度がD1である第1層目の可変抵抗層1c-1を形成する。
例えば、コスパッタ法により、粒径φS、密度D1の低抵抗ナノ粒子1eを含有する高抵抗材料1dを堆積した後、例えば、約500 ℃でアニールを行うことにより、図２０Ｂに示すように、粒径φSの低抵抗ナノ粒子1eが凝集し、粒径φL、密度D1の低抵抗ナノ粒子1eを有する第1層目の可変抵抗層1c-1が形成される。
次に、図２０Ｃに示すように、第1層目の可変抵抗層1c-1上に高抵抗材料1d’を積み増しする。その結果、第1層目の可変抵抗層1c-1の厚さは、t1（例えば、5 nm）となる。
この後、再び、コスパッタ法により、第1層目の可変抵抗層1c-1上に、低抵抗ナノ粒子（例えば、Mo粒子）1eの密度がD1である第2層目の可変抵抗層1c-2を形成する。
例えば、コスパッタ法により、粒径φS、密度D1の低抵抗ナノ粒子1eを含有する高抵抗材料1dを堆積した後、例えば、約500 ℃でアニールを行うことにより、図２０Ｄに示すように、粒径φSの低抵抗ナノ粒子1eが凝集し、粒径φL、密度D1の低抵抗ナノ粒子1eを有する第2層目の可変抵抗層1c-2が形成される。
次に、図２０Ｅに示すように、第2層目の可変抵抗層1c-2上に高抵抗材料1d’を積み増しする。但し、この積み増し量は、第1層目の可変抵抗層1c-1を形成するときの高抵抗材料1d’の積み増し量よりも少なくする。その結果、第2層目の可変抵抗層1c-2の厚さは、t1よりも小さいt2（例えば、2.5 nm）となる。
この後、図２０Ｆに示すように、再び、コスパッタ法により、第2層目の可変抵抗層1c-2上に、低抵抗ナノ粒子（例えば、Mo粒子）1eの密度がD1である第3層目の可変抵抗層1c-3を形成する。
例えば、コスパッタ法により、粒径φS、密度D1の低抵抗ナノ粒子1eを含有する高抵抗材料1dを堆積した後、例えば、約500 ℃でアニールを行うことにより、図２０Ｇに示すように、粒径φSの低抵抗ナノ粒子1eが凝集し、粒径φL、密度D1の低抵抗ナノ粒子1eを有する第3層目の可変抵抗層1c-3が形成される。
ここで、例えば、第3層目の可変抵抗層1c-3上には高抵抗材料を積み増ししない。その結果、第3層目の可変抵抗層1c-3の厚さは、t2よりも小さいt3（例えば、1.5 nm）となる。
次に、図２０Ｈに示すように、再び、コスパッタ法により、第3層目の可変抵抗層1c-3上に、低抵抗ナノ粒子（例えば、Mo粒子）1eの密度がD1である第4層目の可変抵抗層1c-4を形成する。
例えば、コスパッタ法により、粒径φS、密度D1の低抵抗ナノ粒子1eを含有する高抵抗材料1dを堆積した後、例えば、約500 ℃でアニールを行うことにより、図２０Ｉに示すように、粒径φSの低抵抗ナノ粒子1eが凝集し、粒径φL、密度D1の低抵抗ナノ粒子1eを有する第4層目の可変抵抗層1c-4が形成される。
ここで、例えば、第4層目の可変抵抗層1c-4上にも高抵抗材料を積み増ししない。その結果、第4層目の可変抵抗層1c-4の厚さは、t3と同じt4（例えば、1.5 nm）となる。
この後、図１５Ｆ乃至図１５Ｈと同じプロセスを用いて、可変抵抗層上に、上部電極（第1電極）1aとして、Ag層を形成する。また、リソグラフィー法と反応性イオンエッチング法を用いてパターニングを行い、例えば、円柱状の可変抵抗素子及びダイオード層を形成する。最後に、可変抵抗素子及びダイオード層の側面を絶縁層により満たし、上部電極上に、上部配線（例えば、ワード線）として、Al層を形成する。
以上のステップにより、本開示の情報記録装置が完成する。
上述の第5例及び第6例のプロセスによれば、可変抵抗層1cの膜厚方向において、低抵抗ナノ粒子1eの間隔を異ならせることにより、例えば、図２１に示すように、フィラメント長さに対する可変抵抗層1cの抵抗変化率を一定とすることができ、多値データの各閾値分布間のマージンを大きくとることができる。
同図では、図１９Ｇ及び図２０Ｉの構造において、低抵抗ナノ粒子の粒径を2 nmとし、第1層目の可変抵抗層1c-1の厚さを5.0 nmとし、第2層目の可変抵抗層1c-2の厚さを2.5 nmとし、第3及び第4層目の可変抵抗層1c-3, 1c-4の厚さを1.5 nmとしてシミュレーションした値を示している。
同図から明らかなように、低抵抗ナノ粒子を膜厚方向に等間隔に配列したときは、特にフィラメントが第2層目の低抵抗ナノ粒子まで伸びた場合と第1層目の低抵抗ナノ粒子まで伸びた場合とで抵抗値の差が小さくなる。
これに対し、低抵抗ナノ粒子の間隔を膜厚方向に変えて配列したときは、フィラメントが第4層目の低抵抗ナノ粒子まで伸びた場合、第3層目の低抵抗ナノ粒子まで伸びた場合、第2層目の低抵抗ナノ粒子まで伸びた場合、及び、第1層目の低抵抗ナノ粒子まで伸びた場合で、抵抗値の差をほぼ等しくすることができる。
従って、多値データの抵抗値（閾値分布）間のマージンを大きくとることができ、良好な特性を有する情報記録装置を実現できる。
第5例及び第6例は、第3例及び第4例と組み合わせることにより、素子間の抵抗値のばらつきをなくし、さらに、多値データの抵抗値間のマージンを大きくとることができるため、高信頼かつ高精度に多値化を制御することが可能になる。
５． むすび
本発明によれば、高精度に多値化（抵抗変化）を制御可能な情報記録装置を実現できる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して産業上のメリットは多大である。
1: 可変抵抗素子、 1a: 第1電極、 1b: 第2電極、 1c: 可変抵抗層、 1d: 高抵抗材料、 1e: 低抵抗粒子、 2: 制御回路、 3: フィラメント。

Claims (14)

  1. 第1及び第2電極と、これらの間の可変抵抗層と、前記第1及び第2電極間の抵抗値をn（nは2以上の自然数）通りに制御する制御回路とを具備し、
    前記可変抵抗層は、前記第1及び第2電極間に満たされる高抵抗材料と、前記高抵抗材料よりも低い抵抗値を有し、前記高抵抗材料内で前記第1電極から前記第2電極に向かって配置される第1、第2、…第n低抵抗粒子とを備え、
    前記制御回路は、前記第1電極と前記第1、第2、…第n低抵抗粒子の少なくとも1つとを短絡させることにより前記n通りの抵抗値を制御する
    ことを特徴とする情報記録装置。
  2. 前記制御回路は、前記1電極から前記第2電極に向かって伸びるフィラメントの長さを、前記第1電極から前記第1、第2、…第n低抵抗粒子までのn通りに制御することを特徴とする請求項１に記載の情報記録装置。
  3. 前記第1、第2、…第n低抵抗粒子の面内方向の密度は、前記第1電極から前記第2電極に近づくにつれて小さくなることを特徴とする請求項１又は２に記載の情報記録装置。
  4. 前記第1、第2、…第n低抵抗粒子の膜厚方向の間隔は、前記第1電極から前記第2電極に近づくにつれて広くなることを特徴とする請求項１又は２に記載の情報記録装置。
  5. 前記第1、第2、…第n低抵抗粒子は、金属粒子又はシリサイド粒子であり、そのサイズは、0.5 nmから100 nmまでの範囲内にあることを特徴とする請求項１乃至４のいずれか１項に記載の情報記録装置。
  6. 前記高抵抗材料は、非晶質シリコン、多結晶シリコン又は硫化金属であることを特徴とする請求項１乃至５のいずれか１項に記載の情報記録装置。
  7. 前記第1電極がAgを含むとき、前記第1、第2、…第n低抵抗粒子は、Ni、Co、Pb、Al、Ge、Mo、Wのうちの1つを含み、
    前記第1電極がAlを含むとき、前記第1、第2、…第n低抵抗粒子は、Ge、Pb、Agのうちの1つを含み、
    前記第1電極がCuを含むとき、前記第1、第2、…第n低抵抗粒子は、Co、Nb、Crのうちの1つを含み、
    前記第1電極がNiを含むとき、前記第1、第2、…第n低抵抗粒子は、Agを含み、
    前記第1電極がAuを含むとき、前記第1、第2、…第n低抵抗粒子は、Co、Niのうちの1つを含む
    ことを特徴とする請求項１乃至６のいずれか１項に記載の情報記録装置。
  8. 請求項１乃至７のいずれか１項に記載の情報記録装置の製造方法において、
    前記可変抵抗層は、コスパッタ法により、前記高抵抗材料と前記第1、第2、…第n低抵抗粒子とを同時に堆積させることにより形成する
    ことを特徴とする情報記録装置の製造方法。
  9. 請求項１乃至７のいずれか１項に記載の情報記録装置の製造方法において、
    前記可変抵抗層は、前記第i (i=1, 2, …n)低抵抗粒子を含有するフェリチンを形成する第1ステップと、熱処理により前記フェリチンの有機化合物を除去した後に前記第i低抵抗粒子を覆う高抵抗材料を形成する第2ステップとの繰り返しにより形成する
    ことを特徴とする情報記録装置の製造方法。
  10. 前記第1及び第2ステップを繰り返す度に、前記第i低抵抗粒子を含有するフェリチンのサイズを変えることを特徴とする請求項９に記載の情報記録装置の製造方法。
  11. 前記第1及び第2ステップを繰り返す度に、前記第i低抵抗粒子を覆う高抵抗材料の厚さを変えることを特徴とする請求項９に記載の情報記録装置の製造方法。
  12. 請求項１乃至７のいずれか１項に記載の情報記録装置の製造方法において、
    前記可変抵抗層は、コスパッタ法により前記第i (i=1, 2, …n)低抵抗粒子を有する第i可変抵抗層を形成する第1ステップと、熱処理により前記第i低抵抗粒子を凝集させる第2ステップとの繰り返しにより形成する
    ことを特徴とする情報記録装置の製造方法。
  13. 前記第1及び第2ステップを繰り返す度に、前記第i可変抵抗層を形成するときの前記第i低抵抗粒子の密度を変えることを特徴とする請求項１２に記載の情報記録装置の製造方法。
  14. 前記第1及び第2ステップを繰り返す度に、前記第i可変抵抗層上に積み増しする高抵抗材料の厚さを変えることを特徴とする請求項１２に情報記録装置の製造方法。
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