TWI418070B - 具有穩定微結構之相變記憶體及製造方法 - Google Patents

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Description

具有穩定微結構之相變記憶體及製造方法
本發明是有關於基於硫族化合物(chalcogenide)材料之記憶體裝置及製造此類裝置的方法。
可藉由施加處於適合在積體電路中實施之位準的電流來使基於相變之記憶材料(如基於硫族化合物的材料及類似材料)在非晶相與結晶相之間變相。大體非晶態之特徵在於電阻率高於大體結晶態之電阻率，此可容易被感測到以指示資料。這些特性使人們對使用可程式化電阻性材料來形成可用隨機存取來讀取及寫入的非揮發性記憶體電路感興趣。
自非晶態變為結晶態通常為較低電流操作。自結晶變為非晶(本文中稱之為重設(reset))通常為較高電流操作，所述操作包含較短的高電流密度脈衝，以熔化或擊穿結晶結構。在此之後，相變材料迅速冷卻，從而使相變過程驟冷(quenching)，並允許相變材料的至少一部分穩定於非晶態。
可藉由以下方式來降低重設所需之電流的量值：減小記憶胞中之相變材料元件的尺寸及/或電極與相變材料之間的接觸面積，以用經過相變材料元件之較小絕對電流值達成較高的電流密度。
研究已進行至藉由調整相變材料中之摻雜濃度並藉由提供尺寸非常小的結構來提供以低重設電流操作的記憶體裝置。尺寸非常小的相變裝置的一個問題涉及耐久性(endurance)。具體而言，使用處於設定狀態之相變材料製造之記憶胞的電阻可能因相變材料之成分在裝置壽命期間隨時間緩慢地變化而漂移。2008年10月2日申請之標題為DIELECTRIC MESH ISOLATED PHASE CHANGE STRUCTURE FOR PHASE CHANGE MEMORY的共同待決美國專利申請案第12/286,874號，解決了上文所論述之與相變記憶體之成分在前幾個循環之操作期間的改變有關的問題中的一些問題。申請案第12/286,874號以引用之方式如同本文中完整陳述一樣併入本文中。
此漂移可能引起可靠性問題及操作所述裝置所需之控制電路的複雜性增加。舉例而言，若電阻在設定及/或重設狀態記憶胞上漂移，則相變速度改變、記憶胞之動態電阻可能改變、遭遇不同的保持(retention)行為(電阻穩定性)等等。這些問題之一個結果是裝置上所需要的感測電路針對每一個記憶狀態必須處理較寬範圍的電阻，此情況通常導致較低速度之操作。此外，設定過程及重設過程必須考慮到甚至在單一記憶狀態內記憶胞之不斷變化的總體狀況(bulk condition)，此情況通常導致陣列上之設定速度及重設速度不均勻。
因此，需要提供一種在裝置壽命期間具有更穩定操作的記憶胞結構。
本文描述一種具有在主動區內有經修改(modified)之化學計量的相變材料元件的記憶體裝置，其不會展現出先前技術的記憶體裝置之設定狀態電阻的漂移。此外，本文描述一種製造記憶體裝置的方法，所述方法包含：首先製造包含相變記憶胞的陣列的積體電路，所述相變記憶胞具有具總體化學計量(bulk stoichiometry)的相變材料的主體；且隨後將成形電流(forming current)施加至陣列中之相變記憶胞，以將相變材料體之主動區中的總體化學計量改變為經修改之化學計量，所述經修改之化學計量不同於所述總體化學計量，但並不干擾主動區外部之總體化學計量。總體化學計量之特徵在於主動區外部之熱力學條件下的穩定性，而經修改之化學計量的特徵在於主動區內部之熱力學條件下的穩定性。藉由確立記憶元件中之總體化學計量及經修改之化學計量，使記憶胞之設定狀態電阻在記憶胞之壽命期間穩定，記憶胞壽命可延長至數百萬及更多個設定/重設循環。用作記憶元件之相變材料的主體採用化學計量不均一的穩定微結構，其在主動區內具有與相變材料的主體之主動區外部出現之原子濃度分佈不同的原子濃度分佈。相變材料的主體之化學計量變換並非突然的，而是在沿主動區邊界之變換區上發生的。變換區之特性將根據記憶胞之結構、所施加之成形電流的類型及其他因素而變化。
如此處所使用之術語『化學計量』是指一定量的相變材料中之兩種或兩種以上物質之間可(例如)使用能量分散x光光譜學(energy dispersive x-ray spectroscopy，EDX)或等效之技術來量測之原子濃度的數量關係。
在明顯長於記憶體裝置之操作期間所使用之設定/重設脈衝的脈衝來施加成形電流。舉例而言，成形電流脈衝可包括單一脈衝或多個脈衝，其具有大於0.5毫秒的持續時間，諸如1毫秒或更長。成形電流可具有斜坡式(ramped)後邊緣，以防止修改過程之快速驟冷。
在代表性實施例中，陣列中之相變記憶胞在設定狀態下具有一電阻，所述電阻在大於1百萬個設定/重設循環期間電阻變化範圍小於20千歐(kOhms)。
已針對為Gex Sby Tez 摻雜之氧化矽示範了所述方法，Gex Sby Tez 具有x=2、y=2且z=5的總體化學計量，摻雜有10至20原子百分比之氧化矽，且具有y>2且z<5的經修改之化學計量(其中x、y及z是以一個有效位元量測)。所得之裝置示範設定狀態下電阻之穩定性的實質性改良。然而，所述過程可擴展至其他硫族化合物材料，其包含具有介電及主動摻雜組成物的材料。
本文所描述之製造過程包含在積體電路上提供電路，以將設定脈衝及重設脈衝施加至記憶胞以寫入資料，且另外在記憶胞之主動區中施加成形電流，以引起主動區內之經修改之化學計量變化。
本文所描述之記憶體裝置包括積體電路，其包含相變記憶胞的陣列。陣列中之記憶胞包含相變材料的主體，所述相變材料的主體在其主動區外部具有總體化學計量且在其主動區內部具有經修改之化學計量。雖然記憶胞之此狀況在先前技術的記憶胞中在許多設定/重設循環之後可能發生，但本文所描述之積體電路包含電路，而此電路既具有用以將設定脈衝及重設脈衝施加至相變記憶胞的陣列的程式化模式，又具有用以將成形電流施加至相變記憶胞的陣列以將相變材料的主體中之主動區內的總體化學計量改變為經修改之化學計量的成形模式。
在以下圖式、詳細描述及申請專利範圍中可看出所描述之技術的其他特徵、特徵組合、態樣及優點。
參看圖1至圖28提供對本發明之實施例的詳細描述。
在相變記憶體中，藉由在相變材料之主動區內引起非晶相與結晶相(其具有顯著不同的電阻)之間的轉變來儲存資料。圖1為儲存單一位元資料之記憶胞中之記憶狀態的電阻分佈的曲線圖，其包含對應於記憶胞之主動區中之主要結晶相的低電阻設定(經程式化)狀態100及對應於記憶胞之主動區中之主要非晶相的高電阻重設(經抹除)狀態102。為達成可靠操作，電阻分佈必須具有不重疊的電阻範圍。
低電阻設定設定狀態100之最高電阻R1 與高電阻重設狀態102之最低電阻R2 之間的差異定義出讀取邊限(read margin)101，其用於區分低電阻設定狀態100下的記憶胞與高電阻重設狀態102下的記憶胞。可藉由量測記憶胞之電阻是在讀取邊限101內之臨界電阻值RSA 103以上還是以下來判定儲存於記憶胞中的資料。在每記憶胞多個位元的實施例中，存在兩個以上電阻狀態，且其間具有讀取邊限。
為了在高電阻重設狀態102與低電阻設定狀態100之間可靠地進行區分，維持相對較大的讀取邊限101是重要的。將記憶胞上的感測電路設計為在所定義之讀取邊限內操作，且較窄的邊限需要較複雜的電路，且可能導致讀取過程較慢。此外，基於設定狀態及重設狀態之電阻分佈來設計設定脈衝及重設脈衝可以提升系統操作之效率。例如對於具有較寬設定狀態電阻分佈的記憶胞陣列，系統會需要對每個記憶胞給予不同的的重設脈衝功率來完成資料寫入的動作，因而增加系統操作的複雜度及較長的操作時間。或對於同樣具有較寬設定狀態電阻分佈的記憶胞陣列，系統可以給予同樣而較高的重設脈衝功率給所有的記憶胞來完成資料寫入的動作以換取較短的操作時間，但卻會導致消耗能源的增加及記憶胞可靠度的下降。較窄的記憶胞電阻分布將可以解決這個問題。
圖2說明先前技術『蕈(mushroom)型』記憶胞110，其具有延伸穿過介電質112的第一電極111、包括相變材料的主體的記憶元件113及位於記憶元件113上的第二電極114。第一電極111耦接至存取裝置(未圖示)(諸如二極體或電晶體)的端子，而第二電極114耦接至位元線，且可為位元線(未圖示)的一部分。第一電極111之寬度小於第二電極114及記憶元件113之寬度，從而在相變材料的主體與第一電極111之間形成較小的接觸面積，並在相變材料的主體與第二電極114之間形成相對較大的接觸面積，以用經過記憶元件113之較小的絕對電流值達成較高的電流密度。因為第一電極111處的此較小接觸面積，電流密度在鄰近第一電極111之區域內的操作中為最大，從而致使主動區115具有『蕈』形狀，如圖所示。在所說明之記憶胞中，相變材料的主體之總體化學計量在主動區115內部及外部是均一的。
圖3是在記憶胞(具有耦接至約90奈米厚之相變材料的主體的直徑為約50奈米之底部電極)中以如圖2中所說明之均一總體化學計量開始之記憶胞的重設電阻(菱形樣本125)及設定電阻(正方形樣本126)對設定/重設循環數目的對數標度圖表。此圖表顯示，設定電阻在1×106 個循環期間向下漂移了超出一數量級，並繼續向下漂移至約1×108 個循環，且此後記憶胞出現故障。由於此圖表是對數標度電阻與循環數目，所以在此圖表中，至約1×106 個循環，不易將重設電阻之向下漂移與設定電阻之向下漂移進行比較。然而，至約1×106 個循環，重設狀態之電阻較之設定狀態之電阻遭受類似或較大量值的下降。此後，圖表中清楚地繪示出重設電阻之下降，直至裝置出現故障為止。在此實例中，使用3.5伏特之電源電位來施加重設脈衝，同時將峰值電壓為3伏特的閘極電壓施加至記憶胞的MOS存取電晶體，所述峰值電壓具有19奈秒之上升邊緣、40奈秒之水平區段及2奈秒之下降邊緣。在此實例中，使用3.5伏特之電源電位來施加階躍脈衝(step pulse)，同時將峰值電壓為1.6伏特的閘極電壓施加至記憶胞的MOS存取電晶體，所述峰值電壓具有100奈秒之上升邊緣、300奈秒之水平區段及1990奈秒之後邊緣。
圖4說明記憶胞500，其包含延伸穿過介電質530以接觸記憶元件516之底表面的第一電極520，以及包含位於由相變材料的主體構成之記憶元件516上的第二電極540。記憶元件516中之相變材料的主體在主動區510外部具有總體化學計量，且在主動區510內部具有經修改之化學計量，其中經修改之化學計量不同於總體化學計量。
第一電極520及第二電極540可包括(例如)TiN或TaN。或者，第一電極520及第二電極540可各自為W、WN、TiAlN或TaAlN，或包括(又例如)選自由經摻雜之Si、Si、C、Ge、Cr、Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、N、O及Ru組成之群組的一或多種元素及其組合。
在所說明之實施例中，介電質530包括SiN。或者，可使用其他介電材料(諸如氧化矽)。
在此實例中，記憶元件516之相變材料包括摻雜有10至20原子百分比(at%)之氧化矽的Gex Sby Tez 材料，其中對於總體化學計量，x=2、y=2且z=5。對於此實例的記憶胞，針對主動區中之經修改之化學計量，x=2、y=4且z=4(在一個有效位元的捨入誤差內)。
亦可使用其他硫族化合物及相變合金材料。如圖中可看出，第一電極520與相變材料的主體之間的接觸表面522之寬度(其在一些實施例中為直徑)小於記憶元件516及頂部電極(第二電極540)的寬度。因此，電流集中於記憶元件516之鄰近於第一電極520的部分中，從而產生如圖所示之主動區510，在此主動區510中，相變動力學在操作期間受到限制。記憶元件516亦包含在主動區510外部的非主動區。使用此材料，非主動區保持於具有較小晶粒尺寸的多晶狀態。
主動區510在富含介電質之網(mesh)(未圖示)內包括相變材料區域，如上文引用之標題為DIELECTRIC MESH ISOLATED PHASE CHANGE STRUCTURE FOR PHASE CHANGE MEMORY的美國專利申請案第12/286,874號中詳細描述，所述相變材料區域是因氧化矽摻雜與相變合金分離而導致。
圖5說明用於製造如圖4所示之包括具有總體化學計量且在主動區內具有經修改之化學計量的相變材料的主體之記憶胞之製造過程的製程流程圖。
在步驟1000處，形成具有接觸表面522的第一電極520，其延伸穿過介電質530。在所說明之實施例中，第一電極520包括TiN，且介電質530包括SiN。在一些實施例中，第一電極520之接觸表面522具有次微影(sublithographic)寬度或直徑。
第一電極520延伸穿過介電質530，至下方之存取電路(未圖示)。下方的存取電路可藉由如此項技術中已知的標準製程形成，且存取電路之元件的組態取決於實施本文所描述之記憶胞的陣列組態。一般而言，存取電路可包含存取裝置，諸如電晶體及二極體、字元線及源極線、導電插塞(conductive plug)及半導體基板內的經摻雜區。
可(例如)使用如2007年6月18日申請之美國專利申請案第11/764,678號中所揭示的方法、材料及製程來形成第一電極520及介電質530，所述申請案現為公開案第US2008-0191187號，其於2008年8月14日公開，標題為『Method for Manufacturing a Phase Change Memory Device with Pillar Bottom Electrode』，且以引用之方式併入本文中。舉例而言，可在存取電路(未圖示)之頂表面上形成電極材料層，隨後使用標準微影技術使電極層上之光阻層圖案化，以便形成覆於第一電極520之位置上的光阻罩幕。接下來，使用(例如)氧電漿來修整光阻罩幕，以形成覆於第一電極520之位置上的具有次微影尺寸的罩幕結構。接著，使用經修整之光阻罩幕來對電極材料層進行蝕刻，從而形成具有次微影直徑的第一電極520。接下來，形成介電質530並使其平坦化。
作為另一實例，可使用如2007年9月14日申請之美國專利申請案第11/855,979號中所揭示的方法、材料及製程來形成第一電極520及介電質530，所述申請案現為公開案第US2009-0072215號，其於2009年3月19日公開，標題為『Phase Change Memory Cell in Via Array with Self-Aligned,Self-Converged Bottom Electrode and Method for Manufacturing』，且以引用之方式併入本文中。舉例而言，可在存取電路之頂表面上形成介電質530，隨後循序地形成隔離層及犧牲層。接下來，在犧牲層上形成罩幕，其具有接近於或等於形成罩幕所使用之製程之最小特徵尺寸的開口，所述開口覆於第一電極520的位置上。接著，使用罩幕來選擇性地蝕刻所述隔離層及犧牲層，從而在隔離層與犧牲層中形成通孔(via)，並使介電質530之頂表面曝露。在移除罩幕之後，對通孔執行選擇性底切蝕刻，使得隔離層被蝕刻，同時使犧牲層及介電質530保持完整。接著，在通孔中形成填充材料，其因選擇性底切蝕刻製程而導致填充材料中之自對準空隙形成於通孔內。接下來，對填充材料執行非等向性蝕刻製程以打開空隙，且蝕刻繼續，直至介電質530暴露於空隙下方之區域中為止，從而形成包括通孔內之填充材料的側壁間隙壁。所述側壁間隙壁具有實質上由空隙之尺寸決定的開口尺寸，且因此可小於微影製程之最小特徵尺寸。接下來，使用側壁間隙壁作為蝕刻罩幕來蝕刻介電質530，從而在介電質530中形成直徑小於最小特徵尺寸的開口。接下來，在介電質530中之開口內形成電極層。接著，執行諸如化學機械研磨(chemical mechanical polishing，CMP)之平坦化製程，以移除隔離層及犧牲層且形成第一電極520。
在步驟1010處，在第一電極520及介電質530上沈積具有總體化學計量的相變材料的主體(例如，具有10at%至20at%之氧化矽的經摻雜Ge2 Sb2 Te5 材料)。可藉由在氬環境中以10瓦特之DC功率將GSP靶材且以10至115瓦特之RF功率將SiO2 靶材共同濺鍍來實行Ge2 Sb2 Te5 及氧化矽之沈積。可使用其他適合特定相變材料及記憶胞結構的製程。
可執行任選之退火(未圖示)以使相變材料結晶。在所說明之實施例中，在氮環境中，在300℃下實行熱退火步驟達100秒。或者，由於隨後執行以完成所述裝置之後段(back-end-of-line，BEOL)製程取決於用於完成所述裝置之製造技術而可包含高溫循環及/或熱退火步驟，因此在一些實施例中，可藉由以下製程來完成所述退火，而並非將單獨的退火步驟添加至製造線。
接下來，在步驟1020處，形成第二電極540，從而產生圖4中所說明之結構。在所說明之實施例中，第二電極540包括TiN。
接下來，在步驟1030處，執行後段處理以完成晶片之半導體製程步驟。BEOL製程可為如此項技術中已知的標準製程，且所執行之製程取決於實施記憶胞之晶片的組態。一般而言，藉由BEOL製程形成之結構可包含用於晶片上作為內連線(包含用以將記憶胞耦接至周邊電路的電路)的接觸窗、層間介電質及各種金屬層。這些BEOL製程可包含在高溫下沈積介電材料，諸如在400℃下沈積SiN或在500℃或更高的溫度下沈積高密度電漿(high density plasma，HDP)氧化物。由於這些製程，在裝置上形成如圖28所示的控制電路及偏壓電路，在一些實施例中，包含用於如下所述施加成形電流的電路。
接下來，在步驟1040處，將成形電流施加至陣列中之記憶胞，以使主動區在足以導致記憶胞500之主動區中形成經修改之化學計量的持續時間內熔化。可使用晶片上的控制電路及偏壓電路來施加成形電流，以至少使主動區熔化並冷卻一次或足夠次數，從而導致形成經修改之化學計量。因此，可實施控制電路及偏壓電路，以使用不同於裝置操作期間所使用之正常設定/重設循環之電壓位準及脈衝長度來執行成形模式。在又一替代方案中，可在製造期間在製造線中使用連接至晶片的設備(諸如測試設備)來執行熔化/冷卻循環，以設定電壓量值及脈衝高度。
將成形電流施加至記憶胞，從而產生非均勻的電流，所述電流形成溫度分佈，所述溫度分佈在主動區中小於100nm之半徑內可能相差攝氏數百度。舉例而言，在成形脈衝期間，相變材料的主體中之溫度在底部電極附近可大於600℃，且在主動區外部可小於150℃。這在如此小的體積內是非常大的溫度梯度，且產生較大的內部應力。因此，相變材料中之原子傾向於重新排列為適合所述溫度梯度的最穩定(最低能量)結構及成分分佈。主動區內之化學計量改變以形成穩定結構，而主動區外部之總體化學計量基本上保持不變。在形成結構/成分分佈之後，來自溫度梯度之應力可減輕。這如下文更詳細地描述使記憶胞在裝置壽命期間更加穩定。可以相信，在較高溫度下，Gex Sby Tez 材料偏好較高的Sb成分及較少的Ge。因此，在成形脈衝之後，Sb原子移動至溫度較高的主動區(亦即，接近主動區中之底部電極)，從而致使設定(SET)電阻降低，且致使化學計量發生可量測的變化。
圖6至圖14說明成形電流之多種脈衝形狀，可施加所述成形電流以在記憶胞之相變材料的主體的主動區中產生經修改之化學計量。
在圖6中，施加具有相對較長持續時間以及較快上升邊緣及下降邊緣的單一正方形脈衝200，其中相變材料之熔化臨界值201以上的振幅引起高溫相中足以在主動區中形成經修改之化學計量的累積持續時間。代表性脈衝寬度可自約0.5毫秒至200多毫秒變動，取決於所使用之材料、記憶胞之組態、陣列中之記憶胞的數目、記憶胞之以設定/重設循環數目計的指定壽命以及其他因素。
圖7繪示可施加成形電流作為一連串的正方形脈衝202、203，其引起在高溫相中足以在主動區中形成經修改之化學計量的累積持續時間。
圖8繪示可施加成形電流作為具有逐步下降之量值的一連串的正方形脈衝204、205、206，逐步下降之量值引起高溫相中足以在主動區中形成經修改之化學計量的累積持續時間。逐步下降之量值可防止在結構中形成界面層及局部異常。
圖9繪示可施加成形電流作為單一脈衝207，脈衝207具有快速上升邊緣及斜率恆定或幾乎恆定之斜坡形後邊緣(或尾部)208，其引起高溫相中足以在主動區中形成經修改之化學計量的累積持續時間。成形脈衝之尾部208可使原子更緩和地移動，而不會突然停止(驟冷)，因此防止主動區中形成界面層。對於具有在比驟冷切斷(quench cutoff)短的間隔中傾斜至零之快速後邊緣的脈衝而言，快速後邊緣可被視為『驟冷』，其致使主動區中處於非晶相的材料固化。此驟冷切斷在基於Ge2 Sb2 Te5 之相變材料中約為10奈秒，且對於不同的相變材料將不同。在圖9所示之實施例中，後邊緣在明顯大於驟冷切斷(例如，大於驟冷切斷的兩倍，且可比驟冷切斷長5至10倍或更多倍)之時間間隔內傾斜。
圖10繪示可施加成形電流作為一連串的脈衝209、210，脈衝209、210具有傾斜式後邊緣，其具有斜率恆定或幾乎恆定之相對較長的尾部，其引起高溫相中足以在主動區中形成經修改之化學計量的累積持續時間。對於具有峰值電流的脈衝(所述峰值電流對於相變材料足以在第一持續時間內致使主動區中之溫度超過熔化臨界值)，在此實例中，電流量值在明顯大於驟熄切斷之時間間隔期間下降的傾斜式後邊緣可減少界面在相變材料的主體內形成。
圖11繪示可施加成形電流作為單一脈衝211，脈衝211具有快速上升邊緣及斜坡形或傾斜的具有變化之斜率的後邊緣(或尾部)212，後邊緣212在後邊緣之長度上自相對較高的負斜率變為接近於零的斜率，其引起高溫相中足以在主動區中形成經修改之化學計量的累積持續時間。對於具有峰值電流的脈衝(所述峰值電流對於相變材料足以在第一持續時間內致使主動區中之溫度超過熔化臨界值)，在此實例中，電流量值在大於驟冷切斷之時間間隔期間下降的傾斜式後邊緣可減少界面在相變材料的主體內形成。
圖12繪示可施加成形電流作為一連串的脈衝213、214，脈衝213、214具有斜坡式後邊緣，其具有斜率變化之相對較長的尾部，其引起高溫相中足以在主動區中形成經修改之化學計量的累積持續時間。每一脈衝或僅最後一個脈衝的特徵可在於具有對於相變材料足以在第一持續時間內致使主動區中之溫度超過熔化臨界值的峰值電流，以及具有電流量值在明顯大於驟冷切斷之時間間隔期間下降的傾斜式後邊緣。
圖13繪示可施加成形電流作為一連串的脈衝215,216，脈衝215、216具有逐步下降的振幅，且具有傾斜式後邊緣，其具有斜率恆定或幾乎恆定之相對較長的尾部，其引起高溫相中足以在主動區中形成經修改之化學計量的累積持續時間。每一脈衝或僅最後一個脈衝的特徵可在於具有對於相變材料足以在第一持續時間內致使主動區中之溫度超過熔化臨界值的峰值電流，以及具有電流量值在明顯大於驟冷切斷之時間間隔期間下降的傾斜式後邊緣。
圖14繪示可施加成形電流作為單一脈衝217，脈衝217具有快速上升邊緣及由逐步下降之後邊緣(或尾部)218實施的傾斜式後邊緣，其引起高溫相中足以在主動區中形成經修改之化學計量的累積持續時間。
圖6至圖14繪示成形電流之多種脈衝形狀。當然，可施加其他脈衝形式及脈衝序列，以達成致使在主動區中形成經修改之化學計量的結果。
在第一實例中，將成形電流脈衝給予具有圖2之結構(其具有直徑約為50奈米之底部電極，底部電極耦接至厚度約90奈米之相變材料的主體)的樣本裝置，所述成形電流脈衝具有100奈秒之尾部且脈衝寬度為1毫秒。藉由在源極線及位元線上施加3.5伏特之電源電壓來產生成形脈衝，同時在MOS存取電晶體上施加具有3伏特之峰值的具有所指派之形狀的電壓脈衝。記憶胞是具有TiN底部電極之蕈型記憶胞，所述底部電極具有直徑約為50奈米之接觸表面，其與相變材料的主體接觸，所述相變材料的主體包括摻雜有10原子百分比(at%)氧化矽且具有其中x=2、y=2且z=5的總體化學計量的Gex Sby Tez 材料。下文所論述之圖22中繪示所述記憶胞的影像。圖15是記憶胞之重設電阻(三角形樣本225)及設定電阻(x樣本226)對設定/重設循環數目的對數標度圖表。此圖表顯示，設定電阻在前1×106 個循環期間是平坦的，且此後開始降低。同樣地，重設電阻在前1×106 個循環期間是平坦的，且此後開始降低。此圖表中之設定電阻在一百萬個設定/重設循環期間電阻變化範圍小於約40千歐。與圖3所示之圖表相比，記憶胞之穩定性得以驚人且實質性地改良，而發生故障前的循環數目並未減少，在1×108 個循環以上。
在第二實例中，將成形電流作為一連串的20個脈衝而給予具有圖2之結構的樣本裝置，所述脈衝具有1毫秒之脈衝寬度且具有100微秒之尾部，如上文關於圖15所述而施加所述成形電流。記憶胞是具有TiN底部電極的蕈型記憶胞，所述底部電極具有直徑約為50奈米之接觸表面，其與相變材料的主體接觸，所述相變材料的主體包括摻雜有10原子百分比(at%)氧化矽且具有其中x=2、y=2且Z=5的總體化學計量的Gex Sby Tez 材料。圖16是在成形電流序列之後所述記憶胞之重設電阻(六點星號樣本227)及設定電阻(圓形樣本228)對設定/重設循環數目的對數標度圖表。此圖表顯示，設定電阻在前1×106 個循環之後是平坦的，且此後開始降低。同樣地，重設電阻在前1×106 個循環之後是平坦的，且此後開始降低。此圖表中之設定電阻在一百萬個設定/重設循環期間在約20千歐的電阻變化幅度中保持恆定。與圖15所示之圖表相比，開始位準明顯地降低，且電阻開始減弱所在之循環計數較高。因此，此實例之成形電流可為具有更均一的設定電阻及重設電阻的裝置提供較高的指定循環。
在第三實例中，將成形電流脈衝給予具有圖2之結構的樣本裝置，所述成形電流脈衝具有200毫秒之脈衝寬度且具有100微秒之尾部，如上文參看圖15所述而施加所述成形電流脈衝。記憶胞是具有TiN底部電極的蕈型記憶胞，所述底部電極具有直徑約為50奈米之接觸表面，其與相變材料的主體接觸，所述相變材料的主體包括摻雜有10原子百分比(at%)氧化矽且具有其中x=2、y=2且z=5的總體化學計量的Gex Sby Tez 材料。圖17是所述記憶胞的重設電阻(＋樣本229)及設定電阻(-樣本230)對設定/重設循環數目的對數標度圖表。此圖表顯示，設定電阻在前1×107 個循環之後是平坦的，且此後開始降低。同樣地，重設電阻在前1×107 個循環之後是平坦的，且此後開始降低。此圖表中之設定電阻在一百萬個設定/重設循環期間電阻變化範圍小於約5千歐。與圖16所示之圖表相比，開始位準明顯地降低，且電阻開始減弱所在之循環計數較高。因此，此實例之成形電流可為具有更均勻的設定電阻及重設電阻的裝置提供較高的指定循環。
圖18是在操作之前且無成形電流之情況下具有圖2所示之結構之記憶胞的相變材料的主體之原子濃度分佈的曲線圖。此曲線圖是使用EDX產生的，且繪示Ge(亮三角形樣本235)、Sb(暗菱形樣本231)、Te(亮菱形樣本232)、Si(圓形樣本233)及Ti(暗三角形樣本234)的原子百分比。Ti樣本在水平標度上約20奈米處顯示頂部電極之位置，且在約100奈米處顯示底部電極之位置。Si濃度是相變材料的主體中之氧化矽摻雜的反映。Si濃度在底部電極處的跳變反映了氮化矽介電層中的矽。Ge及Sb之濃度在相變材料的主體中始終穩定於約20原子百分比。同樣地，Te之濃度恆定於約50原子百分比。此情形顯示原始記憶胞(virgin cell)之總體化學計量與針對摻雜有10at%氧化矽之Ge2 Sb2 Te5 材料所預期之情況是一致的。主動區中在約80奈米與100奈米之間的位置處的化學計量與總體化學計量相同。
圖19是在(如上文關於圖15所論述)持續時間約為1毫秒且具有100微秒之尾部的成形脈衝之後具有圖2所示之結構的記憶胞的相變材料的主體之原子濃度分佈的曲線圖。此曲線圖是使用EDX產生的，且繪示Ge(亮三角形樣本240)、Sb(暗菱形樣本241)、Te(亮菱形樣本242)、Si(圓形樣本243)及Ti(暗三角形樣本244)的原子百分比。Ti樣本在水平標度上約20奈米處顯示頂部電極之位置，且在約100奈米處顯示底部電極之位置。Ge之濃度在相變材料的主體中始終相對穩定於約20原子百分比。Te之濃度在主動區外部恆定於約50原子百分比，而在主動區內下降至約40原子百分比。Sb之濃度在主動區外部恆定於約20原子百分比，而在主動區內增加至約40原子百分比。此情形顯示主動區外部之總體化學計量與針對摻雜有10at%氧化矽之Gex Sby Tez 材料所預期之情況是一致的，其中x=2、y=2且z=5。主動區中在約80奈米與100奈米之間的位置中存在經修改之化學計量，其中x=2、y>2且z<5，且在主動區之一些部分中，x=2、y=4且z=4(如上文所提及，在原子計數x、y及z中使用一個有效位元)。
圖20是在具有如上文關於圖3所述之形式的十億個設定/重設循環之後具有圖2所示之結構的記憶胞的相變材料的主體之原子濃度分佈的曲線圖。此曲線圖是使用EDX產生的，且繪示Ge(亮三角形樣本250)、Sb(暗菱形樣本251)、Te(亮菱形樣本252)、Si(圓形樣本253)及Ti(暗三角形樣本254)的原子百分比。Ti樣本在水平標度上約20奈米處顯示頂部電極之位置，且在約100奈米處顯示底部電極之位置。Ge之濃度在相變材料的主體中始終相對穩定於約20原子百分比。Te之濃度在主動區外部恆定於約50原子百分比，而在主動區內下降至約40原子百分比。Sb之濃度在主動區外部恆定於約20原子百分比，而在主動區內增加至約40原子百分比。此情形顯示主動區外部的總體化學計量與針對摻雜有10at%氧化矽之Gex Sby Tez 材料所預期之情況是一致的，其中x=2、y=2且z=5。主動區中在約80奈米與100奈米之間的位置中存在經修改之化學計量，其中x=2、y>2且z<5，且在主動區的一些部分中，x=2、y=4且z=4。因此，成形脈衝致使主動區中之化學計量變換，而此變換類似於由1億個設定/重設循環引起之變換。然而，在製造過程期間使用成形電流而引起的變換不會如圖3的圖表所預測的那樣導致記憶胞之循環耐久性因此降低。
圖21是原始記憶胞之TEM影像，其顯示具有直徑約為50奈米之接觸表面的底部電極261，此接觸表面與相變材料的主體接觸，所述相變材料的主體具有主動區260。TEM影像顯示相變材料的主體之均勻成分。圖22是已經受成形電流脈衝之記憶胞的TEM影像，所述成形電流脈衝具有1毫秒之脈衝寬度，而其後是長度為100微秒之呈斜坡式後邊緣形式的尾部。所述影像顯示具有直徑約為50奈米之接觸表面的底部電極263，所述接觸表面與相變材料的主體接觸，所述相變材料的主體具有主動區262。主動區中之經修改之化學計量自影像顯而易見。圖23是已經受1億個設定/重設循環之記憶胞的TEM影像。此影像顯示具有直徑約為50奈米之接觸表面的底部電極265，所述接觸表面與相變材料的主體接觸，所述相變材料的主體具有主動區264。主動區中之經修改之化學計量自影像顯而易見，且與圖22中之化學計量看起來大體上相同。
圖24至圖26說明包括相變材料的主體之記憶胞，所述相變材料的主體具有總體化學計量，且具有有經修改之化學計量的主動區。上文參看圖2及圖4之元件而描述之材料可在圖24至圖26之記憶胞中實施，且因此不再重複對這些材料之詳細描述。
圖24說明第二記憶胞1200的橫截面圖，第二記憶胞1200具有相變材料的主體，所述相變材料的主體具有總體化學計量且形成橋型記憶元件1216，且具有如上文所述有經修改之化學計量的主動區1210。
記憶胞1200包含介電間隙壁1215，其使第一電極1220與第二電極1240分離。記憶元件1216延伸越過介電間隙壁1215，以與第一電極1220及第二電極1240接觸，從而在第一電極1220與第二電極1240之間界定電極間電流路徑，其路徑長度由介電間隙壁1215之寬度1217界定。在操作時，當電流在第一電極1220與第二電極1240之間經過並通過記憶元件1216時，主動區1210之變熱速度比記憶元件1216之其餘部分的變熱速度快。
圖25說明第三記憶胞1300的橫截面圖，第三記憶胞1310具有相變材料的主體，所述相變材料的主體具有總體化學計量且形成柱形記憶元件1316，且具有如上文所述有經修改之化學計量的主動區1310。
記憶胞1300包含柱形記憶元件1316，其分別在頂部表面1322及底部表面1324處與第一電極1320及第二電極1340接觸。在此實例中，記憶元件1316之寬度1317與第一電極1320及第二電極1340之寬度大體上相同，以界定由介電質(未圖示)圍繞的多層柱。如本文所使用，術語『大體上』是指容納製造容許度。在操作中，當電流在第一電極1320與第二電極1340之間經過並通過記憶元件1316時，主動區1310之變熱速度比記憶元件之其餘部分1313的變熱速度快。
圖26說明第四記憶胞1400的橫截面圖，第四記憶胞1400具有相變材料的主體，所述相變材料的主體具有總體化學計量且形成小孔型記憶元件1416，且具有如上文所述有經修改之化學計量的主動區1410。
記憶胞1400包含小孔型記憶元件1416，其由介電質(未圖示)圍繞，且分別在頂部表面及底部表面處與第一電極1420及第二電極1440接觸。所述記憶元件之寬度小於第一電極及第二電極之寬度，且在操作中，當電流在第一電極與第二電極之間經過並通過記憶元件時，主動區之變熱速度比記憶元件之其餘部分的變熱速度快。
如將瞭解，本發明不限於本文所描述之記憶胞結構，且通常包含包括相變材料的主體的記憶胞，所述相變材料的主體具有總體化學計量，且具有有經修改之化學計量的主動區，使得所得結構如上文所述變得穩定。
圖27中說明四個記憶胞1830、1832、1834、1836，其具有穩定的記憶元件1840、1842、1844、1846，其表示陣列的一小區段。
記憶胞1830、1832、1834、1836之存取電晶體中的每一者的源極共同連接至源極線1854，源極線1854在源極線終端電路1855(諸如接地端子)中終止。在另一實施例中，存取裝置之源極線不在鄰近記憶胞之間共用，而是可獨立控制的。在一些實施例中，源極線終端電路1855可包含偏壓電路(諸如電壓源及電流源)以及解碼電路，解碼電路用於將除接地外的偏壓配置施加至源極線1854。
多個字元線(包含字元線1856、1858)沿第一方向平行延伸。字元線1856、1858與字元線解碼器1714電連通(electrical communication)。記憶胞1830及1834之存取電晶體的閘極連接至字元線1856，而記憶胞1832及1836之存取電晶體的閘極共同連接至字元線1858。
多個位元線(包含位元線1860、1862)在第二方向上平行延伸，且與位元線解碼器1718電連通。在所說明之實施例中，記憶元件中之每一者配置於對應存取裝置之汲極與對應位元線之間。或者，記憶元件可位於對應存取裝置的源極側。控制電路及偏壓電路(見圖28)耦接至陣列，且提供用於將成形電流施加至記憶胞以如上文所述修改主動區之化學計量的構件。
圖28是積體電路1710的簡化方塊圖，積體電路1710包含記憶體陣列1712，記憶體陣列1712是使用具有主動區之記憶胞來實施的，所述主動區如本文所述包括在富含介電質之網內具有經修改之化學計量的相變區域。具有讀取模式、設定模式及重設模式的字元線解碼器1714耦接至多個字元線1716並與之電連通，字元線1716沿記憶體陣列1712中之列配置。位元線(行)解碼器1718與多個位元線1720電連通，以讀取、設定及重設記憶體陣列1712中之相變記憶胞(未圖示)，位元線1720沿記憶體陣列1712中之行配置。在匯流排1722上將位址供應至字元線解碼器1714以及位元線解碼器1718。方塊1724中之感測電路(感測放大器)及資料輸入結構(包含用於讀取模式、設定模式及重設模式的電壓及/或電流源)經由資料匯流排1726耦接至位元線解碼器1718。資料經由資料輸入線1728自積體電路1710上的輸入/輸出埠或自積體電路1710內部或外部之其他資料源供應至方塊1724中的資料輸入結構。積體電路1710上可包含其他電路1730，諸如通用處理器或專用應用電路，或提供由記憶體陣列1712支援之晶片上系統(system-on-a-chip)功能性之模組的組合。資料經由資料輸出線1732自方塊1724中之感測放大器供應至積體電路1710上的輸入/輸出埠，或供應至積體電路1710內部或外部之其他資料目的地。
在此實施例中，使用偏壓配置狀態機實施的控制器1734控制偏壓電路電壓與電流源1736之應用，以用於對字元線及位元線施加偏壓配置，其包含讀取、程式化、抹除、抹除驗證及程式化驗證電壓及/或電流。此外，如上文所提及，實施用於施加成形電流的偏壓配置。可使用如此項技術中已知的專用邏輯電路來實施控制器1734。在替代實施例中，控制器1734包括通用處理器，其可在同一積體電路上實施，以執行電腦程式來控制裝置之操作。在其他實施例中，可利用專用邏輯電路與通用處理器之組合來實施控制器1734。
可使用如在此項技術中為標準的具有分壓器及電荷泵的電源輸入、電流源電路、脈衝整形電路、時序電路及電壓與電流開關來實施方塊1736中之成形脈衝及偏壓電路電壓與電流源。
方塊1736處之成形脈衝及偏壓電路電壓及電流源中的控制器1734提供用於施加成形電流以如上文所述引起主動區中之化學計量之修改的構件。
如圖28所示，記憶體陣列1712之記憶胞中的每一者包含存取電晶體(或其他存取裝置，諸如二極體)及具有主動區的記憶元件，所述主動區包括如上文所述具有穩定化學計量的相變材料。
將理解，記憶體陣列1712不限於圖27中所說明的陣列組態，而是亦可使用額外的陣列組態。此外，在一些實施例中，可替代MOS電晶體而使用雙極(bipolar)電晶體或二極體作為存取裝置。
在操作中，記憶體陣列1712中之記憶胞中之每一者依據對應記憶元件之電阻而儲存資料。舉例而言，可由感測電路(方塊1724)之感測放大器藉由將用於選定記憶胞之位元線上之電流與合適的參考電流進行比較來判定資料值。可將參考電流確立為：預定電流範圍對應於邏輯『0』，且一不同的電流範圍對應於邏輯『1』。
因此，可藉由將合適的電壓施加至字元線中之一者以及將位元線中之一者耦接至電壓源而使得電流流經選定記憶胞來達成對記憶體陣列1712之記憶胞的讀取或寫入。圖27中展示一實例，其中藉由如下方式來確立通過選定記憶胞(在此實例中為記憶胞1830及對應的記憶元件1840)的電流路徑1880：將電壓施加至位元線1860、字元線1856及源極線1854，所述電壓足以接通記憶胞1830之存取電晶體，並在電流路徑1880中引起電流以自位元線1860流至源極線1854，或反之亦然。所施加電壓之位準及持續時間取決於所執行之操作，例如讀取操作或寫入操作。
在記憶胞之重設(或抹除)操作中，字元線解碼器1714促進向字元線提供合適的電壓脈衝，以接通記憶胞的存取電晶體。位元線解碼器1718促進將具有合適振幅及持續時間的電壓脈衝供應至位元線，以引起電流流經記憶元件，所述電流使記憶元件之主動區的溫度上升至高於相變材料之轉變溫度，且亦高於熔化溫度，從而使主動區之相變材料處於液態。接著，例如藉由使位元線上及字元線上的電壓脈衝終止來使電流終止，從而在主動區冷卻至高電阻大體非晶相時產生相對較快的驟冷時間，從而確立記憶胞中的高電阻重設狀態。重設操作亦可包括一個以上脈衝，例如使用一對脈衝。
在選定記憶胞之設定(或程式化)操作中，字元線解碼器1714促進向字元線提供合適的電壓脈衝，以接通記憶胞的存取電晶體。位元線解碼器1718促進將具有合適振幅及持續時間的電壓脈衝供應至位元線，以引起電流流經記憶元件，所述電流脈衝足以使主動區的溫度上升至高於轉變溫度，且導致主動區之相變區域中自高電阻大體非晶狀況轉變為低電阻大體結晶狀況，此轉變使所有記憶元件的電阻降低，且將記憶胞設定為低電阻狀態。
在對儲存於記憶胞中之資料值的讀取(或感測)操作中，字元線解碼器1714促進向字元線提供合適的電壓脈衝，以接通記憶胞之存取電晶體。位元線解碼器1718促進將具有合適振幅及持續時間的電壓供應至位元線，以引起電流流經記憶元件，所述電流不會導致記憶元件經受電阻狀態之變化。位元線上且經過記憶胞的電流取決於記憶胞的電阻，且因此取決於與記憶胞相關聯的資料狀態。因此，可藉由偵測記憶胞之電阻是對應於高電阻狀態還是對應於低電阻狀態(例如藉由感測電路(方塊1724)之感測放大器將對應位元線上的電流與合適的參考電流進行比較)來判定記憶胞的資料狀態。
在成形脈衝模式下，控制器1734中之控制電路及方塊1736中之偏壓電路被啟用，以執行用於循環通過相變記憶胞的陣列並施加成形電流以引起主動區中化學計量之修改的程序。在將晶粒(die)分成個別晶片(chip)之後，可在代表性系統中藉由控制信號來啟用控制電路以執行此化學計量之修改的程序，所述控制信號是藉由測試線中之製造設備使用接觸探針提供的。以上動作亦可在封裝晶粒之後，使用類似於晶片測試之設備或特別設計之專用設備來執行。此外，所述設備可經組態以同時將成形電流施加至多個記憶胞，使得圖5中之成形步驟1040的總處理時間可減少，因此改良生產率。
本文所描述之實施例中所使用的相變材料由氧化矽及G2 S2 T5 構成。亦可使用其他包含硫族化合物的相變合金。硫族元素包含形成週期表中之VIA族之一部分的四種元素氧(O)、硫(S)、硒(Se)及碲(Te)中的任一者。硫族化合物包括硫族元素與正電性更強的元素或自由基的化合物。硫族化合物合金包括硫族化合物與其他材料(諸如過渡金屬)的組合。硫族化合物合金通常含有來自元素週期表之IVA族的一或多種元素，諸如鍺(Ge)及錫(Sn)。通常，硫族化合物合金包含包括以下各項中之一或多者的組合：銻(Sb)、鎵(Ga)、銦(In)及銀(Ag)。技術文獻中已描述了許多基於相變的記憶材料，包含以下各項之合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te及Te/Ge/Sb/S。在Ge/Sb/Te合金族中，許多合金成分為可使用的。此成分可表徵為Tea GebSb100-(a+b) 。一位研究者已將最有用的合金描述為在沈積之材料中Te的平均濃度充分低於70%，通常低於約60%，且一般自低至約23%至高達約58%的Te變動，且最佳自約48%至58%的Te變動。Ge在材料內之濃度高於約5%，且自約8%的低值至約30%的平均值變動，大體上保持低於50%。最佳的是，Ge的濃度自約8%至約40%變動。此成分中主要組成元素的其餘部分為Sb。百分比為原子百分比，其總共構成組成元素之原子的100%。(Ovshinsky之第5,687,112號專利，第10至11欄)。另一位研究者評估之特定合金包含Ge2 Sb2 Te5 、GeSb2 Te4 及GeSb4 Te7 (Noboru Yamada，『Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording』，SPIE v.3109，第28至37頁(1997))。更一般而言，諸如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)等過渡金屬及其混合物或合金可與Ge/Sb/Te組合，以形成具有可程式化電阻特性的相變合金。在Ovshinsky的'112專利中第11至13欄處給出可能有用的記憶材料的具體實例，所述實例特此以引用之方式併入本文中。在一些實施例中，硫族化合物及其他相變材料摻雜有雜質，以使用經摻雜之硫族化合物來修改記憶元件之導電性、轉變溫度、熔化溫度及其他特性。用於摻雜硫族化合物的代表性雜質包含氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦及氧化鈦。見(例如)美國專利第6,800,504號及美國專利申請公開案第US 2005/0029502號。
代表性硫族化合物材料可具有如下表徵的總體化學計量：Gex Sby Tez ，其中x:y:z=2:2:5。可以x：0～5；y：0～5；z：0～10來使用其他成分。亦可使用具有諸如N-、Si-、Ti-摻雜或其他元素摻雜的GeSbTe。這些材料可藉由在1毫托(mtorr)至100毫托之壓力下使用Ar、N2 及/或He等反應氣體及硫族化合物的PVD濺鍍或磁控濺鍍來形成。通常在室溫下進行沈積。可使用深寬比(aspect ratio)為1～5的準直儀(collimator)來改良填充(fill-in)效能。為改良填充效能，亦使用數十伏特至數百伏特的DC偏壓。此外，可同時使用DC偏壓與準直儀的組合。有時需要使用真空或N2 環境的沈積後退火處理，以改良硫族化合物材料的結晶態。退火溫度之範圍通常在100℃至400℃，退火時間少於30分鐘。
硫族化合物材料之厚度取決於記憶胞結構之設計。一般而言，厚度大於8nm之硫族化合物材料可具有使得材料展現出至少兩種穩定電阻狀態的相變特徵，儘管較薄的膜層可能適合於一些實施例。
對於使用GST或類似硫族化合物來實施的記憶胞，在所說明之實施例中，用於實施電極的合適材料包含TiN、TaN、W及經摻雜的Si。或者，電極為TiAlN或TaAlN，或對於其他實例，包括選自由Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni及Ru組成之群組的一或多種元素及其合金。
雖然參照上文詳述之較佳實施例及實例揭露了本發明，但應理解，這些實例意欲具有說明性意義而非限制性意義。預期熟習此項技術者將容易想到多種修改及組合，所述修改及組合將在本發明之精神及附加之申請專利範圍之範疇內。
100．．．低電阻設定狀態
101．．．讀取邊限
102．．．高電阻重設狀態
103．．．臨界電阻值
110．．．『蕈型』記憶胞
500、1830、1832、1834、1836．．．記憶胞
111、520、1220、1320、1420．．．第一電極
112、530．．．介電質
113、516、1840、1842、1844、1846．．．記憶元件
114、、540、1240、1340、1440．．．第二電極
115、260、262、264、510、1210、1310、1410．．．主動區
125．．．菱形樣本
126．．．正方形樣本
200、202～206．．．正方形脈衝
201．．．熔化臨界值
207、209、210、211、213、214、215、216、217．．．脈衝
208、212、218．．．後邊緣
225．．．三角形樣本
226．．．x樣本
227．．．六點星號樣本
228．．．圓形樣本
229．．．＋樣本
230．．．-樣本
231、241、251．．．暗菱形樣本
232、242、252．．．亮菱形樣本
233、243、253．．．圓形樣本
234、244、254．．．暗三角形樣本
235、240、250．．．亮三角形樣本
242、252．．．Te
261、263、265．．．底部電極
522．．．接觸表面
1000~1040．．．步驟
1200．．．第二記憶胞
1215．．．介電間隙壁
1216．．．橋型記憶元件
1217．．．寬度
1300．．．第三記憶胞
1313．．．其餘部分
1316．．．柱形記憶元件
1317．．．寬度
1322．．．頂部表面
1324．．．底部表面
1400．．．第四記憶胞
1416．．．小孔型記憶元件
1710．．．積體電路
1712．．．記憶體陣列
1714．．．字元線解碼器
1716．．．字元線
1718．．．位元線解碼器
1720、1860、1862．．．位元線
1722．．．匯流排
1724．．．方塊
1726．．．資料匯流排
1728．．．資料輸入線
1730．．．其他電路
1732．．．資料輸出線
1734．．．控制器
1736．．．偏壓電路電壓源與電流源
1854．．．源極線
1855．．．源極線終端電路
1856、1858．．．字元線
1880．．．電流路徑
R1 ．．．最高電阻
R2 ．．．最低電阻
RSA ．．．臨界電阻值
圖1為繪示相變記憶胞中之記憶狀態之電阻分佈的曲線圖。
圖2繪示相變記憶胞的基本結構。
圖3為先前技術的記憶胞之設定狀態電阻及重設狀態電阻對設定/重設循環數目的圖表。
圖4說明具有在主動區外部具有總體化學計量且在主動區內部具有經修改之化學計量的相變材料的主體的記憶胞的結構。
圖5為本文所描述之製造過程的簡化流程圖。
圖6至圖14說明圖5中所描述之製造過程中所使用之成形電流的替代脈衝形狀。
圖15為如本文所述具有經修改之化學計量之第一實例記憶胞的設定狀態電阻及重設狀態電阻對設定/重設循環數目的圖表。
圖16為如本文所述具有經修改之化學計量之第二實例記憶胞的設定狀態電阻及重設狀態電阻對設定/重設循環數目的圖表。
圖17為如本文所述具有經修改之化學計量之第三實例記憶胞的設定狀態電阻及重設狀態電阻對設定/重設循環數目的圖表。
圖18為在主動區中不具有經修改之化學計量的情況下記憶胞中之相變材料的主體之原子濃度分佈的EDX圖表。
圖19為在主動區中具有因成形脈衝而引起之經修改之化學計量的情況下，記憶胞中之相變材料體之原子濃度分佈的EDX圖表。
圖20為在主動區中具有因1×108 個設定/重設循環而引起之經修改之化學計量的情況下記憶胞中之相變材料的主體之原子濃度分佈的EDX圖表。
圖21為在主動區中不具有經修改之化學計量的情況下記憶胞的TEM顯微照片影像。
圖22為在主動區中具有因成形脈衝而引起之經修改之化學計量的情況下記憶胞的TEM顯微照片影像。
圖23為在主動區中具有因1×108 個設定/重設循環而引起之經修改之化學計量的情況下記憶胞的TEM顯微照片影像。
圖24說明使用如本文所述在主動區中具有介電網之相變材料的橋型記憶胞結構。
圖25說明使用如本文所述在主動區中具有介電網之相變材料的『通孔中主動(active in via)』型記憶胞結構。
圖26說明使用如本文所述在主動區中具有介電網之相變材料的小孔型記憶胞結構。
圖27為包含如本文所述之相變記憶胞之記憶體陣列的簡化電路圖。
圖28為包含如本文所述之相變記憶胞之積體電路記憶體裝置的簡化方塊圖。
1000~1040．．．步驟

Claims (20)

  1. 一種製造積體電路的方法，包括：在一積體電路基板上提供一相變記憶胞的一陣列，該相變記憶胞在具有一總體化學計量之一相變材料的主體內具有一主動區；以及將一成形電流施加至該陣列中之該相變記憶胞，以在該主動區中形成具有一經修改之化學計量的該相變材料，該經修改之化學計量不同於該總體化學計量。
  2. 如申請專利範圍第1項所述之製造積體電路的方法，其中在施加該成形電流之後，該陣列中之該相變記憶胞在一設定狀態下具有一電阻，該電阻在一百萬個設定及重設循環期間電阻變化範圍小於20千歐。
  3. 如申請專利範圍第1項所述之製造積體電路的方法，其中在施加該成形電流之後，該陣列中之該相變記憶胞在一設定狀態下具有一電阻，該電阻在一千萬個設定及重設循環期間電阻變化範圍小於20千歐。
  4. 如申請專利範圍第1項所述之製造積體電路的方法，其中施加該成形電流包含施加一持續時間大於0.5毫秒的脈衝。
  5. 如申請專利範圍第4項所述之製造積體電路的方法，其中該持續時間大於100毫秒。
  6. 如申請專利範圍第1項所述之製造積體電路的方法，其中該相變材料包括摻雜有介電材料的硫族化合物材料。
  7. 如申請專利範圍第1項所述之製造積體電路的方法，其中施加該成形電流包含施加一脈衝，該脈衝之一電流量值足以在一第一持續時間內致使該主動區中的溫度大於該相變材料的熔化溫度，該脈衝具有一傾斜式後邊緣，其中該電流量值在一時間間隔內下降，該時間間隔明顯地大於該相變材料的驟冷切斷的時間。
  8. 如申請專利範圍第1項所述之製造積體電路的方法，其中該相變材料包括Gex Sby Tez 。
  9. 如申請專利範圍第1項所述之製造積體電路的方法，其中該相變材料包括Gex Sby Tez ，其中在該總體化學計量中，x=2、y=2且z=5。
  10. 如申請專利範圍第9項所述之製造積體電路的方法，其中在該經修改之化學計量中，y>2且z<5。
  11. 一種相變記憶體裝置，包括：一積體電路，包含一含有相變記憶胞的陣列，該含有相變記憶胞的陣列中的相變記憶胞在一相變材料的主體內具有一主動區，該相變材料在該主動區外部具有一總體化學計量，且在該主動區內具有一經修改之化學計量，該經修改之化學計量不同於該總體化學計量；以及在該積體電路上之一電路，該電路具有一程式化模式以將一設定脈衝及一重設脈衝施加至該含有相變記憶胞的陣列，且具有一成形模式以將一成形電流施加至該含有相變記憶胞的陣列，以使該主動區中之該總體化學計量改變為該經修改之化學計量。
  12. 如申請專利範圍第11項所述之相變記憶體裝置，其中在施加該成形電流之後，該含有相變記憶胞的陣列中之相變記憶胞在一設定狀態下具有一電阻，該電阻在一百萬個設定及重設循環期間保持於範圍小於20千歐的電阻變化幅度中。
  13. 如申請專利範圍第11項所述之相變記憶體裝置，其中在施加該成形電流之後，該含有相變記憶胞的陣列中之該相變記憶胞在一設定狀態下具有一電阻，該電阻在一千萬個設定及重設循環期間保持於範圍小於20千歐的電阻變化幅度中。
  14. 如申請專利範圍第11項所述之相變記憶體裝置，其中用以將成該形電流施加至該含有相變記憶胞的陣列的該電路將一持續時間大於0.5毫秒之脈衝施加至該含有相變記憶胞的陣列中之每一記憶胞。
  15. 如申請專利範圍第14項所述之相變記憶體裝置，其中該持續時間大於100毫秒。
  16. 如申請專利範圍第11項所述之相變記憶體裝置，其中該相變材料包括摻雜有介電材料的硫族化合物材料。
  17. 如申請專利範圍第11項所述之相變記憶體裝置，其中該電路在該成形模式下施加一或多個脈衝，該一或多個脈衝之一電流量值在一第一持續時間內足以致使該主動區中的溫度大於該相變材料的熔化溫度，該一或多個脈衝具有傾斜式後邊緣，其中該電流量值在一時間間隔內下降，該時間間隔明顯地大於該相變材料的驟冷切斷的時間。
  18. 如申請專利範圍第11項所述之相變記憶體裝置，其中該相變材料包括Gex Sby Tez 。
  19. 如申請專利範圍第11項所述之相變記憶體裝置，其中該相變材料包括Gex Sby Tez ，其中在該總體化學計量中，x=2、y=2且z=5。
  20. 如申請專利範圍第19項所述之相變記憶體裝置，其中在該經修改之化學計量中，y>2且z<5。
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