TWI419164B - 可重寫記憶體裝置 - Google Patents

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Description

可重寫記憶體裝置 相關申請案之交叉參考
本申請案主張2009年1月14日申請之「Rewritable Memory Device」的美國臨時專利申請案第61/144692號的權益，此案以引用之方式併入本文中。
本發明是有關於可程式化電阻記憶體裝置以及操作此裝置之方法。
許多電子系統需要非揮發性記憶體，其在高溫下具有非常長的保持時間，且又可重寫以用於更新儲存於其中之程式碼(code)及資料。然而，沒有多少記憶胞技術可滿足此兩種要求。
可藉由以適合於積體電路中所實施的位準(level)施加電流來致使基於相變之記憶材料(如基於硫族化合物之材料及類似材料)在非晶相與結晶相之間變相。
在習知的相變記憶體中，藉由施加電流來儲存資料，所述電流對相變材料進行加熱，以致使主動區域在非晶相與結晶相之間轉變。因為相變作為加熱之直接結果而發生，所以當主動區域成分由於裝置所暴露之環境條件而自非晶相移位至結晶相(或反之亦然)時，具有相變記憶元件之記憶胞可能遭受電阻漂移。
舉例而言，主動區域已重設(reset)至大體上非晶狀態的相變記憶胞隨著時間的過去可在主動區域中形成結晶區域之分佈。若結晶區域連接而形成穿過主動區域之低電阻路徑，則當讀取記憶胞時，將偵測到較低電阻狀態，且導致資料誤差。見Gleixner之「Phase Change Memory Reliability」，第22期，NVSMW，2007。其他類型之可程式化電阻材料中可能出現類似問題。
因此，需要提供解決上文所述之資料保持問題的可程式化電阻記憶胞及操作此裝置之方法。
本文所述之記憶體裝置是藉由電絕緣層自記憶材料之實體分離(physical segregation)以建立高電阻狀態且藉由電絕緣層之至少一部分再合併(re-absorption)至記憶材料中以建立低電阻狀態來程式化及抹除。
程式化及抹除之實體機制包含移動結構空位(structure vacancy)以形成空隙及/或摻雜材料與本體材料之分離，以沿電極之間的電極間電流路徑形成由空隙及/或介電摻雜材料構成之電絕緣層。在實施例中，電絕緣層可形成於與電極中之一者的界面處。
在實施例中，如本文所述之電絕緣層的分離及再合併可歸因於取決於電場之極性、溫度梯度及/或電流密度分佈的動力機制。舉例而言，形成電絕緣層之分離可歸因於電絕緣層之材料自記憶材料體內之具有較低電流密度的區域移動至具有較高電流密度的區域、自具有較低溫度之區域移動至具有較高溫度之區域、自具有較低電壓電位之區域移動至具有較高電壓電位之區域及/或其他動力過程。
由於本文所述之記憶機制為電偏壓(bias)下之動力過程，而非歸因於記憶材料中之固相條件的改變，因此本文所述之記憶體裝置提供對裝置所暴露之環境條件的較佳抗擾性(immunity)，且因此具有經改良之資料保持。
如本文所述之記憶體裝置包含記憶胞，記憶胞包括位於第一電極與第二電極之間的記憶材料的本體。所述記憶體裝置更包含用以將偏壓配置施加於記憶胞以在記憶胞中建立高電阻狀態及低電阻狀態的電路。第一偏壓配置向記憶材料提供足夠量之能量以引起電絕緣層自記憶材料體分離出，從而建立高電阻狀態。第二偏壓配置向記憶材料提供足夠量之能量以引起電絕緣層之至少一部分再合併至記憶材料體中，從而建立低電阻狀態。
在實施例中，第二偏壓配置之極性可與第一偏壓配置之極性相反，以增強取決於所施加電場及/或電流之方向的電遷移及其他動力過程。
在實施例中，第一電極與記憶材料的本體之間的接觸表面可小於第二電極與記憶材料的本體之間的接觸表面，以促進本文所述之非對稱分離/再合併過程。
本文已針對一記憶體裝置演示了動力記憶機制，所述記憶體裝置具有包括摻雜有氧化矽之Gex Sby Tez 的記憶材料的本體，其中x=2、y=2且z=5，摻雜有10至20原子%之氧化矽。然而，由於本文所述之記憶機制並不依賴於記憶材料中之固相條件的變化，因此可使用特徵在於由於程式化及抹除偏壓配置之施加而導致之電絕緣層之分離及再合併動力過程的其他材料。
在實施例中，記憶材料可包括含有結構空位、摻雜或兩者之經摻雜或未經摻雜之金屬、半導體或金屬/半導體合金。所述摻雜可包括介電型及氣體型摻雜材料中之一者或兩者。在經摻雜實施例中，電絕緣層由於摻雜材料中之至少一些的分離而形成。
本文亦揭露操作如上文所述之記憶體裝置的方法。
在審閱圖式、具體描述內容及附加之申請專利範圍後，可明白本發明之其他態樣及優勢。
參看圖1至圖21提供對本發明之實施例的詳細描述。
在習知相變記憶體中，藉由致使相變材料之主動區域在非晶相與結晶相之間轉變來儲存資料，非晶相與結晶相具有顯著不同之電阻。圖1為儲存單一資料位元之記憶胞中之記憶狀態之電阻分佈的曲線圖，所述記憶狀態包含：較低電阻設定(經程式化)狀態100，其對應於記憶胞之主動區域中的主要結晶相；以及高電阻重設(經抹除)狀態102，其對應於記憶胞之主動區域中的主要非晶相。為可靠操作，電阻分佈必須具有非重疊之電阻範圍。
較低電阻設定狀態100之最高電阻R1 與高電阻重設狀態102之較低電阻R2 之間的差異界定用於區分較低電阻設定狀態100下之記憶胞與高電阻重設狀態102下之記憶胞的讀取裕度(margin)101。可藉由判定記憶胞是具有對應於較低電阻設定狀態100之電阻或具有對應於高電阻重設狀態102之電阻(例如藉由量測記憶胞之電阻是高於或低於讀取裕度101內之臨界電阻值RSA 103)來判定儲存於所述記憶胞中之資料。在每記憶胞多位元之實施例中，存在兩個以上電阻狀態，其間具有讀取裕度。
為可靠地區分高電阻重設狀態102與較低電阻設定狀態100，維持相對較大之讀取裕度101是重要的。然而，已觀察到，高電阻重設狀態102下之一些相變記憶胞可能經歷偏移，由此記憶胞之電阻隨著時間的過去而減小至低於臨界電阻值RSA 103，從而導致記憶胞之資料保持問題及位元誤差。
圖2說明先前技術之「蕈型(mushroom-type)」記憶胞200的橫截面圖，「蕈型」記憶胞200具有：底部電極220，其延伸穿過介電層210；相變記憶元件230，其包括位於底部電極220上之相變材料層；以及頂部電極240，其位於相變記憶元件230上。如在圖2中可見，底部電極220之寬度225小於頂部電極240及相變記憶元件230之寬度245。
在操作中，頂部電極240及底部電極220上之電壓引起電流自頂部電極240經由相變記憶元件230流至底部電極220，或反之亦然。
主動區域250為相變記憶元件230之引起相變材料在至少兩個固相之間改變的區域。由於寬度225與245不同，因此在操作中，電流密度集中在相變記憶元件230之鄰近底部電極220的區域中，從而導致主動區域250具有「蕈」形狀，如圖2中所示。
自高電阻重設狀態102至較低電阻設定狀態100之改變通常為較低電流操作，其中電流將相變材料加熱至高於轉變溫度，以致使主動區域250自非晶相轉變至結晶相。自較低電阻設定狀態100至高電阻重設狀態102之改變通常為較高電流操作，其包含短高電流密度脈衝以熔化或破壞結晶結構，其後相變材料迅速冷卻，從而對相變過程進行驟冷，且允許主動區域250穩定於非晶相。
在高電阻重設狀態102下，相變記憶元件230具有大體上非晶的主動區域250，以及結晶區域在主動區域250內之隨機分佈。隨著時間的過去且暴露於升高之溫度，結晶區域將經歷生長。若這些結晶區域連接而形成穿過主動區域250之低電阻路徑，則當讀取記憶胞時，將偵測到較低電阻設定狀態，且導致資料誤差。
圖3A至圖3B說明如本文所述之藉由記憶元件330之記憶材料的主體內之電絕緣層355之分離及再合併而程式化及抹除的記憶胞300之第一實施例的橫截面圖。
記憶胞300包含在第一接觸表面335處與記憶元件330之底部表面332接觸的第一電極320。第一電極320可包括(例如)TiN或TaN。或者，第一電極320可為W、WN、TiAlN或TaAlN，或包括(進一步例如)選自由經摻雜Si、Si、Ge、C、Ge、Cr、Ti、W、MO、Al、Ta、Cu、Pt、Ir、La、Ni、N、O、Ru及其組合組成之群組的一或多種元素。
第一電極320延伸穿過介電質310，以將記憶元件耦接至下方之存取電路(未圖示)。介電質310可包括(例如)氧化矽。或者，介電質310可包括其他介電材料。
記憶胞300包含第二電極340，第二電極340在第二接觸表面337處與記憶元件330之頂部表面334接觸，第二接觸表面337之表面積大於第一接觸表面335之表面積。第二電極340可包括(例如)上文參考第一電極320所論述之材料中之任一者。
如在圖中可見，第一電極320之寬度325小於記憶元件330及第二電極340之寬度345，且因此電流集中在記憶元件330之鄰近第一電極320的部分中。
在此實例中，記憶元件330之記憶材料包括摻雜有10至20原子百分比(at%)之氧化矽的Ge2 Sb2 Te5 材料。亦可使用特徵在於由於程式化及抹除偏壓配置之施加而導致之電絕緣層355之分離及再合併動力過程的其他材料。在實施例中，記憶材料可包括含有結構空位、摻雜或兩者之摻雜或未摻雜金屬、半導體或金屬/半導體合金。所述摻雜可包括介電型及氣體型摻雜材料中之一者或兩者。
可藉由在記憶元件330上施加適當之偏壓配置來達成對記憶胞300之讀取或寫入。偏壓配置包括將脈衝施加至第一電極320及第二電極340中之一者或兩者，以引起電流穿過記憶元件330。所施加之位準及持續時間取決於所執行之操作(例如，讀取操作、程式化操作、抹除操作)，且可針對每一實施例憑經驗判定。偏壓配置可包含具有自第一電極320至第二電極340之正電壓的脈衝，且/或可包含自第一電極320至第二電極340之負電壓。
圖3A以啟發方式說明處於高電阻重設狀態之記憶胞300。在記憶胞300之程式化操作中，耦接至第一電極320及第二電極340之偏壓電路(見例如圖10之伴隨控制器1034之偏壓電路電壓與電流源1036)引起電流經由記憶元件330在第一電極320與第二電極340之間流動，所述電流足以藉由移動結構空位以形成空隙來引起電絕緣層355自記憶材料330分離出，及/或摻雜材料與本體材料之分離，從而在第一接觸表面335處形成由摻雜材料及/或空隙組成之電絕緣層355。
電絕緣層355建立記憶胞300中之高電阻重設狀態。
圖3B以啟發方式說明處於較低電阻設定狀態之記憶胞300。在記憶胞300之抹除操作中，耦接至第一電極320及第二電極340之偏壓電路引起電流經由記憶元件330在第一電極320與第二電極340之間流動，以引起來自電絕緣層355之空隙及/或摻雜材料再合併至本體記憶體材料(記憶元件330)中，以建立記憶胞300中之較低電阻設定狀態。在圖3B之圖解中，未繪示電絕緣層355，因為其已被完全再合併以建立較低電阻設定狀態。更一般而言，可藉由合併電絕緣層355之至少一部分來建立較低電阻設定狀態。
亦可藉由施加適當之偏壓配置，來將記憶胞300程式化至高電阻重設狀態與較低電阻設定狀態之間的一或多個中間電阻狀態。
如上文所述，記憶胞300藉由電絕緣層355自記憶體材料(記憶元件330)之實體分離以建立高電阻重設狀態而程式化，且藉由電絕緣層355之至少一部分再合併至記憶體材料中以建立較低電阻設定狀態。因此，記憶機制為電偏壓下之動力過程，而非歸因於記憶材料中之固相條件的改變。因此，本文所述之記憶體裝置對裝置所暴露於之環境條件具有較佳抗擾性，且因此具有改良之資料保持。
在實施例中，形成電絕緣層之分離可歸因於電絕緣層之材料自記憶材料的本體內之具有較低電流密度的區域移動至具有較高電流密度的區域、自具有較低溫度之區域移動至具有較高溫度之區域、自具有較低電壓電位之區域移動至具有較高電壓電位之區域及/或其他動力過程。
圖4為處於如本文所述之高電阻重設狀態之記憶胞的穿透式電子顯微鏡(transmission electron microscope，TEM)照片，其僅繪示具有50nm直徑接觸表面之第一電極320、電絕緣層355及本體記憶體材料(記憶元件330)。在此實例中，本體記憶體材料為形成於氮化鈦之第一電極320上之摻雜有15原子百分比之氧化矽的GST。照片說明用以形成電絕緣層355之材料之清楚分離。如下文所述，藉由施加偏壓配置，電絕緣層355為可逆的，在所述偏壓配置下，電絕緣層355之至少一部分被再合併至本體記憶體材料中。
圖5說明簡化過程流程圖，且圖6A至圖6C說明製造圖3A至圖3B之記憶胞300的製造過程中的階段。
在步驟500處，形成延伸穿過介電質310的具有寬度或直徑325的第一電極320，從而產生圖6A之橫截面圖中所說明的結構。在所說明之實施例中，第一電極320包括TiN，且介電質310包括SiN。在一些實施例中，第一電極320具有次微影(sublithographic)寬度或直徑325。
第一電極320延伸穿過介電質310至下方之存取電路(未圖示)。下方之存取電路可藉由如此項技術中已知的標準製程形成，且存取電路之元件的組態取決於實施本文所述之記憶元件之陣列組態。一般而言，存取電路可包含存取裝置，諸如電晶體及二極體、字元線及源極線、導電插塞以及半導體基板內之經摻雜區域。
形成第一電極320及介電質310的方法如下。可(例如)藉由在存取電路(未圖示)之頂部表面上形成電極材料層，接著使用標準光微影技術使電極層上之光阻層圖案化以便形成覆於第一電極320之位置上之光阻罩幕。接下來使用(例如)氧電漿來修整光阻罩幕，以形成覆於第一電極320之位置上之具有次微影尺寸的罩幕結構。接著，使用經修整之光阻罩幕來蝕刻電極材料層，從而形成具有次微影直徑325之第一電極320。接下來，形成介電質310並使其平坦化，從而產生圖6A中所說明之結構。
作為另一實例，形成第一電極320及介電質310的方法如下。可藉由在存取電路之頂部表面上形成介電質310，接著依序形成隔離層及犧牲層。接下來，在犧牲層上形成具有接近或等於用以形成罩幕之製程之最小特徵尺寸之開口的罩幕，所述開口覆於第一電極320之位置上。接著，使用罩幕來選擇性地蝕刻隔離層及犧牲層，從而在隔離層及犧牲層中形成開孔(via)，且使介電質310之頂部表面暴露。在移除罩幕之後，對開孔執行選擇性底切蝕刻，使得隔離層被蝕刻，而犧牲層及介電質310保持完整。接著在開孔中形成填充材料，其歸因於選擇性底切蝕刻製程而導致填充材料中之自對準空隙形成於開孔內。接下來，對填充材料執行非等向性蝕刻製程以打開空隙，且蝕刻繼續，直至介電質310暴露於空隙下方之區域中為止，從而形成包括開孔內之填充材料的側壁間隙壁。所述側壁間隙壁具有實質上由空隙之尺寸決定之開口尺寸，且因此可小於微影製程之最小特徵尺寸。接下來，使用側壁間隙壁作為蝕刻罩幕來蝕刻介電質310，從而在介電質310中形成直徑小於最小微影特徵尺寸的開口。接下來，在介電質310中之開口內形成電極層。接著，執行諸如化學機械研磨(chemical mechanical polishing，CMP)之平坦化製程，以移除隔離層及犧牲層且形成第一電極320，從而產生圖6A中所說明之結構。
在步驟510處，將記憶體材料體(記憶元件330)(例如，具有10至20at%之氧化矽的經摻雜之Ge2 Sb2 Te5 材料)沈積於圖6A之第一電極320及介電質310上，從而產生圖6B中所說明之結構。可藉由在氬環境中以(作為一實例)10瓦特之DC功率對GSP靶材(target)且以10至115瓦特之RF功率對SiO2 靶材共同濺鍍，以實行Ge2 Sb2 Te5 及氧化矽之沈積。
在一些實施例中，可執行任選之退火(未圖示)，以使記憶材料結晶。在所說明之實施例中，在氮環境中，在300℃下實行熱退火步驟達100秒。或者，由於隨後執行以完成所述裝置之後段(back-end-of-line，BEOL)製程取決於用於完成所述裝置之製造技術而可包含高溫循環及/或熱退火步驟，因此在一些實施例中，可藉由以下製程來完成所述退火，而並非將單獨的退火步驟添加至產線。
接下來，在步驟520處，形成第二電極340，從而產生圖6C中所說明之結構。當給定實施方案需要時，可使第二電極及記憶材料層圖案化。在所說明之實施例中，第二電極340包括TiN。
接下來，在步驟530處，執行BEOL處理，以完成晶片之半導體製程步驟。BEOL製程可為如此項技術中已知的標準製程，且取決於實施記憶胞之晶片的組態而執行所述製程。一般而言，藉由BEOL製程形成之結構可包含具有電路的晶片上用於內連線之接觸窗、層間介電質及各種金屬層，以將記憶胞耦接至周邊電路。這些BEOL製程可包含在升高之溫度下沈積介電材料，諸如在400℃下沈積SiN，或在500℃或更高之溫度下之高密度電漿(high density plasma，HDP)氧化物沈積。由於這些製程，在裝置上形成如圖10中所示之控制電路及偏壓電路。
圖7至圖9說明如本文所述之藉由記憶材料的本體內之電絕緣層之分離及再合併而程式化及抹除的記憶胞的額外實例。上文參看圖3A至圖3B之元件而描述之材料可實施於圖7至圖9之記憶胞中，且因此不再重複對這些材料之詳細描述。
圖7說明在記憶材料730的本體內具有電絕緣層755的處於經程式化狀態之第二記憶胞700的俯視圖。如圖所示，記憶材料730的本體相對於第一電極720與第二電極740之接觸表面具有非對稱形狀，從而促進本文所述之非對稱分離/再合併過程。
記憶胞700包含介電間隙壁715，其使第一電極720與第二電極740分離。記憶元件(記憶材料730)在介電間隙壁715上延伸，以接觸第一電極720及第二電極740，從而界定第一電極720與第二電極740之間的電極間電流路徑，其具有由介電間隙壁715之寬度717界定之路徑長度。在程式化操作中，當電流在第一電極720與第二電極740之間經過且穿過記憶元件時，電絕緣層355形成為較靠近第一電極720，且由摻雜材料及/或空隙組成。
圖8說明在記憶材料830的本體內具有電絕緣層855的處於經程式化狀態之第三記憶胞800的橫截面圖。
記憶胞800包含柱形記憶元件(記憶材料的830)，其分別在頂部表面832及底部表面834處與第一電極820及第二電極840接觸。記憶元件之寬度817實質上與第一電極820及第二電極840之寬度相同，以界定由介電質(未圖示)環繞之多層柱。如本文所使用，術語「實質上」意欲容納製造容許度。在程式化操作中，當電流在第一電極820與第二電極840之間經過且穿過記憶元件時，摻雜材料及/或空隙在記憶元件內分離，以形成電絕緣層855。在與記憶材料830之接觸界面的面積方面，圖8之記憶胞具有對稱之頂部電極及底部電極。在不改變用於材料之一些組合之脈衝的極性的情況下，可使用不同脈衝形狀及持續時間來引起分別用於程式化及抹除的電絕緣層855之形成以及電絕緣層855中之材料的再合併。
圖9說明在記憶材料930的本體內具有電絕緣層955的處於經程式化狀態之第四記憶胞900的橫截面圖。記憶元件(記憶材料930)之寬度小於第一電極及第二電極之寬度。在程式化操作中，當電流在第一電極920與第二電極940之間經過且穿過記憶元件時，摻雜材料及/或空隙在記憶元件內分離，以形成電絕緣層955。
如將理解，記憶體裝置不限於本文所述之記憶胞結構，且通常包含藉由記憶材料的本體內之電絕緣層之分離及再合併而程式化及抹除之記憶胞。
圖10為包含使用基於如本文所述之電絕緣層分離及再合併的記憶胞而實施之記憶體陣列1012的積體電路1010的簡化方塊圖。具有讀取、設定及重設模式之字元線解碼器與驅動器1014耦接至沿記憶體陣列1012中之列配置之多個字元線1016並與之電連通(electrical communication)。位元線(行)解碼器1018與沿記憶體陣列1012中之行配置之多個位元線1020電連通，以讀取、設定及重設記憶體陣列1012中之相變記憶胞(未圖示)。在匯流排1022上將位址供應至字元線解碼器與驅動器1014以及位元線解碼器1018。區塊1024中之感測電路(感測放大器)及資料輸入結構(包含用於讀取、程式化及抹除模式之電壓及/或電流源)經由資料匯流排1026耦接至位元線解碼器1018。資料經由資料輸入線1028自積體電路1010上之輸入/輸出埠，或自積體電路1010內部或外部之其他資料源，供應至區塊1024中之資料輸入結構。積體電路1010上可包含其他電路1030，諸如通用處理器或特殊應用電路，或提供由記憶體陣列1012支援之晶片上系統(system-on-a-chip)功能性之模組的組合。資料經由資料輸出線1032自區塊1024中之感測放大器供應至積體電路1010上之輸入/輸出埠，或供應至積體電路1010內部或外部的其他資料目的地。
在此實施例中，使用偏壓配置狀態機實施的控制器1034控制偏壓電路電壓與電流源1036之應用，偏壓電路電壓與電流源1036用於對字元線及位元線施加偏壓配置(包含讀取、程式化、抹除、抹除驗證及程式化驗證電壓及/或電流)。可使用如此項技術中已知的專用邏輯電路來實施控制器1034。在替代實施例中，控制器1034包括通用處理器，其可在同一積體電路上實施，以執行電腦程式來控制裝置之操作。在其他實施例中，可使用專用邏輯電路與通用處理器之組合來實施控制器1034。
如圖11中所示，記憶體陣列1012之記憶胞中之每一者包含一存取電晶體(或其他存取裝置)及具有主動區域之記憶元件，所述主動區域包括如本文所述的電絕緣層分離材料。在圖11中，說明具有相應的記憶元件1140、1142、1144、1146之四個記憶胞1130、1132、1134、1136，其表示可包含數百萬個記憶胞之陣列的一小部分。
記憶胞1130、1132、1134、1136之存取電晶體中之每一者的源極共同連接至源極線1154，源極線1154在源極線終端電路1155中終止。在另一實施例中，存取裝置之源極線並不電連接，而是可獨立控制的。源極線終端電路1155可包含偏壓電路(諸如電壓源及電流源)以及解碼電路。在一些實施例中，解碼電路用於將偏壓配置(非接地)施加至源極線1154。
多個字元線(包含字元線1156、1158)沿第一方向平行延伸。字元線1156、1158與字元線解碼器與驅動器1014電連通。記憶胞1130及1134之存取電晶體之閘極連接至字元線1156，且記憶胞1132及1136之存取電晶體之閘極共同連接至字元線1158。
多個位元線(包含位元線1160、1162)在第二方向上平行延伸，且與位元線解碼器1018電連通。在所說明之實施例中，記憶元件中之每一者配置於對應之存取裝置之汲極與對應之位元線之間。或者，記憶元件可位於對應之存取裝置之源極側。
將理解，記憶體陣列1012不限於圖11中所說明之陣列組態，且亦可使用額外之陣列組態。另外，代替於MOS電晶體，在一些實施例中，可使用雙極電晶體或二極體作為存取裝置。
在操作中，記憶體陣列1012中之記憶胞中之每一者依據對應記憶元件之電阻而儲存資料。舉例而言，可由感測電路1024之感測放大器藉由將用於選定記憶胞之位元線上之電流與合適的參考電流進行比較來判定資料值。可將參考電流建立為：預定電流範圍對應於邏輯「0」，且一不同的電流範圍對應於邏輯「1」。
因此，可藉由將合適的電壓施加至字元線1158、1156中之一者、將位元線1160、1162中之一者耦接至電壓源以及使未選定位元線浮置或將未選定位元線耦接至另一電壓源，並將源極線1154耦接至電壓源，使得電流流經選定記憶胞，以達成對記憶體陣列1012之記憶胞的讀取或寫入。舉例而言，藉由如下方式建立穿過選定記憶胞(在此實例中為記憶胞1130及對應的記憶元件1140)的電流路徑1180：使未選定位元線1162浮置、將電壓施加至選定位元線1160、選定字元線1156及源極線1154，所述電壓足以接通記憶胞1130之存取電晶體，並在路徑1180中引起電流而自位元線1160流至源極線1154，或反之亦然。所施加電壓之位準及持續時間取決於所執行之操作，例如讀取操作、程式化操作或抹除操作。
在儲存於記憶胞1130中之資料值的讀取(或感測)操作中，字元線解碼器與驅動器1014促進向字元線1156提供合適的電壓脈衝，以接通記憶胞1130之存取電晶體。位元線解碼器1018促進向位元線1160供應具有合適振幅及持續時間的電壓，並使未選定位元線1162浮置。此讀取操作將引起電流以流經記憶元件1140，其並不導致記憶元件經受電阻性狀態的改變。位元線1160上及經過記憶胞1130之電流取決於記憶胞1130之電阻，且因此取決於與記憶胞1130相關聯的資料狀態。因此，可藉由偵測記憶胞1130之電阻是對應於高電阻重設狀態抑或較低電阻設定狀態(且任選地，多個中間電阻狀態中之一者)，例如藉由感測電路1024之感測放大器將位元線1160上之電流與合適的參考電流進行比較，來判定記憶胞1130之資料狀態。
圖12至圖15繪示程式化操作中可使用之導致電絕緣層之形成的各種脈衝形狀的實例。如圖12中所示，可施加單一電壓脈衝，以致使電絕緣層自主體記憶材料分離。同樣，電壓脈衝可具有陡峭的前邊緣，接以階梯狀的後邊緣，如圖13中所示。電壓脈衝可具有陡峭的前邊緣，接以斜坡式後邊緣，如圖14中所示。如圖15中所示，可使用一連串脈衝，其中每一脈衝之形狀可為矩形、階梯狀脈衝或斜坡式脈衝。
圖12至圖15中所示之脈衝形狀亦可用於抹除操作，其導致阻擋絕緣層之再合併。
將瞭解，可憑經驗設計用於程式化及抹除之脈衝形狀以提供所需結果。注意，在此說明書中，使用術語「程式化」來導致高阻抗狀態之形成，且使用術語「抹除」來導致低阻抗狀態之形成。如本文所描述之材料亦適用於多位準資料儲存。此處所描述之「抹除」過程在單一位準程式化記憶胞中可以更適當地被稱為「程式化」，視記憶體裝置技術之特定實施方案而定。
圖16至圖19說明在測試如圖4中所示而拍攝之裝置的過程中所使用的實驗設置，且其中記憶材料包括摻雜有15原子百分比氧化矽的Ge2 Sb2 Te5 。
如圖16中所示，將具有4伏特之峰值量值的脈衝施加於源極線(充當陽極)與位元線(充當陰極)之間。存取電晶體1600耦接於源極線與記憶胞1601之間。將基板偏壓於零伏特，同時用於選定記憶胞之字元線接收約3.8伏特之峰值電壓。如圖17中所示，施加至用於引起高阻抗狀態之字元線之脈衝的形狀具有在100奈秒內向上傾斜至最大電壓的前邊緣，所述最大電壓維持恆定達400奈秒。脈衝之電壓接著在2000奈秒內自最大值傾斜至零伏特。測得之最大脈衝電流為約400微安。
如圖18中所示，應用相反極性以引起低電阻狀態，其中位元線接收到正電壓(充當陽極)，且源極線接收到零伏特(充當陰極)。在此實施例中，字元線接收到約1.2伏特的電壓，而基板接地。如圖19中所示，施加至字元線以用於抹除低電阻操作的脈衝形狀包含前邊緣，其在約100奈秒內繞(wrapped)到最大電壓，保持恆定達約400奈秒，且在約2000奈秒內傾斜到0伏特。在此操作中，測得之最大脈衝電流為約350微安，以引起阻擋絕緣層再合併到主體記憶材料中。用於此組態之記憶胞的相反極性脈衝據信在所施加之脈衝的電場下促進電絕緣層之電擊穿，接以導致電絕緣材料被再合併至主體記憶材料中的電遷移及/或其他動力過程。
圖20說明用於使用圖16至圖19之設置來對記憶胞進行程式化及抹除的循環結果。如可看到，在200個循環內，經程式化狀態下之記憶胞電阻與抹除狀態下之記憶胞電阻的比率可靠地超過2至3個數量級。
圖21說明藉由施加一連串較低能量脈衝來啟用多位準程式化操作而產生的自約50K歐姆下之低電阻狀態至約100M歐姆之高電阻狀態之電阻變化對脈衝計數的關係。用於獲得圖21之資料的較低能量脈衝包含將源極線設定為3.5伏特，而非用於圖16中所示之單一脈衝實施例的4伏特。而且，字元線脈衝具有200奈秒的前邊緣，接以300奈秒的恆定最大位準，接以1000奈秒的後邊緣。用於獲得圖21之資料的較低能量程式化脈衝因此產生空隙/空位結構，其比上文所述之單一脈衝較高能量實施例更逐漸地形成電絕緣層。因此，當藉由施加一連串較低能量脈衝來控制總程式化能量時，經程式化狀態之電阻逐漸增加。如圖21中所示，使用上文所述之代表性脈衝形狀，記憶胞電阻隨脈衝數目逐漸增加。
本文已針對一記憶體裝置而演示了動力記憶機制，所述記憶體裝置具有包括摻雜有氧化矽之Gex Sby Tez 的記憶材料的本體，其中x=2、y=2且z=5，摻雜有10至20原子%之氧化矽。然而，由於本文所述之記憶機制並不依賴於記憶材料中之固相條件的變化，因此可使用特徵在於由於程式化及抹除偏壓配置之應用而導致之電絕緣層之分離及再合併動力過程的其他材料。舉例而言，主體記憶材料可由包含Sb、Te、Sn、Pb、Bi、Al、Ge-Te、Ge-Sb_Te或Ag-In-Sb-Te等之一或多個元素構成。導致電絕緣層中形成空隙的空位可來自製造過程期間或施加操作電流之後的材料密度變化。氣體型摻雜劑(例如N2 、Ar等)可提供適合於形成電絕緣層之製程的空位。介電摻雜劑可為氧化矽、氮化矽、氮氧化矽、氧化鋁或為了與主體記憶材料之相容性而選擇的其他材料。記憶材料之實施例可具有小於800度之熔化溫度，以節約操作功率。然而，亦可使用其他較高熔點材料。
此材料密度/體積變化可能由於主體記憶材料內之合金晶粒大小之改變、自非晶至結晶之相變、材料分離或其他動力過程而產生。GST材料為具有較窄能帶隙(band gap)之半導體，使得可容易自價帶(valence band)移除電子，並留下帶正電的離子化原子或分子。在接近或高於熔化溫度之操作條件下，電場與離子化原子或分子之間的電遷移或其他相互作用可導致材料沿電場移動。可依賴取決於電場之極性、溫度梯度及/或電流密度分佈的類似的動力機制來導致如本文所述之電絕緣層之分離及再合併。
記憶胞自低電阻「抹除」狀態開始。當施加一個或若干個電流脈衝經過記憶層時，記憶材料將被所述電流加熱。藉由控制加熱程序，可能發生許多電/熱引發之動力效應，包含不同材料之電遷移及相分離。介電質及/或空隙混合物將沿電極之間的電極間電流路徑而形成以阻擋電流，例如形成為鄰近於接觸表面，使得記憶胞被程式化至高電阻「經程式化狀態」。
雖然參考上文詳細描述之較佳實施例及實例而揭露了本發明，但應理解，這些實例是在說明性而非限制性意義上設計的。預期熟習此項技術者將容易想到多種修改及組合，所述修改及組合將在本發明之精神及附加之申請專利範圍的範疇內。
100．．．較低電阻設定狀態
101．．．讀取裕度
102．．．高電阻重設狀態
103．．．臨界電阻值
210．．．介電層
220．．．底部電極
225、245、325、345、717、817．．．寬度
230．．．相變記憶元件
240．．．頂部電極
250．．．主動區域
300．．．記憶胞
310．．．介電質
320、720、820、920．．．第一電極
330、1140、1142、1144、1146．．．記憶元件
332、834．．．底部表面
334、832．．．頂部表面
335．．．第一接觸表面
337．．．第二接觸表面
340、740、840、940．．．第二電極
355、755、855、955．．．電絕緣層
500~530．．．步驟
700．．．第二記憶胞
715．．．介電間隙壁
730、830、930．．．記憶材料
800．．．第三記憶胞
900．．．第四記憶胞
1010．．．積體電路
1012．．．記憶體陣列
1014．．．字元線解碼器與驅動器
1016、1156、1158．．．字元線
1018．．．位元線解碼器
1020、1160、1162．．．位元線
1022．．．匯流排
1024．．．區塊
1026．．．資料匯流排
1028．．．資料輸入線
1030．．．其他電路
1032．．．資料輸出線
1034．．．控制器
1036．．．偏壓電路電壓與電流源
1130、1132、1134、1136、1601．．．記憶胞
1154．．．源極線
1155．．．源極線終端電路
1180．．．路徑
1600．．．存取電晶體
R1．．．最高電阻
R2．．．較低電阻
圖1為儲存單一資料位元之記憶胞中之記憶狀態之電阻分佈的曲線圖。
圖2說明先前技術「蕈型」記憶胞的橫截面圖。
圖3A至圖3B說明如本文所述之藉由記憶材料的本體內之電絕緣層之分離及再合併而程式化及抹除的記憶胞的第一實施例。
圖4為繪示與電極之界面處之電絕緣層的如本文所述之記憶胞的穿透式電子顯微鏡照片。
圖5為本文所述之製造過程的簡化流程圖。
圖6A至圖6C說明用於形成如本文所述之記憶胞的製造過程的階段。
圖7說明在記憶材料的本體內具有電絕緣層的處於經程式化狀態之第二記憶胞的俯視圖。
圖8說明在記憶材料的本體內具有電絕緣層的處於經程式化狀態之第三記憶胞的橫截面圖。
圖9說明在記憶材料的本體內具有電絕緣層的處於經程式化狀態之第四記憶胞的橫截面圖。
圖10為包含使用基於如本文所述之電絕緣層分離及再合併的記憶胞而實施之記憶體陣列的積體電路的簡化方塊圖。
圖11為圖10之記憶體陣列之實施例的簡化電路圖。
圖12至圖15說明用於程式化及抹除之可能的脈衝形狀。
圖16說明用於程式化操作以引起電絕緣層之形成的偏壓配置。
圖17繪示用於圖16之程式化操作中之字元線電壓的脈衝形狀。
圖18說明用於抹除操作以引起電絕緣層之再合併的偏壓配置。
圖19繪示用於圖18之抹除操作中之字元線電壓的脈衝形狀。
圖20為針對程式化/抹除循環之測得之記憶胞電阻對循環數目的曲線圖。
圖21為針對適合於多位準程式化之程式化偏壓的測得之記憶胞電阻對脈衝數目的曲線圖。
300．．．記憶胞
310．．．介電質
320．．．第一電極
325．．．寬度
330．．．記憶元件
332．．．底部表面
334．．．頂部表面
335．．．第一接觸表面
337．．．第二接觸表面
340．．．第二電極
345．．．寬度
355．．．電絕緣層

Claims (26)

  1. 一種記憶體裝置，包括：一記憶胞，包括一第一電極、一第二電極以及位於該第一電極與該第二電極之間的一記憶材料的本體；以及一電路，將一偏壓配置施加至該記憶胞，該偏壓配置包括：一第一偏壓配置，引起一電絕緣層自該記憶材料的本體分離出的一分離現象，以建立一高電阻狀態；以及一第二偏壓配置，引起該電絕緣層之至少一部分再合併至該記憶材料的本體中，以建立一低電阻狀態。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該分離現象是該電絕緣層之材料自該記憶材料的本體內之一較低電流密度區域移動至一較高電流密度區域。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中該分離現象是該電絕緣層之材料自該記憶材料的本體內之一較低溫度區域移動至一較高溫度區域。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中該分離現象是該電絕緣層之材料自該記憶材料的本體內之一較低電壓電位區域移動至一較高電壓電位區域。
  5. 如申請專利範圍第1項所述之記憶體裝置，其中該電絕緣層包括一或多個空隙。
  6. 如申請專利範圍第1項所述之記憶體裝置，其中：該記憶材料的本體包括一主體材料及一摻雜材料；該第一偏壓配置引起該摻雜材料自該主體材料分離，以形成該摻雜材料之該電絕緣層；以及該第二偏壓配置引起該摻雜材料再合併至該主體材料中。
  7. 如申請專利範圍第6項所述之記憶體裝置，其中：該主體材料包括金屬、半導體或其組合；以及該摻雜材料包括介電質、玻璃或其組合。
  8. 如申請專利範圍第6項所述之記憶體裝置，其中該主體材料包括硫族化合物材料，且該摻雜材料包括介電材料。
  9. 如申請專利範圍第8項所述之記憶體裝置，其中該介電材料包括濃度在10at%至20at%之範圍內的氧化矽。
  10. 如申請專利範圍第1項所述之記憶體裝置，其中：該第一電極及該第二電極在各別的接觸表面處與該記憶材料的本體接觸，該第一電極之接觸表面的表面積小於該第二電極之接觸表面的表面積；以及該電絕緣層較接近於該第一電極之接觸表面，而較遠離於該第二電極之接觸表面。
  11. 如申請專利範圍第1項所述之記憶體裝置，其中該第一偏壓配置及該第二偏壓配置自該第一電極至該第二電極具有相反的電壓極性。
  12. 如申請專利範圍第1項所述之記憶體裝置，其中該偏壓配置包含一第三偏壓配置，該第三偏壓配置建立一電阻狀態，該電阻狀態位於該高電阻狀態與該低電阻狀態之間。
  13. 如申請專利範圍第1項所述之記憶體裝置，其中處於該高電阻狀態之該記憶材料的本體的電阻與處於該低電阻狀態之該記憶材料的本體的電阻的比率大於1000。
  14. 一種用於操作記憶體裝置之方法，該記憶體裝置包括一記憶胞，該記憶胞包括一第一電極、一第二電極以及位於該第一電極與該第二電極之間的一記憶材料的本體，該用於操作記憶體裝置之方法包括：施加一第一偏壓配置，引起一電絕緣層自該記憶材料的本體分離出的一分離現象來建立一高電阻狀態；以及施加一第二偏壓配置，引起該電絕緣層之至少一部分再合併至該記憶材料的本體中來建立一低電阻狀態。
  15. 如申請專利範圍第14項所述之用於操作記憶體裝置之方法，其中該分離現象是該電絕緣層之材料自該記憶材料的本體內之一較低電流密度區域移動至一較高電流密度區域。
  16. 如申請專利範圍第14項所述之用於操作記憶體裝置之方法，其中該分離現象是該電絕緣層之材料自該記憶材料的本體內之一較低溫度區域移動至一較高溫度區域。
  17. 如申請專利範圍第14項所述之用於操作記憶體裝置之方法，其中該分離現象是該電絕緣層之材料自該記憶材料的本體內之一較低電壓電位區域移動至一較高電壓電位區域。
  18. 如申請專利範圍第14項所述之用於操作記憶體裝置之方法，其中該電絕緣層包括一或多個空隙。
  19. 如申請專利範圍第14項所述之用於操作記憶體裝置之方法，其中：該記憶材料的本體包括一主體材料及一摻雜材料；該第一偏壓配置引起該摻雜材料自該主體材料分離，以形成該摻雜材料之該電絕緣層；以及該第二偏壓配置引起該摻雜材料再合併至該主體材料中。
  20. 如申請專利範圍第19項所述之用於操作記憶體裝置之方法，其中：該主體材料包括金屬、半導體或其組合；以及該摻雜材料包括介電質、玻璃或其組合。
  21. 如申請專利範圍第19項所述之用於操作記憶體裝置之方法，其中該主體材料包括硫族化合物材料，且該摻雜材料包括介電材料。
  22. 如申請專利範圍第21項所述之用於操作記憶體裝置之方法，其中該介電材料包括濃度在10at%至20at%之範圍內的氧化矽。
  23. 如申請專利範圍第14項所述之用於操作記憶體裝置之方法，其中：該第一電極及該第二電極在各別的接觸表面處與該記憶材料的本體接觸，該第一電極之接觸表面的表面積小於該第二電極之接觸表面的表面積；以及該電絕緣層較接近於該第一電極之接觸表面，而較遠離於該第二電極之接觸表面。
  24. 如申請專利範圍第14項所述之用於操作記憶體裝置之方法，其中該第一偏壓配置及該第二偏壓配置自該第一電極至該第二電極具有相反的電壓極性。
  25. 如申請專利範圍第14項所述之用於操作記憶體裝置之方法，更包括施加一第三偏壓配置，以建立一電阻狀態，該電阻狀態位於該高電阻狀態與該低電阻狀態之間。
  26. 如申請專利範圍第14項所述之用於操作記憶體裝置之方法，其中處於該高電阻狀態之該記憶材料的本體的電阻與處於該低電阻狀態之該記憶材料的本體的電阻的比率大於1000。
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