KR20110015907A - 저항체를 이용한 멀티 레벨 메모리 장치 - Google Patents

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조성래
안형근
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Abstract

멀티 레벨 메모리 장치가 제공된다. 상기 멀티 레벨 메모리 장치는 개구부를 갖는 절연층, 및 절연층의 개구부 내에 형성되며, 저장되는 데이터에 따라 저항 레벨이 변하는 멀티 레벨 메모리 셀을 포함하되, 멀티 레벨 메모리 셀의 저항 레벨은 펄스 높이는 동일하되 서로 다른 펄스 폭을 갖는 라이트 펄스가 멀티 레벨 메모리 셀에 인가됨에 따라 변한다.
멀티 레벨 메모리 장치, 멀리 레벨 셀

Description

저항체를 이용한 멀티 레벨 메모리 장치{Multi level memory device using resistance material}
본 발명은 멀티 레벨 메모리 장치에 관한 것으로, 보다 상세하게는 라이트 펄스 폭에 따라 멀티 레벨을 프로그램 할 수 있는 멀티 레벨 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 반도체 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다.
동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 반도체 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
한편, 제한된 웨이퍼 내에 더 많은 비트를 저장하기 위한 여러가지 방법이 개발되어 왔다. 예를 들어, 정교한(sophisticated) 리소그래피 방법 및 장치를 개발하고 이를 이용함으로써, 제한된 웨이퍼 내에 더 많은 메모리 셀을 제조할 수 있다. 다른 방법으로는, 하나의 메모리 셀에 1비트보다 많은 비트를 저장함으로써, 메모리 장치의 단위 면적당 집적도를 높일 수 있다. 이는 흔히 멀티 레벨(multi-level) 메모리 장치라고 불린다. 특히, 저항체를 이용한 멀티 레벨 메모리 장치의 경우, 각 메모리 셀은 저장되는 데이터에 따라 적어도 3개의 서로 다른 저항 레벨을 가질 수 있다.
하지만, 이러한 저항 레벨을 구현하기 위해 다층 상변화 물질 및 다층 전극을 사용할 경우, 구조가 복잡해지고 메모리 장치의 칩 사이즈가 증가되게 된다. 따라서, 메모리 장치의 칩 사이즈를 불필요하게 증가시키지 않으면서 단위셀 내에 멀티 레벨을 프로그램하는 것이 필요하다.
본 발명이 해결하고자 하는 과제는 칩 사이즈를 증가시키지 않으면서, 멀티 레벨을 프로그램 할 수 있는 멀티 레벨 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 태양(aspect)에 따른 멀티 레벨 메모리 장치는 개구부를 갖는 절연층, 및 절연층의 개구부 내에 형성되며, 저장되는 데이터에 따라 저항 레벨이 변하는 멀티 레벨 메모리 셀을 포함하되, 멀티 레벨 메모리 셀의 저항 레벨은 펄스 높이는 동일하되 서로 다른 펄스 폭을 갖는 라이트 펄스가 멀티 레벨 메모리 셀에 인가됨에 따라 변한다.
상기 과제를 해결하기 위한 본 발명의 다른 태양에 따른 멀티 레벨 메모리 장치는 저장되는 데이터에 따라 저항 레벨이 변하는 멀티 레벨 메모리 셀, 및 저장되는 데이터에 따라, 펄스 높이는 서로 동일하나 서로 다른 펄스 폭을 갖는 복수의 라이트 펄스를 멀티 레벨 메모리 셀에 인가하는 라이트 회로를 포함하되, 각 라이트 펄스의 펄스 폭이 커짐에 따라, 멀티 레벨 메모리 셀의 저항 레벨은 작아진다.
상기 과제를 해결하기 위한 본 발명의 다른 태양에 따른 멀티 레벨 메모리 장치는 컨파인드(confined) 구조를 가지며, 저장되는 데이터에 따라 저항 레벨이 변하는 멀티 레벨 메모리 셀로서, 한 종류의 상변화 물질만을 포함하는 멀티 레벨 메모리 셀, 및 저장되는 데이터에 따라, 펄스 높이는 서로 동일하나 서로 다른 펄스 폭을 갖는 라이트 펄스를 멀티 레벨 메모리 셀에 인가하여, 멀티 레벨 메모리 셀의 저항 레벨을 변화시키는 라이트 회로를 포함하되, 상변화 물질 내의 비정질 영역에 대한 결정질 영역의 비는 라이트 회로가 멀티 레벨 메모리 셀에 인가하는 라이트 펄스의 펄스 폭이 커짐에 따라 커진다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용 어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 본 발명의 기술적 사상에 의한 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명의 기술적 사상은 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등과 같이 저항체를 이용한 메모리 장치에 모두 적용될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 멀티 레벨 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 멀티 레벨 메모리 셀 어레이를 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 기술적 사상에 의한 일 실시예에 따른 멀티 레벨 메모리 장치는 멀티 레벨 메모리 셀 어레이(100), 어드레스 버퍼(310), 디코더(300), 로우 선택 회로(130), 컬럼 선택 회로(120), 리드 회로(110) 및 라이트 회로(150) 등을 포함한다.
멀티 레벨 메모리 셀 어레이(100)는 행렬 형태로 배열된 다수의 멀티 레벨 메모리 셀(MLC)을 포함한다. 다수의 멀티 레벨 메모리 셀(MLC)의 행(row)은 각 워드 라인(WL0~WLm)과 커플링되고, 다수의 멀티 레벨 메모리 셀(MLC)의 열(column)은 비트 라인(BL0~BLn)과 커플링된다.
멀티 레벨 메모리 셀(MLC)은 결정질 상태 또는 비정질 상태에 따라 서로 다른 3개 이상의 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다. 여기서, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도 2에서는 예시적으로 억세스 소자(AC)로서 다이오드를 도시하였으나, 이에 한정되는 것은 아니다. 여기서, 멀티 레벨 메모리 셀(MLC)은 가변 저항 소자(RC)가 멀티 레벨로 구현되어 적어도 2비트 이상의 데이터가 저장될 수 있다. 이는 추후 자세히 설명한다.
디코더(300)는 어드레스 버퍼(310)로부터 제공되는 어드레스 신호(ADDR)를 이용하여, 로우 선택 회로(130) 및 컬럼 선택 회로(120)에 로우 선택 신호(X0~Xm) 및 컬럼 선택 신호(Y0~Yn)를 각각 제공한다. 이에 의해, 로우 선택 회로(130)는 로우 선택 신호(X0~Xm)에 응답하여 다수의 워드 라인(WL0~WLm) 중에서 일부의 워드 라인(예를 들어, WL0)을 선택하고, 컬럼 선택 회로(30)는 컬럼 선택 신호(Y0~Yn)에 응답하여 다수의 비트 라인(BL0~BLn) 중에서 일부의 비트 라인(예를 들어, BL0)을 선택할 수 있다. .
리드 회로(110)는 멀티 레벨 메모리 셀 어레이(100) 내에서 선택된 멀티 레벨 메모리 셀(MLC)에 저장된 데이터를 리드하기 위한 회로이다.
라이트 회로(150)는 멀티 레벨 메모리 셀 어레이(100) 내에서 선택된 멀티 레벨 메모리 셀(MLC)에 데이터를 라이트하기 위한 회로이다. 이러한 라이트 회로(150)는 예를 들어, 외부 데이터를 제공받아 버퍼링하는 데이터 입력 버퍼(미도시) 및 멀티 레벨 메모리 셀 어레이(100) 중 선택된 멀티 레벨 메모리 셀(MLC)에 라이트 펄스를 제공하는 라이트 드라이버(미도시) 등을 포함할 수 있다.
특히, 본 발명의 기술적 사상에 의한 일 실시예에 따른 라이트 회로(150)는 저장되는 데이터에 따라, 펄스 높이는 서로 동일하나 서로 다른 펄스 폭을 갖는 복수의 라이트 펄스를 멀티 레벨 메모리 셀(MLC)에 인가한다. 구체적으로, 라이트 회로(150)는 멀티 레벨 메모리 셀(MLC)에 제1 데이터를 저장하기 위해, 라이트 동작 동안 하나의 라이트 펄스로 구성된 제1 라이트 펄스를 멀티 레벨 메모리 셀(MLC)에 인가한다. 또한, 라이트 회로(150)는 멀티 레벨 메모리 셀(MLC)에 제2 및 제3 데이터를 저장하기 위해, 라이트 동작 동안 하나의 라이트 펄스로 구성된 제2 및 제3 라이트 펄스를 멀티 레벨 메모리 셀(MLC)에 인가한다. 이러한 제1 라이 트 펄스와 제2 및 제3 라이트 펄스는 펄스 높이는 서로 동일하나 서로 다른 펄스 폭을 갖는다.
이하 도 3 및 도 4를 참조하여 본 발명의 기술적 사상에 의한 일 실시예에 따른 멀티 레벨 메모리 장치의 멀티 레벨 메모리 셀을 설명한다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 멀티 레벨 메모리 장치의 멀티 레벨 메모리 셀(이하, ‘단위 셀’이라 한다.)의 사시도이고, 도 4는 도 3의 IV-IV’ 라인을 따라 절단한 단면도이다. 도 3에서는 설명의 편의를 위해 도 4의 절연층(50, 70)을 생략하고 도시하였으나, 이에 한정하는 것은 아니다.
도 3 및 도 4를 참조하면, 본 발명의 기술적 사상에 의한 일 실시예에 따른 멀티 레벨 메모리 장치의 단위 셀(MLC) 은 억세스 소자(AC), 하부 전극(30), 상변화 물질(PCM; Phase Change Material)(40) 및 상부 전극(60)을 포함한다.
억세스 소자(AC)는 제1 절연층(50)의 개구부(55) 내에 형성될 수 있다. 구체적으로, 억세스 소자(AC)는 제1 방향(예를 들어, x방향)으로 연장된 워드라인(WLm) 상에 형성된 제1 절연층(50)의 개구부(55) 내에 형성될 수 있다. 한편, 본 실시예에서는 억세스 소자(AC)가 제1 절연층(50)의 개구부(55) 내에 형성된 것을 예시하였으나 이에 한정하는 것은 아니며, 본 발명의 다른 실시예에서 억세스 소자(AC)는 예를 들어 제1 절연층(50)의 개구부(55) 밖에 형성될 수도 있다.
억세스 소자(AC)는 제1 반도체 패턴(10)과 제2 반도체 패턴(20)을 포함하며, 단위 셀(MLC)에 정보가 저장되는 경우 비트 라인(BLn)을 통해 인가되는 라이트 펄스가 상부 전극(60)에서 하부 전극(30)방향으로 흐르는 것을 제어할 수 있다. 여기 서, 제1 반도체 패턴(10)과 제2 반도체 패턴(20)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 반도체 패턴(10)이 제1 도전형(예를 들어, N형)인 경우, 제2 반도체 패턴(20)은 제2 도전형(예를 들어, P형)일 수 있다.
억세스 소자(AC) 상에는 하부 전극(30)이 형성될 수 있다. 구체적으로 하부 전극(30)은 제1 절연층(50)의 개구부(55) 내에 형성된 억세스 소자(AC) 상에 형성될 수 있다. 즉, 하부 전극(30)과 억세스 소자(AC)는 제1 절연층(50)의 개구부(55) 내에 같이 형성될 수 있다.
하부 전극(30)은 예를들어, 타이타늄 질화막(TiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 몰리브데늄 질화막(MoN), 니오비윰 질화막(NbN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 붕소 질화막(TiBN), 지르코늄 실리콘 질화막(ZrSiN), 텅스텐 실리콘 질화막(WSiN), 텅스텐 붕소 질화막(WBN), 지르코늄 알루미늄 질화막(ZrAlN), 몰리브데늄 알루미늄 질화막(MoAlN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN), 타이타늄 텅스텐막(TiW), 타이타늄 알루미늄막(TiAl), 타이타늄 산질화막(TiON), 타이타늄 알루미늄 산질화막(TiAlON), 텅스텐 산질화막(WON) 또는 타탄륨 산질화막(TaON)과 같은 물질로 이루어질 수 있으나, 이에 한정하는 것은 아니다.
하부 전극(30) 상에 상변화 물질(40)이 형성될 수 있다. 구체적으로 상변화 물질(40)은 제1 절연층(50)의 개구부(55) 내에 형성된 억세스 소자(AC) 및 하부 전극(30) 상에 상변화 물질(40)이 채워져서 형성될 수 있다. 즉, 상변화 물질(40)과 억세스 소자(AC) 및 하부 전극(30)은 제1 절연층(50)의 개구부(55) 내에 같이 형성 될 수 있다.
또한, 상변화 물질(40)과 하부 전극(30)의 폭은 실질적으로 서로 동일할 수 있다. 구체적으로, 제1 절연층(50)의 개구부(55) 내에 형성된 상변화 물질(40)과 하부 전극(30)의 폭(예를 들어 x방향 폭 및/또는 y방향 폭)은 실질적으로 서로 동일할 수 있다. 즉, 본 발명의 기술적 사상에 의한 일 실시예에 따른 멀티 레벨 메모리 셀은 이와 같이 제1 절연층(50)의 개구부(55) 내에 하부 전극(30)과 상부 전극(60)의 폭이 실질적으로 서로 동일하게 형성된 컨파인드(confined) 구조로 형성될 수 있다. 이와 같은 컨파인드 구조로 인해 개구부(55)가 형성되지 않은 플래너(planar) 구조와 달리 상변화 물질(40) 전체에 걸쳐 결정질 영역이 형성될 수 있다. 이는 추후 더욱 자세히 설명한다.
상변화 물질(40)은 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 특히, 본 발명의 기술적 사상에 의한 일 실시예에 따른 상변화 물질(40)은 이 중에서 한 종류의 물질만을 포함할 수 있다. 예를 들어, 상변화 물질(40)은 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe만을 포함할 수 있다.
상부 전극(60)은 상변화 물질(40) 상에 형성될 수 있다. 구체적으로 상부 전극(60)은 제1 절연층(50)의 개구부(55) 내에 형성된 상변화 물질(40) 상에 형성되 어 있는 제2 절연층(70) 내에 형성될 수 있다. 한편, 제2 절연층(70) 상에는 제2 방향(예를들어 y방향)으로 연장되는 비트 라인(BLn)이 형성될 수 있다.
상부 전극(60)의 폭은 상변화 물질(40)과 하부 전극(30)의 폭보다 더 넓을 수 있다. 구체적으로, 상부 전극(60)의 폭(예를 들어 x방향 폭 및/또는 y방향 폭)은 제1 절연층(50)의 개구부(55) 내에 형성된 상변화 물질(40)과 하부 전극(30)의 폭보다 넓을 수 있다.
상부 전극(60)은 상술한 하부 전극(30)을 이루는 물질과 동일한 물질로 이루어질 수 있으나 이에 한정되는 것은 아니다. 이때, 상부 전극(60)을 이루는 대표적인 물질은 타이타늄/타이타늄 질화막(Ti/TiN)일 수 있다.
한편, 도 4에서는 억세스 소자(AC), 하부 전극(30) 및 상변화 물질(40)이 모두 제1 절연층(50) 내에 형성된 것이 도시되어있으나, 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 기술적 사상에 의한 다른 실시예에서 억세스 소자(AC), 하부 전극(30) 및 하부 전극 중 적어도 일부는 서로 다른 절연층 내에 형성될 수도 있다.
또한, 도 4에서는 상부 전극(60)이 제2 절연층(70) 내에 형성된 것이 도시되어 있으나, 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 기술적 사상에 의한 또 다른 실시예에서 제1 절연층(50) 및 제2 절연층(70)은 일체로 형성될 수도 있다. 즉, 일체로 형성된 제1 및 제2 절연층(50, 70) 내에 개구부(55)가 형성되고, 개구부(55) 내에 억세스 소자(AC), 하부 전극(30), 상변화 물질(40) 및 상부 전극(60)이 형성될 수도 있다.
그리고, 도 4에서는 비트 라인(BLn)과 상부 전극(60)이 일체로 형성된 것이 도시되어 있으나, 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 기술적 사상에 의한 또 다른 실시예에서 비트 라인(BLn)과 상부 전극(60)은 구분되어 형성될 수도 있다.
이하 도 5 내지 도 7을 참조하여 본 발명의 기술적 사상에 의한 일 실시예에 따른 멀티 레벨 메모리 장치의 단위셀(MLC)이 멀티 레벨로 구현되어, 적어도 2비트 이상의 데이터를 저장하는 것에 대해 설명한다.
도 5는 서로 다른 펄스 폭을 갖는 라이트 펄스를 단위셀에 인가했을 때 상변화 물질의 온도 변화를 설명하기 위한 도면이다. 도 6 및 도 7은 서로 다른 펄스 폭을 갖는 라이트 펄스를 단위셀에 인가했을 때 상변화 물질의 결정질 영역의 변화를 설명하기 위한 도면들이다.
먼저, 도 5 및 도 6을 참조하면, 라이트 회로(도 1의 150)는 단위셀(MLC)에 제1 저항 레벨(R1)에 대응하는 제1 데이터(예를 들어, DATA(1,1))를 저장하기 위해 제1 라이트 펄스(510)를 인가한다.
도 5를 참조하면, 제1 라이트 펄스(510)의 펄스 높이(Vc)는 펄스 폭의 변화에 따라 상변화 물질(40)의 저항 레벨을 뚜렷하게 구분지을 수 있는 소정의 전압 값일 수 있다. 이는 추후 실험예와 더불어 더 자세히 설명한다. 또한, 도 5에는 펄스 높이(Vc)로 전압 값이 도시되어 있으나, 이에 한정하는 것은 아니다. 즉, 예를 들어 본 발명의 기술적 사상에 의한 또 다른 실시예에서 펄스 높이(Vc)는 펄스 폭의 변화에 따라 상변화 물질(40)의 저항 레벨을 뚜렷하게 구분지을 수 있는 전류 값일 수 있다.
제1 라이트 펄스(510)는 라이징(rising) 엣지(edge) 구간(tr), 제1 라이트 펄스 폭(t1), 폴링(falling) 엣지 구간(tf)을 포함할 수 있다.
라이징 엣지 구간(tr)은 펄스 높이(Vc)를 갖는 제1 라이트 펄스(510)를 형성하는 시간으로, 제1 라이트 펄스 폭(t1)에 비해 매우 작을 수 있다. 제1 라이트 펄스 폭(t1)은 펄스 높이(Vc)를 갖는 제1 라이트 펄스(510)가 유지되는 시간으로, 이는 예를 들어 상변화 물질(40)에 열을 충분히 가할 수 있도록 10ns 이상일 수 있다. 폴링 엣지 구간(tf)은 펄스 높이(Vc)를 갖는 제1 라이트 펄스(510)가 소멸되는 시간으로, 역시 제1 라이트 펄스 폭(t1)에 비해 매우 작을 수 있다. 여기서, 폴링 엣지 구간(tf)은 라이징 엣지 구간(tr)과 실질적으로 서로 동일할 수 있다.
상변화 물질(40)에 제1 라이트 펄스(510)가 인가되면, 상변화 물질(40)의 온도가 변하게 되고, 상변화 물질(40)내에 결정질 영역(45)이 형성되어, 단위셀(MLC)을 제1 저항 레벨(R1)로 구현할 수 있다. 이하 이에 대해 자세히 설명한다.
상변화 물질(40)에 제1 라이트 펄스(510)가 인가되면 상변화 물질(40)의 온도는 도 5에 도시된 것처럼 제1 온도(Ta)에서 제2 온도(Tb)로 변하게 된다. 그리고, 제1 라이트 펄스(510)의 인가가 종료되면, 퀀칭(quenching) 과정을 거쳐 다시 제1 온도(Ta)로 변하게 된다. 이 때, 제1 온도(Ta)는 예를 들어 상온일 수 있고, 제2 온도(Tb)는 상변화 물질(40)의 용융 온도(Tm)보다 높은 온도일 수 있다.
퀀칭 타임(tq)은 상변화 물질(40)이 제2 온도(Tb)에서 퀀칭 과정을 거쳐 제1 온도(Ta)로 변하는 시간이다. 한편, 잠열은 상변화 물질(40)을 비정질 상태로 유지 시킬 수 있는 펄스 높이(Vc)의 라이트 펄스(510, 520, 530, 540)로부터 상변화 물질(40)이 제공받은 열로 정의할 수 있는데, 이러한 잠열이 증가할수록 퀀칭 타임(tq)은 길어질 수 있다. 보다 구체적으로, 라이트 펄스(510, 520, 530, 540)의 펄스 폭(t1, t2, t3, t4)이 커질수록 상변화 물질(40)은 라이트 펄스(510, 520, 530, 540)로부터 보다 많은 열을 제공받게 되고, 제공받은 열이 많을수록 상변화 물질(40)내의 잠열이 증가하므로, 이러한 잠열이 빠져 나가는 시간인 퀀칭 타임(tq)은 길어질 수 있다.
이러한 퀀칭 타임(tq)에 따라 상변화 물질(40)내의 비정질 영역에 대한 결정질 영역(45)의 비가 변할 수 있다. 구체적으로, 퀀칭 타임(tq)이 길어질수록 상변화 물질(40)의 부분 결정화가 많이 일어나, 상변화 물질(40)내의 비정질 영역에 대한 결정질 영역(45)의 비가 커질 수 있다.
도 6을 참조하면, 제1 라이트 펄스 폭(t1)을 가지는 제1 라이트 펄스(510)가 상변화 물질(40)에 인가된 경우, 상변화 물질(40)은 퀀칭 타임(tq)이 상대적으로 짧아 결정화가 이루어지지 않고 실질적으로 비결정질 영역만을 포함할 수 있다. 이에 의해, 상변화 물질(40)은 제1 데이터(예를 들어 DATA(1,1))에 대응하는 제1 저항 레벨(R1)을 가질 수 있다.
다음, 도 5 및 도 6을 참조하면, 라이트 회로(도 1의 150)는 단위셀(MLC)에 제2 저항 레벨(R2)에 대응하는 제2 데이터(예를 들어, DATA(1,0))를 저장하기 위해 제2 라이트 펄스(520)를 인가한다. 여기서, 제2 저항 레벨(R2)은 제1 저항 레벨(R1)보다 낮은 저항 값일 수 있다.
제2 라이트 펄스(520)의 펄스 높이(Vc)는 앞에서 설명한 제1 라이트 펄스(510)와 동일한 바 자세한 설명은 생략한다.
제2 라이트 펄스(520)는 라이징 엣지 구간(tr), 제2 라이트 펄스 폭(t2), 폴링 엣지 구간(tf)을 포함할 수 있다. 제2 라이트 펄스 폭(t2)은 펄스 높이(Vc)를 갖는 제2 라이트 펄스(520)가 유지되는 시간으로, 제2 라이트 펄스 폭(t2)은 제1 라이트 펄스 폭(t1)보다 클 수 있다. 라이징 엣지 구간(tr) 및 폴링 엣지 구간(tf)은 앞에서 제1 라이트 펄스(510)를 설명할 때 설명한 것과 동일한 바 자세한 설명을 생략한다.
상변화 물질(40)에 제2 라이트 펄스(520)가 인가되면, 상변화 물질(40)의 온도가 변하게 되고, 상변화 물질(40)내의 결정질 영역(45)이 형성되어, 단위셀(MLC)을 제2 저항 레벨(R2)로 구현할 수 있다. 이하 이에 대해 자세히 설명한다.
상변화 물질(40)에 제2 라이트 펄스(520)가 인가되면 상변화 물질(40)의 온도는 도 5에 도시된 것처럼 제1 온도(Ta)에서 제2 온도(Tb)로 변하게 된다. 그리고, 제2 라이트 펄스(520)의 인가가 종료되면, 퀀칭(quenching) 과정을 거쳐 다시 제1 온도(Ta)로 변하게 된다. 제1 온도(Ta), 제2 온도(Tb)는 앞에서 제1 라이트 펄스(510)를 설명할 때 설명한 것과 동일한 바 자세한 설명을 생략한다.
도 5를 참조하면, 제2 라이트 펄스(520) 인가로 인한 퀀칭 타임(tq)은 제1 라이트 펄스(510) 인가로 인한 퀀칭 타임(tq)보다 길 수 있다. 구체적으로, 제1 라이트 펄스 폭(t1)보다 제2 라이트 펄스 폭(t2)이 크기 때문에, 제2 라이트 펄스(520)를 인가했을 때, 제1 라이트 펄스(510)를 인가했을 때보다 상변화 물질(40) 은 더 많은 잠열을 얻을 수 있다. 따라서, 이 잠열이 빠져나가는 시간인 퀀칭 타임(tq)은 제1 라이트 펄스(510)를 인가했을 때에 비해 더욱 길어질 수 있다. 이러한 길어진 퀀칭 타임(tq)으로 인해, 제2 라이트 펄스(520)를 인가했을 때 상변화 물질(40)내의 비정질 영역에 대한 결정질 영역(45)의 비는 제1 라이트 펄스(510)를 인가했을 때에 비해 커질 수 있다.
도 6을 참조하면, 제2 라이트 펄스 폭(t2)을 가지는 제2 라이트 펄스(520)가 상변화 물질(40)에 인가된 경우, 퀀칭 타임(tq)이 제1 라이트 펄스(510)를 인가했을 때 보다 길기 때문에, 상변화 물질(40)의 부분 결정화가 일어날 수 있다. 따라서, 상변화 물질(40)내에 결정질 영역(45)이 형성되어, 제1 라이트 펄스(510)를 인가했을 때 보다 상변화 물질(40)내의 비정질 영역에 대한 결정질 영역(45)의 비가 커질 수 있다.
특히, 본 발명의 기술적 사상에 의한 일 실시예에 따른 멀티 레벨 메모리 장치의 단위셀(MLC)에서는 이러한 결정질 영역(45)이 상변화 물질(40) 전체에 걸쳐 형성될 수 있다. 즉, 결정질 영역(45)은 상변화 물질(40) 전체에 걸쳐 분산되어 형성된 복수의 서브 결정질 영역을 포함 수 있고, 이 복수의 서브 결정질 영역은 하부 전극(30) 또는 상부 전극(60) 주위에 국한되어 형성되는 것이 아니라, 상변화 물질(40) 전체에 걸쳐 분산되어 형성될 수 있다. 한편, 이러한 복수의 서브 결정질 영역의 크기는 서로 동일할 수 있다.
이와 같이 형성된 결정질 영역(45)에 의해, 상변화 물질(40)은 제2 데이터(예를 들어 DATA(1,0))에 대응하는 제2 저항 레벨(R2)을 가질 수 있다.
다시, 도 5 및 도 6을 참조하면, 라이트 회로(도 1의 150)는 단위셀(MLC)에 제3 저항 레벨(R3)에 대응하는 제3 데이터(예를 들어, DATA(0,1))를 저장하기 위해 제3 라이트 펄스(530)를 인가한다. 여기서, 제3 저항 레벨(R3)은 제1 및 제2 저항 레벨(R1, R2) 보다 낮은 저항 값일 수 있다.
제3 라이트 펄스 폭(t3)은 펄스 높이(Vc)를 갖는 제3 라이트 펄스(530)가 유지되는 시간으로, 제3 라이트 펄스 폭(t3)은 제1 및 제2 라이트 펄스 폭(t1, t2)보다 클 수 있다. 기타 제3 라이트 펄스(530)에 관한 내용은 앞에서 설명한 것과 동일한 바 자세한 설명을 생략한다.
상변화 물질(40)에 제3 라이트 펄스(530)가 인가되면, 상변화 물질(40)의 온도가 변하게 되고, 상변화 물질(40)내의 비정질 영역에 대한 결정질 영역(45)의 비가 커져, 단위셀(MLC)을 제3 저항 레벨(R3)로 구현할 수 있다.
도 5를 참조하면, 제3 라이트 펄스(530) 인가로 인한 퀀칭 타임(tq)은 제1 및 제2 라이트 펄스(510, 520) 인가로 인한 퀀칭 타임(tq)보다 길 수 있다. 구체적으로, 제1 및 제2 라이트 펄스 폭(t1, t2)보다 제3 라이트 펄스 폭(t3)이 크기 때문에, 제3 라이트 펄스(530)를 인가했을 때, 제1 및 제2 라이트 펄스(510, 520)를 인가했을 때보다 상변화 물질(40)은 더 많은 잠열을 얻을 수 있다. 따라서, 이 잠열이 빠져나가는 시간인 퀀칭 타임(tq)은 제1 및 제2 라이트 펄스(510, 520)를 인가했을 때에 비해 더욱 길어질 수 있다. 이러한 길어진 퀀칭 타임(tq)으로 인해, 제3 라이트 펄스(530)를 인가했을 때 상변화 물질(40)내의 비정질 영역에 대한 결정질 영역(45)의 비는 제1 및 제2 라이트 펄스(510, 520)를 인가했을 때에 비해 커 질 수 있다.
도 6을 참조하면, 제3 라이트 펄스 폭(t3)을 가지는 제3 라이트 펄스(530)가 상변화 물질(40)에 인가된 경우, 퀀칭 타임(tq)이 제1 및 제2 라이트 펄스(510, 520)를 인가했을 때 보다 길기 때문에, 제1 및 제2 라이트 펄스(510, 520)를 인가했을 때 보다 상변화 물질(40)내의 비정질 영역에 대한 결정질 영역(45)의 비가 커질 수 있다. 기타 다른 결정질 영역(45)에 관한 내용은 앞에서 설명한 것과 동일한 바 자세한 설명을 생략한다.
이와 같이 형성된 결정질 영역(45)에 의해, 상변화 물질(40)은 제3 데이터(예를 들어 DATA(0,1))에 대응하는 제3 저항 레벨(R3)을 가질 수 있다.
다시, 도 5 및 도 6을 참조하면, 라이트 회로(도 1의 150)는 단위셀(MLC)에 제4 저항 레벨(R4)에 대응하는 제4 데이터(예를 들어, DATA(0,0))를 저장하기 위해 제4 라이트 펄스(540)를 인가한다. 여기서, 제4 저항 레벨(R4)은 제1 내지 제3 저항 레벨(R1, R2, R3) 보다 낮은 저항 값일 수 있다.
제4 라이트 펄스 폭(t4)은 펄스 높이(Vc)를 갖는 제4 라이트 펄스(540)가 유지되는 시간으로, 제4 라이트 펄스 폭(t4)은 제1 내지 제3 라이트 펄스 폭(t1, t2, t3)보다 클 수 있다. 기타 제4 라이트 펄스(540)에 관한 내용은 앞에서 설명한 것과 동일한 바 자세한 설명을 생략한다.
상변화 물질(40)에 제4 라이트 펄스(540)가 인가되면, 상변화 물질(40)의 온도가 변하게 되고, 상변화 물질(40)내의 비정질 영역에 대한 결정질 영역(45)의 비가 커져, 단위셀(MLC)을 제4 저항 레벨(R4)로 구현할 수 있다.
도 5를 참조하면, 제4 라이트 펄스(540) 인가로 인한 퀀칭 타임(tq)은 제1 내지 제3 라이트 펄스(510, 520, 530) 인가로 인한 퀀칭 타임(tq)보다 길 수 있다. 구체적으로, 제1 내지 제3 라이트 펄스 폭(t1, t2, t3)보다 제4 라이트 펄스 폭(t4)이 크기 때문에, 제4 라이트 펄스(540)를 인가했을 때, 제1 내지 제3 라이트 펄스(510, 520, 530)를 인가했을 때보다 상변화 물질(40)은 더 많은 잠열을 얻을 수 있다. 따라서, 이 잠열이 빠져나가는 시간인 퀀칭 타임(tq)은 제1 내지 제3 라이트 펄스(510, 520, 530)를 인가했을 때에 비해 더욱 길어질 수 있다. 이러한 길어진 퀀칭 타임(tq)으로 인해, 제4 라이트 펄스(540)를 인가했을 때 상변화 물질(40)내의 비정질 영역에 대한 결정질 영역(45)의 비는 제1 내지 제3 라이트 펄스(510, 520, 530)를 인가했을 때에 비해 커질 수 있다.
도 6을 참조하면, 제4 라이트 펄스 폭(t4)을 가지는 제4 라이트 펄스(540)가 상변화 물질(40)에 인가된 경우, 퀀칭 타임(tq)이 제1 내지 제3 라이트 펄스(510, 520, 530)를 인가했을 때 보다 길기 때문에, 제1 내지 제3 라이트 펄스(510, 520, 530)를 인가했을 때 보다 상변화 물질(40)내의 비정질 영역에 대한 결정질 영역(45)의 비가 커질 수 있다. 기타 다른 결정질 영역(45)에 관한 내용은 앞에서 설명한 것과 동일한 바 자세한 설명을 생략한다.
이와 같이 형성된 결정질 영역(45)에 의해, 상변화 물질(40)은 제4 데이터(예를 들어 DATA(0,0))에 대응하는 제4 저항 레벨(R4)을 가질 수 있다.
이상에서는 결정질 영역(45)이 상변화 물질(40) 전체에 분산되며, 동일한 크기를 가지는 서브 결정질 영역을 포함하는 것으로 설명하였으나, 이에 한정하는 것 은 아니다. 예를 들어, 본 발명의 다른 실시예에서, 결정질 영역(45)은 도 7에 도시된 바와 같이, 상변화 물질(40) 전체에 분산되며, 적어도 하나는 다른 크기를 가지는 서브 결정질 영역을 포함할 수 있다.
이와 같이 펄스 높이(Vc)가 동일하고, 펄스 폭이 다른 제1 내지 제4 라이트 펄스(510, 520, 530, 540)를 이용하여, 단위셀(MLC)에 2비트 이상의 데이터가 저장될 수 있도록 하면, 상변화 메모리 장치의 칩 사이즈를 불필요하게 증가시키지 않으면서 단위셀 내에 멀티 레벨을 구현할 수 있다. 즉, 멀티 레벨을 구현하기 위한 별도의 상변화 물질(40)이나 하부 전극(30)이 필요하지 않으므로, 칩 사이즈가 불필요하게 증가되는 것을 막을 수 있다.
또한, 하나 혹은 둘 이상의 상변화 물질(40)에 서로 다른 펄스 높이(Vc)를 갖는 라이트 펄스를 인가하여 상변화 물질의 비정질 영역의 크기를 조절함으로써 멀티 레벨을 구현하는 방법에서는, 반복되는 라이트 동작 후 상변화 물질의 저항 레벨이 변하여 저장된 정보를 읽을 수 없는 드리프트(drift) 이슈(issue)가 발생하나, 본 발명의 기술적 사상에 의한 일 실시예에 따른 멀티 레벨 메모리 셀은 이러한 현상이 발생하지 않는다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
<실험예>
도 3 및 도 4에 도시된 단위셀(MLC)의 하부 전극(30) 및 상변화 물질(40)의 크기가 아래 표 1과 같을 때, 이와 같은 단위셀(MLC)에 도 5에 도시된 제1 내지 제4 라이트 펄스(510, 520, 530, 540)를 표 2와 같이 인가하되, 각 펄스의 펄스 높이(Vc)를 변화시켜가며, 상변화 물질(40)의 저항 값을 측정하였다.
x길이(L1) 7.5mm
y길이(L2) 65mm
하부 전극의 높이(L3) 70mm
상변화 물질 높이(L4) 30mm
라이징 엣지 구간
(tr)		 펄스 폭
(t1, t2, t3, t4)		 폴링 엣지 구간
(tf)
제1 라이트 펄스(510) 2ns 10ns 2ns
제2 라이트 펄스(520) 2ns 30ns 2ns
제3 라이트 펄스(530) 2ns 60ns 2ns
제4 라이트 펄스(540) 2ns 100ns 2ns
이에 따른 저항값 측정 결과가 도 8에 나타나있다.
도 8은 실험예에 따른 실험 결과를 나타낸 도면이다.
도 8을 참조하면, 전압의 크기가 특정 구간(ΔV) 내일 때, 제1 내지 제4 라이트 펄스(510, 520, 530, 540)에 따라 상변화 물질(40)의 저항 값이 뚜렷하게 구분됨을 알 수 있다.
여기서, 단위셀(MLC)의 하부 전극(30) 및 상변화 물질(40)의 크기가 표 1과 같을 때, 제1 내지 제4 라이트 펄스(510, 520, 530, 540)의 펄스 높이(Vc)는 특정 구간(ΔV) 내의 전압이어야 함을 알 수 있다. 만약, 제1 내지 제4 라이트 펄스(510, 520, 530, 540)의 펄스 높이(Vc)가 특정 구간(ΔV) 외의 전압일 경우, 제1 내지 제4 라이트 펄스(510, 520, 530, 540)에 따라 상변화 물질(40)의 저항 값이 뚜렷하게 구분되지 않을 수 있다.
더욱 바람직하게는 단위셀(MLC)의 하부 전극(30) 및 상변화 물질(40)의 크기가 표 1과 같을 때, 제1 내지 제4 라이트 펄스(510, 520, 530, 540)의 펄스 높이(Vc)는 특정 값(Vs)의 전압일 수 있다. 이렇게 펄스 높이(Vc)가 특정 값(Vs)인 제1 내지 제4 라이트 펄스(510, 520, 530, 540)를 인가하여 상변화 물질(40)의 저항 값을 측정한 결과는 표 3에 나타나있다.
저항값(저항 레벨) 데이터
제1 라이트 펄스(510) 1200KΩ(R1) (1,1)
제2 라이트 펄스(520) 400KΩ(R2) (1,0)
제3 라이트 펄스(530) 150KΩ(R3) (0,1)
제4 라이트 펄스(540) 40KΩ(R4) (0.0)
도 8 및 표 3을 참조하면, 펄스 폭이 커짐에 따라 상변화 물질(40) 또는 상변화 물질(40)을 포함하는 단위셀(MLC)의 저항 레벨(R1, R2, R3, R4)이 감소함을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 멀티 레벨 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 멀티 레벨 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 멀티 레벨 메모리 장치의 멀티 레벨 메모리 셀의 사시도이다.
도 4는 도 3의 IV-IV’ 라인을 따라 절단한 단면도이다.
도 5는 서로 다른 펄스 폭을 갖는 라이트 펄스를 단위셀에 인가했을 때 상변화 물질의 온도 변화를 설명하기 위한 도면이다.
도 6 및 도 7은 서로 다른 펄스 폭을 갖는 라이트 펄스를 단위셀에 인가했을 때 상변화 물질의 결정질 영역의 변화를 설명하기 위한 도면들이다.
도 8은 실험예에 따른 실험 결과를 나타낸 도면이다.
(도면의 주요부분에 대한 부호의 설명)
30: 하부 전극 40: 상변화 물질
45: 결정질 영역 55: 개구부
60: 상부 전극 100: 멀티 레벨 메모리 셀 어레이
150: 라이트 회로 510~540: 제1 내지 제4 라이트 펄스

Claims (10)

  1. 개구부를 갖는 절연층; 및
    상기 절연층의 상기 개구부 내에 형성되며, 저장되는 데이터에 따라 저항 레벨이 변하는 멀티 레벨 메모리 셀을 포함하되,
    상기 멀티 레벨 메모리 셀의 상기 저항 레벨은 펄스 높이는 동일하되 서로 다른 펄스 폭을 갖는 라이트 펄스가 상기 멀티 레벨 메모리 셀에 인가됨에 따라 변하는 멀티 레벨 메모리 장치.
  2. 제 1항에 있어서,
    상기 라이트 펄스의 상기 펄스 폭이 커짐에 따라 상기 저항 레벨은 작아지는 멀티 레벨 메모리 장치.
  3. 제 1항에 있어서,
    상기 멀티 레벨 메모리 셀은 상기 개구부 내에 채워진 상변화 물질을 포함하는 멀티 레벨 메모리 장치.
  4. 제 3항에 있어서,
    상기 멀티 레벨 메모리 셀은 한 종류의 상기 상변화 물질만을 포함하는 멀티 레벨 메모리 장치.
  5. 제 3항에 있어서,
    상기 라이트 펄스의 상기 펄스 폭이 커짐에 따라 상기 상변화 물질 내의 비정질 영역에 대한 결정질 영역의 비가 커지는 멀티 레벨 메모리 장치.
  6. 제 3항에 있어서,
    상기 라이트 펄스가 인가되는 동안, 상기 상변화 물질은 상기 라이트 펄스의 상기 펄스 폭에 관계없이 제1 온도에서 제2 온도로 변하는 멀티 레벨 메모리 장치.
  7. 제 6항에 있어서,
    상기 제2 온도는 상기 상변화 물질의 용융 온도보다 높은 멀티 레벨 메모리 장치.
  8. 제 6항에 있어서,
    상기 라이트 펄스가 인가된 후 상기 상변화 물질이 상기 제2 온도에서 상기 제1 온도로 변하는 퀀칭 타임(quenching time)은,
    상기 라이트 펄스의 상기 펄스 폭이 커짐에 따라 길어지는 멀티 레벨 메모리 장치.
  9. 저장되는 데이터에 따라 저항 레벨이 변하는 멀티 레벨 메모리 셀; 및
    상기 저장되는 데이터에 따라, 펄스 높이는 서로 동일하나 서로 다른 펄스 폭을 갖는 복수의 라이트 펄스를 상기 멀티 레벨 메모리 셀에 인가하는 라이트 회로를 포함하되,
    상기 각 라이트 펄스의 상기 펄스 폭이 커짐에 따라, 상기 멀티 레벨 메모리 셀의 상기 저항 레벨은 작아지는 멀티 레벨 메모리 장치.
  10. 컨파인드(confined) 구조를 가지며, 저장되는 데이터에 따라 저항 레벨이 변하는 멀티 레벨 메모리 셀로서, 한 종류의 상변화 물질만을 포함하는 멀티 레벨 메모리 셀; 및
    상기 저장되는 데이터에 따라, 펄스 높이는 서로 동일하나 서로 다른 펄스 폭을 갖는 라이트 펄스를 상기 멀티 레벨 메모리 셀에 인가하여, 상기 멀티 레벨 메모리 셀의 저항 레벨을 변화시키는 라이트 회로를 포함하되,
    상기 상변화 물질 내의 비정질 영역에 대한 결정질 영역의 비는 상기 라이트 회로가 상기 멀티 레벨 메모리 셀에 인가하는 상기 라이트 펄스의 상기 펄스 폭이 커짐에 따라 커지는 멀티 레벨 메모리 장치.
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