TW202135285A - 用於記憶體裝置中之線之可組態電阻率 - Google Patents

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Abstract

本發明描述支援一記憶體裝置之線、諸如一記憶體陣列中之存取線之可組態電阻率的方法、系統及裝置。舉例而言，一記憶體裝置之不同層級處之金屬線可經氧化至不同程度，以便該記憶體裝置之不同層級處之該等線具有不同電阻率。此可允許在逐層級基礎上調節線之該電阻率，而無需變更用於最初形成該等不同層級處之該等線的製造技術及相關參數，從而可具有至少關於降低成本及複雜度方面之益處。線可使用一乾式或濕式製程經氧化至一受控程度。

Description

用於記憶體裝置中之線之可組態電阻率
技術領域係關於用於記憶體裝置中之線之可組態電阻率。
下文大體而言係關於記憶體裝置且更具體而言係關於記憶體裝置中之線之可組態電阻率。
記憶體裝置廣泛地用於在諸如電腦、無線通信裝置、攝影機、數位顯示器及類似者之各種電子裝置中儲存資訊。藉由程式化記憶體裝置之不同狀態來儲存資訊。舉例而言，二進位裝置最常儲存常常由邏輯1或邏輯0表示之兩個狀態中之一者。在其他裝置中，可儲存超過兩個狀態。為了存取所儲存資訊，裝置之組件可讀取或感測記憶體裝置中之至少一種所儲存狀態。為了儲存資訊，裝置之組件可在記憶體裝置中寫入或程式化狀態。
存在各種類型之記憶體裝置，包括磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)及其他。記憶體裝置可為揮發性的或非揮發性的。即使在不存在外部電源的情況下，非揮發性記憶體，例如FeRAM亦可維持其所儲存邏輯狀態持續擴展之時間段。揮發性記憶體裝置，例如DRAM，在與外部電源斷開連接時可能丟失其所儲存狀態。
本專利申請案主張2020年2月4日申請的Banerjee等人之名稱為「CONFIGURABLE RESISTIVITY FOR LINES IN A MEMORY DEVICE」的美國專利申請案第16/781,975號的優先權，該案讓與給本受讓人且明確地以全文引用之方式併入本文中。
存取記憶體單元(例如在讀取或寫入操作期間)可包括跨記憶體單元施加非零電壓，以便讀取(例如感測)記憶體單元所儲存之邏輯狀態或寫入(例如程式化)記憶體單元以儲存所要邏輯狀態。陣列內之記憶體單元可與不同存取線耦接且位於該等存取線之相交點處，因此存取記憶體單元可包括施加各別電壓至與記憶體單元耦接之不同存取線。每一存取線可與對應驅動器耦接(例如藉由一或多個通孔或其他互連件，其中驅動器位於陣列外部)，且記憶體單元與用於存取線之驅動器之間的電流路徑(信號路徑)之距離至少在存取線或驅動器之上下文中可稱作記憶體單元之電氣距離(ED)。
具有相對較大ED之記憶體單元可稱作遠記憶體單元，且具有相對較小ED之記憶體單元可稱作近記憶體單元。在陣列內，多個記憶體單元可與每一個別存取線耦接。舉例而言，記憶體單元可經配置成列及行，其中記憶體單元之每一列與對應列線(其亦可稱作字線)耦接，且記憶體單元之每一行與對應行線(其亦可稱作數位線或位元線)耦接。
對於與存取線耦接的遠記憶體單元，可能需要將該存取線組態成具有相對較低電阻率。存取線之相對較低電阻率可例如降低存取遠記憶體單元所需之驅動電流之量。然而，對於近記憶體單元，可能需要將該存取線組態成具有相對較高電阻率。存取線之相對較高電阻率可例如降低在存取近記憶體單元時穿過近記憶體單元之電流尖峰(例如瞬時電流)(例如歸因於陣列內之寄生電容之電荷積累，其可在記憶體單元處於導電狀態時排出而穿過記憶體單元)之強度(幅值、量值)且從而延長近記憶體單元之壽命(減小損耗)。因此，對於給定存取線，可基於與存取線耦接的遠記憶體單元及近記憶體單元之競爭考慮因素而將所要(目標)電阻率判定為折衷(中間、中間點、甜點)值。
一些記憶體陣列可包括多個存取線層級。舉例而言，每一記憶體單元疊組可包括經配置為二維(2D)陣列(例如配置成平面內之列及行)的記憶體單元集合，且多個記憶體單元疊組可製造或以其他方式配置(例如堆疊)於彼此頂部。另外或替代地，在單一記憶體單元疊組之上下文內，一些存取線可位於該疊組之記憶體單元下方，而另一些存取線可位於該疊組之記憶體單元上方。存取線之所要電阻率可視存取線所位於之記憶體陣列層級而定，因為不同層級處之存取線可位於距其對應驅動器不同距離且因此位於不同ED處。舉例而言，若驅動器位於陣列下方，則相比較低陣列層級處之存取線，較高陣列層級處之存取線可距離其對應驅動器更遠。因此，在此類實例中，相對於與較低存取線耦接之記憶體單元之最小及最大ED，與較高存取線耦接之記憶體單元的最小及最大ED將增大。另外，多層級陣列可能易於產生變化或缺陷，因為不同疊組之態樣可獨立地製造，且與陣列相關聯之寄生電容及與瞬時電流相關聯之相關問題可隨著陣列中之層級數目增加而變得更嚴重。
鑒於前述內容，或出於一般熟習此項技術者可瞭解之其他原因，可能需要將不同記憶體陣列層級處之存取線組態(調節)為具有不同電阻率(例如較高陣列層級處之存取線具有比較低陣列層級處之存取線低的電阻率，以補償距離相關聯驅動器更遠的在較高層級處之存取線)。然而，歸因於成本、複雜度或其他考慮因素，亦可能需要使用相同材料及相同初始目標尺寸來製造不同記憶體陣列層級處之存取線。舉例而言，改變不同層處之存取線之最初所形成橫截面積(例如寬度或高度、厚度)可提供各種效能益處，但亦可具有相關聯成本或複雜度相關缺陷。
然而，如本文所描述，不同記憶體陣列層級處之不同存取線可基於將不同層級處之存取線氧化至不同程度而經組態(調整、調節)成具有不同電阻率。舉例而言，不同陣列層級處之存取線最初可經形成為具有彼此相同之電阻率(例如相同材料、相同厚度)，因此可在兩個與存取線形成相關之層級均使用相同製造製程，但一個層級處之存取線可經氧化至比另一層級處之存取線更大的程度，使得更大程度經氧化之存取線具有較高電阻率。可使用例如濕式或乾式技術實現氧化，且可基於控制氧化程度而組態(控制、調整、調節)給定層級處之存取線之電阻率。
本發明之特徵最初在如參看圖1及圖2所描述之實例記憶體陣列之上下文中加以描述。參考如參看圖3至圖8所描述之各種製程流程及流程圖而進一步說明及描述本發明之此等及其他特徵。
圖 1 說明根據如本文中所揭示之實例的支援用於記憶體裝置中之線之可組態電阻率的實例記憶體裝置100。記憶體裝置100亦可稱作電子記憶體設備。圖1為記憶體裝置100之各種組件及特徵之說明性表示。因而，應瞭解，展示記憶體裝置100之組件及特徵以說明功能性相互關係，而非其在記憶體裝置100內之實際實體位置。此外，儘管包括於圖1中之一些元件以數字指示符經標記，其他對應元件未經標記，但該等元件相同或將理解為類似以致力於提高所描繪特徵之可視性及清晰度。
在圖1之說明性實例中，記憶體裝置100包括三維(3D)記憶體陣列102。3D記憶體陣列102包括可程式化以儲存不同狀態之記憶體單元105。在一些實例中，每一記憶體單元105可程式化以儲存表示為邏輯0及邏輯1之兩個狀態中之一者，且因此儲存一個位元之資訊。在一些實例中，記憶體單元105可經組態以儲存超過兩個邏輯狀態中之一者，且因此儲存超過一個位元之資訊。
3D記憶體陣列102可包括形成於彼此頂部之兩個或更多個二維(2D)記憶體陣列。與2D陣列相比，此可增加可在單一晶粒或基板上置放或形成之記憶體單元的數目，從而又可降低生產成本或增加記憶體裝置之效能，或兼備兩者。記憶體陣列102可包括兩個記憶體單元105疊組(層級)且可因此被視為3D記憶體陣列；然而，疊組之數目不限於兩個且在一些情況下可為一個或多於兩個。每一疊組可經對準或經定位，以使得一個疊組內之記憶體單元105可與另一疊組之記憶體單元對準(恰好對準、重疊或大致對準)，從而形成記憶體單元堆疊145。
在一些實例中，記憶體單元105可為自選擇記憶體單元、相變記憶體(PCM)單元及/或另一類型之電阻式或基於臨限值之記憶體單元。自選擇記憶體單元105可包括各自充當儲存元件及單元選擇器(選擇)元件兩者的材料(例如硫屬化物材料)之一或多個組件，從而消除對單獨的單元選擇器電路系統(不對儲存作出貢獻之選擇器電路系統)之需求。此元件可稱作儲存及選擇器組件(或元件)，或稱作自選擇記憶體組件(或元件)。相比之下，其他類型之記憶體單元，諸如動態隨機存取記憶體(DRAM)或PCM單元，可各自包括單獨的(專用)單元選擇器元件，諸如三端選擇器元件(例如電晶體)或兩端選擇器元件(例如二極體)，以有助於選擇或不選擇記憶體單元而對任何邏輯狀態之儲存不作出貢獻。
記憶體陣列102可包括用於每一疊組的標記為WL_1至WL_M之多個字線110 (例如列線)，及標記為BL_1至BL_N之多個位元線115 (例如行線)，其中M及N視陣列大小而定。在一些實例中，記憶體單元105之每一列連接至字線110，且記憶體單元105之每一行連接至位元線115。在一些情況下，字線110及位元線115一般可稱作存取線，因為其可准許存取記憶體單元105。在一些實例中，字線110亦可稱為列線110，且位元線115亦可稱為數位線115或行線115。對存取線、字線及位元線或其類似物之參考係可互換的，而不會減輕理解或操作。啟動或選擇字線110或位元線115可包括將電壓施加至各別線。字線110及位元線115可由導電材料製成，該導電材料諸如金屬(例如銅(Cu)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti))、金屬合金、碳、經導電摻雜之半導體或其他導電材料、合金、化合物或其類似者。
字線110及位元線115可實質上彼此垂直(亦即正交)或以其他方式彼此相交以形成記憶體單元陣列。如圖1中所展示，記憶體單元堆疊145中之兩個記憶體單元105可共用共同導電線，諸如位元線115。亦即，位元線115可與記憶體單元堆疊145之上部記憶體單元105之底部電極及下部記憶體單元105之頂部電極電子通信。其他組態或許有可能，例如，第三疊組(未展示)可與下部所說明疊組或上部所說明疊組共用存取線110。一般而言，一個記憶體單元105可位於諸如字線110及位元線115之兩個導電線的相交點處。此相交點可稱作記憶體單元105之位址。目標記憶體單元105可為位於經供能字線110及位元線115之相交點處的記憶體單元105；亦即，字線110及位元線115可經供能以讀取、寫入或以其他方式存取其相交點處之記憶體單元105。與相同字線110或位元線115電子通信(例如連接)之其他記憶體單元105可稱作非目標記憶體單元105。
電極可耦接至記憶體單元105及字線110或位元線115。術語電極可指代電導體，且在一些情況下，可用作至記憶體單元105之電接點。電極可包括提供記憶體裝置100之元件或組件之間的導電路徑之跡線、導線、導電線、導電層或其類似者。在一些實例中，記憶體單元105可包括藉由電極彼此分隔且與存取線110、115分隔之多個自選擇或其他記憶體組件(例如選擇組件及儲存組件)。如先前所述，對於自選擇記憶體單元105，單一組件(例如記憶體單元105內之硫屬化物材料部或層)可用作儲存元件(例如用以儲存或有助於儲存記憶體單元105之狀態)及選擇器元件(例如用以選擇或有助於選擇記憶體單元105)兩者。
記憶體單元堆疊145內之電極可各自具有同一材料(例如碳)或可具有各種(不同)材料。在一些情況下，電極可為不同於存取線之材料。在一些實例中，電極可保護包括於自選擇或其他記憶體組件中之材料(例如硫屬化物材料)免受字線110、位元線115及彼此影響，以防止材料與字線110、位元線115或另一記憶體組件之間的化學相互作用。
可藉由啟動或選擇對應字線110及位元線115來對記憶體單元105執行諸如讀取及寫入之操作。可經由列解碼器120及行解碼器130控制存取記憶體單元105。舉例而言，列解碼器120可自記憶體控制器140接收列位址，且基於所接收列位址啟動適當字線110。此過程可稱作對列或字線位址進行解碼。類似地，行解碼器130可自記憶體控制器140接收行位址，且啟動適當位元線115。此過程可稱作對行或位元線位址進行解碼。舉例而言，列解碼器120及/或行解碼器130可為使用解碼器電路系統實施之解碼器之實例。在一些情況下，列解碼器120及/或行解碼器130可包括經組態以增加(分別)施加至字線110或位元線115之電壓的電荷泵電路系統。
當存取記憶體單元105時，記憶體單元105可由感測組件125 (例如與記憶體控制器140、列解碼器120及/或行解碼器130協作)讀取(例如感測)以判定記憶體單元105所儲存之邏輯狀態。感測組件125可將指示(例如至少部分基於)記憶體單元105所儲存之邏輯狀態的輸出信號提供至一或多個組件(例如行解碼器130、輸入/輸出組件135、記憶體控制器140)。在一些實例中，可將所偵測邏輯狀態提供至主機裝置(例如使用記憶體裝置100進行資料儲存之裝置、在嵌入式應用程式中與記憶體裝置100耦接之處理器)，其中此信令可直接自輸入/輸出組件135提供或經由記憶體控制器140提供。
感測組件125可包括各種電晶體或放大器以偵測且放大基於讀取記憶體單元105而獲得之信號之差異，此操作可稱作鎖存。隨後可經由作為輸入/輸出組件135之行解碼器130輸出記憶體單元105之所偵測邏輯狀態。在一些情況下，感測組件125可為行解碼器130或列解碼器120之部分。或者，感測組件125可連接至行解碼器130或列解碼器120，或與其電子通信。一般熟習此項技術者應瞭解，感測組件可與行解碼器或列解碼器相關聯而不失去其功能性用途。
儘管為了清楚起見而將列解碼器120及行解碼器130說明為在記憶體陣列102之側面，但在一些情況下，其可在記憶體陣列102下方。每一解碼器120、130可包括一或多個經組態以將存取線110、115驅動至所要電壓(例如以存取一或多個相關聯記憶體單元105)的驅動器或與該等驅動器耦接。在一些情況下，驅動器可遍及記憶體陣列102下方之區域而分佈。通孔可延伸穿過記憶體裝置100之一或多個層或疊組以將驅動器與其對應存取線110、115耦接。舉例而言，若存取線110、115被視為在水平方向(例如x方向或y方向)上延伸，則通孔可在豎直(z)方向上延伸。在一些情況下，驅動器與存取線之間的一或多個層可包括金屬佈線線路，其可稱作互連層或集合地稱為互連層，其中驅動器可與互連層中之對應線耦接，且通孔可在互連層與包括存取線115的層之間延伸。
在一些情況下，記憶體陣列102之不同層級處之存取線可具有不同電阻率。舉例而言，在記憶體陣列102之底部之字線110 (與下部疊組相關聯)可具有不同於(例如高於)在記憶體陣列102之頂部之字線110 (與上部疊組相關聯)的電阻率。作為另一實例，在記憶體陣列102之底部之字線110 (與下部疊組相關聯)可具有不同於(例如高於)所說明位元線115的電阻率。另外或替代地，在記憶體陣列102之頂部之字線110 (與上部疊組相關聯)可具有不同於(例如低於)所說明位元線115的電阻率。不同層級處之存取線之不同電阻率可與不同層級處之存取線經氧化至不同程度相關，如本文中所描述。具有較高電阻率之存取線可經氧化至大於具有下部電阻率之存取線的程度。
圖 2 說明根據如本文中所揭示之實例的支援用於記憶體陣列200中之線之可組態電阻率的3D記憶體陣列200之實例。記憶體陣列200可為參考圖1描述之記憶體陣列102之部分的實例。記憶體陣列200可包括定位於基板204上方之第一記憶體單元陣列或疊組205-a及定位於第一陣列或疊組205-a上方的第二記憶體單元陣列或疊組205-b。儘管記憶體陣列200之實例包括兩個疊組205-a、205-b，但應理解，一個疊組205 (例如2D記憶體陣列)或超過兩個疊組205亦係可能的。此外，儘管包括於圖2中之一些元件以數字指示符經標記，其他對應元件未經標記，但該等元件相同或將理解為類似，以致力於提高所描繪特徵之可視性及清晰度。
記憶體陣列200亦可包括字線210及位元線215，其可為如參考圖1所描述之字線110及位元線115之實例。字線210及位元線215最初可由對應金屬層形成(製造)，且因此最初可包含諸如鎢(W)、銅(Cu)、鋁(Al)、金(Au)、鈦(Ti)或金屬合金之金屬材料。
在形成(例如圖案化)之後，字線210及位元線215可經氧化，如本文在別處更詳細描述，以將記憶體陣列200之給定層級處之字線210及位元線215組態為具有所要電阻率。在一些情況下，存取線之電阻率可表述為每單位長度之存取線之電阻量(例如電阻率在一些情況下可以歐姆公尺為單位，即每公尺長度之歐姆數乘以以平方公尺表述之存取線之橫截面積來表述，從而在存取線之橫截面積恆定之情況下得到每單位長度之存取線的固定電阻量)。另外或替代地，存取線之電阻率或可表述為薄層電阻，其可為包含具有均勻厚度之材料薄層或由材料薄層形成的材料之電阻率的量度。在一些情況下，薄層電阻可以歐姆平方為單位來表述，其可在維度上等於歐姆(例如由電阻率單位歐姆公尺除以以公尺表述之均勻薄片厚度而得)，但可特定地意味著薄層電阻(例如而不是諸如習知電阻器之體電阻)。
第一疊組205-a之記憶體單元可包括第一電極225-a、記憶體元件220-a及第二電極225-b。另外，第二疊組205-b之記憶體單元可包括第一電極225-c、記憶體元件220-b及第二電極225-d。在一些實例中，第一疊組205-a及第二疊組205-b之記憶體單元可具有共同導電線，使得每一疊組205-a及205-b之對應記憶體單元可如參考圖1所描述共用位元線215或字線210。舉例而言，第二疊組205-b之第一電極225-c及第一疊組205-a之第二電極225-b可耦接至位元線215-a，使得位元線215-a由豎直鄰近記憶體單元共用。
記憶體陣列200之架構在一些情況下可稱作交叉點架構，在該交叉點架構中，記憶體單元形成於字線210與位元線215之間的拓樸交叉點處，如圖2中所說明。此交叉點架構可提供相較於至少一些其他記憶體架構具有較低生產成本之相對高密度資料儲存器。舉例而言，交叉點架構可具有具減小之記憶體單元，且因而可具有相較於至少一些其他架構增大之記憶體單元密度。
儘管為清楚起見而每記憶體單元展示一個記憶體元件220，但第一疊組205-a及第二疊組205-b之記憶體單元可各自包括一或多個記憶體元件220 (例如包含可組態以儲存資訊之記憶體材料的元件)，其可為或可不為自選擇記憶體元件。在一些實例中，記憶體元件220可例如包含硫屬化物材料或其他合金，包括硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)、矽(Si)或銦(In)或其各種組合。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫屬化物材料可稱作SAG合金。在一些實例中，SAG合金亦可包括矽(Si)，且此類硫屬化物材料可稱作SiSAG合金。在一些其他實例中，SAG合金亦可含有銦(In)，且此類硫屬化物材料在一些情況下可稱作InSAG合金。在一些實例中，硫屬化物可包括各自呈原子或分子形式的額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。
在一些情況下，記憶體元件220可被包括於PCM單元中。在PCM單元內，記憶體元件220可自非晶形切換至結晶形且反之亦然，因此可藉由跨記憶體元件220施加電壓且因而使電流穿過記憶體元件220以便將記憶體元件220加熱至超過熔化溫度，隨後根據經組態以使記憶體元件220處於所要狀態(例如非晶形或結晶)之各種時序參數移除電壓及電流來將狀態寫入至包括記憶體元件220之記憶體單元。記憶體元件220之加熱及淬滅可藉由控制穿過記憶體元件220之電流來實現，該操作又可藉由控制對應字線210與對應位元線215之間的電壓差來實現。
結晶態之記憶體元件220可具有以週期性結構配置之原子，此可產生相對較低電阻(例如設定狀態)。相比之下，非晶態之記憶體元件220可不具有或具有相對極少週期性原子結構，此可具有相對較高電阻(例如重設狀態)。記憶體元件220之非晶態與結晶態之間的電阻值差可為顯著的；舉例而言，非晶態之材料可具有比材料在其結晶態下之電阻大一或多個數量級的電阻。在一些情況下，非晶態可具有與其相關聯之臨限電壓，且電流可不流動，直至超過Vth為止。一些PCM單元可包括經組態以經歷相變且從而充當儲存元件的一個記憶體元件220以及經組態以充當二極體(例如突返二極體)且因此充當選擇元件的另一記憶體元件220。選擇元件可經組態以即使在同一PCM單元中之儲存元件處於結晶態時仍保持於非晶態。
在一些情況下，記憶體元件220可部分為非晶形且部分為結晶形，且電阻可具有整體結晶態或整體非晶態下之記憶體元件220之電阻之間的某一值。記憶體元件220因此可用於除二進位邏輯應用外之另一應用，亦即，儲存於材料中之可能狀態之數目可超過兩個。
在一些情況下，包括於自選擇記憶體單元中之記憶體元件220可經操作以免在記憶體單元之正常操作期間經歷相變(例如歸因於記憶體(例如硫屬化物)材料之成份，及/或歸因於經組態以將記憶體元件220維持於單相(諸如非晶相或玻璃相)之可操作電壓及電流)。舉例而言，記憶體元件220可包括抑制硫屬化物材料結晶且因此可保持於非晶態的化學元素，諸如砷。此處，由記憶體單元(例如包括記憶體元件220及電極225)支援之邏輯狀態集合中之一些或全部可與記憶體元件220之非晶態相關聯(例如當記憶體元件220處於非晶態時由記憶體元件220儲存)。舉例而言，邏輯狀態『0』及邏輯狀態『1』可皆與記憶體元件220之非晶態相關聯(例如當記憶體元件220處於非晶態時由記憶體元件220儲存)。在一些情況下，記憶體元件220可經組態以儲存對應於資訊位元之邏輯狀態。
在記憶體單元(例如包括電極225-a、記憶體元件220-a及電極225-b)之程式化(寫入)操作期間，用於程式化(寫入)之極性或記憶體元件220是否經程式化為非晶態或結晶態可影響(判定、設定、程式化)記憶體元件220之特定特性或特徵，諸如記憶體元件220之臨限電壓或電阻。記憶體元件220之臨限電壓或電阻視記憶體元件220所儲存之邏輯狀態而定的差(例如當記憶體元件220正儲存與邏輯狀態『1』相對之邏輯狀態『0』時，臨限電壓或電阻之間的差)可對應於記憶體元件220之讀取窗。
字線210-a可處於記憶體陣列200之第一層級，位元線215-a可處於記憶體陣列200之第二層級，且字線210-c可處於記憶體陣列200之第三層級。每一字線210及位元線215可包括各別金屬部分230及金屬氧化物部分235。如上文及本文中別處所論述，字線210或位元線215可最初由對應金屬層形成(製造)，且各別金屬部分230可包含相同金屬材料。亦如上文及本文中別處所論述，字線210或位元線215可隨後經氧化以形成各別金屬氧化物部分235。金屬氧化物部分235可包含被包括於金屬部分230中之金屬的氧化物(例如若金屬部分230包含鎢(W)，則金屬氧化物部分235可包含氧化鎢(Wx Oy )；若金屬部分230包含鋁(Al)，則金屬氧化物部分235可包含氧化鋁(Alx Oy )；以此類推)。
對於字線210或位元線215，存取線之電阻率可視各別金屬部分230之厚度(橫截面積)及各別金屬氧化物部分235之厚度而定。舉例而言，金屬部分230可具有比金屬氧化物部分低之電阻率，因此較厚金屬部分230可具有較低電阻率(導電性較大)，而較薄金屬部分230可具有較高電阻率(導電性較小)。若存取線之總橫截面積固定(例如在記憶體陣列200之層級內或跨該等層級恆定)，則較厚金屬氧化物部分235可對應於較薄金屬部分230且因此對應於較高電阻率，而較薄金屬氧化物部分235可對應於較厚金屬部分230且因此對應於較低電阻率。因此，對於相同總橫截面積，經氧化至更大程度之存取線可具有比經氧化至較低程度之存取線高的電阻率。
因此，記憶體陣列200之不同層級處之存取線(例如字線210或位元線215)的電阻率之調節(組態)可經由選擇性地氧化存取線至不同程度，以便形成具有所要厚度之各別金屬部分230及金屬氧化物部分235而達成。舉例而言，金屬部分230-c可比金屬部分230-a厚(例如歸因於金屬氧化物部分235-c比金屬氧化物部分235-a薄，且字線210-c及210-a最初由相同材料形成且具有相同總橫截面積)。因此，記憶體陣列200之不同疊組205處之存取線可具有不同電阻率。另外或替代地，在一些情況下，記憶體陣列200之同一疊組205內但處於不同層級處之存取線可具有不同電阻率。舉例而言，金屬部分230-b可比金屬部分230-a厚(例如歸因於金屬氧化物部分235-b比金屬氧化物部分235-a薄，且位元線215-a及字線210-a最初由相同材料形成且具有相同總橫截面積)。
存取線之氧化可藉由包括濕式及乾式處理技術之各種氧化製程來達成。舉例而言，存取線之氧化可藉由其中將存取線暴露於液態過氧化氫(或另一液態氧化劑)的濕式處理技術來達成。另外或替代地，存取線之氧化可藉由其中將存取線暴露於氧(例如呈氣體或電漿形式)的乾式處理來達成。濕式及/或乾式處理技術可經調變(控制、調節)以便組態氧化物部分235之厚度，使得達成存取線之所要電阻率。在一些情況下，可依序執行記憶體陣列200之不同層級處之存取線(例如可在已形成較低層級處之存取線之後形成較高層級處之存取線)。記憶體陣列200之給定層級處之存取線可在形成另一(例如較高)層級處之存取線之後及在形成該存取線之前經氧化。
儘管圖2之實例將金屬部分230及金屬氧化物部分235說明為相異子層，其中對應於金屬氧化物部分235之子層在對應於各別金屬部分230之子層上方，但一般熟習此項技術者應瞭解，同一存取線之金屬部分230及金屬氧化物部分235可視製造技術及氧化存取線之製造階段而以其他方式分佈。舉例而言，當存取線之上表面暴露於氧化劑(例如液態過氧化氫、呈氣體或電漿形式之氧)時氧化存取線可使得金屬氧化物部分235形成為金屬部分230上方之子層，但金屬氧化物部分235可另外或替代地形成於金屬部分230之側壁上。
此外，熟習此項技術者或一般熟習此項技術者應瞭解，一些存取線(例如在一個層級處)可不經氧化，以便獲得此等存取線之低電阻率，而一或多個其他層級處之存取線可經氧化至一或多個不同程度，以便獲得此等存取線之一或多個較高電阻率。此外，本文中所描述之關於電阻率之概念可替代地根據可為電阻率之倒數的導電率來表述。
圖 3 說明根據如本文所揭示之實例的用於組態用於記憶體裝置中之金屬線之電阻率的實例方法300之流程圖。在一些情況下，舉例而言，方法300可用於組態存取線(諸如如參考圖1所描述之記憶體陣列102或如參考圖2所描述之記憶體陣列200之存取線)的電阻率。儘管以特定順序或次序展示，但除非另有規定，否則可修改該等製程之次序。因此，所說明實施例應僅被理解為實例，且所說明製程可以不同次序執行，且某些製程可並行執行。另外，在各種實施例中，可省略一或多個製程。因此，並非所有製程在每一實施例中皆必需。其他製程流程係可能的。
在305處，可在記憶體裝置之第一層級處形成金屬線。舉例而言，金屬線可為記憶體陣列內之存取線(例如字線或位元線)。可使用許多掩蔽(例如圖案化)、移除(例如蝕刻)或形成(例如沈積)技術形成金屬線。舉例而言，可在基板上方(例如在亦形成於基板上方之介入材料堆疊上方)形成金屬層(材料)，且可將金屬層圖案化以形成任何數目之金屬線。
在310處，可根據第一參數值集合將第一層級處之金屬線暴露於氧。將金屬線暴露於氧可氧化製成金屬線之金屬，且從而增加金屬線的電阻率(例如降低有效厚度)。可選擇(調節)第一參數集合以組態第一層級處之金屬線經氧化之程度且因此組態第一層級處之金屬線之電阻率。第一層級處之金屬線之總橫截面積可在310之後與在305之後保持相同，但第一層級處之金屬線內的金屬之有效厚度可與氧化程度成比例減小。因此，可實現調節第一層級處之金屬線之電阻率而無關於最初在305處形成金屬線之方式。
可以多種方式將在305處形成之金屬線暴露於氧。舉例而言，可將在305處形成之金屬線暴露於呈氣體及/或電漿形式之氧，其可稱作乾式製程或技術，且其可氧化金屬線(例如鎢線)以形成金屬氧化物(例如氧化鎢)。
在一些情況下，310可包括使用擴散製程。舉例而言，可在用於擴散之電漿腔室中將金屬線暴露於氧電漿。擴散製程之實例可為化學氣相沈積(CVD)製程、原子層沈積(ALD)製程、電漿增強型化學氣相沈積(PCDEV)製程或其他可使用氧電漿之製程。在此等製程中，可基於各種可針對擴散製程而調整之參數使金屬自更導電之金屬選擇性地轉化成較不導電之金屬氧化物達所要程度(例如金屬氧化物部分235之所要厚度)。作為一個實例參數，可改變電漿腔室之壓力以達至所要氧化程度。在此情況下，歸因於該腔室內可用於氧化金屬之氧的量增加，電漿腔室之壓力越高，氧化度(程度)可越大。作為另一實例參數，可改變暴露時間(例如金屬暴露於氧電漿的持續時間)以達至所要氧化程度。在此情況下，金屬暴露於氧的時間越長，氧化程度可越大。作為又一實例參數，可改變氧電漿之激勵功率以達至所要氧化程度。在此情況下，電漿之激勵功率越大，金屬氧化程度越大。在一些實例中，可調整擴散製程之其他參數。且作為又一實例參數，可改變氧電漿內之氧以達至所要氧化程度。在此情況下，氧濃度越大，金屬氧化程度越大。在一些實例中，可調整擴散製程之其他參數。此等或許多與擴散製程相關聯之其他參數可獨立地或組合地經設定(調整、組態)，以調節氧化程度且因此調節在305處形成之金屬線之電阻率。
在一些情況下，310可包括使用乾式蝕刻製程。在乾式蝕刻製程中，可將金屬線暴露於已在乾式蝕刻腔室中點燃的氧。當金屬線暴露於氧時，可施加電壓以使乾式蝕刻腔室中之靜電卡盤偏壓。舉例而言，金屬線可經由上方形成金屬線之基板或以其他方式與靜電卡盤電子通信，且可選擇性地調節(組態)施加至靜電卡盤之偏壓電壓以便影響金屬線之氧化程度(例如藉由調節金屬線及離子沈積工具之間的電壓電位差)。因此，作為一個實例參數，可改變電壓差以達至所要氧化程度(例如藉由改變卡盤、離子沈積工具或兩者之偏壓電壓)。在此情況下，電壓差越大，氧化程度可越大。
乾式蝕刻製程亦可支援310處可用於控制氧化程度之許多其他可組態參數。舉例而言，類似於擴散製程，可調整乾式蝕刻腔室壓力、暴露時間及激勵功率。在一些情況下，可在乾式蝕刻製程中調整額外參數以進一步增大氧化程度之選擇性(控制度)。作為一個實例參數，可調整電漿之氧比率以達至所要氧化程度。在此情況下，電漿之氧含量越高，氧化程度可越大。作為另一實例參數，可調整乾式蝕刻腔室中磁場之射頻(RF)功率。在此情況下，RF功率越高，氧化程度可越大。作為又一實例參數，可調整乾式蝕刻腔室之內部線圈與外部線圈比率以修改腔室中之電源功率分佈。在此情況下，調整乾式蝕刻腔室之內部線圈與外部線圈比率可影響跨晶圓或其他結構之不同態樣的氧化均勻性(例如較高內部線圈與外部線圈比率可使得晶圓或其他結構之中心附近的氧化程度比更遠離晶圓或其他結構之中心處的氧化程度大，而較低內部線圈與外部線圈比率可使得晶圓或其他結構之中心附近的氧化程度比更遠離晶圓或其他結構之中心處的氧化程度小)。因此，舉例而言，記憶體裝置之給定層級處之存取線的氧化程度(及因此電阻率)可在一些情況下沿存取線之長度變化(例如更遠離相關聯晶圓之中心的部分氧化程度較小且因此電阻較小)。且作為又一實例參數，可調整卡盤、金屬線或相關聯晶圓之溫度或乾式蝕刻腔室或製程之另一態樣的溫度。在此情況下，溫度越高，氧化程度可越大。此等或許多與擴散製程相關聯之其他參數可獨立地或組合地經設定(調整、組態)，以調節氧化程度且因此調節在305處形成之金屬線之電阻率。
在315處，可在記憶體裝置之第二層級處形成金屬線。舉例而言，金屬線可為記憶體陣列內之存取線(例如字線或位元線)。可使用許多掩蔽(例如圖案化)、移除(例如蝕刻)或形成(例如沈積)技術在第二層級處形成金屬線。舉例而言，可在第二層級處形成金屬層(材料)，該第二層級可在第一層級上方(例如在亦形成於第一層級上方之一或多種材料或結構之介入堆疊上方)，且可將第二層級處之金屬層圖案化以在第二層級處形成任何數目之金屬線。在一些情況下，可使用與在305處用於形成金屬線之製程相同或類似之製程形成在315處形成之金屬線，但在記憶體裝置之不同層級處進行應用。因此，在一些情況下，在315處形成之金屬線的材料及橫截面積可與在305處形成之金屬線相同或至少實質上相同。
在一些情況下，在305處形成之金屬線集合及在310處形成之金屬線集合可為同一類型之金屬線(例如兩個集合可皆為字線，或兩個集合可皆為位元線)。在其他情況下，在305處形成之金屬線集合及在310處形成之金屬線集合可為不同類型的金屬線(例如一個集合可為字線，且另一集合可為位元線。此外，任何數目之額外材料或結構可形成於第一層級處之金屬線下方、第二層級處之金屬線上方或第一層級與第二層級之間。舉例而言，第一層級及第二層級可均被包括於記憶體單元之同一疊組205中或可被包括於記憶體單元之不同疊組205中。
在320處，可根據第二參數值集合將第二層級處之金屬線暴露於氧。可在320處單獨或以任何組合使用參考310描述之該等技術中之任何各者，以將第二層級處之金屬線氧化至所要程度。舉例而言，可單獨或以任何組合調整參考320描述之任何數目之各種參數(例如可使320處之第二參數集合與310處之第一參數集合不同)，以便第二層級處之金屬線相較於第一層級處之金屬線達至不同氧化程度且因此達至不同電阻率。因此，舉例而言，參考310描述之任何參數可在310處具有第一值(設定)且在320處具有第二值。
可在至少部分暴露在305處形成之存取線(例如於晶圓之表面暴露在305處形成之存取線中之每一者之至少一個表面)時執行與310相關聯的一或多個操作，且可在至少部分暴露在315處形成之存取線(例如於晶圓之表面暴露在315處形成之存取線中之每一者之至少一個表面)時執行與320相關聯的一或多個操作。在一些情況下，可在305與310之間執行第一清洗操作，且可在315與320之間執行第二清洗操作。
圖 4 說明根據如本文中所揭示之實例的用於組態用於記憶體裝置中之線之電阻率的實例方法400之流程圖。在一些情況下，舉例而言，方法400可用於組態存取線(諸如如參考圖1所描述之記憶體陣列102或如參考圖2所描述之記憶體陣列200之存取線)的電阻率。儘管以特定順序或次序展示，但除非另有規定，否則可修改該等製程之次序。因此，所說明實施例應僅被理解為實例，且所說明製程可以不同次序執行，且某些製程可並行執行。另外，在各種實施例中，可省略一或多個製程。因此，並非所有製程在每一實施例中皆必需。其他製程流程係可能的。
在405處，可在記憶體裝置之第一層級處形成金屬線。舉例而言，金屬線可為記憶體陣列內之存取線(例如字線或位元線)。可使用許多掩蔽(例如圖案化)、移除(例如蝕刻)或形成(例如沈積)技術形成金屬線。舉例而言，可在基板上方(例如在亦形成於基板上方之介入材料堆疊上方)形成金屬層(材料)，且可將金屬層圖案化以形成任何數目之金屬線。
在410處，可根據第一參數值集合將第一層級處之金屬線暴露於氧化劑(例如溶液)。在一些情況下，氧化劑可為或包括過氧化物。舉例而言，氧化劑可為過氧化氫或包括過氧化氫之溶液。在一些情況下，氧化劑可被包括於亦可充當清潔溶液之溶液中。舉例而言，包括銨、氫氧化銨及過氧化氫之溶液(可能除去離子水以外)可用作氧化劑且另外或替代地用作清潔溶液。此溶液在一些情況下可稱作APM或標準清潔1 (SC1)溶液。
在410處將金屬線暴露於氧化劑可氧化製成金屬線之金屬，且從而增加金屬線的電阻率(例如降低有效厚度)。可選擇(調節)第一參數集合以組態第一層級處之金屬線經氧化之程度且因此組態405處形成之金屬線之電阻率。第一層級處之金屬線之總橫截面積可在410之後與在405之後保持相同，但第一層級處之金屬線內的金屬之有效厚度可與氧化程度成比例減小。因此，可實現調節第一層級處之金屬線之電阻率而無關於最初在405處形成金屬線之方式。
可以多種方式將在305處形成之金屬線暴露於氧化劑。舉例而言，可使用溶液或氧化劑將在305處形成之金屬線暴露於氧化劑，此操作可稱作濕式製程。在一些情況下，在於405處形成金屬線之後，可進行清潔製程以準備將包括金屬線之結構用於後續處理。清潔製程可包括將在405處形成之金屬線暴露於清潔溶液。清潔溶液可包括例如氫氧化銨。在一些情況下，可將氧化劑添加至清潔溶液(例如可將過氧化氫添加至清潔溶液)，使得在410處並行地進行清潔及氧化兩者。在其他情況下，可在清潔製程(例如，可使用不包括氧化劑之清潔溶液清潔在405處形成之金屬線)之後將在405處形成之金屬線暴露於氧化劑，使得在405與410之間進行清潔。即使在使用缺少氧化劑之清潔溶液的相異清潔步驟用於405與410之間的情況下，在410處使用之氧化劑仍然可被包括於具有清潔能力之溶液中(例如，缺乏氧化劑之第一清潔溶液可用作405與410之間的清潔製程之部分，且隨後可在410處使用包括氧化劑之第二不同清潔溶液)。此外，在一些情況下，可並行地或依序(例如作為單一溶液之部分或作為不同依序應用之溶液之部分)使用超過一種氧化劑。
在濕式製程中，可基於各種可針對濕式製程而調整之參數使金屬自更導電之金屬選擇性地轉化成較不導電之金屬氧化物達所要程度(例如金屬氧化物部分235之所要厚度)。作為一個實例參數，可改變金屬線在410處所暴露於之溶液內的氧化劑(例如過氧化物，諸如過氧化氫)之濃度以達至所要氧化程度。在此情況下，氧化劑之濃度越高，氧化程度可越大。作為另一實例參數，可改變暴露時間(例如金屬線在410處暴露於氧化劑的持續時間)以達至所要氧化程度。作為又一實例參數，可選擇氧化劑(且因此使其因層級不同而變化)以達至所要氧化程度。在此情況下，氧化劑可越強(例如在給定濃度及暴露時間下更具氧化性)，氧化程度可越大。此等或許多與濕式製程相關聯之其他參數可獨立地或組合地經設定(調整、組態)，以調節氧化程度且因此調節在405處形成之金屬線之電阻率。
在415處，可在記憶體裝置之第二層級處形成金屬線。舉例而言，金屬線可為記憶體陣列內之存取線(例如字線或位元線)。可使用許多掩蔽(例如圖案化)、移除(例如蝕刻)或形成(例如沈積)技術在第二層級處形成金屬線。舉例而言，可在第二層級處形成金屬層(材料)，該第二層級可在第一層級上方(例如在亦形成於第一層級上方之一或多種材料或結構之介入堆疊上方)，且可將第二層級處之金屬層圖案化以在第二層級處形成任何數目之金屬線。在一些情況下，可使用與在405處用於形成金屬線之製程相同或類似之製程形成在415處形成之金屬線，但在記憶體裝置之不同層級處進行應用。因此，在一些情況下，在415處形成之金屬線的材料及橫截面積可與在405處形成之金屬線相同或至少實質上相同。
在一些情況下，在405處形成之金屬線集合及在410處形成之金屬線集合可為同一類型之金屬線(例如兩個集合可皆為字線，或兩個集合可皆為位元線)。在其他情況下，在405處形成之金屬線集合及在410處形成之金屬線集合可為不同類型的金屬線(例如一個集合可為字線，且另一集合可為位元線。此外，任何數目之額外材料或結構可形成於第一層級處之金屬線下方、第二層級處之金屬線上方或第一層級與第二層級之間。舉例而言，第一層級及第二層級可均被包括於記憶體單元之同一疊組205中或可被包括於記憶體單元之不同疊組205中。
在420處，可根據第二參數值集合將第二層級處之金屬線暴露於氧化劑。可在420處單獨或以任何組合使用參考410描述之該等技術中之任何各者，以將第二層級處之金屬線氧化至所要程度。舉例而言，可單獨或以任何組合調整參考420描述之任何數目之各種參數(例如可使420處之第二參數集合與410處之第一參數集合不同)，以便第二層級處之金屬線相較於第一層級處之金屬線達至不同氧化程度且因此達至不同電阻率。因此，舉例而言，參考410描述之任何參數可在410處具有第一值(設定)及在420處具有第二值。
可在至少部分暴露在405處形成之存取線(例如於晶圓之表面暴露在405處形成之存取線中之每一者之至少一個表面)時執行與410相關聯的一或多個操作，且可在至少部分暴露在415處形成之存取線(例如於晶圓之表面暴露在415處形成之存取線中之每一者之至少一個表面)時執行與420相關聯的一或多個操作。此外，可在420處以如關於410所描述之類似方式與清潔製程同時或在清潔製程之後將金屬線暴露於氧化劑。
圖 5 展示一流程圖，其說明根據本發明之態樣的支援用於記憶體裝置中之線之可組態電阻率的一或多種方法500。可如本文中所描述藉由形成工具或乾式處理工具或濕式處理工具或其組件實施方法500之操作。
在505處，可形成用於記憶體裝置之第一存取線集合。可根據本文中所描述的方法執行505之操作。在一些實例中，可藉由形成工具執行505之操作之態樣。
在510處，可將第一存取線集合氧化至第一程度。可根據本文中所描述的方法執行510之操作。在一些實例中，可藉由濕式處理工具或乾式處理工具執行510之操作之態樣。
在515處，在氧化第一存取線集合之後，可形成用於記憶體裝置之第二存取線集合。可根據本文中所描述的方法執行515之操作。在一些實例中，可藉由形成工具執行515之操作之態樣。
在520處，可將第二存取線集合氧化至第二程度。可根據本文中所描述的方法執行520之操作。在一些實例中，可藉由濕式處理工具或乾式處理工具執行520之操作之態樣。
在一些實例中，如本文中所描述之設備可執行一或多種方法，諸如方法500。該設備可包括用於形成用於記憶體裝置之第一存取線集合、將第一存取線集合氧化至第一程度、在氧化第一存取線集合之後形成用於記憶體裝置之第二存取線集合及將第二存取線集合氧化至第二程度的操作、特徵或構件。
在本文中所描述之方法500及設備之一些實例中，第二存取線集合可在第一存取線集合上方。
在本文中所描述之方法500及設備之一些實例中，第二程度可小於第一程度。
本文中所描述之方法500及設備之一些實例可進一步包括用於形成與第一存取線集合耦接之第一記憶體單元疊組及形成與第二存取線集合耦接之第二記憶體單元疊組的操作、特徵或構件。
在本文中所描述之方法500及設備之一些實例中，用於氧化第一存取線集合之操作、特徵或構件可包括用於將第一存取線集合暴露於包括氧之電漿的操作、特徵或構件，且用於氧化第二存取線集合之操作、特徵或構件可包括用於將第二存取線集合暴露於包括氧之電漿的操作、特徵或構件。
在本文中所描述之方法500及設備之一些實例中，可將第一存取線集合暴露於作為第一乾式蝕刻製程之部分的包括氧之電漿，且可將第二存取線集合暴露於作為第二乾式蝕刻製程之部分的包括氧之電漿。
在一些實例中，第一存取線集合及第二存取線集合可形成於晶圓上。本文中所描述之方法500及設備之一些實例可進一步包括用於在第一存取線集合可暴露於包括氧之電漿時施加第一電壓至晶圓(其中第一程度可基於第一電壓)及在第二存取線集合可暴露於包括氧之電漿時施加第二電壓至晶圓(其中第二程度可基於第二電壓)的操作、特徵或構件。
在本文中所描述之方法500及設備之一些實例中，可將第一存取線集合暴露於包括氧之電漿達第一時間量，第一程度基於第一時間量，且可將第二存取線集合暴露於包括氧之電漿達第二時間量，第二程度基於第二時間量。
在一些實例中，第一存取線集合及第二存取線集合可形成於晶圓上。本文中所描述之方法500及設備之一些實例可進一步包括用於在第一存取線集合可暴露於包括氧之電漿時將晶圓加熱至第一溫度(其中第一程度可基於第一溫度)及在第二存取線集合可暴露於包括氧之電漿時將晶圓加熱至第二溫度(其中第二程度可基於第二溫度)的操作、特徵或構件。
本文中所描述之方法500及設備之一些實例可進一步包括用於使用第一功率量激勵第一存取線集合可暴露於之電漿(其中第一程度可基於第一功率量)及使用第二功率量激勵第二存取線集合可暴露於之電漿(其中第二程度可基於第二功率量)的操作、特徵或構件。
在本文中所描述之方法500及設備之一些實例中，可在第一壓力量下將第一存取線集合暴露於包括氧之電漿，第一程度基於第一壓力量，且可在第二壓力量下將第二存取線集合暴露於包括氧之電漿，第二程度基於第二壓力量。
在本文中所描述之方法500及設備之一些實例中，可將第一存取線集合暴露於包括第一濃度之氧之電漿，第一程度基於第一濃度，且可將第二存取線集合暴露於包括第二濃度之氧之電漿，第二程度基於第二濃度。
在本文中所描述之方法500及設備之一些實例中，用於氧化第一存取線集合之操作、特徵或構件可包括用於將第一存取線集合暴露於過氧化氫的操作、特徵或構件，且用於氧化第二存取線集合之操作、特徵或構件可包括用於將第二存取線集合暴露於過氧化氫的操作、特徵或構件。
本文中所描述之方法500及設備之一些實例可進一步包括用於在第一存取線集合可暴露於過氧化氫時將第一存取線集合暴露於氫氧化銨及在第二存取線集合可暴露於過氧化氫時將第二存取線集合暴露於氫氧化銨的操作、特徵或構件。
本文中所描述之方法500及設備之一些實例可進一步包括用於在第一存取線集合可暴露於過氧化氫之前將第一存取線集合暴露於氫氧化銨及在第二存取線集合可暴露於過氧化氫之前將第二存取線集合暴露於氫氧化銨的操作、特徵或構件。
在本文中所描述之方法500及設備之一些實例中，可將第一存取線集合暴露於過氧化氫達第一時間量，第一程度基於第一時間量，且可將第二存取線集合暴露於過氧化氫達第二時間量，第二程度基於第二時間量。
在本文中所描述之方法500及設備之一些實例中，用於將第一存取線集合暴露於過氧化氫的操作、特徵或構件可包括用於將第一存取線集合暴露於包括第一濃度之過氧化氫之第一溶液的操作、特徵或構件，且用於將第二存取線集合暴露於過氧化氫的操作、特徵或構件可包括用於將第二存取線集合暴露於包括第二濃度之過氧化氫之第二溶液的操作、特徵或構件。
圖 6 展示一流程圖，其說明根據本發明之態樣的支援用於記憶體裝置中之線之可組態電阻率的一或多種方法600。可如本文中所描述藉由形成工具或乾式處理工具或其組件實施方法600之操作。
在605處，可形成用於記憶體裝置之第一存取線集合。可根據本文中所描述的方法執行605之操作。在一些實例中，可藉由形成工具執行605之操作之態樣。
在610處，可將第一存取線集合氧化至第一程度，其可包括將第一存取線集合暴露於包括氧之電漿。可根據本文中所描述的方法執行610之操作。在一些實例中，可藉由乾式處理工具執行610之操作之態樣。
在615處，在氧化第一存取線集合之後，可形成用於記憶體裝置之第二存取線集合。可根據本文中所描述的方法執行615之操作。在一些實例中，可藉由形成工具執行615之操作之態樣。
在620處，可將第二存取線集合氧化至第二程度，其可包括將第二存取線集合暴露於包括氧之電漿。可根據本文中所描述的方法執行620之操作。在一些實例中，可藉由乾式處理工具執行620之操作之態樣。
圖 7 展示一流程圖，其說明根據本發明之態樣的支援用於記憶體裝置中之線之可組態電阻率的一或多種方法700。可如本文中所描述藉由形成工具或濕式處理工具或其組件實施方法700之操作。
在705處，可形成用於記憶體裝置之第一存取線集合。可根據本文中所描述的方法執行705之操作。在一些實例中，可藉由形成工具執行705之操作之態樣。
在710處，可將第一存取線集合氧化至第一程度，其可包括將第一存取線集合暴露於過氧化氫。可根據本文中所描述的方法執行710之操作。在一些實例中，可藉由濕式處理工具執行710之操作之態樣。
在715處，在氧化第一存取線集合之後，可形成用於記憶體裝置之第二存取線集合。可根據本文中所描述的方法執行715之操作。在一些實例中，可藉由形成工具執行715之操作之態樣。
在720處，可將第二存取線集合氧化至第二程度，其可包括將第二存取線集合暴露於過氧化氫。可根據本文中所描述的方法執行720之操作。在一些實例中，可藉由濕式處理工具執行720之操作之態樣。
圖 8 展示一流程圖，其說明根據本發明之態樣的支援用於記憶體裝置中之線之可組態電阻率的一或多種方法800。可如本文中所描述藉由形成工具或乾式處理工具或濕式處理工具或其組件實施方法800之操作。
在805處，可形成記憶體單元之疊組的集合。可根據本文中所描述的方法執行805之操作。在一些實例中，可藉由形成工具執行805之操作之態樣。
在810處，可形成多個存取線集合，其中存取線集合中之每一者與記憶體單元疊組中之至少一者耦接。可根據本文中所描述的方法執行810之操作。在一些實例中，可藉由形成工具執行810之操作之態樣。
在815處，可氧化包括於多個存取線集合中之一存取線集合。可根據本文中所描述的方法執行815之操作。在一些實例中，可藉由濕式處理工具或乾式處理工具執行815之操作之態樣。
在一些實例中，如本文中所描述之設備可執行一或多種方法，諸如方法800。該設備可包括用於形成記憶體單元之疊組的集合、形成多個存取線集合(其中多個存取線集合中之每一者與記憶體單元疊組中之至少一者耦接)及氧化包括於多個存取線集合中之一存取線集合的操作、特徵或構件。
本文中所描述之方法800及設備之一些實例可進一步包括用於氧化包括於多個存取線集合中之第二存取線集合的操作、特徵或構件。在一些實例中，氧化存取線集合包括在該集合中之每一存取線內形成具有第一厚度之各別第一金屬氧化物層，且氧化第二存取線集合包括在第二集合中之每一存取線內形成具有第二厚度之各別第二金屬氧化物層。
本文中所描述之方法800及設備之一些實例可包括用於基於將存取線集合暴露於包括氧之電漿或將存取線集合暴露於過氧化氫而氧化存取線集合的操作、特徵或構件。
應注意，上文所描述之方法描述可能的實施方案，且操作及步驟可經重新配置或以其他方式修改，且其他實施方案係可能的。此外，可組合方法中之兩者或更多者之部分。
描述了一種設備。該設備可包括與第一存取線集合耦接的第一記憶體單元疊組，其中第一存取線集合各自包括具有第一厚度之金屬氧化物，且第二記憶體單元疊組在第一記憶體單元疊組上方，其中第二記憶體單元疊組與第二存取線集合耦接，且其中第二存取線集合各自包括具有第二厚度之金屬氧化物。
在一些實例中，第一厚度可大於第二厚度。
在一些實例中，第一存取線集合可各自包括在具有第一厚度之金屬氧化物下方的具有第三厚度之金屬，且第二存取線集合可各自包括在具有第二厚度之金屬氧化物下方的具有第四厚度之金屬。在一些實例中，第四厚度可大於第三厚度。
在一些實例中，第一存取線集合及第二存取線集合可各自包括鎢，且金屬氧化物可包括氧化鎢。
可使用各種不同技術及技藝中之任一者來表示本文中所描述之資訊及信號。舉例而言，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合表示在整個以上描述中可能提及的資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號說明為單一信號；然而，一般熟習此項技術者應理解，該信號可表示信號之匯流排，其中該匯流排可具有各種位元寬度。
術語「電子通信」、「導電接觸」、「連接」及「耦接」可指支援組件之間的信號流動的組件之間的關係。若在組件之間存在可在任何時候支援組件之間的信號流動的任何導電路徑，則組件被視為彼此電子通信(或導電接觸或連接或耦接)。在任何給定時間，彼此電子通信(或導電接觸或連接或耦接)的組件之間的導電路徑可基於包括所連接組件之裝置之操作而為開路或閉路。所連接組件之間的導電路徑可為組件之間的直接導電路徑，或所連接組件之間的導電路徑可為可包括諸如開關、電晶體或其他組件之中間組件的間接導電路徑。在一些實例中，可例如使用諸如開關或電晶體之一或多個中間組件將所連接組件之間的信號流動中斷一段時間。
術語「耦接」係指自其中信號目前不能夠經由導電路徑在組件之間傳達的組件之間的開路關係至其中信號能夠經由導電路徑在組件之間傳達的組件之間的閉路關係移動的條件。當諸如控制器之組件將其他組件耦接在一起時，該組件引發允許信號經由先前並不准許信號流動的導電路徑而在其他組件之間流動的改變。
術語「隔離」係指其中信號當前不能夠在組件之間流動的該等組件之間的關係。若在組件之間存在開路，則該等組件彼此隔離。舉例而言，由定位於組件之間的開關分離的兩個組件在開關斷開時彼此隔離。在控制器隔離兩個組件時，控制器影響防止信號使用先前准許信號流動的導電路徑在組件之間流動的改變。
本文所用之術語「層」或「層級」係指幾何結構(例如，相對於基板)之階層或薄片。每一層或層級可具有三個維度(例如，高度、寬度及深度)且可覆蓋表面的至少一部分。舉例而言，層或層級可為其中兩個維度大於第三維度之三維結構，例如薄膜。層或層級可包括不同元件、組件及/或材料。在一些實例中，一個層或層級可由兩個或更多個子層或子層級構成。
如本文所用，術語「實質上」意謂經修飾之特性(例如藉由術語實質上修飾之動詞或形容詞)不必係絕對值但足夠接近以便達成該特性之優點。
如本文中所使用，術語「電極」可指電導體，且在一些實例中，可用作與記憶體單元或記憶體陣列之其他組件的電接點。電極可包括提供記憶體陣列之元件或組件之間的導電路徑之跡線、導線、導電線、導電層或其類似者。
本文所論述之包括記憶體陣列之裝置可形成於半導體基板上，諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等上。在一些實例中，基板為半導體晶圓。在其他實例中，基板可為諸如玻璃層上矽(SOG)或藍寶石上矽(SOP)之絕緣體上矽(SOI)基板或另一基板上的半導體材料之磊晶層。可經由使用包括但不限於磷、硼或砷之各種化學物質摻雜而控制基板或基板之子區的導電性。可藉由離子植入或藉由任何其他摻雜方式在基板之初始形成或生長期間執行摻雜。
本文中所論述之切換組件或電晶體可表示場效應電晶體(FET)且包含包括源極、汲極及閘極之三端裝置。該等端可經由導電材料(例如金屬)連接至其他電子元件。源極及汲極可為導電的，且可包含重摻雜(例如簡併)之半導體區。源極與汲極可藉由輕摻雜之半導體區或通道分隔。若通道為n型(亦即，大多數載波為信號)，則FET可稱作n型FET。若通道為p型(亦即，大多數載波為電洞)，則FET可稱作p型FET。通道可由絕緣閘極氧化物覆蓋。可藉由將電壓施加至閘極來控制通道導電性。舉例而言，將正電壓或負電壓分別施加至n型FET或p型FET可使得通道變得導電。在將大於或等於電晶體之臨限電壓的電壓施加至電晶體閘極時，電晶體可「接通」或「啟動」。當將小於電晶體之臨限電壓的電壓施加至電晶體閘極時，電晶體可「斷開」或「去啟動」。
本文中結合附圖闡述之實施方式描述實例組態，且並不表示可實施或在申請專利範圍之範疇內的所有實例。本文所用之術語「例示性」意謂「充當實例、例子或說明」且並不意謂「較佳」或「優於其他實例」。實施方式包括特定細節以提供對所描述技術之理解。然而，可在無此等具特定細節的情況下實踐此等技術。在一些情況下，以方塊圖展示熟知之結構及裝置以避免混淆所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標記。此外，可藉由在參考標記之後加上短劃線及在類似組件之間進行區分之第二標記來區分同一類型之各種組件。若在說明書中僅使用第一參考標記，則描述適用於具有相同第一參考標記而與第二參考標記無關的類似組件中之任一者。
可使用各種不同技術及技藝中之任一者來表示本文中所描述之資訊及信號。舉例而言，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合表示在整個以上描述中可能提及的資料、指令、命令、資訊、信號、位元、符號及晶片。
結合本文中之揭示內容所描述的各種說明性區塊及模組可使用通用處理器、DSP、ASIC、FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或經設計以執行本文所描述之功能的其任何組合來實施或執行。通用處理器可為微處理器，但在替代方案中，處理器可為任何處理器、控制器、微控制器或狀態機。處理器亦可實施為計算裝置之組合(例如，DSP與微處理器之組合、多個微處理器、一或多個微處理器結合DSP核心或任一其他此組態)。
本文中所描述之功能可以硬體、由處理器執行之軟體、韌體或其任何組合實施。若以由處理器執行之軟體實施，則可將功能作為一或多個指令或程式碼儲存於電腦可讀媒體上或經由電腦可讀媒體傳輸。其他實例及實施方案在本發明及隨附申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，上文所描述之功能可使用由處理器執行之軟體、硬體、韌體、硬連線或此等者中之任何者的組合來實施。實施功能之特徵亦可實體上位於各種位置處，包括經分佈以使得功能之部分在不同實體位置處實施。此外，如本文所用(包括在申請專利範圍中)，「或」在用於項目清單(例如，以諸如「中之至少一者」或「中之一或多者」之片語作為結尾之項目清單)中時指示包括性清單，使得例如A、B或C中之至少一者之清單意謂A或B或C或AB或AC或BC或ABC (亦即，A及B及C)。此外，如本文所用，片語「基於」不應被認作對封閉條件集合之參考。舉例而言，描述為「基於條件A」之例示性步驟在不脫離本發明之範疇的情況下可係基於條件A及條件B兩者。換言之，如本文所用，應以與片語「至少部分基於」相同之方式來解釋片語「基於」。
提供本文中之描述以使得熟習此項技術者能夠進行或使用本發明。對本發明之各種修改對於熟習此項技術者而言將顯而易見，且本文中所定義之一般原理可在不脫離本發明之範疇的情況下應用於其他變體。因此，本發明並不限於本文中所描述之實例及設計，而是應符合與本文中所揭示之原理及新穎特徵相一致的最廣範疇。
100:記憶體裝置 102:3D記憶體陣列 105:記憶體單元 110:字線 115:位元線 120:列解碼器 125:感測組件 130:行解碼器 135:輸入/輸出組件 140:記憶體控制器 145:記憶體單元堆疊 200:3D記憶體陣列 204:基板 205:疊組 205-a:第一記憶體單元陣列或疊組 205-b:第二記憶體單元陣列或疊組 210:字線 210-a:字線 210-b:字線 210-c:字線 215:位元線 215-a:位元線 220:記憶體元件 220-a:記憶體元件 220-b:記憶體元件 225:電極 225-a:第一電極 225-b:第二電極 225-c:第一電極 225-d:第二電極 230:金屬部分 230-a:金屬部分 230-b:金屬部分 230-c:金屬部分 235:金屬氧化物部分 235-a:金屬氧化物部分 235-b:金屬氧化物部分 235-c:金屬氧化物部分 300:方法 305:步驟 310:步驟 315:步驟 320:步驟 400:方法 405:步驟 410:步驟 415:步驟 420:步驟 500:方法 505:步驟 510:步驟 515:步驟 520:步驟 600:方法 605:步驟 610:步驟 615:步驟 620:步驟 700:方法 705:步驟 710:步驟 715:步驟 720:步驟 800:方法 805:步驟 810:步驟 815:步驟 DL_1:位元線 DL_2:位元線 DL_N:位元線 WL_1:字線 WL_2:字線 WL_M:字線
圖1說明根據如本文中所揭示之實例的支援用於記憶體陣列中之線之可組態電阻率的實例記憶體裝置。
圖2說明根據如本文中所揭示之實例的支援用於記憶體陣列中之線之可組態電阻率的記憶體陣列之實例。
圖3說明根據如本文所揭示之實例的用於組態用於記憶體陣列中之線之電阻率的實例方法之流程圖。
圖4說明根據如本文中所揭示之實例的用於組態用於記憶體陣列中之線之電阻率的實例方法之流程圖。
圖5說明一流程圖，其說明根據如本文中所揭示之實例的支援組態用於記憶體陣列中之線之電阻率的方法。
圖6說明一流程圖，其說明根據如本文中所揭示之實例的支援組態用於記憶體陣列中之線之電阻率的方法。
圖7說明一流程圖，其說明根據如本文中所揭示之實例的支援組態用於記憶體陣列中之線之電阻率的方法。
圖8說明一流程圖，其說明根據如本文所揭示之實例的支援組態用於記憶體陣列中之線之電阻率的方法。
200:3D記憶體陣列
204:基板
205-a:第一記憶體單元陣列或疊組
205-b:第二記憶體單元陣列或疊組
210-a:字線
210-b:字線
215-a:位元線
220-a:記憶體元件
220-b:記憶體元件
225-a:第一電極
225-b:第二電極
225-c:第一電極
225-d:第二電極
230-a:金屬部分
230-c:金屬部分
235-a:金屬氧化物部分
235-c:金屬氧化物部分

Claims (25)

  1. 一種方法，其包含： 形成用於一記憶體裝置之一第一存取線集合； 將該第一存取線集合氧化至一第一程度； 在氧化該第一存取線集合之後，形成用於該記憶體裝置之一第二存取線集合；及 將該第二存取線集合氧化至一第二程度。
  2. 如請求項1之方法，其中該第二存取線集合係在該第一存取線集合上方。
  3. 如請求項2之方法，其中該第二程度小於該第一程度。
  4. 如請求項1之方法，其進一步包含： 形成與該第一存取線集合耦接的一第一記憶體單元疊組；及 形成與該第二存取線集合耦接之一第二記憶體單元疊組。
  5. 如請求項1之方法，其中： 氧化該第一存取線集合包含將該第一存取線集合暴露於包含氧之電漿；且 氧化該第二存取線集合包含將該第二存取線集合暴露於包含氧之電漿。
  6. 如請求項5之方法，其中： 該第一存取線集合暴露於作為一第一乾式蝕刻製程之部分的包含氧之電漿；且 該第二存取線集合暴露於作為一第二乾式蝕刻製程之部分的包含氧之電漿。
  7. 如請求項5之方法，其中該第一存取線集合及該第二存取線集合形成於一晶圓上，該方法進一步包含： 當該第一存取線集合暴露於包含氧之電漿時，施加一第一電壓至該晶圓，其中該第一程度係至少部分基於該第一電壓；且 當該第二存取線集合暴露於包含氧之電漿時，施加一第二電壓至該晶圓，其中該第二程度係至少部分基於該第二電壓。
  8. 如請求項5之方法，其中： 該第一存取線集合暴露於包含氧之電漿達一第一時間量，該第一程度至少部分基於該第一時間量；且 該第二存取線集合暴露於包含氧之電漿達一第二時間量，該第二程度至少部分基於該第二時間量。
  9. 如請求項5之方法，其中該第一存取線集合及該第二存取線集合形成於一晶圓上，該方法進一步包含： 當該第一存取線集合暴露於包含氧之電漿時，將該晶圓加熱至一第一溫度，其中該第一程度係至少部分基於該第一溫度；且 當該第二存取線集合暴露於包含氧之電漿時，將該晶圓加熱至一第二溫度，其中該第二程度係至少部分基於該第二溫度。
  10. 如請求項5之方法，其進一步包含： 使用一第一功率量激勵該第一存取線集合所暴露於之該電漿，其中該第一程度係至少部分基於該第一功率量；且 使用一第二功率量激勵該第二存取線集合所暴露於之該電漿，其中該第二程度係至少部分基於該第二功率量。
  11. 如請求項5之方法，其中： 該第一存取線集合在一第一壓力量下暴露於包含氧之電漿，該第一程度至少部分基於該第一壓力量；且 該第二存取線集合在一第二壓力量下暴露於包含氧之電漿，該第二程度至少部分基於該第二壓力量。
  12. 如請求項5之方法，其中： 該第一存取線集合暴露於包含一第一濃度之氧之電漿，該第一程度至少部分基於該第一濃度；且 該第二存取線集合暴露於包含一第二濃度之氧之電漿，該第二程度至少部分基於該第二濃度。
  13. 如請求項1之方法，其中： 氧化該第一存取線集合包含將該第一存取線集合暴露於過氧化氫；且 氧化該第二存取線集合包含將該第二存取線集合暴露於過氧化氫。
  14. 如請求項13之方法，其進一步包含： 在該第一存取線集合暴露於過氧化氫的同時，將該第一存取線集合暴露於氫氧化銨；且 在該第二存取線集合暴露於過氧化氫的同時，將該第二存取線集合暴露於氫氧化銨。
  15. 如請求項13之方法，其進一步包含： 在該第一存取線集合暴露於過氧化氫之前，將該第一存取線集合暴露於氫氧化銨；且 在該第二存取線集合暴露於過氧化氫之前，將該第二存取線集合暴露於氫氧化銨。
  16. 如請求項13之方法，其中： 該第一存取線集合暴露於過氧化氫達一第一時間量，該第一程度至少部分基於該第一時間量；且 該第二存取線集合暴露於過氧化氫達一第二時間量，該第二程度至少部分基於該第二時間量。
  17. 如請求項13之方法，其中： 將該第一存取線集合暴露於過氧化氫包含將該第一存取線集合暴露於包含一第一濃度之過氧化氫之一第一溶液，該第一程度至少部分基於該第一濃度；且 將該第二存取線集合暴露於過氧化氫包含將該第二存取線集合暴露於包含一第二濃度之過氧化氫之一第二溶液，該第二程度至少部分基於該第二濃度。
  18. 一種設備，其包含： 第一記憶體單元疊組，其與一第一存取線集合耦接，其中該第一存取線集合各自包含具有一第一厚度之金屬氧化物；及 一第二記憶體單元疊組，其在該第一記憶體單元疊組上方，其中該第二記憶體單元疊組與一第二存取線集合耦接，且其中該第二存取線集合各自包含具有一第二厚度之金屬氧化物。
  19. 如請求項18之設備，其中該第一厚度大於該第二厚度。
  20. 如請求項18之設備，其中： 該第一存取線集合各自包含在具有該第一厚度之該金屬氧化物下方的具有一第三厚度之金屬；且 該第二存取線集合各自包含具有該第二厚度之該金屬氧化物下方的具有一第四厚度之金屬。
  21. 如請求項20之設備，其中該第四厚度大於該第三厚度。
  22. 如請求項18之設備，其中： 該第一存取線集合及該第二存取線集合各自包含鎢；且 該金屬氧化物包含氧化鎢。
  23. 一種方法，其包含： 形成複數個記憶體單元疊組； 形成複數個存取線集合，其中該複數個存取線集合中之每一者與該複數個記憶體單元疊組中之至少一者耦接；及 氧化包括於該複數個存取線集合中之一存取線集合。
  24. 如請求項23之方法，其進一步包含： 氧化包括於該複數個存取線集合中之一第二存取線集合，其中： 氧化該存取線集合包含在該集合中之每一存取線內形成具有第一厚度的一各別第一金屬氧化物層；且 氧化該第二存取線集合包含在該第二集合中之每一存取線內形成具有一第二厚度的一各別第二金屬氧化物層。
  25. 如請求項23之方法，其中： 氧化該存取線集合係至少部分基於將該存取線集合暴露於包含氧之電漿或將該存取線集合暴露於過氧化氫。
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