KR20220132610A - 메모리 디바이스에서의 라인에 대한 구성가능한 저항률 - Google Patents

메모리 디바이스에서의 라인에 대한 구성가능한 저항률 Download PDF

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코우식 배너지
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로버트 카셀
지안 지아오
윌리엄 엘. 쿠퍼
제이슨 알. 존슨
마이클 피. 오'툴
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마이크론 테크놀로지, 인크
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Abstract

메모리 디바이스 내의 라인들, 이를테면 메모리 어레이 내의 액세스 라인들에 대한 구성가능한 저항률을 지원하는 방법들, 시스템들 및 디바이스들이 설명된다. 예를 들어, 메모리 디바이스의 상이한 레벨들에서의 금속 라인들은 메모리 디바이스의 다른 레벨들에서의 라인들이 상이한 저항률들을 갖도록 상이한 정도들로 산화될 수 있다. 이는 상이한 레벨들에서의 라인들을 초기에 형성하기 위해 사용되는 제조 기술들 및 관련 파라미터들을 변경하지 않고, 라인들의 저항률이 레벨별로 조정될 수 있게 할 수 있으며, 이는 적어도 비용 및 복잡도 감소와 관련된 이점들을 가질 수 있다. 라인들은 건식 또는 습식 공정 중 어느 하나를 사용하여 제어된 정도로 산화될 수 있다.

Description

메모리 디바이스에서의 라인에 대한 구성가능한 저항률
교차 참조
본 특허 출원은 2020년 2월 4일자로 출원된 Banerjee 외의 "CONFIGURABLE RESISTIVITY FOR LINES IN A MEMORY DEVICE(메모리 디바이스에서의 라인에 대한 구성가능한 저항률)"라는 명칭의 미국 특허 출원 제16/781,975호의 우선권을 주장하며, 이는 이의 양수인에게 양도되고, 본원에 그 전문이 명시적으로 원용된다.
기술분야
다음은 일반적으로 메모리 디바이스들, 그리고 보다 구체적으로는 메모리 디바이스의 라인들의 구성가능한 저항률에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 디바이스들에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스들은 대개, 보통 논리 1 또는 논리 0에 의해 표기되는 두 개의 상태들 중 하나를 저장할 수 있다. 다른 디바이스들에서는, 두 가지보다 많은 상태들이 저장될 수도 있다. 저장된 정보에 액세스하기 위해, 디바이스의 구성요소는 메모리 디바이스에서 적어도 하나의 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 구성요소는 메모리 디바이스에 상태를 기록, 또는 프로그래밍할 수 있다.
자기 하드 디스크들, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하여, 다양한 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전원이 없을 때에도 장시간 자신들의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스들, 예를 들어, DRAM은 외부 전원으로부터 연결이 끊길 때 자신들의 저장된 상태를 잃을 수 있다.
도 1은 본원에서 개시되는 바와 같은 예들에 따른 메모리 어레이에서의 라인들에 대한 구성가능한 저항률을 지원하는 예시적인 메모리 디바이스를 도시한다.
도 2는 본원에서 개시되는 바와 같은 예들에 따른 메모리 어레이에서의 라인들에 대한 구성가능한 저항률을 지원하는 메모리 어레이의 예를 도시한다.
도 3은 본원에서 개시되는 바와 같은 예들에 따른 메모리 어레이에서의 라인들에 대한 저항률을 구성하기 위한 예시적인 방법의 흐름도를 도시한다.
도 4는 본원에서 개시되는 바와 같은 예들에 따른 메모리 어레이에서의 라인들에 대한 저항률을 구성하기 위한 예시적인 방법의 흐름도를 도시한다.
도 5는 본원에서 개시되는 바와 같은 예들에 따른 메모리 어레이에서의 라인들에 대한 저항률 구성을 지원하는 방법을 나타낸 흐름도를 도시한다.
도 6은 본원에서 개시되는 바와 같은 예들에 따른 메모리 어레이에서의 라인들에 대한 저항률 구성을 지원하는 방법을 나타낸 흐름도를 도시한다.
도 7은 본원에서 개시되는 바와 같은 예들에 따른 메모리 어레이에서의 라인들에 대한 저항률 구성을 지원하는 방법을 나타낸 흐름도를 도시한다.
도 8은 본원에서 개시되는 바와 같은 예들에 따른 메모리 어레이에서의 라인들에 대한 저항률 구성을 지원하는 방법을 나타낸 흐름도를 도시한다.
메모리 셀에 액세스하는 것(예를 들어, 판독 또는 기록 동작 동안)은 메모리 셀에 의해 저장된 논리 상태를 판독(예를 들어, 감지)하거나 메모리 셀에 기록(예를 들어, 프로그래밍)하기 위해 메모리 셀 양단에 비제로 전압을 인가하는 것을 포함할 수 있다. 어레이 내의 메모리 셀들은 상이한 액세스 라인들과 결합되고 상이한 액세스 라인들의 교차점에 위치될 수 있고, 이에 따라 메모리 셀에 액세스하는 것은 메모리 셀과 결합된 상이한 액세스 라인들에 각 전압들을 인가하는 것을 포함할 수 있다. 각 액세스 라인들은 대응하는 드라이버와 결합될 수 있고(예를 들어, 드라이버들이 어레이 외부에 위치되며, 하나 이상의 비아 또는 다른 인터커넥트들에 의해), 적어도 그 액세스 라인 또는 드라이버와 관련해서, 메모리 셀과 액세스 라인에 대한 드라이버 사이의 전류 경로(신호 경로)의 거리가 메모리 셀에 대한 전기적 거리(electrical distance, ED)로서 지칭될 수 있다.
비교적 큰 ED를 갖는 메모리 셀들은 원거리 메모리 셀들로서 지칭될 수 있고, 비교적 작은 ED를 갖는 메모리 셀들은 근거리 메모리 셀들로서 지칭될 수 있다. 어레이 내에서, 다수의 메모리 셀들은 각 개별 액세스 라인과 결합될 수 있다. 예를 들어, 메모리 셀들은 로우들 및 컬럼들로서 배열될 수 있으며, 메모리 셀들의 각 로우는 대응하는 로우 라인(워드 라인으로도 지칭될 수 있음)과 결합되고, 메모리 셀의 각 컬럼은 대응하는 컬럼 라인(디지트 라인 또는 비트 라인으로도 지칭될 수 있음)과 결합된다.
액세스 라인과 결합된 원거리 메모리 셀들에 대해, 액세스 라인을 비교적 저저항률을 갖도록 구성하는 것이 바람직할 수 있다. 액세스 라인에 대한 비교적 저저항률은 예를 들어, 원거리 메모리 셀들에 액세스하는 데 요구되는 구동 전류의 양을 감소시킬 수 있다. 그러나, 근거리 메모리 셀들에 대해서는, 액세스 라인을 비교적 고저항률을 갖도록 구성하는 것이 바람직할 수 있다. 액세스 라인에 대한 비교적 고저항률은 예를 들어, (예를 들어, 메모리 셀이 전도성 상태에 놓일 때 메모리 셀을 통해 방전할 수 있는, 어레이 내의 기생 커패시턴스들에 축적되는 전하로 인해) 근거리 메모리 셀들이 액세스될 때 근거리 메모리 셀들을 통한 전류 스파이크(예를 들어, 과도 전류)의 심각도(진폭, 크기)를 감소시키고, 이에 의해 근거리 메모리 셀들의 수명을 연장(마모를 감소)시킬 수 있다. 이에 따라, 소정의 액세스 라인에 대해, 원하는(타겟) 저항률은 액세스 라인과 결합된 원거리 및 근거리 메모리 셀들에 대한 경쟁 고려사항들에 기초한 절충(중간, 타협안, 스윗 스팟) 값으로서 결정될 수 있다.
일부 메모리 어레이들은 다수의 레벨들의 액세스 라인들을 포함할 수 있다. 예를 들어, 메모리 셀들의 각 데크는 2차원(2D) 어레이로서 배열된(예를 들어, 평면 내에 로우들 및 컬럼들로 배열된) 메모리 셀들의 세트를 포함할 수 있고, 메모리 셀들의 다수의 데크들은 서로 위아래로 제조되거나 다른 방식으로 배열될 수 있다(예를 들어, 적층될 수 있다). 추가적으로 또는 대안적으로, 메모리 셀들의 단일 데크와 관련해서, 일부 액세스 라인들은 데크의 메모리 셀들 밑에 위치될 수 있는 한편, 다른 액세스 라인들은 데크의 메모리 셀들 위에 위치될 수 있다. 액세스 라인의 원하는 저항률은 액세스 라인이 위치되는 메모리 어레이의 레벨에 의존할 수 있는데, 이는 상이한 레벨들에서의 액세스 라인들이 자신들의 대응하는 드라이버들로부터 상이한 거리들, 그리고 이에 따라 상이한 ED들에 위치될 수 있기 때문이다. 예를 들어, 드라이버들이 어레이 밑에 위치되는 경우, 어레이의 더 높은 레벨에서의 액세스 라인들은 어레이의 더 낮은 레벨에서의 액세스 라인보다 자신들의 대응하는 드라이버들로부터 더 멀리 있을 수 있다. 이에 따라, 이러한 예에서, 더 높은 액세스 라인과 결합된 메모리 셀들에 대한 최소 및 최대 ED들은 더 낮은 액세스 라인과 결합된 메모리 셀들에 대한 최소 및 최대 ED들에 비해 증가될 것이다. 추가적으로, 다중 레벨 어레이들은 상이한 데크들의 양태들이 독립적으로 제조될 수 있음에 따라 변동 또는 결함에 민감할 수 있고, 어레이와 연관된 기생 커패시턴스들 및 과도 전류와 연관된 관련 이슈들은 어레이에서의 레벨들의 수가 증가함에 따라 더 심각해질 수 있다.
전술한 내용의 관점에서, 또는 당업자에 의해 이해될 수 있는 다른 이유들로 인해, 메모리 어레이의 상이한 레벨들에서의 액세스 라인들을 상이한 저항률들을 갖도록(예를 들어, 어레이의 더 높은 레벨에서의 액세스 라인들이 연관된 드라이버들로부터 더 멀리 있는 더 높은 레벨에서의 액세스 라인들을 보상하기 위해, 어레이의 더 낮은 레벨에서의 액세스 라인들보다 더 낮은 저항률들을 갖도록) 구성(조정)하는 것이 바람직할 수 있다. 그러나, 비용, 복잡도, 또는 다른 고려사항들로 인해, 동일한 물질을 사용하고 동일한 초기 타겟 치수들을 갖는 메모리 어레이의 상이한 레벨들에서 액세스 라인들을 제조하는 것이 또한 바람직할 수 있다. 예를 들어, 상이한 층들에서의 액세스 라인들의 초기 형성된 단면적(예를 들어, 폭 또는 높이, 두께)을 변화시키는 것은 다양한 성능 이점들을 제공할 수 있지만, 또한 연관된 비용 또는 복잡도 관련 단점들도 가질 수 있다.
그러나, 본원에서 설명된 바와 같이, 메모리 어레이의 상이한 레벨들에서의 상이한 액세스 라인들은 상이한 레벨들의 액세스 라인들을 상이한 정도들로 산화시키는 것에 기초하여 상이한 저항률들을 갖도록 구성(조절, 조정)될 수 있다. 예를 들어, 어레이의 상이한 레벨들에서의 액세스 라인들은 초기에 서로 동일한 저항률(예를 들어, 동일한 물질, 동일한 두께)을 갖도록 형성될 수 있지만―그리고 이에 따라 액세스 라인 형성에 대해 양 레벨들에서 동일한 제조 공정들이 사용될 수 있지만―하나의 레벨에서의 액세스 라인들은 다른 레벨에서의 액세스 라인들보다 더 큰 정도로 산화될 수 있어서, 더 많이 산화된 액세스 라인들이 더 높은 저항률을 갖는다. 산화는 예를 들어, 습식 또는 건식 기술들을 사용하여 실현될 수 있고, 소정의 레벨에서의 액세스 라인들의 저항률은 산화의 정도를 제어하는 것에 기초하여 구성(제어, 조절, 조정)될 수 있다.
본 개시의 특징들은 처음에 도 1 및 도 2를 참조하여 설명되는 바에 따른 예시적인 메모리 어레이들과 관련하여 설명된다. 나아가, 본 개시의 이들 그리고 다른 특징들은 도 3 내지 도 8을 참조하여 설명되는 바와 같은 다양한 공정 흐름들 및 흐름도들에 의해 도시되고 이들을 참조하여 설명된다.
도 1은 본원에서 개시되는 바와 같은 예들에 따른 메모리 디바이스 디바이스에서의 라인들에 대한 구성가능한 저항률을 지원하는 예시적인 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 또한 전자 메모리 장치라고도 지칭될 수 있다. 도 1은 메모리 디바이스(100)의 다양한 구성요소들 및 특징들의 예시적인 표현이다. 이에 따라, 메모리 디바이스(100)의 구성요소들 및 특징들이 반드시 메모리 디바이스(100) 내 실제 물리적 위치들이 아니라, 기능적 상호관계들을 나타내도록 도시된다는 것이 이해되어야 한다. 나아가, 도 1에 포함된 일부 요소들이 숫자 지시자로 라벨링되어 있지만, 도시된 특징들의 가시성 및 명료함을 증가시키기 위한 일환으로, 다른 대응하는 요소들은 라벨링되지 않지만, 이들은 동일하거나 유사한 것으로 이해될 것이다.
도 1의 예시적인 예에서, 메모리 디바이스(100)는 3차원(3D) 메모리 어레이(102)를 포함한다. 3D 메모리 어레이(102)는 상이한 상태들을 저장하도록 프로그램 가능할 수 있는 메모리 셀들(105)을 포함한다. 일부 예들에서, 각 메모리 셀(105)은 논리 0 및 논리 1로서 표기되는 두 개의 상태들 중 하나를 저장하도록, 그리고 이에 따라 1 비트 정보를 저장하도록 프로그램 가능할 수 있다. 일부 예들에서, 메모리 셀(105)은 둘보다 많은 논리 상태들을 저장하도록, 그리고 이에 따라 1 비트 정보를 저장하도록 구성될 수 있다.
3D 메모리 어레이(102)는 서로 위아래로 형성된 둘 이상의 2차원(2D) 메모리 어레이들을 포함할 수 있다. 이는 2D 어레이들과 비교할 때 단일 다이 또는 기판 상에 배치되거나 생성될 수 있는 메모리 셀들의 수를 증가시킬 수 있으며, 이는 결과적으로 메모리 디바이스의 생산 비용을 감소시키거나, 이의 성능을 증가시킬 수 있거나, 또는 둘 다일 수 있다. 메모리 어레이(102)는 메모리 셀들(105)의 두 개의 데크들(레벨들)을 포함하고, 이에 따라 3D 메모리 어레이인 것으로 고려될 수 있으나; 데크들의 수는 둘로 제한되지 않고 일부 경우들에서 하나 또는 둘보다 많을 수 있다. 각 데크는 하나의 데크 내의 메모리 셀들(105)이 다른 데크의 메모리 셀들과 정렬(정확히, 중첩하여, 또는 대체로)될 수 있도록 정렬되거나 위치되어, 메모리 셀 스택들(145)을 형성할 수 있다.
메모리 셀(105)은 일부 예들에서, 자기 선택 메모리 셀, 상 변화 메모리(PCM) 셀, 및/또는 또 다른 유형의 저항성 또는 임계 기반 메모리 셀일 수 있다. 자기 선택 메모리 셀(105)은 저장 요소 및 셀 선택기(선택) 요소 양자로서 각각 기능하는 물질(예를 들어, 칼코게나이드 물질)의 하나 이상의 구성요소를 포함하며, 이에 의해 별개의 셀 선택기 회로부(저장에 기여하지 않는 선택기 회로부)에 대한 필요성을 제거할 수 있다. 이러한 요소는 저장 및 선택기 구성요소(또는 요소)로서, 또는 자기 선택 메모리 구성요소(혹은 요소)로서 지칭될 수 있다. 대조적으로, 동적 랜덤 액세스 메모리(DRAM) 또는 PCM 셀들과 같은 다른 타입들의 메모리 셀들은 임의의 논리 상태의 저장에 기여하지 않고 메모리 셀의 선택 또는 비선택에 기여하기 위한 3단자 선택기 요소(예를 들어, 트랜지스터) 또는 2단자 선택기 요소(예를 들어, 다이오드)와 같은 별개의(전용) 셀 선택기 요소를 각각 포함할 수 있다.
메모리 어레이(102)는 WL_1 내지 WL_M으로 라벨링된 각 데크마다의 다수의 워드 라인들(110)(예를 들어, 로우 라인들), 및 BL_1 내지 BL_N으로 라벨링된 다수의 비트 라인들(115)(예를 들어, 컬럼 라인들)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 따른다. 일부 예들에서, 메모리 셀들(105)의 각 로우는 액세스 라인(110)에 연결되고, 메모리 셀들(105)의 컬럼은 비트 라인(115)에 연결된다. 일부 경우들에서, 워드 라인들(110) 및 비트 라인들(115)은 메모리 셀들(105)에 대한 액세스를 허용할 수 있기 때문에 일반적으로 액세스 라인들로서 지칭될 수 있다. 일부 예들에서, 워드 라인들(110)은 로우 라인들(110)이라고 할 수도 있고, 비트 라인들(115)은 디지트 라인들(115) 또는 컬럼 라인들(115)이라고도 할 수 있다. 액세스 라인들, 워드 라인들, 및 비트 라인들, 또는 이들의 유사물들에 대한 언급들은 이해 또는 운용을 잃지 않고 호환 가능하다. 워드 라인(110) 또는 비트 라인(115)을 활성화하거나 선택하는 것은 각 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인들(110) 및 비트 라인들(115)은 금속들(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금들, 탄소, 전도성으로 도핑된 반도체들, 또는 다른 전도성 물질들, 합금들, 화합물들 등과 같은 전도성 물질들로 구성될 수 있다.
워드 라인들(110) 및 비트 라인들(115)은 서로 실질적으로 수직(즉, 직교)할 수 있거나 그 외 서로 교차하여 메모리 셀들의 어레이를 생성할 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145)에서의 두 개의 메모리 셀들(105)은 비트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 비트 라인(115)은 메모리 셀 스택(145)의 상측 메모리 셀(105)의 하단 전극 및 하측 메모리 셀(105)의 상단 전극과 전자 통신할 수 있다. 다른 구성들도 가능할 수 있으며, 예를 들어, 제3 데크(도시되지 않음)가 하부에 도시된 데크 또는 상부에 도시된 데크와 액세스 라인(110)을공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 비트 라인(115)과 같은 두 개의 전도성 라인들의 교차점에 위치될 수 있다. 이 교차점은 메모리 셀(105)의 어드레스라고 지칭될 수 있다. 타겟 메모리 셀(105)은 여자된 워드 라인(110) 및 비트 라인(115)의 교차점에 위치되는 메모리 셀(105)일 수 있다; 즉, 액세스 라인(110) 및 비트 라인(115)이 이들의 교차점의 메모리 셀(105)을 판독, 기록, 또는 그 외 액세스하기 위해 여자될 수 있다. 동일한 워드 라인(110) 또는 비트 라인(115)과 전자 통신하는(예를 들어, 이에 연결되는) 다른 메모리 셀들(105)은 미타겟 메모리 셀들(105)이라고 지칭될 수 있다.
메모리 셀(105) 및 워드 라인(110) 또는 비트 라인(115)에는 전극들이 결합될 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우들에서, 메모리 셀(105)에 대한 전기 콘택트로서 채용될 수 있다. 전극은 메모리 디바이스(100)의 요소들 또는 구성요소들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성층 등을 포함할 수 있다. 일부 예들에서, 메모리 셀(105)은 전극들에 의해 서로 그리고 액세스 라인들(110, 115)로부터 분리되는 다수의 자기 선택 또는 다른 메모리 구성요소들(예를 들어, 선택 구성요소 및 저장 구성요소)을 포함할 수 있다. 전술된 바와 같이, 자기 선택 메모리 셀들(105)에 대해, 단일 구성요소(예를 들어, 메모리 셀(105) 내의 칼코게나이드 물질의 섹션 또는 층)는 저장 요소(예를 들어, 메모리 셀(105)의 상태를 저장하거나 이의 저장에 기여하기 위한) 및 선택기 요소(예를 들어, 메모리 셀(105)을 선택하거나 또는 이의 선택에 기여하기 위한) 양자로서 사용될 수 있다.
메모리 셀 스택(145) 내의 전극들은 각각 동일한 물질(예를 들어, 탄소)일 수 있거나 다양한(상이한) 물질들을 가질 수 있다. 일부 경우들에서, 전극들은 액세스 라인들과 상이한 물질일 수 있다. 일부 예들에서, 전극들은 자기 선택 또는 다른 메모리 구성요소에 포함된 물질(예를 들어, 칼코게나이드 물질)을 워드 라인(110)으로부터, 비트 라인(115)으로부터, 그리고 서로로부터 차폐하여, 물질과 워드 라인(110), 비트 라인(115), 또는 또 다른 메모리 구성요소 사이의 화학적 상호작용을 방지할 수 있다.
판독 및 기록과 같은 동작들은 메모리 셀들(105)에 관해, 대응하는 워드 라인(110) 및 디지트 라인(115)을 활성화하거나 선택함으로써 수행될 수 있다. 메모리 셀들(105)에 액세스하는 것은 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킬 수 있다. 이러한 프로세스는 로우 또는 워드 라인 어드레스을 디코딩하는 것으로서 지칭될 수 있다. 유사하게, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스를 수신하고 적절한 비트 라인(115)을 활성화시킬 수 있다. 이러한 프로세스는 컬럼 또는 비트 라인 어드레스를 디코딩하는 것으로서 지칭될 수 있다. 로우 디코더(120) 및/또는 컬럼 디코더(130)는 예를 들어, 디코더 회로부를 사용하여 구현된 디코더들의 예들일 수 있다. 일부 경우들에서, 로우 디코더(120) 및/또는 컬럼 디코더(130)는 워드 라인(110) 또는 비트 라인(115)(각각)에 인가되는 전압을 증가시키도록 구성되는 전하 펌프 회로부를 포함할 수 있다.
메모리 셀(105)은 메모리 셀(105)에 의해 저장된 논리 상태를 결정하기 위해 (예를 들어, 메모리 제어기(140), 로우 디코더(120), 및/또는 컬럼 디코더(130)와 협력하여) 메모리 셀(105)이 액세스될 때 감지 구성요소(125)에 의해 판독(예를 들어 감지)될 수 있다. 감지 구성요소(125)는 메모리 셀(105)에 의해 저장된 논리 상태를 나타내는(예를 들어, 이에 적어도 부분적으로 기초한) 출력 신호를 하나 이상의 구성요소에(예를 들어, 컬럼 디코더(130), 입력/출력 구성요소(135), 메모리 제어기(140)에) 제공할 수 있다. 일부 예들에서, 검출된 논리 상태는 호스트 디바이스(예를 들어, 데이터 저장을 위해 메모리 디바이스(100)를 사용하는 디바이스, 임베디드 애플리케이션에서 메모리 디바이스(100)와 결합된 프로세서)에 제공될 수 있으며, 여기서 이러한 시그널링은 입력/출력 구성요소(135)로부터 직접 또는 메모리 제어기(140)를 통해 제공될 수 있다.
감지 구성요소(125)는 다양한 트랜지스터 또는 증폭기를 포함하여, 메모리 셀(105)을 판독하는 것에 기초하여 획득된 신호들의 차이를 검출 및 증폭할 수 있으며, 이는 래칭으로 지칭될 수 있다. 그 다음 검출된 메모리 셀(105)의 논리 상태가 컬럼 디코더(130)를 통해 입력/출력 구성요소(135)로서 출력될 수 있다. 일부 경우들에서, 감지 구성요소(125)는 컬럼 디코더 (130) 또는 로우 디코더(120)의 일부일 수 있다. 또는, 감지 구성요소(125)는 컬럼 디코더(130) 또는 로우 디코더(120)에 연결되거나 이와 전자 통신할 수 있다. 당업자라면 감지 구성요소가 이의 기능적 목적을 잃지 않고 컬럼 디코더 또는 로우 디코더 중 어느 하나와 연관될 수 있음을 이해할 것이다.
명료함을 위해 메모리 어레이(102)의 측면에 도시되어 있지만, 로우 디코더(120) 및 컬럼 디코더(130)는 일부 경우들에서 메모리 어레이(102) 아래에 있을 수 있다. 각 디코더(120, 130)는 액세스 라인들(110, 115)을 원하는 전압들로 구동시키도록(예를 들어, 하나 이상의 연관된 메모리 셀(105)에 액세스하도록) 구성된 하나 이상의 드라이버를 포함하거나 이들과 결합될 수 있다. 일부 경우들에서, 드라이버들은 메모리 어레이(102) 아래의 영역에 걸쳐 분산될 수 있다. 비아들은 드라이버들을 이들의 대응하는 액세스 라인들(110, 115)과 결합시키기 위해 메모리 디바이스(100)의 하나 이상의 층 또는 데크를 통해 연장될 수 있다. 예를 들어, 액세스 라인들(110, 115)이 수평 방향들(예를 들어, x 방향 또는 y 방향)로 연장되는 것으로 고려되는 경우, 비아들은 수직(z) 방향으로 연장될 수 있다. 일부 경우들에서, 드라이버들과 액세스 라인들 사이의 하나 이상의 층은 인터커넥트층들로서 또는 총칭하여 인터커넥트층으로서 지칭될 수 있는 금속 라우팅 라인들을 포함할 수 있으며, 여기서 드라이버들은 인터커넥트층에서의 대응하는 라인들과 결합될 수 있고, 비아들은 인터커넥트층과 액세스 라인들(115)을 포함하는 층들 사이에서 연장될 수 있다.
일부 경우들에서, 메모리 어레이(102)의 상이한 레벨들에서의 액세스 라인들은 상이한 저항률들을 가질 수 있다. 예를 들어, (하부 데크와 연관된) 메모리 어레이(102)의 저부에서의 워드 라인들(110)은 (상부 데크와 연관된) 메모리 어레이(102)의 최상부에서의 워드 라인들(110)과 상이한(예를 들어, 더 높은) 저항률을 가질 수 있다. 다른 예로서, (하부 데크와 연관된) 메모리 어레이(102)의 저부에서의 워드 라인들(110)은 도시된 비트 라인들(115)과 상이한(예를 들어, 더 높은) 저항률을 가질 수 있다. 추가적으로 또는 대안적으로, (상부 데크와 연관된) 메모리 어레이(102)의 최상부에서의 워드 라인들(110)은 도시된 비트 라인들(115)과 상이한(예를 들어, 더 낮은) 저항률을 가질 수 있다. 상이한 레벨들에서에서의 액세스 라인들의 상이한 저항률들은 본원에서 설명되는 바와 같이, 상이한 레벨들에서의 액세스 라인들이 상이한 정도들로 산화되는 것과 관련될 수 있다. 더 높은 저항률들을 갖는 액세스 라인들은 더 낮은 저항률들을 갖는 액세스 라인들보다 더 큰 정도로 산화될 수 있다.
도 2는 본원에서 개시되는 바와 같은 예들에 따른 메모리 어레이(200)에서의 라인들에 대한 구성가능한 저항률을 지원하는 3D 메모리 어레이(200)의 예를 도시한다. 메모리 어레이(200)는 도 1을 참조하여 설명된 메모리 어레이(102)의 부분들의 예일 수 있다. 메모리 어레이(200)는 기판(204) 위에 위치되는 메모리 셀들의 제1 어레이 또는 데크(205-a), 및 제1 어레이 또는 데크(205-a) 위에 위치된 메모리 셀들의 제2 어레이 또는 데크(205-b)를 포함할 수 있다. 메모리 어레이(200)의 예가 두 개의 데크들(205-a, 205-b)을 포함하지만, 하나의 데크(205)(예를 들어, 2D 메모리 어레이) 또는 둘보다 많은 데크들(205)이 또한 가능한 것으로 이해되어야 한다. 나아가, 도 2에 포함된 일부 요소들이 숫자 지시자로 라벨링되어 있지만, 도시된 특징들의 가시성 및 명료함을 증가시키기 위한 일환으로, 다른 대응하는 요소들은 라벨링되지 않지만, 이들은 동일하거나 유사한 것으로 이해될 것이다.
메모리 어레이(200)는 또한 워드 라인들(210) 및 비트 라인들(215)을 포함할 수 있으며, 이들은 도 1을 참조하여 설명된 바와 같은 워드 라인들(110) 및 비트 라인들(115)의 예들일 수 있다. 워드 라인들(210) 및 비트 라인들(215)은 초기에 대응하는 금속층들로부터 형성(제조)되었을 수 있고, 이에 따라 초기에 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 티타늄(Ti), 또는 금속 합금과 같은 금속 물질을 포함할 수 있다.
형성(예를 들어, 패터닝)된 후에, 워드 라인들(210) 및 비트 라인들(215)은 메모리 어레이(200)의 소정의 레벨에서의 워드 라인들(210) 및 비트 라인들(215)을 원하는 저항률을 갖도록 구성하기 위해, 본원에서의 다른 곳에서 더 상세히 설명되는 바와 같이, 산화될 수 있다. 일부 경우들에서, 액세스 라인의 저항률은 액세스 라인의 단위 길이당 전기 저항의 양으로서 표현될 수 있다(예를 들어, 저항률은 일부 경우들에서 옴 미터의 단위 ― 제곱 미터로 표현되는 바와 같은 액세스 라인의 단면적이 곱해진 미터 길이당 옴 ― 로 표현되어, 액세스 라인의 단면적이 일정한 경우 액세스 라인의 단위 길이당 전기 저항의 양이 고정되게 된다). 추가적으로 또는 대안적으로, 액세스 라인의 저항률은 시트 저항으로서 표현될 수 있으며, 이는 균일한 두께를 갖는 물질의 시트들을 포함하거나 그러한 시트들로부터 형성된 물질들의 저항률의 척도일 수 있다. 일부 경우들에서, 시트 저항은 옴 제곱의 단위로 표현될 수 있으며, 이는 (예를 들어, 옴 미터의 저항률 단위를 미터로 표현되는 바와 같은 균일한 시트 두께로 나눈 결과로서) 옴과 치수적으로 동일할 수 있지만, (예를 들어, 이를테면 종래의 저항기의 벌크 저항이 아니라) 특히 시트 저항을 의미할 수 있다.
제1 데크(205-a)의 메모리 셀들은 제1 전극(225-a), 메모리 요소(220-a), 및 제2 전극(225-b)을 포함할 수 있다. 또한, 제2 데크(205-b)의 메모리 셀들은 제1 전극(225-c), 메모리 요소(220-b), 및 제2 전극(225-d)을 포함할 수 있다. 제1 데크(205-a) 및 제2 데크(205-b)의 메모리 셀들은 일부 예들에서, 각 데크(205-a 및 205-b)의 대응하는 메모리 셀들이 도 1을 참조하여 설명된 바와 같은 비트 라인들(215) 또는 워드 라인들(210)을 공유할 수 있도록 공통 전도성 라인들을 가질 수 있다. 예를 들어, 제2 데크(205-b)의 제1 전극(225-c) 및 제1 데크(205-a)의 제2 전극(225-b)은 비트 라인(215-a)이 수직으로 인접한 메모리 셀들에 의해 공유되도록 비트 라인(215-a)에 결합될 수 있다.
메모리 어레이(200)의 아키텍처는 일부 경우들에서 메모리 셀이 도 2에 도시된 바와 같이 워드 라인(210)과 비트 라인(215) 간의 토폴로지 교차점에서 형성되는 교차점 아키텍처로서 지칭될 수 있다. 이러한 교차점 아키텍처는 적어도 일부 다른 메모리 아키텍처들에 비해 생산 비용이 저렴한 비교적 고밀도 데이터 저장소를 제공할 수 있다. 예를 들어, 교차점 아키텍처는 적어도 몇몇 다른 아키텍처들에 비해 감소된 면적 및 결과적으로 증가된 메모리 셀 밀도를 갖는 메모리 셀들을 가질 수 있다.
명료함을 위해 메모리 셀당 하나의 메모리 요소(220)가 도시되어 있지만, 제1 데크(205-a) 및 제2 데크(205-b)의 메모리 셀들 각각은 하나 이상의 메모리 요소(220)(예를 들어, 정보를 저장하도록 구성가능한 메모리 물질을 포함하는 요소) ― 이들은 자기 선택 메모리 요소들일 수도 있고 아닐 수도 있음 ― 포함할 수 있다. 일부 예들에서, 메모리 요소(220)는 예를 들어, 칼코게나이드 물질 또는 셀레늄(Se), 텔루륨(Te), 비소(As), 안티모니(Sb), 탄소(C), 게르마늄(Ge), 실리콘(Si), 또는 인듐(IN), 또는 이들의 다양한 조합들을 포함하는 다른 합금을 포함할 수 있다. 일부 예들에서, 주로 셀레늄(Se), 비소(As), 및 게르마늄(Ge)을 갖는 칼코게나이드 물질이 SAG 합금이라 지칭될 수 있다. 일부 예들에서, SAG 합금은 실리콘(Si)을 포함할 수 있고 이러한 칼코게나이드 물질은 SiSAG 합금으로서 지칭될 수 있다. 일부 다른 예들에서, SAG 합금은 또한 인듐(In)을 포함할 수 있고, 이러한 칼코게나이드 물질은 InSAG 합금으로서 지칭될 수 있다. 일부 예들에서, 칼코게나이드는 수소(H), 산소(O), 질소(N), 염소(Cl), 또는 불소(F)와 같은 추가 원소들을 각각 원자 또는 분자 형태들로 포함할 수 있다.
일부 경우들에서, 메모리 요소(220)는 PCM 셀 내에 포함될 수 있다. PCM 셀 내에서, 메모리 요소(220)는 메모리 요소(220)를 용융 온도 이상으로 가열하기 위해 메모리 요소(220)에 걸쳐 전압을 인가하고 이에 따라 메모리 요소(220)를 통해 전류를 흐르게 하고, 그 후 메모리 요소(220)를 원하는 상태(예를 들어, 비정질 또는 결정질)로 렌더링하도록 구성된 다양한 타이밍 파라미터들에 따라 전압 및 전류를 제거함으로써, 비정질에서 결정질로 그리고 그 반대로 전환될 수 있다―그리고 이에 따라 메모리 요소(220)를 포함하는 메모리 셀에 상태가 기록될 수 있다. 메모리 요소(220)의 가열 및 ??칭은 메모리 요소(220)를 통한 전류 흐름을 제어함으로써 실현될 수 있으며, 이는 차례로 대응하는 워드 라인(210)과 대응하는 비트 라인(215) 사이의 전압 차를 제어함으로써 실현될 수 있다.
결정질 상태의 메모리 요소(220)는 주기적인 구조로 배열된 원자들을 가질 수 있으며, 이는 상대적으로 낮은 전기 저항(예를 들어, 셋 상태)을 야기할 수 있다. 그에 반해, 주기적 원자 구조가 없거나 상대적으로 주기적 원자 구조가 거의 가지지 않을 수 있는 비정질 상태의 메모리 요소(220)는 상대적으로 높은 전기 저항(예를 들어, 리셋 상태)을 가질 수 있다. 메모리 요소(220)의 비정질과 결정질 상태들 사이 저항 값들의 차이는 상당할 수 있다; 예를 들어, 비정질 상태의 물질은 그것의 결정질 상태에서의 물질의 저항보다 한 자릿수 이상 더 큰 저항을 가질 수 있다. 일부 경우들에서, 비정질 상태는 이와 연관된 임계 전압을 가질 수 있고, 전류는 Vth가 초과될 때까지 흐르지 않을 수 있다. 일부 PCM 셀들은 상 변화를 거치도록 구성된 하나의 메모리 요소(220)를 포함할 수 있고, 이에 의해 저장 요소로서 작용하고, 다이오드(예를 들어, 스냅백 다이오드)로서 그리고 이에 따라 선택 요소로서 작용하도록 구성된 다른 메모리 요소(220)를 포함할 수 있다. 선택 요소는 동일한 PCM 셀 내의 저장 요소가 결정질 상태로 배치될 때에도 비정질 상태로 유지되도록 구성될 수 있다.
일부 경우들에서, 메모리 요소(220)는 부분적으로 비정질 그리고 부분적으로 결정질일 수 있고, 저항은 전적으로 결정질 또는 전적으로 비정질 상태에서의 메모리 요소(220)의 저항 사이의 어떤 값을 가질 수 있다. 이에 따라, 메모리 요소(220)는 2진 로직 적용 분야 이외의 용도로 사용될 수 있다―즉, 물질에 저장될 수 있는 상태들의 수가 2보다 많을 수 있다.
일부 경우들에서, 자기 선택 메모리 셀에 포함되는 메모리 요소(220)는 (예를 들어, 메모리(예를 들어, 칼코게나이드) 물질의 조성으로 인해, 그리고/또는 메모리 요소(220)를 비정질 또는 유리 상과 같은 단상으로 유지시키도록 구성된 동작 전압들 및 전류들로 인해) 메모리 셀의 정상 동작 동안 상 변화를 겪지 않도록 동작될 수 있다. 예를 들어, 메모리 요소(220)는 칼코게나이드 물질의 결정화를 억제하고 이에 따라 비정질 상태로 유지될 수 있는 화학 원소, 이를테면 비소를 포함할 수 있다. 여기서, (예를 들어, 메모리 요소(220) 및 전극들(225)을 포함하는) 메모리 셀들에 의해 지원되는 논리 상태들의 세트의 일부 또는 전부는 메모리 요소(220)의 비정질 상태와 연관될 수 있다(예를 들어, 메모리 요소(220)이 비정질 상태에 있는 동안 메모리 요소(220)에 의해 저장됨). 예를 들어, 논리 상태 '0' 및 논리 상태 '1' 양자가 메모리 요소(220)의 비정질 상태와 연관될 수 있다(예를 들어 메모리 요소(220)가 비정질 상태에 있는 동안 메모리 요소(220)에 의해 저장됨). 일부 경우들에서, 메모리 요소(220)는 정보 비트에 대응하는 논리 상태를 저장하도록 구성될 수 있다.
(예를 들어, 전극들(225-a), 메모리 요소(220), 및 전극(225-b)을 포함하는) 메모리 셀의 프로그래밍(기록) 동작 동안, 프로그래밍(기록)에 사용되는 극성 또는 메모리 요소(220)가 비정질 상태로 프로그래밍되는지 결정질 상태로 프로그래밍되는지는 메모리 요소(220)의 특정 거동 또는 특성, 이를테면 메모리 요소(220)의 임계 전압 또는 저항에 영향을 줄 수 있다(결정, 설정, 프로그래밍함). 메모리 요소(220)에 의해 저장된 논리 상태에 따른 메모리 요소(220)의 문턱 전압들 또는 저항들의 차이(예를 들어, 메모리 요소(220)이 논리 상태 '0' 대 논리 상태 '1'을 저장하고 있을 때 문턱 전압 또는 저항 간 차이)는 메모리 요소(220)의 판독 윈도우에 대응할 수 있다.
워드 라인(210-a)은 메모리 어레이(200)의 제1 레벨에 있을 수 있고, 비트 라인(215-a)은 메모리 어레이(200)의 제2 레벨에 있을 수 있으며, 워드 라인(210-c)은 메모리 어레이(200)의 제3 레벨에 있다. 각 워드 라인(210) 및 비트 라인(215)은 각각의 금속 부분(230) 및 금속 산화물 부분(235)을 포함할 수 있다. 위에서 그리고 본원에서의 다른 곳에서 논의된 바와 같이, 워드 라인(210) 또는 비트 라인(215)은 초기에 대응하는 금속층으로부터 형성(제조)되었을 수 있고, 각각의 금속 부분(230)은 동일한 금속 물질을 포함할 수 있다. 또한 위에서 그리고 본원에서의 다른 곳에서 논의된 바와 같이, 워드 라인(210) 또는 비트 라인(215)은 후속해서 각각의 금속 산화물 부분(235)을 형성하기 위해 산화되었을 수 있다. 금속 산화물 부분(235)은 금속 부분(230) 내에 포함된 금속의 산화물을 포함할 수 있다(예를 들어, 금속 부분(230)이 텅스텐(W)을 포함한다면, 금속 산화물 부분(235)은 텅스텐 산화물(WxOy)을 포함할 수 있다; 금속 부분(230)이 알루미늄(Al)을 포함한다면, 금속 산화물 부분(235)은 알루미늄 산화물(AlxOy)을 포함할 수 있다).
워드 라인(210) 또는 비트 라인(215)에 대해, 액세스 라인의 저항률은 각 금속 부분(230)의 두께(단면적) 및 각 금속 산화물 부분(235)의 두께에 의존할 수 있다. 예를 들어, 금속 부분(230)은 금속 산화물 부분보다 더 낮은 저항률을 가질 수 있고, 이에 따라 더 두꺼운 금속 부분(230)은 더 낮은 저항률을 가질 수 있는(더 전도성일 수 있는) 한편, 더 얇은 금속 부분(230)은 더 높은 저항률을 가질 수 있다(덜 전도성일 수 있다). 액세스 라인의 전체 단면적이 고정된다면(예를 들어, 메모리 어레이(200)의 레벨들 내에서 또는 레벨들에 걸쳐 일정하다면), 더 두꺼운 금속 산화물 부분(235)은 더 얇은 금속 부분(230) 그리고 이에 따라 더 높은 저항률에 대응할 수 있는 한편, 더 얇은 금속 산화물 부분(235)은 더 두꺼운 금속 부분(230) 그리고 이에 따라 더 낮은 저항률에 대응할 수 있다. 이에 따라, 동일한 전체 단면적에 대해, 더 큰 정도로 산화되는 액세스 라인은 더 적은 정도로 산화되는 액세스 라인보다 더 높은 저항률을 가질 수 있다.
따라서, 메모리 어레이(200)의 상이한 레벨들에서의 액세스 라인들(예를 들어, 워드 라인들(210) 또는 비트 라인들(215))의 저항률들의 조정(구성)은 원하는 두께들의 각 금속 부분들(230) 및 금속 산화물 부분들(235)을 형성하기 위해, 액세스 라인들을 상이한 정도들로 선택적으로 산화시키는 것을 통해 이루어질 수 있다. 예를 들어, 금속 부분(230-c)은 (예를 들어, 금속 산화물 부분(235-c)이 금속 산화물 부분(235-a)보다 더 얇고, 워드 라인들(210-c 및 210-a)이 초기에 동일한 물질로 그리고 동일한 전체 단면적을 갖도록 형성됨으로 인해) 금속 부분(230-a)보다 더 두꺼울 수 있다. 이에 따라, 메모리 어레이(200)의 상이한 데크들(205)에서의 액세스 라인들은 상이한 저항률들을 가질 수 있다. 추가적으로 또는 대안적으로, 일부 경우들에서, 메모리 어레이(200)의 동일한 데크(205) 내에 있지만 상이한 레벨들에 있는 액세스 라인들은 상이한 저항률들을 가질 수 있다. 예를 들어, 금속 부분(230-b)은 (예를 들어, 금속 산화물 부분(235-b)이 금속 산화물 부분(235-a)보다 더 얇고, 비트 라인(215-a) 및 워드 라인(210-a)이 초기에 동일한 물질로 그리고 동일한 전체 단면적을 갖도록 형성됨으로 인해) 금속 부분(230-a)보다 더 두꺼울 수 있다.
액세스 라인들의 산화는 습식 및 건식 처리 기술들을 포함하는 다양한 산화 공정들에 의해 이루어질 수 있다. 예를 들어, 액세스 라인들의 산화는 액세스 라인들이 액체 과산화수소(또는 다른 액체 산화제)에 노출되는 습식 처리 기술들에 의해 이루어질 수 있다. 추가적으로 또는 대안적으로, 액세스 라인들의 산화는 액세스 라인들이 산소(예를 들어, 가스 또는 플라즈마 형태의)에 노출되는 건식 처리 기술들에 의해 이루어질 수 있다. 습식 및/또는 건식 처리 기술들은 액세스 라인들의 원하는 저항률들이 달성되도록 산화물 부분(235)의 두께를 구성하도록 조절(제어, 조정)될 수 있다. 일부 경우들에서, 메모리 어레이(200)의 상이한 레벨들에서의 액세스 라인들은 순차적으로 수행될 수 있다(예를 들어, 더 높은 레벨에서의 액세스 라인들은 더 낮은 레벨에서의 액세스 라인들이 이미 형성된 후에 형성될 수 있다). 메모리 어레이(200)의 소정의 레벨에서의 액세스 라인들은 형성된 후에 그리고 다른(예를 들어, 더 높은) 레벨에서의 액세스 라인들의 형성 전에 산화될 수 있다.
도 2의 예는 별개의 서브층들 ― 서브층은 각 금속 부분(230)에 대응하는 서브층 위의 금속 산화물 부분(235)에 대응함 ― 로서 금속 부분들(230) 및 금속 산화물 부분들(235)을 도시하지만, 당업자는 액세스 라인이 산화되는 제조 기술들 및 제조 스테이지에 따라, 동일한 액세스 라인의 금속 부분(230) 및 금속 산화물 부분(235)이 달리 분산될 수 있다는 것을 이해할 것이다. 예를 들어, 액세스 라인의 상면이 산화제(예를 들어, 액체 과산화수소, 가스 또는 플라즈마 형태의 산소)에 노출되는 동안 액세스 라인을 산화시키는 것은 금속 산화물 부분들(235)이 금속 부분들(230) 위의 서브층들로서 형성되게 할 수 있지만, 금속 산화물 부분(235)은 추가적으로 또는 대안적으로 금속 부분들(230)의 측벽들 상에 형성될 수 있다.
또한, 당업자는 (예를 들어, 하나의 레벨에서의) 일부 액세스 라인들이 그러한 액세스 라인들에 대한 낮은 저항률을 얻기 위해 산화되지 않을 수 있는 한편, 하나 이상의 다른 레벨에서의 액세스 라인들은 그러한 액세스 라인들에 대한 하나 이상의 더 높은 저항률을 얻기 위해, 하나 이상의 상이한 정도들로 산화될 수 있다는 것을 이해할 것이다. 또한, 저항률의 관점에서 본원에서 설명된 개념은 대안적으로 저항률의 역수일 수 있는 전도도의 관점에서 표현될 수 있다.
도 3은 본원에서 개시되는 바와 같은 예들에 따른 메모리 디바이스에서의 금속 라인들에 대한 저항률을 구성하기 위한 예시적인 방법(300)의 흐름도를 도시한다. 일부 경우들에서, 예를 들어, 방법(400)은 도 1을 참조하여 설명된 바와 같은 메모리 어레이(102) 또는 도 2를 참조하여 설명된 바와 같은 메모리 어레이(200)의 액세스 라인들과 같은 액세스 라인들의 저항률들을 구성하기 위해 사용될 수 있다. 특정 시퀀스 또는 순서로 도시되지만, 달리 특정되지 않는 한, 공정들의 순서는 수정될 수 있다. 이에 따라, 도시된 실시예들은 예들로서만 이해되어야 하고, 도시된 공정들은 상이한 순서로 수행될 수 있으며, 일부 공정들은 병렬적으로 수행될 수도 있다. 또한, 다양한 실시예들에서 하나 이상의 공정이 생략될 수도 있다. 이에 따라, 모든 공정들이 모든 실시예에서 요구되는 것은 아니다. 다른 공정 흐름들도 가능하다.
305에서, 금속 라인들이 메모리 디바이스의 제1 레벨에서 형성될 수 있다. 예를 들어, 금속 라인들은 메모리 어레이 내의 액세스 라인들(예를 들어, 워드 라인들 또는 비트 라인들)일 수 있다. 금속 라인들은 임의의 수의 마스킹(예를 들어, 패터닝), 제거(예를 들어, 에칭), 또는 형성(예를 들어, 증착) 기술을 사용하여 형성될 수 있다. 예를 들어, 금속층(물질)이 기판 위에(예를 들어, 또한 기판 위에 형성된 개재하는 물질들의 스택 위에) 형성될 수 있고, 금속층은 임의의 수의 금속 라인을 형성하도록 패터닝될 수 있다.
310에서, 제1 레벨에서의 금속 라인들은 파라미터 값들의 제1 세트에 따라 산소에 노출될 수 있다. 금속 라인들을 산소에 노출시키는 것은 금속 라인들을 만드는 금속을 산화시킬 수 있고, 이에 의해 금속 라인들의 저항률을 증가시킬 수 있다(예를 들어, 유효 두께를 줄일 수 있다). 파라미터들의 제1 세트는 제1 레벨에서의 금속 라인들이 산화되는 정도 그리고 이에 따라 제1 레벨에서의 금속 라인들의 저항률을 구성하도록 선택(조정)될 수 있다. 제1 레벨에서의 금속 라인들의 전체 단면적은 310 이후에, 305 이후와 동일하게 유지될 수 있지만, 제1 레벨에서의 금속 라인들 내의 금속의 유효 두께는 산화 정도에 비례하여 감소할 수 있다. 이에 따라, 제1 레벨에서 금속 라인들의 저항률을 조정하는 것은 305에서 금속 라인들이 초기에 어떻게 형성되는지에 관계 없이 실현될 수 있다.
305에서 형성된 금속 라인들은 다양한 방식들로 산소에 노출될 수 있다. 예를 들어, 305에서 형성된 금속 라인들은 가스 및/또는 플라즈마 형태의 산소에 노출될 수 있으며, 이는 건식 공정 또는 기술로서 지칭될 수 있고, 금속 라인들(예를 들어, 텅스텐 라인들)을 산화시켜 금속 산화물(예를 들어, 텅스텐 산화물)을 형성할 수 있다.
일부 경우들에서, 310은 확산 공정을 사용하는 것을 포함할 수 있다. 예를 들어, 금속 라인들은 확산을 위해 사용되는 플라즈마 챔버에서 산소 플라즈마에 노출될 수 있다. 확산 공정들의 예들은 화학 기상 증착(CVD) 공정들, 원자층 증착(ALD) 공정들, 플라즈마 강화 화학 증기 증착(PCDEV) 공정들, 또는 산소 플라즈마가 사용될 수 있는 다른 공정들일 수 있다. 이러한 공정들에서, 금속은 습식 공정에 대해 조정될 수 있는 다양한 파라미터들에 기초하여 원하는 정도(예를 들어, 금속 산화물 부분(235)의 원하는 두께)로 더 전도성인 금속으로부터 덜 전도성인 금속 산화물로 선택적으로 전환될 수 있다. 하나의 예시적인 파라미터로서, 플라즈마 챔버의 압력이 원하는 산화 정도를 타겟으로 하여 변경될 수 있다. 이 경우, 플라즈마 챔버의 압력이 높을수록, 금속을 산화시키기 위해 챔버 내에서 이용가능한 산소의 양이 증가함으로 인해 산화도(정도)가 커질 수 있다. 다른 예시적인 파라미터로서, 노출 시간(금속이 산소 플라즈마에 노출되는 지속기간)이 원하는 산화 정도를 타겟으로 하여 변경될 수 있다. 이 경우, 금속이 산소에 노출되는 시간이 많을수록, 산화의 정도가 커질 수 있다. 또 다른 예시적인 파라미터로서, 산소 플라즈마의 여기 전력이 원하는 산화의 정도를 타겟으로 하여 변경될 수 있다. 이 경우, 플라즈마의 여기 전력이 클수록, 금속의 산화의 정도가 커진다. 일부 예들에서, 확산 공정의 다른 파라미터들이 조정될 수 있다. 그리고 또 다른 예시적인 파라미터로서, 산소 플라즈마 내의 산소의 농도가 원하는 산화의 정도를 타겟으로 하여 변경될 수 있다. 이 경우, 플라즈마 내의 산소의 농도가 클수록, 금속의 산화의 정도가 커진다. 일부 예들에서, 확산 공정의 다른 파라미터들이 조정될 수 있다. 확산 공정과 연관된 이들 파라미터들 또는 임의의 수의 다른 파라미터는 305에서 형성된 금속 라인들의 산화의 정도 그리고 이에 따른 저항률을 조정하기 위해, 독립적으로, 또는 조합하여, 설정(조정, 구성)될 수 있다.
일부 경우들에서, 310은 건식 에칭 공정을 사용하는 것을 포함할 수 있다. 건식 에칭 공정에서, 금속 라인들은 건식 에칭 챔버에서 점화된 산소에 노출될 수 있다. 금속 라인들이 산소에 노출되는 동안, 건식 에칭 챔버 내의 정전 척을 바이어싱하기 위해 전압이 인가될 수 있다. 예를 들어, 금속 라인들은 위에 금속 라인들이 형성되는 기판을 통해 또는 다른 방식으로 정전 척과 전자 통신할 수 있고, 정전 척에 인가되는 바이어스 전압은 (예를 들어, 이온 증착 툴과 금속 라인들 사이의 전압 전위의 차이를 조정함으로써) 금속 라인들의 산화의 정도에 영향을 미치도록 선택적으로 조정(구성)될 수 있다. 이에 따라, 하나의 예시적인 파라미터로서, 전압차는 (예를 들어, 척, 이온 증착 툴, 또는 양자의 바이어스 전압을 변경함으로써) 원하는 산화의 정도를 타겟으로 하여 변경될 수 있다. 이 경우, 전압차가 클수록, 산화의 정도가 커질 수 있다.
건식 에칭 공정은 또한 310에서 산화의 정도를 제어하기 위해 사용될 수 있는 임의의 수의 다른 구성가능한 파라미터를 지원할 수 있다. 예를 들어, 확산 공정과 유사하게, 건식 에칭 챔버 압력, 노출 시간, 및 여기 전력이 조절될 수 있다. 일부 경우들에서, 산화의 정도의 선택성(제어도)을 또한 증가시키기 위해 건식 에칭 공정에서 추가적인 파라미터들이 조절될 수 있다. 하나의 예시적인 파라미터로서, 플라즈마의 산소비가 원하는 산화의 정도를 타겟으로 하여 조절될 수 있다. 이 경우, 플라즈마의 산소 함량이 높을수록, 산화의 정도가 커질 수 있다. 다른 예시적인 파라미터로서, 건식 에칭 챔버 내의 자기장의 라디오 주파수(RF) 전력이 조절될 수 있다. 이 경우, RF 전력이 높을수록, 산화의 정도가 커질 수 있다. 또 다른 예시적인 파라미터로서, 건식 에칭 챔버에 대한 내측 대 외측 코일 비가 챔버에서의 소스 전력 배분을 수정하도록 조정될 수 있다. 이 경우, 건식 에칭 챔버에 대한 내측 대 외측 코일 비를 조절하는 것은 웨이퍼 또는 다른 구조물의 상이한 양태들에 걸친 산화의 균일성에 영향을 줄 수 있다 (예를 들어, 더 높은 내측 대 외측 코일 비는 웨이퍼 또는 다른 구조물의 중심으로부터 더 멀리 떨어진 산화의 정도에 비해 웨이퍼 또는 다른 구조물의 중심 근처에서 더 큰 산화의 정도를 야기할 수 있는 한편, 더 낮은 내측 대 외측 코일 비는 웨이퍼 또는 다른 구조물의 중심으로부터 더 멀리 떨어진 산화의 정도에 비해 웨이퍼 또는 다른 구조물의 중심 근처에서 더 적은 산화의 정도를 야기할 수 있다). 이에 따라, 예를 들어, 메모리 디바이스의 소정의 레벨에서의 액세스 라인의 산화의 정도(그리고 이에 따른 저항률)는 일부 경우들에서 액세스 라인의 길이를 따라 변할 수 있다(예를 들어, 연관된 웨이퍼의 중심으로부터 더 멀리 형성된 부분들이 덜 산화되고 이에 따라 덜 저항성임). 그리고 또 다른 예시적인 파라미터로서, 척, 금속 라인들 또는 연관된 웨이퍼, 또는 건식 에칭 챔버 또는 공정의 다른 양태의 온도가 조절될 수 있다. 이 경우, 온도가 높을수록, 산화의 정도가 커질 수 있다. 확산 공정과 연관된 이들 파라미터들 또는 임의의 수의 다른 파라미터는 305에서 형성된 금속 라인들의 산화의 정도 그리고 이에 따른 저항률을 조정하기 위해, 독립적으로, 또는 조합하여, 설정(조정, 구성)될 수 있다.
315에서, 금속 라인들이 메모리 디바이스의 제2 레벨에서 형성될 수 있다. 예를 들어, 금속 라인들은 메모리 어레이 내의 액세스 라인들(예를 들어, 워드 라인들 또는 비트 라인들)일 수 있다. 금속 라인들은 임의의 수의 마스킹(예를 들어, 패터닝), 제거(예를 들어, 에칭), 또는 형성(예를 들어, 증착) 기술을 사용하여 제2 레벨에서 형성될 수 있다. 예를 들어, 금속층(물질)이 제1 레벨 위에(예를 들어, 또한 제1 레벨 위에 형성된 개재하는 하나 이상의 물질 또는 구조물의 스택 위에) 있을 수 있는 제2 레벨에서 형성될 수 있고, 금속층은 임의의 수의 금속 라인을 형성하도록 패터닝될 수 있다. 일부 경우들에서, 315에서 형성된 금속 라인들은 305에서 금속 라인들을 형성하기 위해 사용되지만 메모리 디바이스의 상이한 레벨에서 적용될 수 있는 공정과 동일하거나 유사한 공정을 사용하여 형성될 수 있다. 이에 따라, 일부 경우들에서, 315에서 형성된 금속 라인들은 305에서 형성된 금속 라인들과 물질 및 단면적이 동일하거나 적어도 실질적으로 동일할 수 있다.
일부 경우들에서, 305에서 형성된 금속 라인들의 세트 및 310에서 형성된 금속 라인들의 세트는 동일한 유형의 금속 라인들일 수 있다(예를 들어, 양 세트들은 워드 라인들일 수 있거나, 또는 양 세트들은 비트 라인들일 수 있다). 다른 경우들에서, 305에서 형성된 금속 라인들의 세트 및 310에서 형성된 금속 라인들의 세트는 상이한 유형의 금속 라인들일 수 있다(예를 들어, 하나의 세트는 워드 라인들일 수 있고, 하나의 세트는 비트 라인들일 수 있다. 또한, 임의의 수의 추가적인 물질 또는 구조물이 제1 레벨에서의 금속 라인들 아래에, 제2 레벨에서의 금속 라인들 위에, 또는 제1 레벨과 제2 레벨 사이에 형성될 수 있다. 예를 들어, 제1 레벨과 제2 레벨 양자는 메모리 셀들의 동일한 데크(205) 내에 포함될 수 있거나, 또는 메모리 셀들의 상이한 데크들(205) 내에 포함될 수 있다.
320에서, 제2 레벨에서의 금속 라인들은 파라미터 값들의 제2 세트에 따라 산소에 노출될 수 있다. 310을 참조하여 설명된 기술들 중 임의의 기술이 제2 레벨에서의 금속 라인들을 원하는 정도로 산화시키기 위해 320에서 단독으로 또는 임의의 조합으로 사용될 수 있다. 예를 들어, 320을 참조하여 설명된 다양한 파라미터들 중 임의의 수의 파라미터가 제1 레벨에서의 금속 라인들에 비해 제2 레벨에서의 금속 라인들에 대해 상이한 산화 정도 그리고 이에 따른 상이한 저항률을 타겟으로 하여 단독으로 또는 임의의 조합으로 조정될 수 있다(예를 들어, 310에서의 파라미터들의 제1 세트와 320에서의 파라미터들의 제2 세트 사이에서 상이할 수 있다). 이에 따라, 예를 들어, 310을 참조하여 설명된 임의의 파라미터는 310에서 제1 값(설정) 및 320에서 제2 값을 가질 수 있다.
310과 연관된 하나 이상의 동작은 305에서 형성된 액세스 라인들이 적어도 부분적으로 노출되는 동안(예를 들어, 305에서 형성된 액세스 라인들 각각의 적어도 일표면이 웨이퍼의 표면에서 노출되는 동안) 수행될 수 있고, 320과 연관된 하나 이상의 동작은 315에서 형성된 액세스 라인들이 적어도 부분적으로 노출되는 동안(예를 들어, 315에서 형성된 액세스 라인들 각각의 적어도 일표면이 웨이퍼의 표면에서 노출되는 동안) 수행될 수 있다. 일부 경우들에서, 제1 세정 동작은 305와 310 사이에서 수행될 수 있고, 제2 세정 동작은 315와 320 사이에서 수행될 수 있다.
도 4는 본원에서 개시되는 바와 같은 예들에 따른 메모리 디바이스에서의 라인들에 대한 저항률을 구성하기 위한 예시적인 방법(400)의 흐름도를 도시한다. 일부 경우들에서, 예를 들어, 방법(400)은 도 1을 참조하여 설명된 바와 같은 메모리 어레이(102) 또는 도 2를 참조하여 설명된 바와 같은 메모리 어레이(200)의 액세스 라인들과 같은 액세스 라인들의 저항률들을 구성하기 위해 사용될 수 있다. 특정 시퀀스 또는 순서로 도시되지만, 달리 특정되지 않는 한, 공정들의 순서는 수정될 수 있다. 이에 따라, 도시된 실시예들은 예들로서만 이해되어야 하고, 도시된 공정들은 상이한 순서로 수행될 수 있으며, 일부 공정들은 병렬적으로 수행될 수도 있다. 또한, 다양한 실시예들에서 하나 이상의 공정이 생략될 수도 있다. 이에 따라, 모든 공정들이 모든 실시예에서 요구되는 것은 아니다. 다른 공정 흐름들도 가능하다.
405에서, 금속 라인들이 메모리 디바이스의 제1 레벨에서 형성될 수 있다. 예를 들어, 금속 라인들은 메모리 어레이 내의 액세스 라인들(예를 들어, 워드 라인들 또는 비트 라인들)일 수 있다. 금속 라인들은 임의의 수의 마스킹(예를 들어, 패터닝), 제거(예를 들어, 에칭), 또는 형성(예를 들어, 증착) 기술을 사용하여 형성될 수 있다. 예를 들어, 금속층(물질)이 기판 위에(예를 들어, 또한 기판 위에 형성된 개재하는 물질들의 스택 위에) 형성될 수 있고, 금속층은 임의의 수의 금속 라인을 형성하도록 패터닝될 수 있다.
410에서, 제1 레벨에서의 금속 라인들은 파라미터 값들의 제1 세트에 따라 산화제(예를 들어, 용액)에 노출될 수 있다. 일부 경우들에서, 산화제는 과산화물이거나 이를 포함할 수 있다. 예를 들어, 산화제는 과산화수소 또는 과산화수소를 포함하는 용액일 수 있다. 일부 경우들에서, 산화제는 또한 세정 용액으로서도 작용할 수 있는 용액에 포함될 수 있다. 예를 들어, 암모늄, 수산화암모늄, 및 과산화수소를 포함하는 용액―가능하게는 탈이온수 이외―은 산화제로서 사용될 수 있고, 추가적으로 또는 대안적으로, 세정 용액으로서 사용될 수 있다. 이러한 용액은 일부 경우?淡【? APM 또는 표준 세정 1(SC1) 용액으로서 지칭될 수 있다.
410에서 금속 라인들을 산화제에 노출시키는 것은 금속 라인들을 만드는 금속을 산화시킬 수 있고, 이에 의해 금속 라인들의 저항률을 증가시킬 수 있다(예를 들어, 유효 두께를 줄일 수 있다). 파라미터들의 제1 세트는 제1 레벨에서의 금속 라인들이 산화되는 정도 그리고 이에 따라 405에서 형성된 금속 라인들의 저항률을 구성하도록 선택(조정)될 수 있다. 제1 레벨에서의 금속 라인들의 전체 단면적은 410 이후에, 405 이후와 동일하게 유지될 수 있지만, 제1 레벨에서의 금속 라인들 내의 금속의 유효 두께는 산화 정도에 비례하여 감소할 수 있다. 이에 따라, 제1 레벨에서 금속 라인들의 저항률을 조정하는 것은 405에서 금속 라인들이 초기에 어떻게 형성되는지에 관계 없이 실현될 수 있다.
305에서 형성된 금속 라인들은 다양한 방식들로 산화제에 노출될 수 있다. 예를 들어, 305에서 형성된 금속 라인들은 액체 용액을 사용하여 산화제에 또는 산화제에 노출될 수 있으며, 이는 습식 공정으로서 지칭될 수 있다. 일부 경우들에서, 405에서 금속 라인들이 형성된 후에, 금속 라인들을 포함하는 구조물을 후속 처리를 위해 준비하기 위해 세정 공정이 일어날 수 있다. 세정 공정은 405에서 형성된 금속 라인들을 세정액에 노출시키는 것을 포함할 수 있다. 세정 용액은 예를 들어, 수산화암모늄을 포함할 수 있다. 일부 경우들에서, 410에서 세정 및 산화 양자가 동시에 일어나도록, 산화제가 세정 용액에 첨가될 수 있다(예를 들어, 과산화수소가 세정 용액에 부가될 수 있다). 다른 경우들에서, 405에서 형성된 금속 라인들은 세정 공정 이후에 산화제에 노출될 수 있어서(예를 들어, 405에서 형성되는 금속 라인들이 산화제를 포함하지 않는 세정 용액을 사용하여 세정될 수 있음), 405와 410 사이에서 세정이 일어난다. 405와 410 사이에서 산화제가 없는 세정 용액을 사용하는 별개의 세정 단계가 사용되는 경우에도, 그럼에도 불구하고 410에서 사용되는 산화제는 세정 능력을 갖는 용액에 포함될 수 있다(예를 들어, 산화제가 없는 제1 세정 용액이 405와 410 사이의 세정 공정의 일부로서 사용될 수 있고, 그 후 410에서 산화제를 포함하는 상이한 제2 세정 용액이 사용될 수 있다). 또한, 일부 경우들에서, 하나 초과의 산화제가 동시에 또는 순차적으로(예를 들어, 단일 용액의 일부로서 또는 순차적으로 적용되는 상이한 용액의 일부로서) 사용될 수 있다.
습식 공정에서, 금속은 습식 공정에 대해 조정될 수 있는 다양한 파라미터들에 기초하여 원하는 정도(예를 들어, 금속 산화물 부분(235)의 원하는 두께)로 더 전도성인 금속으로부터 덜 전도성인 금속 산화물로 선택적으로 전환될 수 있다. 하나의 예시적인 파라미터로서, 410에서 금속 라인들이 노출되는 용액 내의 산화제(예를 들어, 과산화수소와 같은 과산화물)의 농도가 원하는 정도의 산화를 타겟으로 하여 변경될 수 있다. 이 경우, 산화제의 농도가 높을수록, 산화의 정도가 커질 수 있다. 다른 예시적인 파라미터로서, 노출 시간(410에서 금속 라인들이 산화제에 노출되는 지속기간)이 원하는 정도의 산화를 타겟으로 하여 변경될 수 있다. 또 다른 예시적인 파라미터로서, 산화제는 원하는 정도의 산화를 타겟으로 하여 선택될 수 있다(그리고 이에 따라 레벨마다 변경될 수 있다). 이 경우, 산화제가 더 강할수록(예를 들어, 소정의 농도 및 노출 시간에서 더 많이 산화시킴), 산화의 정도가 더 클 수 있다. 습식 공정과 연관된 이들 파라미터들 또는 임의의 수의 다른 파라미터는 405에서 형성된 금속 라인들의 산화의 정도 그리고 이에 따른 저항률을 조정하기 위해, 독립적으로, 또는 조합하여, 설정(조정, 구성)될 수 있다.
415에서, 금속 라인들이 메모리 디바이스의 제2 레벨에서 형성될 수 있다. 예를 들어, 금속 라인들은 메모리 어레이 내의 액세스 라인들(예를 들어, 워드 라인들 또는 비트 라인들)일 수 있다. 금속 라인들은 임의의 수의 마스킹(예를 들어, 패터닝), 제거(예를 들어, 에칭), 또는 형성(예를 들어, 증착) 기술을 사용하여 제2 레벨에서 형성될 수 있다. 예를 들어, 금속층(물질)이 제1 레벨 위에(예를 들어, 또한 제1 레벨 위에 형성된 개재하는 하나 이상의 물질 또는 구조물의 스택 위에) 있을 수 있는 제2 레벨에서 형성될 수 있고, 금속층은 임의의 수의 금속 라인을 형성하도록 패터닝될 수 있다. 일부 경우들에서, 415에서 형성된 금속 라인들은 405에서 금속 라인들을 형성하기 위해 사용되지만 메모리 디바이스의 상이한 레벨에서 적용될 수 있는 공정과 동일하거나 유사한 공정을 사용하여 형성될 수 있다. 이에 따라, 일부 경우들에서, 415에서 형성된 금속 라인들은 405에서 형성된 금속 라인들과 물질 및 단면적이 동일하거나 적어도 실질적으로 동일할 수 있다.
일부 경우들에서, 405에서 형성된 금속 라인들의 세트 및 410에서 형성된 금속 라인들의 세트는 동일한 유형의 금속 라인들일 수 있다(예를 들어, 양 세트들은 워드 라인들일 수 있거나, 또는 양 세트들은 비트 라인들일 수 있다). 다른 경우들에서, 405에서 형성된 금속 라인들의 세트 및 410에서 형성된 금속 라인들의 세트는 상이한 유형의 금속 라인들일 수 있다(예를 들어, 하나의 세트는 워드 라인들일 수 있고, 하나의 세트는 비트 라인들일 수 있다. 또한, 임의의 수의 추가적인 물질 또는 구조물이 제1 레벨에서의 금속 라인들 아래에, 제2 레벨에서의 금속 라인들 위에, 또는 제1 레벨과 제2 레벨 사이에 형성될 수 있다. 예를 들어, 제1 레벨과 제2 레벨 양자는 메모리 셀들의 동일한 데크(205) 내에 포함될 수 있거나, 또는 메모리 셀들의 상이한 데크들(205) 내에 포함될 수 있다.
420에서, 제2 레벨에서의 금속 라인들은 파라미터 값들의 제2 세트에 따라 산화제에 노출될 수 있다. 410을 참조하여 설명된 기술들 중 임의의 기술이 제2 레벨에서의 금속 라인들을 원하는 정도로 산화시키기 위해 420에서 단독으로 또는 임의의 조합으로 사용될 수 있다. 예를 들어, 420을 참조하여 설명된 다양한 파라미터들 중 임의의 수의 파라미터가 제1 레벨에서의 금속 라인들에 비해 제2 레벨에서의 금속 라인들에 대해 상이한 산화 정도 그리고 이에 따른 상이한 저항률을 타겟으로 하여 단독으로 또는 임의의 조합으로 조정될 수 있다(예를 들어, 410에서의 파라미터들의 제1 세트와 420에서의 파라미터들의 제2 세트 사이에서 상이할 수 있다). 이에 따라, 예를 들어, 410을 참조하여 설명된 임의의 파라미터는 410에서 제1 값(설정) 및 420에서 제2 값을 가질 수 있다.
410과 연관된 하나 이상의 동작은 405에서 형성된 액세스 라인들이 적어도 부분적으로 노출되는 동안(예를 들어, 405에서 형성된 액세스 라인들 각각의 적어도 일표면이 웨이퍼의 표면에서 노출되는 동안) 수행될 수 있고, 420과 연관된 하나 이상의 동작은 415에서 형성된 액세스 라인들이 적어도 부분적으로 노출되는 동안(예를 들어, 415에서 형성된 액세스 라인들 각각의 적어도 일표면이 웨이퍼의 표면에서 노출되는 동안) 수행될 수 있다. 또한, 금속 라인들은 410에 대해 설명된 것과 유사한 방식으로, 세정 공정과 동시에 또는 세정 공정에 후속하여 420에서 산화제에 노출될 수 있다.
도 5는 본 개시의 양태들에 따른 메모리 디바이스에서의 라인들에 대한 구성가능한 저항률을 지원하는 방법 또는 방법들(500)을 도시한 흐름도를 도시한다. 방법(500)의 동작들은 본원에서 설명된 바와 같은 형성 툴, 또는 건식 처리 툴, 또는 습식 처리 툴, 또는 이들의 구성요소들에 의해 구현될 수 있다.
505에서, 메모리 디바이스에 대한 액세스 라인들의 제1 세트가 형성될 수 있다. 505의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 505의 동작들의 양태들은 형성 툴에 의해 수행될 수 있다.
510에서, 액세스 라인들의 제1 세트가 제1 정도로 산화될 수 있다. 510의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 510의 동작들의 양태들은 습식 공정 툴 또는 건식 공정 툴에 의해 수행될 수 있다.
515에서, 액세스 라인들의 제1 세트가 산화된 후에, 메모리 디바이스에 대한 액세스 라인들의 제2 세트가 형성될 수 있다. 515의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 515의 동작들의 양태들은 형성 툴에 의해 수행될 수 있다.
520에서, 액세스 라인들의 제2 세트가 제2 정도로 산화될 수 있다. 520의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 520의 동작들의 양태들은 습식 공정 툴 또는 건식 공정 툴에 의해 수행될 수 있다.
일부 예들에서, 본원에서 설명된 바와 같은 장치는 방법(500)과 같은 방법 또는 방법들을 수행할 수 있다. 본 장치는 메모리 디바이스에 대한 액세스 라인들의 제1 세트를 형성하고, 액세스 라인들의 제1 세트를 제1 정도로 산화시키고, 액세스 라인들의 제1 세트를 산화시킨 후에, 메모리 디바이스에 대한 액세스 라인들의 제2 세트를 형성하며, 액세스 라인들의 제2 세트를 제2 정도로 산화시키기 위한 동작들, 특징부들, 또는 수단들을 포함할 수 있다.
방법(500) 및 본원에서 설명된 장치의 일부 예들에서, 액세스 라인들의 제2 세트는 액세스 라인들의 제1 세트 위에 있을 수 있다.
방법(500) 및 본원에서 설명된 장치의 일부 예들에서, 제2 정도는 제1 정도 미만일 수 있다.
방법(500) 및 본원에서 설명된 장치의 일부 예들은 액세스 라인들의 제1 세트와 결합된 메모리 셀들의 제1 데크를 형성하고, 액세스 라인들의 제2 세트와 결합된 메모리 셀들의 제2 데크를 형성하기 위한 동작들, 특징부들, 또는 수단들을 더 포함할 수 있다.
방법(500) 및 본원에서 설명된 장치의 일부 예들에서, 액세스 라인들의 제1 세트를 산화시키기 위한 동작들, 특징부들, 또는 수단들은 산소를 포함하는 플라즈마에 액세스 라인들의 제1 세트를 노출시키기 위한 동작들, 특징부들, 또는 수단들을 포함할 수 있고, 액세스 라인들의 제2 세트를 산화시키기 위한 동작들, 특징부들, 또는 수단들은 산소를 포함하는 플라즈마에 액세스 라인들의 제2 세트를 노출시키기 위한 동작들, 특징부들, 또는 수단들을 포함할 수 있다.
방법(500) 및 본원에서 설명된 장치의 일부 예들에서, 액세스 라인들의 제1 세트는 제1 건식 에칭 공정의 일부로서 산소를 포함하는 플라즈마에 노출될 수 있고, 액세스 라인들의 제2 세트는 제2 건식 에칭 공정의 일부로서 산소를 포함하는 플라즈마에 노출될 수 있다.
일부 예들에서, 액세스 라인들의 제1 세트 및 액세스 라인들의 제2 세트는 웨이퍼 상에 형성될 수 있다. 방법(500) 및 본원에서 설명된 장치의 일부 예들은 액세스 라인들의 제1 세트가 산소를 포함하는 플라즈마에 노출될 수 있는 동안 웨이퍼에 제1 전압을 인가하고 ― 제1 정도는 제1 전압에 기초할 수 있음 ―, 액세스 라인들의 제2 세트가 산소를 포함하는 플라즈마에 노출될 수 있는 동안 웨이퍼에 제2 전압을 인가하기 ― 제2 정도는 제2 전압에 기초할 수 있음 ― 위한 동작들, 특징부들, 또는 수단들을 더 포함할 수 있다.
방법(500) 및 본원에서 설명된 장치의 일부 예들에서, 액세스 라인들의 제1 세트는 제1 시간량 동안 산소를 포함하는 플라즈마에 노출될 수 있고 ― 제1 정도가 제1 시간량에 기초함 ―, 액세스 라인들의 제2 세트는 제2 시간량 동안 산소를 포함하는 플라즈마에 노출될 수 있다 ― 제2 정도가 제2 시간량에 기초함.
일부 예들에서, 액세스 라인들의 제1 세트 및 액세스 라인들의 제2 세트는 웨이퍼 상에 형성될 수 있다. 방법(500) 및 본원에서 설명된 장치의 일부 예들은 액세스 라인들의 제1 세트가 산소를 포함하는 플라즈마에 노출될 수 있는 동안 웨이퍼를 제1 온도로 가열하고 ― 제1 정도는 제1 온도에 기초할 수 있음 ―, 액세스 라인들의 제2 세트가 산소를 포함하는 플라즈마에 노출될 수 있는 동안 웨이퍼를 제2 온도로 가열하기 ― 제2 정도는 제2 온도에 기초할 수 있음 ― 위한 동작들, 특징부들, 또는 수단들을 더 포함할 수 있다.
방법(500) 및 본원에서 설명된 장치의 일부 예들은 액세스 라인들의 제1 세트가 노출될 수 있는 플라즈마를 제1 전력량을 사용하여 여기시키고 ― 제1 정도가 제1 전력량에 기초함 ―, 액세스 라인들의 제2 세트가 노출될 수 있는 플라즈마를 제2 전력량을 사용하여 여기시키기 ― 제2 정도가 제2 전력량에 기초함 ― 위한 동작들, 특징부들, 또는 수단들을 더 포함할 수 있다.
방법(500) 및 본원에서 설명된 장치의 일부 예들에서, 액세스 라인들의 제1 세트는 제1 압력량 하에서 산소를 포함하는 플라즈마에 노출될 수 있고 ― 제1 정도가 제1 압력량에 기초함 ―, 액세스 라인들의 제2 세트는 제2 압력량하에서안 산소를 포함하는 플라즈마에 노출될 수 있다 ― 제2 정도가 제2 압력량에 기초함.
방법(500) 및 본원에서 설명된 장치의 일부 예들에서, 액세스 라인들의 제1 세트는 제1 농도의 산소를 포함하는 플라즈마에 노출될 수 있고 ― 제1 정도가 제1 농도에 기초함 ―, 액세스 라인들의 제2 세트는 제2 농도의 산소를 포함하는 플라즈마에 노출될 수 있다 ― 제2 정도가 제2 농도에 기초함.
방법(500) 및 본원에서 설명된 장치의 일부 예들에서, 액세스 라인들의 제1 세트를 산화시키기 위한 동작들, 특징부들, 또는 수단들은 과산화수소에 액세스 라인들의 제1 세트를 노출시키기 위한 동작들, 특징부들, 또는 수단들을 포함할 수 있고, 액세스 라인들의 제2 세트를 산화시키기 위한 동작들, 특징부들, 또는 수단들은 과산화수소에 액세스 라인들의 제2 세트를 노출시키기 위한 동작들, 특징부들, 또는 수단들을 포함할 수 있다.
방법(500) 및 본원에서 설명된 장치의 일부 예들은 액세스 라인들의 제1 세트가 과산화수소에 노출될 수 있는 동안 액세스 라인들의 제1 세트를 과산화암모늄에 노출시키기 위한 동작들, 특징부들, 또는 수단들, 및 액세스 라인들의 제2 세트가 과산화수소에 노출될 수 있는 동안 액세스 라인들의 제2 세트를 과산화암모늄에 노출시키기 위한 동작들, 특징부들, 또는 수단들을 더 포함할 수 있다.
방법(500) 및 본원에서 설명된 장치의 일부 예들은 액세스 라인들의 제1 세트가 과산화수소에 노출될 수 있기 전에 액세스 라인들의 제1 세트를 과산화암모늄에 노출시키기 위한 동작들, 특징부들, 또는 수단들, 및 액세스 라인들의 제2 세트가 과산화수소에 노출될 수 있기 전에 액세스 라인들의 제2 세트를 과산화암모늄에 노출시키기 위한 동작들, 특징부들, 또는 수단들을 더 포함할 수 있다.
방법(500) 및 본원에서 설명된 장치의 일부 예들에서, 액세스 라인들의 제1 세트는 제1 시간량 동안 과산화수소에 노출될 수 있고 ― 제1 정도가 제1 시간량에 기초함 ―, 액세스 라인들의 제2 세트는 제2 시간량 동안 과산화수소에 노출될 수 있다 ― 제2 정도가 제2 시간량에 기초함.
방법(500) 및 본원에서 설명된 장치의 일부 예들에서, 액세스 라인들의 제1 세트를 과산화수소에 노출시키기 위한 동작들, 특징부들, 또는 수단들은 제1 농도의 과산화수소를 포함하는 제1 용액에 액세스 라인들의 제1 세트를 노출시키기 위한 동작들, 특징부들, 또는 수단들을 포함할 수 있고, 액세스 라인들의 제2 세트를 과산화수소에 노출시키기 위한 동작들, 특징부들, 또는 수단들은 제2 농도의 과산화수소를 포함하는 제2 용액에 액세스 라인들의 제2 세트를 노출시키기 위한 동작들, 특징부들, 또는 수단들을 포함할 수 있다.
도 6은 본 개시의 양태들에 따른 메모리 디바이스에서의 라인들에 대한 구성가능한 저항률을 지원하는 방법 또는 방법들(600)을 도시한 흐름도를 도시한다. 방법(600)의 동작들은 본원에서 설명된 바와 같은 건식 처리 툴, 또는 이들의 구성요소들에 의해 구현될 수 있다.
605에서, 메모리 디바이스에 대한 액세스 라인들의 제1 세트가 형성될 수 있다. 605의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 605의 동작들의 양태들은 형성 툴에 의해 수행될 수 있다.
610에서, 액세스 라인들의 제1 세트가 제1 정도로 산화될 수 있으며, 이는 산소를 포함하는 플라즈마에 액세스 라인들의 제1 세트를 노출시키는 것을 포함할 수 있다. 610의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 610의 동작들의 양태들은 건식 공정 툴에 의해 수행될 수 있다.
615에서, 액세스 라인들의 제1 세트가 산화된 후에, 메모리 디바이스에 대한 액세스 라인들의 제2 세트가 형성될 수 있다. 615의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 615의 동작들의 양태들은 형성 툴에 의해 수행될 수 있다.
620에서, 액세스 라인들의 제2 세트가 제2 정도로 산화될 수 있으며, 이는 산소를 포함하는 플라즈마에 액세스 라인들의 제2 세트를 노출시키는 것을 포함할 수 있다. 620의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 620의 동작들의 양태들은 건식 공정 툴에 의해 수행될 수 있다.
도 7은 본 개시의 양태들에 따른 메모리 디바이스에서의 라인들에 대한 구성가능한 저항률을 지원하는 방법 또는 방법들(700)을 도시한 흐름도를 도시한다. 방법(700)의 동작들은 본원에서 설명된 바와 같은 습식 처리 툴, 또는 이들의 구성요소들에 의해 구현될 수 있다.
705에서, 메모리 디바이스에 대한 액세스 라인들의 제1 세트가 형성될 수 있다. 705의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 705의 동작들의 양태들은 형성 툴에 의해 수행될 수 있다.
710에서, 액세스 라인들의 제1 세트가 제1 정도로 산화될 수 있으며, 이는 과산화수소에 액세스 라인들의 제1 세트를 노출시키는 것을 포함할 수 있다. 710의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 710의 동작들의 양태들은 습식 공정 툴에 의해 수행될 수 있다.
715에서, 액세스 라인들의 제1 세트가 산화된 후에, 메모리 디바이스에 대한 액세스 라인들의 제2 세트가 형성될 수 있다. 715의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 715의 동작들의 양태들은 형성 툴에 의해 수행될 수 있다.
720에서, 액세스 라인들의 제2 세트가 제2 정도로 산화될 수 있으며, 이는 과산화수소에 액세스 라인들의 제2 세트를 노출시키는 것을 포함할 수 있다. 720의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 720의 동작들의 양태들은 습식 공정 툴에 의해 수행될 수 있다.
도 8은 본 개시의 양태들에 따른 메모리 디바이스에서의 라인들에 대한 구성가능한 저항률을 지원하는 방법 또는 방법들(800)을 도시한 흐름도를 도시한다. 방법(800)의 동작들은 본원에서 설명된 바와 같은 형성 툴, 또는 건식 처리 툴, 또는 습식 처리 툴, 또는 이들의 구성요소들에 의해 구현될 수 있다.
805에서, 메모리 셀들의 데크들의 세트가 형성될 수 있다. 805의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 805의 동작들의 양태들은 형성 툴에 의해 수행될 수 있다.
810에서, 액세스 라인들의 다수의 세트들이 형성될 수 있으며, 이때 액세스 라인들의 세트들 각각은 메모리 셀들의 데크들 중 적어도 하나와 결합된다. 810의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 810의 동작들의 양태들은 형성 툴에 의해 수행될 수 있다.
815에서, 액세스 라인들의 다수의 세트들에 포함된 액세스 라인들의 세트가 산화될 수 있다. 815의 동작들은 본원에서 설명된 방법들에 따라 수행될 수 있다. 일부 예들에서, 815의 동작들의 양태들은 습식 공정 툴 또는 건식 공정 툴에 의해 수행될 수 있다.
일부 예들에서, 본원에서 설명된 바와 같은 장치는 방법(800)과 같은 방법 또는 방법들을 수행할 수 있다. 본 장치는 메모리 셀들의 데크들의 세트를 형성하고, 액세스 라인들의 다수의 세트들을 형성하며 ― 이때 액세스 라인들의 다수의 세트들 각각은 메모리 셀들의 데크들 중 적어도 하나와 결합됨 ―, 액세스 라인들의 다수의 세트들에 포함된 액세스 라인들의 세트를 산화시키기 위한 동작들, 특징부들, 또는 수단들을 포함할 수 있다.
방법(800) 및 본원에서 설명된 장치의 일부 예들은 액세스 라인들의 다수의 세트들에 포함된 액세스 라인들의 제2 세트를 산화시키기 위한 동작들, 특징부들, 또는 수단들을 더 포함할 수 있다. 일부 예들에서, 액세스 라인들의 세트를 산화시키는 것은 세트의 각 액세스 라인 내에, 제1 두께를 갖는 각 제1 금속 산화물층을 형성하는 것을 포함하고, 액세스 라인들의 제2 세트를 산화시키는 것은 제2 세트의 각 액세스 라인 내에, 제2 두께를 갖는 각 제2 금속 산화물층을 형성하는 것을 포함한다.
방법(800) 및 본원에서 설명된 장치의 일부 예들은 산소를 포함하는 플라즈마에 액세스 라인들의 세트를 노출시키는 것 또는 과산화수소에 액세스 라인들의 세트를 노출시키는 것에 기초하여 액세스 라인들의 세트를 산화시키기 위한 동작들, 특징부들, 또는 수단들을 포함할 수 있다.
상술된 방법들은 가능한 구현예들을 설명한 것이고 동작들 및 단계들이 재배열되거나 달리 수정될 수 있으며 다른 구현예들도 가능하다는 점을 유념해야 한다. 뿐만 아니라, 방법들 중 둘 이상으로부터의 부분들이 조합될 수 있다.
장치가 설명된다. 본 장치는 액세스 라인들의 제1 세트와 결합된 메모리 셀들의 제1 데크 ― 액세스 라인들의 제1 세트는 각각 제1 두께를 갖는 금속 산화물을 포함함 ―, 및 메모리 셀들의 제1 데크 위의 메모리 셀들의 제2 데크 ― 메모리 셀들의 제2 데크는 액세스 라인들의 제2 세트와 결합되고, 액세스 라인들의 제2 세트는 각각 제2 두께를 갖는 금속 산화물을 포함함 ― 포함할 수 있다.
일부 예들에서, 제1 두께는 제2 두께보다 클 수 있다.
일부 예들에서, 액세스 라인들의 제1 세트는 각각 제1 두께를 갖는 금속 산화물 밑에 제3 두께를 갖는 금속을 포함할 수 있고, 액세스 라인들의 제2 세트는 각각 제2 두께를 갖는 금속 산화물 밑에 제4 두께를 갖는 금속을 포함할 수 있다. 일부 예들에서, 제4 두께는 제3 두께보다 클 수 있다.
일부 예들에서, 액세스 라인들의 제1 세트 및 액세스 라인들의 제2 세트는 각각 텅스텐을 포함할 수 있고, 금속 산화물은 텅스텐 산화물을 포함할 수 있다.
본원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 어느 하나를 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 명령어들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 나타내어질 수 있다. 일부 도면들은 신호들을 단일의 신호로서 도시할 수 있지만, 당해 기술분야의 통상의 기술자에 의해 신호는 신호들의 버스를 나타낼 수 있으며, 여기서 버스는 다양한 비트 폭들을 가질 수 있다고 이해될 것이다.
"전자 통신(electronic communication)", "전도 접촉(conductive contact)", "연결된(connected)", 및 "결합된(coupled)"이라는 용어들은 구성요소들 사이의 신호들의 유동을 지원하는 구성요소들 사이의 관계를 지칭할 수 있다. 구성요소들 사이에 언제든, 구성요소들 사이의 신호들의 유동을 지원할 수 있는 임의의 전도성 경로가 있는 경우 구성요소들은 서로 전자 통신하는(또는 전도성 접촉하는 또는 연결되는 또는 결합되는) 것으로 고려된다. 임의의 소정의 시간에, 서로 전자 통신하는(또는 전도성 접촉하는 또는 연결되는 또는 결합되는) 구성요소들 사이의 전도성 경로는 연결된 구성요소들을 포함하는 디바이스의 동작에 기초하여 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 구성요소들 사이의 전도성 경로는 구성요소들 사이의 직접적 전도성 경로일 수 있거나, 또는 연결된 구성요소들 사이의 전도성 경로는 스위치들, 트랜지스터들, 또는 다른 구성요소들과 같은 중간 구성요소들을 포함할 수 있는 간접적 전도성 경로일 수 있다. 일부 예들에서, 연결된 구성요소들 사이의 신호들의 흐름은 예를 들어, 스위치들 또는 트랜지스터들과 같은 하나 이상의 중간 구성요소를 사용하여, 잠시 인터럽트될 수 있다.
"결합(coupling)"이라는 용어는 신호들이 현재 전도성 경로를 통해 구성요소들 사이에서 통신될 수 없는 구성요소들 사이의 개방 회로 관계로부터 신호들이 전도성 경로를 통해 구성요소들 사이에서 통신될 수 있는 구성요소들 사이의 폐쇄 회로 관계로 달라지는 조건을 나타낸다. 제어기와 같은 구성요소가 다른 구성요소들을 함께 결합할 때, 구성요소들은 이전에 신호들이 유동하게 허용하지 않았던 전도성 경로를 통해 다른 구성요소들 사이에서 신호들이 유동할 수 있게 하는 변화를 개시한다.
"격리된(isolated)"이라는 용어는 구성요소들 사이에서 현재 신호들이 유동할 수 없는 구성요소들 사이의 관계를 지칭한다. 구성요소들은 자신들 사이에 개방 회로가 있는 경우 서로 격리된다. 예를 들어, 구성요소들 사이에 위치되는 스위치에 의해 분리되어 있는 두 개의 구성요소들은 스위치가 개방될 때 서로 격리된다. 제어기가 두 구성요소들을 격리시킬 때, 제어기는 이전에 신호들이 흐르도록 허용했던 전도성 경로를 사용하여 구성요소들 사이에서 신호들이 흐르지 못하게 하는 변화에 영향을 미친다.
"층(layer)" 또는 "레벨(level)"이라는 용어는 (예를 들어, 기판에 관한) 기하학 구조의 단층(stratum) 또는 판(sheet)을 지칭한다. 각 층 또는 레벨은 세 개의 치수들(예를 들어, 높이, 너비, 및 깊이)을 가질 수 있고 표면의 적어도 일부를 커버할 수 있다. 예를 들어, 층 또는 레벨은 두 개의 치수들이 제3 치수보다 큰, 3차원 구조, 예를 들어, 박막일 수 있다. 층들 또는 레벨들은 상이한 요소들, 구성요소들, 및/또는 물질들을 포함할 수 있다. 일부 예들에서, 하나의 층 또는 레벨은 둘 이상의 서브층들 또는 서브레벨들로 구성될 수 있다.
본원에서 사용될 때, "실질적으로"라는 용어는 변형된 특성(예를 들어, 실질적으로라는 용어에 의해 변형되는 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점들을 달성하기에 충분히 근접함을 의미한다.
본원에서 사용될 때, "전극"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 예들에서, 메모리 셀 또는 메모리 어레이의 다른 구성요소에 대한 전기 콘택트로서 채용될 수 있다. 전극은 메모리 어레이의 요소들 또는 구성요소들 간에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성층 등을 포함할 수 있다.
메모리 어레이를 포함하여, 본원에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 다른 예들에서, 기판은 실리콘 온 절연체(SOI) 기판, 이를테면 실리콘 온 글래스(SOG) 또는 실리콘 온 사파이어(SOP), 또는 또 다른 기판 상의 반도체 물질들의 에피택시얼층들일 수 있다. 기판, 또는 기판의 서브영역들의 전도성은 인, 붕소, 또는 비소를 포함하나, 이에 제한되지는 않는 다양한 화학 종들을 사용한 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본원에서 논의된 스위칭 구성요소 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타내고 소스, 드레인 및 게이트를 포함하는 3단자 디바이스를 포함할 수 있다. 단자들은 전도성 물질들, 예를 들어, 금속들을 통해 다른 전자 요소들에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 과도핑된, 예를 들어, 축퇴 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형이라면(즉, 대부분 캐리어들이 신호들이라면), FET는 n형 FET라고 지칭될 수 있다. 채널이 p형이라면(즉, 대부분 캐리어들이 홀들이라면), FET는 p형 FET라고 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각 n형 FET 또는 p형 FET에 인가하는 것은 채널을 전도성이 되게 할 수 있다. 트랜지스터는 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 "오프(off)" 또는 "비활성화"될 수 있다.
본원에서 첨부된 도면들과 관련하여 제시된 설명은 예시적인 구성들을 설명하고 구현될 수 있거나 청구항들의 범위 내에 있는 모든 예들을 나타내지 않는다. 본원에서 사용된 "대표적인"이라는 용어는 "예, 사례, 또는 예시로서의 역할을 하는"을 의미하고 "바람직한" 또는 "다른 예들에 비해 유리한"을 의미하지는 않는다. 발명을 실시하기 위한 구체적인 내용은 설명된 기술들에 대한 이해를 제공하기 위해 구체적인 세부 사항들을 포함한다. 그러나, 이러한 기법들은 이러한 특정 세부 사항들 없이도 실시될 수 있다. 일부 사례들에서, 주지의 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 특징부들은 동일한 참조 라벨을 가질 수 있다. 나아가, 동일한 유형의 다양한 구성요소들은 참조 라벨 다음에 유사한 구성요소들을 구별하는 대시 기호 및 보조 라벨이 뒤따르는 것에 의해 구별될 수 있다. 본 명세서에서 단지 제1 참조 라벨이 사용되는 경우, 구체적인 내용은 제2 참조 라벨과 무관하게 동일한 제1 참조 라벨을 갖는 유사한 구성요소들 중 어느 하나에 적용 가능하다.
본원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 어느 하나를 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 명령어들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 나타내어질 수 있다.
본원에서의 개시와 관련되어 설명된 다양한 예시적인 블록들 및 모듈들은 본원에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소들 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 프로세서, 제어기, 마이크로 제어기, 또는 상태 기계일 수도 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예를 들어, DSP와 마이크로 프로세서의 조합, 다수의 마이크로 프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 그러한 구성)으로 구현될 수도 있다.
본원에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령어 또는 코드로서 저장되거나 전송될 수 있다. 다른 예들 및 구현예들도 본 개시 및 첨부된 청구항들의 범위 내이다. 예를 들어, 소프트웨어의 특성에 기인하여, 상술된 기능들은 프로세서, 하드웨어, 펌웨어, 하드와이어링, 또는 이들의 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징부들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 물리적으로 다양한 위치들에 위치될 수도 있다. 또한, 청구항들을 포함하여, 본원에서 사용될 때, 항목들의 리스트에 사용된 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 어구로 끝나는 항목들의 리스트)은 예를 들어, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 본원에서 사용될 때, "~에 기초하여"라는 어구는 조건들의 폐집합을 언급하는 것으로서 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 기술되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 둘 다에 기초할 수 있다. 다시 말해, 본원에서 사용될 때, "~에 기초하여"라는 어구는 "적어도 부분적으로 ~에 기초하여"라는 어구와 동일한 방식으로 간주되어야 한다.
본원에서의 설명은 당업자가 본 개시를 행하거나 사용할 수 있게 하기 위해 제공된다. 당해 기술분야의 통상의 기술자들에게 본 개시에 대한 다양한 변경이 이해될 것이고, 본원에서 정의된 일반적 원리들은 본 개시의 범위로부터 벗어나지 않고 다른 변형들에 적용될 수 있다. 이에 따라, 본 개시는 본원에서 설명된 예들 및 설계들로 제한되는 것이 아니라, 본원에서 개시된 원리들 및 신규한 특징들에 따르는 가장 넓은 범위에 따라야 한다.

Claims (25)

  1. 방법으로서,
    메모리 디바이스에 대한 액세스 라인들의 제1 세트를 형성하는 단계;
    상기 액세스 라인들의 제1 세트를 제1 정도로 산화시키는 단계; 및
    상기 액세스 라인들의 제1 세트를 산화시킨 후에, 상기 메모리 디바이스에 대한 액세스 라인들의 제2 세트를 형성하는 단계; 및
    상기 액세스 라인들의 제2 세트를 제2 정도로 산화시키는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 액세스 라인들의 제2 세트는 상기 액세스 라인들의 제1 세트 위에 있는 것인, 방법.
  3. 제2항에 있어서, 상기 제2 정도는 상기 제1 정도 미만인 것인, 방법.
  4. 제1항에 있어서,
    상기 액세스 라인들의 제1 세트와 결합된 메모리 셀들의 제1 데크를 형성하는 단계; 및
    상기 액세스 라인들의 제2 세트와 결합된 메모리 셀들의 제2 데크를 형성하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서,
    상기 액세스 라인들의 제1 세트를 산화시키는 단계는 산소를 포함하는 플라즈마에 상기 액세스 라인들의 제1 세트를 노출시키는 단계를 포함하고;
    상기 액세스 라인들의 제2 세트를 산화시키는 단계는 산소를 포함하는 플라즈마에 상기 액세스 라인들의 제2 세트를 노출시키는 단계를 포함하는 것인, 방법.
  6. 제5항에 있어서,
    상기 액세스 라인들의 제1 세트는 제1 건식 에칭 공정의 일부로서 산소를 포함하는 플라즈마에 노출되고;
    상기 액세스 라인들의 제2 세트는 제2 건식 에칭 공정의 일부로서 산소를 포함하는 플라즈마에 노출되는 것인, 방법.
  7. 제5항에 있어서, 상기 액세스 라인들의 제1 세트 및 상기 액세스 라인들의 제2 세트는 웨이퍼 상에 형성되며, 상기 방법은:
    상기 액세스 라인들의 제1 세트가 산소를 포함하는 플라즈마에 노출되는 동안 상기 웨이퍼에 제1 전압을 인가하는 단계 ― 상기 제1 정도가 상기 제1 전압에 적어도 부분적으로 기초함 ―; 및
    상기 액세스 라인들의 제2 세트가 산소를 포함하는 플라즈마에 노출되는 동안 상기 웨이퍼에 제2 전압을 인가하는 단계 ― 상기 제2 정도가 상기 제2 전압에 적어도 부분적으로 기초함 ― 를 더 포함하는, 방법.
  8. 제5항에 있어서,
    상기 액세스 라인들의 제1 세트는 제1 시간량 동안 산소를 포함하는 플라즈마에 노출되고 ― 상기 제1 정도가 상기 제1 시간량에 적어도 부분적으로 기초함 ―;
    상기 액세스 라인들의 제2 세트는 제2 시간량 동안 산소를 포함하는 플라즈마에 노출되는 ― 상기 제2 정도가 상기 제2 시간량에 적어도 부분적으로 기초함 ― 것인, 방법.
  9. 제5항에 있어서, 상기 액세스 라인들의 제1 세트 및 상기 액세스 라인들의 제2 세트는 웨이퍼 상에 형성되며, 상기 방법은:
    상기 액세스 라인들의 제1 세트가 산소를 포함하는 플라즈마에 노출되는 동안 상기 웨이퍼를 제1 온도로 가열하는 단계 ― 상기 제1 정도가 상기 제1 온도에 적어도 부분적으로 기초함 ―; 및
    상기 액세스 라인들의 제2 세트가 산소를 포함하는 플라즈마에 노출되는 동안 상기 웨이퍼를 제2 온도로 가열하는 단계 ― 상기 제2 정도가 상기 제2 온도에 적어도 부분적으로 기초함 ― 를 더 포함하는, 방법.
  10. 제5항에 있어서,
    상기 액세스 라인들의 제1 세트가 노출되는 플라즈마를 제1 전력량을 사용하여 여기시키는 단계 ― 상기 제1 정도가 상기 제1 전력량에 적어도 부분적으로 기초함 ―; 및
    상기 액세스 라인들의 제2 세트가 노출되는 플라즈마를 제2 전력량을 사용하여 여기시키는 단계 ― 상기 제2 정도가 상기 제2 전력량에 적어도 부분적으로 기초함 ―; 를 더 포함하는, 방법.
  11. 제5항에 있어서,
    상기 액세스 라인들의 제1 세트는 제1 압력량 하에서 산소를 포함하는 플라즈마에 노출되고 ― 상기 제1 정도가 상기 제1 압력량에 적어도 부분적으로 기초함 ―;
    상기 액세스 라인들의 제2 세트는 제2 압력량 하에서 산소를 포함하는 플라즈마에 노출되는 ― 상기 제2 정도가 상기 제2 압력량에 적어도 부분적으로 기초함 ― 것인, 방법.
  12. 제5항에 있어서,
    상기 액세스 라인들의 제1 세트는 제1 농도의 산소를 포함하는 플라즈마에 노출되고 ― 상기 제1 정도가 상기 제1 농도에 적어도 부분적으로 기초함 ―;
    상기 액세스 라인들의 제2 세트는 제2 농도의 산소를 포함하는 플라즈마에 노출되는 ― 상기 제2 정도가 상기 제2 농도에 적어도 부분적으로 기초함 ― 것인, 방법.
  13. 제1항에 있어서,
    상기 액세스 라인들의 제1 세트를 산화시키는 단계는 과산화수소에 상기 액세스 라인들의 제1 세트를 노출시키는 단계를 포함하고;
    상기 액세스 라인들의 제2 세트를 산화시키는 단계는 과산화수소에 상기 액세스 라인들의 제2 세트를 노출시키는 단계를 포함하는 것인, 방법.
  14. 제13항에 있어서,
    상기 액세스 라인들의 제1 세트가 과산화수소에 노출되는 동안 상기 액세스 라인들의 제1 세트를 과산화암모늄에 노출시키는 단계; 및
    상기 액세스 라인들의 제2 세트가 과산화수소에 노출되는 동안 상기 액세스 라인들의 제2 세트를 과산화암모늄에 노출시키는 단계를 더 포함하는, 방법
  15. 제13항에 있어서,
    상기 액세스 라인들의 제1 세트가 과산화수소에 노출되는 전에 상기 액세스 라인들의 제1 세트를 과산화암모늄에 노출시키는 단계; 및
    상기 액세스 라인들의 제2 세트가 과산화수소에 노출되기 전에 상기 액세스 라인들의 제2 세트를 과산화암모늄에 노출시키는 단계를 더 포함하는, 방법
  16. 제13항에 있어서,
    상기 액세스 라인들의 제1 세트는 제1 시간량 동안 과산화수소에 노출되고 ― 상기 제1 정도가 상기 제1 시간량에 적어도 부분적으로 기초함 ―;
    상기 액세스 라인들의 제2 세트는 제2 시간량 동안 과산화수소에 노출되는 ― 상기 제2 정도가 상기 제2 시간량에 적어도 부분적으로 기초함 ― 것인, 방법.
  17. 제13항에 있어서,
    상기 액세스 라인들의 제1 세트를 과산화수소에 노출시키는 단계는 제1 농도의 과산화수소를 포함하는 제1 용액에 상기 액세스 라인들의 제1 세트를 노출시키는 단계를 포함하고 ― 상기 제1 정도가 상기 제1 농도에 적어도 부분적으로 기초함 ―;
    상기 액세스 라인들의 제2 세트를 과산화수소에 노출시키는 단계는 제2 농도의 과산화수소를 포함하는 제2 용액에 상기 액세스 라인들의 제2 세트를 노출시키는 단계를 포함하는 ― 상기 제2 정도가 상기 제2 농도에 적어도 부분적으로 기초함 ― 것인, 방법.
  18. 장치로서,
    액세스 라인들의 제1 세트와 결합된 메모리 셀들의 제1 데크 ― 상기 액세스 라인들의 제1 세트는 각각 제1 두께를 갖는 금속 산화물을 포함함 ―; 및
    메모리 셀들의 상기 제1 데크 위의 메모리 셀들의 제2 데크 ― 메모리 셀들의 상기 제2 데크는 액세스 라인들의 제2 세트와 결합되고, 상기 액세스 라인들의 제2 세트는 각각 제2 두께를 갖는 금속 산화물을 포함함 ― 를 포함하는, 장치.
  19. 제18항에 있어서, 상기 제1 두께는 상기 제2 두께보다 큰 것인, 장치.
  20. 제18항에 있어서,
    상기 액세스 라인들의 제1 세트는 각각 상기 제1 두께를 갖는 금속 산화물 밑에 제3 두께를 갖는 금속을 포함하고;
    상기 액세스 라인들의 제2 세트는 각각 상기 제2 두께를 갖는 금속 산화물 밑에 제4 두께를 갖는 금속을 포함하는 것인, 장치.
  21. 제20항에 있어서, 상기 제4 두께는 상기 제3 두께보다 큰 것인, 장치.
  22. 제18항에 있어서,
    상기 액세스 라인들의 제1 세트 및 상기 액세스 라인들의 제2 세트는 각각 텅스텐을 포함하고;
    상기 금속 산화물은 텅스텐 산화물을 포함하는 것인, 장치.
  23. 방법으로서,
    메모리 셀들의 복수의 데크들을 형성하는 단계;
    액세스 라인들의 복수의 세트들을 형성하는 단계 ― 상기 액세스 라인들의 복수의 세트들 각각은 상기 메모리 셀들의 복수의 데크들 중 적어도 하나와 결합됨 ―; 및
    상기 액세스 라인들의 복수의 세트들에 포함된 액세스 라인들의 세트를 산화시키는 단계를 포함하는, 방법.
  24. 제23항에 있어서,
    상기 액세스 라인들의 복수의 세트들에 포함된 액세스 라인들의 제2 세트를 산화시키는 단계를 더 포함하며;
    상기 액세스 라인들의 세트를 산화시키는 단계는 상기 세트의 각 액세스 라인 내에, 제1 두께를 갖는 각 제1 금속 산화물층을 형성하는 단계를 포함하고;
    상기 액세스 라인들의 제2 세트를 산화시키는 단계는 상기 제2 세트의 각 액세스 라인 내에, 제2 두께를 갖는 각 제2 금속 산화물층을 형성하는 단계를 포함하는 것인, 방법.
  25. 제23항에 있어서,
    상기 액세스 라인들의 세트를 산화시키는 단계는 산소를 포함하는 플라즈마에 상기 액세스 라인들의 세트를 노출시키는 단계 또는 과산화수소에 상기 액세스 라인들의 세트를 노출시키는 단계에 적어도 부분적으로 기초하는 것인, 방법.
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