KR102568279B1 - 메모리 디바이스를 위한 비아 형성 - Google Patents

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데이빗 로스 이코노미
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마이크론 테크놀로지, 인크
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Abstract

메모리 디바이스에서 비아 형성을 위한 방법, 시스템 및 디바이스가 설명된다. 메모리 어레이를 위한 메모리 셀 스택이 형성될 수 있다. 일부 예들에서, 메모리 셀 스택은 저장 엘리먼트를 포함할 수 있다. 메모리 어레이의 외부 영역에도 비아가 또한 형성될 수 있으며, 비아는 비아를 둘러싸는 물질로부터 돌출될 수 있다. 그런 다음, 메모리 셀 스택 위와 비아 위에도 물질이 형성될 수 있고, 비아의 적어도 일부가 노출될 때까지 배리어 물질의 상부 표면이 평탄화될 수 있다. 이에 의해 후속하여 형성된 물질은 비아의 상부와 직접 컨택할 수 있는 반면, 초기에 형성된 물질의 일부는 메모리 셀 스택 위에 남아 있을 수 있다.

Description

메모리 디바이스를 위한 비아 형성
상호 참조
본 특허 출원은 2020년 12월 4일에 출원된 "VIA FORMATION FOR A MEMORY DEVICE"라는 제목으로 Economy et al.의 PCT 출원 번호 PCT/US2020/063415에 대한 우선권을 주장하며, 이는 양수인에게 양도되고, 이는 본 출원에 그 전체가 참조로 명확하게 통합된다.
이하는 전반적으로 교차점 메모리 어레이(cross-point memory array)에서 메모리 셀 스택을 제조하는 것에 관한 것이고, 보다 구체적으로 메모리 디바이스에서 액세스 라인 그레인 조절(grain modulation) 및 비아(via) 형성을 위한 방법에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하기 위해 널리 사용되고 있다. 정보는 메모리 디바이스의 다양한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스는 종종 로직 "1" 또는 로직 "0"으로 표시되는 두 가지 상태를 가진다. 다른 시스템에서는, 두 개 초과의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스의 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스의 상태를 기록하거나 프로그램할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기화 동적 RAM(SDRAM), 강유전체 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상변화 메모리(PCM) 등을 포함하여 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. FeRAM과 같은 비휘발성 메모리는 외부 전원이 없어도 저장된 로직 상태를 장기간 유지할 수 있다. DRAM과 같은 휘발성 메모리 디바이스는 외부 전원에 의해 주기적으로 리프레시 되지 않은 한 시간이 지남에 따라 저장된 상태를 상실할 수 있다. 다양한 유형의 메모리 아키텍처도 존재한다. 예를 들어, PCM 메모리 셀의 어레이는 교차점 메모리 어레이를 형성하기 위해 교차점 아키텍처로 배열될 수 있다.
도 1a 및 도 1b는 본 개시의 실시예에 따른 제조 기술의 예를 예시한다.
도 2a 및 2b는 본 개시의 실시예에 따른 제조 기술의 예를 예시한다.
도 3a 및 3b는 본 개시의 실시예에 따른 제조 기술의 예를 예시한다.
도 4는 본 개시의 실시예에 따른 제조 기술의 예를 예시한다.
도 5는 본 개시의 예들에 따른 메모리 디바이스에서 액세스 라인 그레인 조절을 지원하는 예시적인 메모리 어레이를 예시한다.
도 6 및 도 7은 본 개시의 실시예들에 따른 메모리 디바이스에서 액세스 라인 그레인 조절을 위한 방법 또는 방법들을 예시한다.
도 8a 및 8b는 본 개시의 실시예에 따른 제조 기술의 예를 예시한다.
도 9는 본 개시의 실시예에 따른 제조 기술의 예를 예시한다.
도 10은 본 개시의 실시예에 따른 제조 기술의 예를 예시한다.
도 11은 본 개시의 실시예에 따른 제조 기술의 예를 예시한다.
도 12 내지 도 14는 본 출원에 개시된 예들에 따른 메모리 디바이스에서 라인 그레인 조절에 액세스하는 방법 또는 방법들을 예시하는 흐름도를 도시한다.
일부 메모리 디바이스는 다양한 물질의 스택을 형성함으로써 적어도 부분적으로 형성될 수 있다(예를 들어, 물질의 스택이 형성될 수 있고 추가 처리 단계가 스택에 적용될 수 있다). 일부 경우에, 스택의 상이한 층이 순차적으로 형성될 수 있고, 따라서, 스택의 형성은 스택의 제 1 층의 상부에 추가 층을 형성하는 것을 수반할 수 있다. 제 1 층의 상부 표면의 구조(예를 들어, 상부 표면의 토포그래피(topograph))는 유사한 구조(예를 들어, 토포그래피)를 갖는 추가 층을 생성할 수 있다. 예를 들어, 스택의 추가 층이 제 1 층의 비평면(예를 들어, 기복이 있는 (undulating)) 상부 표면과 컨택하여 형성되는 경우, 제 1 층의 비평면 또는 기복이 있는 패턴이 추가 층까지 위쪽으로 전파되어, 추가 층에서도 비평면이거나 기복이 있는 상부 표면이 발생한다.
기복이 있는 상부 표면은 하나 또는 두 개의 층을 포함하는 컴포넌트 및/또는 추가 층의 기복이 있는 상부 표면 위 또는 상부 표면 상에 다른 층을 포함하는 컴포넌트의 거동에 영향을 미칠 수 있다. 예를 들어, 주어진 층 또는 전체 메모리 디바이스의 물질의 거동(예를 들어, 저항률, 전류 전달 또는 메모리 디바이스의 컴포넌트와 관련된 둘 다)은 추가 층의 기복이 있는 상부 표면의 존재에 따라 달라질 수 있다(예를 들어, 영향을 받을 수 있다). 따라서, 하나 이상의 층의 기복을 최소화하는 것은 특정 구현을 위한 메모리 디바이스의 성능을 개선할 수 있다.
본 출원의 교시에 따르면, 메모리 셀을 제조하는 것은 다음 층을 형성하기 전에 층을 평탄화(planarizing)(예를 들어, 연마(polishing) 또는 다른 식으로, 평활화(smoothing))하는 것을 포함할 수 있다. 예를 들어, 배리어(barrier) 물질은 초기에 배리어 물질의 기복이 있는 상부 표면(예를 들어, 물결 모양(wavy)이거나 다른 식으로 두께 또는 토포그래피가 고르지 않은 상부 표면)을 초래하는 기술을 사용하여 제조될 수 있다. 일부 경우에, 배리어 물질은 배리어 물질 위에 금속 층을 형성하기 전에 평탄화될 수 있다. 금속층 형성 이전에 배리어 물질을 평탄화하는 것은 결과적인 금속층에 기복이 없거나 적어도 감소되게 할 수 있다(배리어 물질의 중간 평탄화 단계 없이 형성된 금속층에 존재할 수 있는 기복에 비해). 따라서, 금속층은 더 예측 가능하고 균일한 거동 또는 다른 식으로 더 바람직한 거동을 가질 수 있다.
예를 들어, 금속층의 그레인 크기가 증가하여, 금속층으로부터 형성되는 액세스 라인의 저항률이 감소하고 메모리 디바이스 전반에 걸친 전류 전달이 증가할 수 있다. 배리어 물질의 상부 표면을 평탄화함으로써 금속층의 그레인 크기를 증가시키는 것은 또한 메모리 디바이스 형성의 복잡성(예를 들어, 액세스 라인을 형성하는데 사용되는 금속의 감소된 양으로 인한 에칭 단계의 복잡성)을 감소시킬 수 있다. 따라서, 본 출원에 설명된 이들 및 다른 제조 기술은 메모리 셀의 거동 및 성능을 개선할 수 있고 당업자에 의해 인식될 수 있는 다른 장점을 가질 수 있다.
일부 경우에, 비아도 메모리 디바이스 내에 형성될 수 있다. 예를 들어, 비아는 전도성 물질로 형성될 수 있고 메모리 디바이스의 한 층의 컴포넌트(예를 들어, 메모리 셀 어레이의 액세스 라인)를 메모리 디바이스의 상위 또는 서브 층의 컴포넌트에(예를 들어, 메모리 셀 아래에 위치될 수 있는 액세스 라인 드라이버에) 결합할 수 있다. 비아는 일부 경우에 비아 구역, 비아 영역 또는 소켓 영역으로 지칭될 수 있는 기판의 제 1 영역 위에 형성될 수 있고, 메모리 어레이는 어레이 구역 또는 어레이 영역으로 지칭될 수 있는 기판의 제 2 영역 위에 형성될 수 있다. 비아 영역과 어레이 영역은 일부 경우에, 중첩하지 않을 수 있다.
일부 경우에, 메모리 디바이스 형성의 양태(예컨대, 예를 들어, 초기에 배리어 물질의 기복이 있는 상부 표면을 초래하는 양태)은 비아를 둘러싸는 하나 이상의 물질로부터 적어도 일시적으로(예를 들어, 제조의 적어도 하나의 스테이지에서) 비아가 돌출될 수 있어서, 비아의 상부 표면이 적어도 일시적으로 하나 이상의 둘러싸는 물질의 상부 표면 위에 있고 비아의 하나 이상의 측벽이 노출되도록 한다. 예를 들어, 비아는 유전체 물질에 의해 둘러싸일 수 있고(예를 들어, 그 안에 형성될 수 있고), 비아는 유전체 물질의 상부 표면 위로 적어도 일시적으로 돌출될 수 있다.
전술한 배리어 물질과 같은 물질은 어레이의 하나 이상의 메모리 셀 위에 그리고 또한 하나 이상의 비아 위에 있도록 증착되거나 다른 식으로 형성될 수 있다. 물질은 어레이 영역에 포함될 때 장점을 가질 수 있고(예를 들어, 배리어 물질은 개선된 리셋 전류 특성과 같은 메모리 셀의 전류 특성에 유익한 영향을 미칠 수 있다), 여러가지 이유로(예를 들어, 비용, 복잡성), 어레이 영역에만 물질을 형성하는 것은 비실용적이거나 다른 식으로는 바람직하지 않을 수 있다. 예를 들어, 배리어 물질은 비아 영역과 어레이 영역 둘 모두를 포함하는 영역 위에, 그리고 잠재적으로 다이 또는 웨이퍼의 전체 표면 위에 블랭킷 층(시트(sheet))으로 형성될 수 있다.
물질이 처음에 비아의 상부 표면(예를 들어, 비아의 돌출 부분)을 덮도록 형성되는 경우, 추가 층을 형성하기 전에 물질을 평탄화하는 것은 비아 위에서부터 물질을 유리하게 제거하고 추가 층이 비아와 직접 컨택하도록 할 수 있다. 예를 들어, 배리어 물질이 비아의 돌출 부분 위에 형성되는 경우, 배리어 물질을 평탄화하는 것은 비아의 적어도 일부 부분(예를 들어, 비아의 상부 표면)을 유리하게 노출 시킬 수 있어서 후속하여 형성되는 액세스 라인이 비아와 직접 컨택할 수 있다. 그러한 예에서, 따라서, 평탄화는 배리어 물질이 비아 위에 남아 있고 따라서, 비아와 액세스 라인 사이에 남아 있는 구현에 비해 비아와 액세스 라인 사이의 저항을 감소시킬 수 있다. 또한, 이러한 평탄화된 물질은 어레이 영역 위에 남아 있을 수 있고 (예를 들어, 평탄화는 비아의 상부 표면을 노출시키기에 충분한 물질의 일부를 제거할 수 있지만 물질의 나머지, 하부 또는 덜 노출된 부분은 남겨둘 수 있다), 이는 본 출원에 설명된 바와 같이 또는 다른 식으로 당업자에 의해 인식될 수 있는 하나 이상의 관련 장점을 제공할 수 있다.
위에서 소개된 개시의 특징은 도 1-4 및 8-11의 예시적인 제조 기술의 맥락에서 아래에서 추가로 설명된다. 본 개시의 이들 및 다른 특징은 메모리 셀 및 디바이스의 제조와 관련된 도 5의 예시적인 메모리 어레이 및 도 6 및 도 7 및 도 12-14의 흐름도에 의해 추가로 예시되고 이를 참조하여 설명된다.
다양한 기술을 사용하여 아래 1-5에 도시된 물질 또는 컴포넌트를 형성할 수 있다. 이들은 예를 들어, 다른 박막 성장 기술 중에서 화학적 기상 증착(CVD), 금속-유기 기상 증착(MOCVD), 물리적 기상 증착(PVD), 스퍼터 증착, 원자층 증착(ALD) 또는 분자 빔 에피택시(MBE)를 포함할 수 있다. 물질은 예를 들어, 화학적 에칭("습식 에칭" 이라고도 함), 플라즈마 에칭("건식 에칭" 이라고도 함) 또는 화학적 기계적 평탄화(CMP)를 포함할 수 있는 여러 기술을 사용하여 제거될 수 있다.
도 1a 및 도 1b는 다양한 제조 스테이지에서 메모리 셀 스택을 제조하는 방법을 예시하는 중간 메모리 어레이 구조의 개략도이다.
도 1a를 참조하여, 일부 예들에 따르면, 중간 어레이 구조(100-a)는 아래에서 더 자세히 설명되는 제 1 메모리 셀 스택(105-a), 제 2 메모리 셀 스택(105-b), 및 제 3 메모리 셀 스택(105-c)을 최종적으로 형성하도록 처리될 셀 스택의 양태들을 포함할 수 있다. 일부 경우에, 제 1 메모리 셀 스택(105-a), 제 2 메모리 셀 스택(105-b), 및 제 3 메모리 셀 스택(105-c)을 포함하는 영역은 결국 3개의 별개의 메모리 셀(예를 들어, 메모리 셀 스택(105) 내의 저장 컴포넌트)을 포함하도록 구성(예를 들어, 제조)될 수 있다. 따라서, 제 1 메모리 셀에 저장된 데이터는 제 2 및 제 3 메모리 셀에 저장된 데이터와 독립적일 수 있고, 제 2 메모리 셀에 저장된 데이터는 제 1 및 제 3 메모리 셀에 저장된 데이터와 독립적일 수 있으며, 제 3 메모리 셀에 저장된 데이터는 제 1 및 제 2 메모리 셀에 저장된 데이터와 독립적일 수 있다.
3개의 메모리 셀 스택(105-a, 105-b, 105-c)이 도시되어 있지만, 통상의 기술자는 실제로 임의의 수의 메모리 셀 스택(105)이 형성될 수 있음을 이해할 것이다. 일부 경우에, 메모리 셀 스택(105)을 제조하는 것은 기판(미도시) 위에 금속층(110)을 형성하는 것을 포함할 수 있다. 금속층(110)은 하나 이상의 액세스 라인, 예를 들어, 메모리 셀 스택(105)에 포함된 메모리 셀에 대한 워드 라인 또는 비트 라인을 형성하는데 사용될 수 있다.
일부 경우에, 메모리 셀 스택(105)을 제조하는 것은 금속층(110) 위에 제 1 전극 물질(115)을 형성하는 것을 포함할 수 있다. 제1 전극 물질(115)은 하나 이상의 바닥 전극 컴포넌트, 예를 들어 메모리 셀 스택(105-a, 105-b, 및 105-c)에 각각 대응하는 바닥 전극을 형성하는 데 사용될 수 있다.
방법은 제 1 전극 물질(115) 위에 선택기 물질(selector material)(120)을 형성하는 단계를 포함할 수 있다. 선택기 물질(120)은 하나 이상의 선택 컴포넌트, 예를 들어, 메모리 셀 스택(105-a, 105-b, 105-c)에 각각 대응하는 선택기 컴포넌트를 형성하는데 사용될 수 있다. 일부 경우에, 선택기 물질(120)은 칼코게나이드 물질을 포함할 수 있다.
방법은 선택기 물질(120) 위에 제 2 전극 물질(125)을 형성하는 단계를 포함할 수 있다. 제 2 전극 물질(125)은 하나 이상의 중간 전극 컴포넌트, 예를 들어, 메모리 셀 스택(105-a, 105-b 및 105-c)에 각각 대응하는 중간 전극을 형성하는데 사용될 수 있다.
방법은 제 2 전극 물질(125) 위에 저장 물질(130)를 형성하는 단계를 포함할 수 있다. 저장 물질(130)은 하나 이상의 저장 컴포넌트, 예를 들어, 메모리 셀 스택(105-a, 105-b, 105-c)에 각각 대응하는 저장 컴포넌트를 형성하는데 사용될 수 있다. 일부 경우에, 저장 물질(130)은 칼코게나이드 물질을 포함할 수 있다. 저장 물질(130)은 선택기 물질(120)와 동일하거나 상이할 수 있다. 또한, 중간 어레이 구조(100-a)의 예는 선택기 물질(120) 위의 저장 물질(130)을 예시하지만, 저장 물질(130) 및 선택기 물질(120)의 위치는 일부 예에서 스왑(swap)될 수 있다. 또한, 일부 예들에서, 메모리 셀 스택(105) 및 대응하는 메모리 셀 스택은 별도의 선택기 물질(120) 및 제 2 전극 물질(125)이 결여될 수 있고, 저장 물질(130)은 자가 선택(self-selecting)될 수 있다.
방법은 저장 물질(130) 위에 제 3 전극 물질(135)을 형성하는 단계를 포함할 수 있다. 제 3 전극 물질(135)은 하나 이상의 상부 전극 컴포넌트, 예를 들어, 메모리 셀 스택(105-a, 105-b 및 105-c)에 각각 대응하는 상부 전극을 형성하는데 사용될 수 있다.
전극 물질(115, 125, 135)은 각각 탄소를 포함할 수 있다. 일부 경우에, 하나 이상의 전극 물질(115, 125, 135)은 2개의 서브층(미도시)으로 구성될 수 있고, 따라서, 이들로부터 형성된 전극은 이중층(bi-layer) 전극으로 지칭될 수 있다. 이 경우, 적어도 하나의 서브층은 탄소를 포함할 수 있으며, 탄소계 물질로 지칭될 수 있다. 전극 물질(115, 125, 135)는 예를 들어, 다른 증착 기술 중에서 PVD, CVD 또는 ALD와 같은 증착 기술에 의해 형성될 수 있다.
중간 어레이 구조(100-a)의 각 층은 웨이퍼와 같은 전체 다이 또는 기판의 표 영역 위에 블랭킷 층으로서 초기에 형성될 수 있다.
이제 도 1b의 중간 어레이 구조(100-b)를 참조하여, 메모리 셀 스택들(105-a 및 105-b 및/또는 105-b 및 105-c) 사이에 격리 영역(140-a 및 140-b)이 형성되어 메모리 셀 스택(105)을 서로 분리 및 격리할 수 있다. 격리 영역(140-a, 140-b)은 필요한 피처를 정의하기 위해 포토마스크 및 포토리소그래피를 사용할 수 있는 다양한 에칭 또는 다른 제거 기술을 사용하여 형성될 수 있다.
도 1b는 하나의 평면(예를 들어, x-z 평면)에서 중간 어레이 구조(100-b)의 단면을 도시하고 따라서, 1 차원(예를 들어, x 차원)에서 분리 메모리 셀 스택(105-a, 105-b, 105-c)으로서 격리 영역(140-a 및 140-b)을 도시 하지만, 당업자는 다른 차원(예를 들어, y 차원)에 대응하는 메모리 셀 스택 및 메모리 셀 스택(105-a, 105-b 및 105-c)을 분리하기 위해 다른 평면(예를 들어, y-z 평면)에 유사한 기술이 적용될 수 있고 메모리 셀 스택(105-a, 105-b, 105-c)에 대응하는 메모리 셀 스택이 각각 필라를 포함할 수 있음을 이해할 것이다. 또한, 당업자는 일부 경우에 도 1b에서 별도의 격리 영역(140-a 및 140-b)으로 나타날 수 것은 다른 평면에서 결합될 수 있고 따라서, 일부 대안에서 하나의 연접하는 격리 영역(140)을 포함할 수 있음을 이해할 것이다.
도 2a 및 2b는 메모리 셀 스택을 제조하는 방법을 예시하는 추가적인 중간 메모리 어레이 구조의 개략도이다.
도 2a의 중간 어레이 구조(200-a)를 제조하는 것은 유전체 물질(205)을 증착하는 것을 포함할 수 있다. 예를 들어, 격리 영역(140-a, 140-b)은 유전체 물질(205)로 채워질 수 있다. 따라서, 유전체 물질(205)은 증착되고 별개의 메모리 셀 스택 사이에 개재될 수 있다. 그 경우에, 유전체 물질(205)은 하나 이상의 메모리 셀 스택(105)을 둘러쌀 수 있다.
도 2b의 중간 어레이 구조체(200-b)를 제조하는 것은 기복이 있는 표면(210)을 형성하는 것을 포함할 수 있다. 일부 예에서, 기복이 있는 표면(210)은 "랩(wrap)" 토포그래피(topography)로 지칭될 수 있고 제 3 전극 물질(135) 및 유전체 물질(205) 위에 형성될 수 있다. 예를 들어, 기복이 있는 표면(210)은 메모리 셀 스택(105-a, 105-b, 105-c) 및 격리 영역(140-a, 140-b)의 전부는 아니더라도 적어도 일부에 걸쳐 연장될 수 있다. 기복이 있는 표면(210) 위의 하나 이상의 층에서 복제될 수 있는 랩 토포그래피는 일부 경우에 메모리 셀 스택(105)의 구조적 안정성 및 메모리 어레이의 다른 양태를 개선할 수 있다.
일부 경우에, 기복이 있는 표면(210)은 제 3 전극 물질(135)의 상부 표면 및 유전체 물질(205)의 상부 표면을 연마 또는 에칭함으로써 형성될 수 있다. 일부 예에서, 제 3 전극 물질(135)의 상부 표면 및 유전체 물질(205)의 상부 표면을 연마 또는 에칭하는 것은 제 3 전극 물질(135) 및 유전체 물질(205)을 상이한 속도로 제거할 수 있다. 예를 들어, 유전체 물질(205)은 제 3 전극 물질(135)보다 더 큰(더 빠른) 속도로 제거될 수 있으며, 이는 기복이 있는 표면(210)을 초래할 수 있다. 따라서, 일부 예에서, 기복이 있는 표면(210)은 제 3 전극 물질을 제 1 속도(135)로 제거함으로써 및/또는 제 1 속도와 상이한 제 2 속도로 유전체 물질(205)을 제거 함으로써 형성될 수 있다.
특정 예에서, 기복이 있는 표면(210)은 제 3 전극 물질(135) 및 유전체 물질(205)의 상부 표면에 CMP 프로세스를 적용함으로써 형성될 수 있다. 일부 경우에, 제 3 전극 물질(135)의 상부 표면을 연마하는 것은 증착 프로세스와 관련된 진공 밀봉을 깨는 것(breaking)을 포함할 수 있다. 이 경우, 제 3 전극 물질(135)은 산화된 탄소를 포함하게 될 수 있는데, 이는 진공 환경 외부에서 중간 어레이 구조(200-b)를 연마하는 것이 제 3 전극 물질(135) 및 유전체 물질(205)의 상부를 산소에 노출시킬 수 있고 및/또는 연마 프로세스 자체가 산화를 일으킬 수 있기 때문이다. 일부 다른 경우에, 메모리 셀 스택을 제조하는 것은 제 3 전극 물질(135) 및 유전체 물질(205)의 연마를 포함하지 않을 수 있고, 제 3 전극 물질(135)은 산화된 탄소를 포함하지 않을 수 있다.
도 3a 및 도 3b는 배리어 물질(305)로 메모리 셀 스택을 제조하는 방법을 예시하는 추가적인 중간 메모리 어레이 구조의 개략도이다. 일부 경우에, 배리어 물질(305)은 중간 어레이 구조(300-a)의 유전체 물질(205) 및 제 3 전극 물질(135) 위에 형성될 수 있다.
도 3a의 중간 어레이 구조(300-a)는 제 3 전극 물질(135)의 상부 표면 위 및 유전체 물질(205)의 상부 표면 위의 배리어 물질(305)의 증착, 즉 도 2b를 참조하여 설명된 기복이 있는 표면(210) 위의 배리어 물질(305)의 증착을 예시한다. 일부 경우에, 배리어 물질(305)은 제 3 전극 물질(135) 및 유전체 물질(205)과 직접 컨택할 수 있다. 다양한 기술이 배리어 물질(305)을 증착하는데 사용될 수 있다. 이들은 다른 박막 성장 기술 중에서 PVD, CVD, MOCVD, 스퍼터 증착, ALD 또는 MBE를 포함할 수 있지만 이에 한정되지 않는다. 일부 경우에, 배리어 물질(305)는 텅스텐 질화물(WN)과 같은 금속 질화물, 텅스텐 실리사이드(WSix)와 같은 금속 실리사이드, 또는 텅스텐 실리콘 질화물(WSiN)과 같은 금속 실리콘 질화물을 포함할 수 있다. 일부 예에서, 배리어 물질(305)은 제 3 전극 물질(135)의 탄소와 배리어 물질(305)의 상부에 증착된 층(예를 들어, 아래에서 더 상세히 논의되는 금속 층) 사이의 열적 배리어(thermal barrier)의 예일 수 있다.
초기에 형성된 바와 같이, 배리어 물질(305)은 기복이 있는 상부 표면(310)을 포함할 수 있다. 예를 들어, 배리어 물질(305)은 기복이 있는 표면(210)의 상부에 증착될 수 있다. 일부 예들에서, 초기에 형성된 바와 같이, 배리어 물질(305)은 메모리 셀 스택들(105-a, 105-b, 및 105-c) 및 격리 영역(140-a 및 140-b)에 균일한 두께를 포함할 수 있어서, 배리어 물질(305)의 바닥 기복이 있는 표면(예를 들어, 기복이 있는 표면(210))과 유사한 기복이 있는 패턴을 갖는 상부 표면(310)을 포함할 수 있다.
명확성과 예시의 용이함을 위해 도시되지는 않았지만, 일부 경우에 예시된 어레이 구조는 또한 배리어 물질(305) 아래에 증착된 라이너 물질(linear material)을 포함할 수 있다는 것을 이해할 것이다. 예를 들어, 라이너 물질은 배리어 물질(305)의 바닥 표면 및 제 3 전극 물질(135)의 상부 표면 및 유전체 물질(205)의 상부 표면 사이에 개재될 수 있다 (예를 들어, 배리어 물질(305)의 바닥 표면과 기복이 있는 표면(210) 사이).
도 3b의 중간 어레이 구조(300-b)에 도시된 바와 같이, 일부 예에서, 배리어 물질(305)의 상부 표면(310)은 평탄화되거나 다른 식으로 평활화될 수 있다. 다양한 기술이 배리어 물질(305)의 상부 표면(310)을 평탄화하기 위해 사용될 수 있다. 이들은 화학적 에칭, 플라즈마 에칭, 또는 연마(예를 들어, CMP)을 포함할 수 있지만 이에 한정되지 않는다.
일부 예에서, 상부 표면(310)을 처리하는 것은 배리어 물질(305)가 균일한 두께를 갖는 것에서 다양한 두께를 갖는 것으로 변경할 수 있다. 예를 들어, 메모리 셀 스택(105-a)(예를 들어, 제 2 영역 또는 제 2 유형의 영역) 위에 배치된(예를 들어, 중첩하는) 영역에서 배리어 물질(305)의 두께(예를 들어, 제 2 두께)는 격리 영역(140-a)(예를 들어, 제 1 영역) 위에 배치된(예를 들어, 중첩하는) 영역에서 배리어 물질(305)의 두께(예를 들어, 제 1 두께)보다 작을 수 있다. 일부 예들에서, 배리어 물질(305)의 두께는 기복이 있는 표면(210)에 대응하는 계면이 유지되는 한 메모리 디바이스의 성능에 영향을 미치지 않을 수 있다. 예를 들어, 두께 요건 또는 제약의 결여는 도 3b를 참조하여 논의된 바와 같이 평탄화 프로세스의 유연성을 허용할 수 있다.
도 4는 금속층(405)을 갖는 메모리 셀 스택을 제조하는 방법을 예시하는 추가적인 중간 어레이 구조(400)의 개략도일 수 있다. 일부 경우에, 금속층(405)은 중간 어레이 구조(400)의 배리어 물질(305) 위에 형성될 수 있다. 일부 경우에, 금속층(405)은 배리어 물질(305)의 상부 표면(310)(본 출원에 설명된 평탄화되거나 다른 식으로 평활화될 수 있음)과 직접 컨택할 수 있다.
도 4의 중간 어레이 구조(400)는 배리어 물질(305)의 상부 표면(310) 상의 금속층(405)의 증착을 예시한다. 다양한 기술이 금속층(405)을 증착하기 위해 사용될 수 있다. 이들은 PVD, CVD, MOCVD, 스퍼터 증착, ALD 또는 MBE는 다른 박막 성장 기술 중 하나이다. 일부 경우에, 금속층(405)은 액세스 라인(예를 들어, 워드 라인, 비트 라인 등)의 예일 수 있다. 예를 들어, 금속층(405)은 텅스텐, 탄탈륨, 또는 몰리브덴과 같은 내화성 금속을 포함할 수 있다. 일부 경우에, 배리어 물질(305)(예를 들어, WN, WSix 또는 WSiN을 포함함)은 제 3 전극 물질(135)(예를 들어, 탄소를 포함함)과 금속 층(405)(예를 들어, 텅스텐, 탄탈륨 또는 몰리브덴을 포함함) 사이에 증착될 때 리셋 전류(reset current) 장점 또는 다른 장점을 제공할 수 있다.
일부 경우에, 메모리 셀 스택(105-a)은 중심점(center point)(410-a)을 포함할 수 있고 메모리 셀 스택(105-b)은 중심점(410-b)을 포함할 수 있다. 중심점(410-a) 및 중심점(410-b)은 메모리 셀 스택의 중심의 예일 수 있다. 거리(415)는 중심점(410-a)과 중심점(410-b) 사이의 거리의 예일 수 있다. 예를 들어, 거리(415)는 셀 피치 거리(cell pitch distance)의 예일 수 있다.
일부 경우에, 금속층(405)의 평탄화 또는 다른 평활화가 없으면, 금속층(405)은 거리(415)에 실질적으로 대응하는(예를 들어, 실질적으로 동일한) 평균 그레인 크기(grain size)를 가질 수 있다. 예를 들어, 금속층(405)의 평탄화 또는 다른 평활화가 없는 경우, 금속층(405)의 평균 그레인 크기는 기복이 있는 표면(210)의 토포그래피에 실질적으로 대응할 수 있고, 이는 결국 거리(415)에 실질적으로 대응할 수 있다.
그러나, 배리어 물질(305)의 상부 표면(310)이 본 출원에 설명된 바와 같이 평탄화되거나 다른 식으로 평활화되는 경우, 금속층(405)은 거리(415)보다 큰(예를 들어, 거리(415)의 2배보다 큰) 평균 그레인 크기를 가질 수 있다. 예를 들어, 배리어 물질(305)의 상부 표면(310)이 본 출원에 설명된 바와 같이 평탄화되거나 다른 식으로 평활화되는 경우, 금속 층(405)의 그레인 크기는 금속 층(405)에 포함된 금속 물질의 블랭킷 필름 증착에 대해 관찰된 크기에 근접하거나 실질적으로 동일할 수 있다 (예를 들어, 금속 층(405)이 텅스텐, 탄탈륨, 또는 몰리브덴을 포함하는 경우, 대략 250 nm 또는 일부 경우 최대 300 nm 또는 350 nm). 일부 경우에, 금속층(405)의 평균 그레인 크기를 증가시키면 메모리 디바이스의 액세스 라인에 대한 저항이 감소하고, 전류 전달이 증가하며, 금속층(405)의 두께를 감소시킬 기회가 생길 수 있다. 일부 경우에서 배리어 물질(305)의 상부 표면(310)을 평탄화하는 것은 메모리 디바이스의 에칭 복잡성을 감소시키고 (예를 들어, 금속 층(405)이 감소된 양의 금속을 사용하여 형성될 수 있기 때문에) 메모리 디바이스의 구조적 수율을 증가시킬 수 있다.
명확성과 예시의 용이함을 위해 도시되지는 않았지만, 예시된 어레이 구조는 무엇보다도 다양한 주변부 및 지지 회로부를 포함할 수 있는 다른 층 위 또는 아래(예를 들어, 기판 위)에 형성될 수 있음을 이해할 것이다. 예를 들어, CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터는 열 및 행 드라이버 회로부와 감지 증폭기 회로부, 뿐만 아니라 이러한 회로부를 위에서 설명한 열과 행을 통해 메모리 어레이에 연결하는 소켓 및 배선(wiring)에 통합될 수 있다. 또한, 다른 층은 하나 이상의 메모리 어레이, 또는 어레이의 "데크(deck)"를 포함할 수 있으며 - 구조는 도 1-4의 실시예에 예시된 구조는 메모리 어레이의 한 데크에 해당할 수 있으며 메모리 어레이의 임의의 수의 추가 데크 위 또는 아래에 있을 수 있다.
명확성과 예시의 용이함을 위해 도시되지는 않았지만, 예시된 어레이 구조는 유전체 물질(205)에 인접하게(예를 들어, 유전체 물질(205)와 컨택하여) 증착된 등각 라이너(conformal liner)를 또한 포함할 수 있다는 것이 이해될 것이다. 예를 들어, 등각 라이너는 유전체 물질(205)의 측면 표면과 메모리 셀 스택의 측면 표면 사이에 개재될 수 있다.
도 1 내지 도 4를 참조하여 x-z 평면에서의 처리만을 도시하고 설명하지만, 당업자는 유사한 처리가 다른 방향(예를 들어, y-z 평면의 단면으로 도시되는 바와 같이)으로 유사한 처리를 계속할 수 있음을 이해할 것이다. 예를 들어, 메모리 어레이 형성은 금속층(405)으로부터 액세스 라인을 형성할 뿐만 아니라 각 메모리 셀 스택(105)에 대한 필라를 생성하여 인접한 메모리 셀 스택(105)으로부터 전극, 선택기 컴포넌트, 및 저장 컴포넌트를 서로로부터 격리 (절연)하기 위해 직교 (예를 들어, y) 방향으로 스택 정의를 계속할 수 있다. 또한, 도 1 내지 도 4를 참조하여 설명된 바와 같은 처리 단계는 메모리 디바이스의 임의의 수의 레벨을 형성하기 위해 반복될 수 있다.
도 5는 본 개시의 다양한 예들에 따른 메모리 디바이스에서 액세스 라인 그레인 조절을 지원하는 예시적인 메모리 어레이(500)를 예시한다. 메모리 어레이(500)는 또한 전자 메모리 장치로 지칭될 수 있다. 메모리 어레이(500)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀 스택(505)을 포함한다. 각각의 메모리 셀 스택(505)은 하나 이상의 메모리 셀을 포함할 수 있다. 일부 경우에, 메모리 셀 스택(505)은 로직 "0" 및 로직 "1"로 표시된 2개의 상태 중 하나를 저장하도록 프로그래밍될 수 있다. 일부 경우에, 메모리 셀 스택(505)은 2개보다 많은 로직 상태 중 하나를 저장하도록 구성될 수 있다. 메모리 셀 스택(505)은 도 1-4를 참조하여 설명된 메모리 셀 스택(105)의 예일 수 있다.
메모리 어레이(500)는 3차원(3D) 메모리 어레이일 수 있으며, 여기서 2차원(2D) 메모리 어레이가 서로의 상부에 형성된다. 이것은 2D 어레이와 비교하여 단일 다이 또는 기판 상에 형성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이는 결국 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시키거나, 또는 둘 모두일 수 있다. 도 5에 도시된 예에 따르면, 메모리 어레이(500)는 2개의 레벨의 메모리 셀 스택(505)을 포함하고 따라서, 3차원 메모리 어레이로 간주될 수 있다; 그러나 레벨의 수는 2개로 한정되지 않는다. 각각의 레벨은 메모리 셀 스택(505)이 각 레벨에 걸쳐 서로 대략적으로 정렬될 수 있도록 정렬되거나 위치될 수 있다.
메모리 셀 스택(505)의 각 행은 액세스 라인(510) 및 액세스 라인(515)에 연결된다. 액세스 라인(510) 및 액세스 라인(515)은 도 1-4를 참조하여 설명된 바와 같이 대응하는 금속층(110) 또는 금속층(405)의 예이거나 이들로 형성될 수 있다. 액세스 라인(510) 및 액세스 라인(515)은 각각 워드 라인(510) 및 비트 라인(515)으로도 알려져 있을 수 있다. 비트 라인(515)은 또한 공지의 디지트 라인(515)일 수 있다. 워드 라인 및 비트 라인, 또는 이들의 유사체에 대한 참조는 이해 또는 동작의 손실 없이 상호 교환가능하다.
워드 라인(510) 및 비트 라인(515)은 어레이를 생성하기 위해 서로 실질적으로 수직일 수 있다. 2개의 메모리 셀 스택(505)은 디지트 라인(515)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 디지트 라인(515)은 상부 메모리 셀 스택(505)의 바닥 전극 및 하부 메모리 셀 스택(505)의 상부 전극과 전자 통신할 수 있다. 따라서, 일부 경우에 단일 액세스 라인(510, 515)은 하나 이상의 메모리 셀 스택(505)의 제 1 그룹 (예를 들어, 액세스 라인(510, 515) 아래의 하나 이상의 메모리 셀 스택(505)의 그룹)에 대한 워드 라인(510)으로서 기능할 수 있고, 및 하나 이상의 메모리 셀 스택(505)의 제 2 그룹(예를 들어, 액세스 라인(510, 515) 위의 하나 이상의 메모리 셀 스택(505)의 그룹)에 대한 비트 라인(515)으로서 기능할 수 있다. 다른 구성이 가능할 수 있다; 예를 들어, 메모리 셀 스택(505)은 메모리 저장 엘리먼트와의 비대칭 전극 인터페이스를 포함할 수 있다. 일부 예들에서, 액세스 라인들(510, 515)의 그레인 크기는 도 1 내지 도 4를 참조하여 본 출원에 설명된 메모리 셀 스택(505) 내의 배리어 물질의 상부 표면을 평탄화함으로써 증가될 수 있다.
일반적으로, 하나의 메모리 셀 스택(505)은 워드 라인(510) 및 디지트 라인(515)과 같은 2개의 전도성 라인의 교차점에 위치될 수 있다. 이 교차점을 메모리 셀의 어드레스라고 할 수 있다. 표적 메모리 셀 스택(505)은 활성화된 워드 라인(510)과 디지트 라인(515)의 교차점에 위치된 메모리 셀 스택(505)일 수 있다; 즉, 워드 라인(510)과 디지트 라인(515)은 교차점에서 메모리 셀 스택(505)에 포함된 메모리 셀을 판독하거나 기록 위해 활성화될 수 있다. 동일한 워드 라인(510) 또는 디지트 라인(515)과 전자 통신하는(예를 들어, 연결된) 다른 메모리 셀 스택(505)은 비표적화된(untargeted) 메모리 셀 스택(505)으로 지칭될 수 있다.
위에서 논의된 바와 같이, 전극(예를 들어, 제 3 전극 물질(135) 및 제 1 전극 물질(115))은 메모리 셀 스택(505) 및 워드 라인(510) 또는 디지트 라인(515)에 각각 결합될 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에, 메모리 셀 스택(505)에 대한 전기 컨택으로 사용될 수 있다. 전극은 메모리 어레이(500)의 엘리먼트 또는 컴포넌트 사이의 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
판독 및 기록과 같은 동작은 워드 라인(510) 및 디지트 라인(515)을 활성화 또는 선택함으로써 메모리 셀 스택(505)에 대해 수행될 수 있으며, 이는 각각의 라인에 전압 또는 전류를 인가하는 것을 포함할 수 있다. 워드 라인(510) 및 비트 라인(515)은 전도성 물질 예컨대, 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등), 금속 합금, 탄소, 전도성으로 도핑된 반도체 또는 다른 전도성 물질, 합금 또는 화합물로 만들어질 수 있다.
메모리 셀 스택(505)에 액세스하는 것은 행 디코더(520) 및 열 디코더(530)를 통해 제어될 수 있다. 예를 들어, 행 디코더(520)는 메모리 컨트롤러(540)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 워드 라인(510)을 활성화할 수 있다. 유사하게, 열 디코더(530)는 메모리 컨트롤러(540)로부터 열 어드레스를 수신하고 적절한 디지트 라인(515)을 활성화한다. 따라서, 워드 라인(510) 및 디지트 라인(515)을 활성화함으로써, 메모리 셀 스택(505)이 액세스될 수 있다.
액세스 시, 메모리 셀 스택(505)은 감지 컴포넌트(525)에 의해 판독되거나 감지될 수 있다. 예를 들어, 감지 컴포넌트(525)는 메모리 셀 스택(505)에 액세스함으로써 생성된 신호에 기초하여 메모리 셀 스택(505)의 저장된 로직 상태를 결정하도록 구성될 수 있다. 신호는 전압 또는 전류를 포함할 수 있고, 감지 컴포넌트(525)는 전압 감지 증폭기, 전류 감지 증폭기 또는 둘 모두를 포함할 수 있다. 예를 들어, 메모리 셀 스택(505) (대응하는 워드 라인(510) 및 디지트 라인(515)을 사용하여)에 전압이 인가될 수 있고 결과적인 전류의 크기는 메모리 셀 스택(505)의 전기 저항에 의존할 수 있으며, 이는 메모리 셀 스택(505)에 의해 저장된 로직 상태를 반영할 수 있다. 마찬가지로, 전류가 메모리 셀 스택(505)에 인가될 수 있고 전류를 생성하기 위한 전압의 크기는 메모리 셀 스택(505)의 전기 저항에 의존할 수 있으며, 이는 메모리 셀 스택(505)에 의해 저장된 로직 상태를 반영할 수 있다. 감지 컴포넌트(525)는 신호를 검출 및 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이는 래칭(latching)으로 지칭될 수 있다. 메모리 셀 스택(505)의 검출된 로직 상태는 그런 다음 출력(535)으로서 출력될 수 있다. 일부 경우에, 감지 컴포넌트(525)는 열 디코더(530) 또는 행 디코더(520)의 일부일 수 있다. 또는, 감지 컴포넌트(525)는 열 디코더(530) 또는 행 디코더(520)에 연결되거나 전자 통신할 수 있다.
메모리 컨트롤러(540)는 행 디코더(520), 열 디코더(530) 및 감지 컴포넌트(525)와 같은 다양한 컴포넌트를 통해 메모리 셀 스택(505)의 동작(판독, 기록, 재 기록, 리프레시, 방전 등)을 제어할 수 있다. 일부 경우에, 행 디코더(520), 열 디코더(530), 및 감지 컴포넌트(525) 중 하나 이상이 메모리 컨트롤러(540)와 같은 위치에 있을 수 있다. 메모리 제어기(540)는 원하는 워드 라인(510) 및 디지트 라인(515)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(540)는 또한 메모리 어레이(500)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 이것은 하나 이상의 메모리 셀 스택(505)에 액세스한 후 워드 라인(510) 또는 디지트 라인(515)에 방전 전압을 인가할 수 있다.
일반적으로, 본 출원에서 논의된 인가된 전압 또는 전류의 진폭, 형상 또는 지속 시간은 조정되거나 변경될 수 있고 메모리 어레이(500)를 동작시키는데 논의된 다양한 동작에 대해 상이할 수 있다. 또한, 하나, 다수의 또는 모든 메모리 어레이(500) 내의 셀 스택(505)은 동시에 액세스될 수 있다; 예를 들어, 중간 어레이 구조(100)의 다수의 또는 모든 셀은 모든 메모리 셀 스택(505) 또는 메모리 셀 스택(505)의 그룹이 단일 로직 상태로 설정되는 리셋 동작 동안 동시에 액세스될 수 있다.
도 6은 본 개시의 실시예들에 따른 메모리 디바이스에서 액세스 라인 그레인 조절을 위한 방법(600)을 예시하는 흐름도를 도시한다. 방법(600)의 동작은 본 출원에 설명된 다양한 제조 기술에 따라 구현될 수 있다. 예를 들어, 방법(600)의 동작은 도 1 내지 도 5를 참조하여 논의된 제조 기술에 의해 구현될 수 있다.
(605)에서, 교차점 메모리 어레이의 메모리 셀 스택이 형성될 수 있다. 메모리 셀 스택은 저장 엘리먼트를 포함할 수 있다. (605)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (605)의 동작들의 양태들은 도 1 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(610)에서 배리어 물질이 메모리 셀 스택 위에 형성될 수 있다. (610)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (610)의 동작들의 양태들은 도 1 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(615)에서 배리어 물질의 상부 표면이 평탄화될 수 있다. (615)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, (615)의 동작의 양태는 도 1 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
(620)에서, 교차점 메모리 어레이의 액세스 라인을 위한 금속층이 형성될 수 있다. 일부 경우에, 평탄화 후 배리어 물질의 상부 표면에 금속층이 형성될 수 있다. 특정 예들에서, (620)의 동작들의 양태들은 도 1 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수 있다.
일부 예들에서, 장치는 범용 또는 특수 목적 하드웨어를 사용하여 상기에서 설명된 제조의 양태들을 수행할 수 있다. 장치는 교차점 메모리 어레이에서 메모리 셀 스택을 형성하기 위한 특징, 수단 또는 명령을 포함할 수 있으며, 메모리 셀 스택은 저장 엘리먼트를 포함한다. 장치는 메모리 셀 스택 위에 배리어 물질을 형성하기 위한 특징, 수단 또는 명령을 더 포함할 수 있다. 장치는 또한 배리어 물질의 상부 표면을 평탄화하기 위한 특징, 수단 또는 명령을 포함할 수 있다. 장치는 교차점 메모리 어레이의 액세스 라인을 위한 금속층을 배리어 물질의 상부 표면 상에 형성하기 위한 특징, 수단 또는 명령을 추가로 포함할 수 있다.
전술한 방법 및 장치의 일부 예에서, 배리어 물질의 상부 표면을 평탄화하는 것은 배리어 물질의 상부 표면에 CMP 프로세스를 적용하는 것을 포함할 수 있다. 방법 및 장치의 일부 예에서, 배리어 물질을 형성하는 것은 PVD 프로세스, CVD 프로세스, ALD 프로세스, 또는 이들의 임의의 조합을 통해 배리어 물질을 증착하는 것을 포함할 수 있다. 일부 경우에, 메모리 셀 스택을 형성하는 것은 전극층을 형성하는 것을 포함할 수 있으며, 전극층은 탄소를 포함한다. 일부 경우에, 전극층을 형성하는 것은 PVD 프로세스, CVD 프로세스, ALD 프로세스, 또는 이들의 임의의 조합으로 전극층을 증착하는 것을 포함할 수 있다.
전술한 방법 및 장치의 일부 예는 전극층의 적어도 일부를 제거하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 전술한 방법 및 장치의 일부 예에서, 금속층은 배리어 물질의 상부 표면과 컨택한다. 일부 경우에, 메모리 셀 스택을 형성하는 것은 유전체 물질을 증착하는 것을 포함할 수 있으며, 유전체 물질은 메모리 셀 스택과 제 2 메모리 셀 스택 사이에 개재된다. 상기에서 설명된 방법 및 장치의 일부 예는 유전체 물질의 일부 및 메모리 셀 스택의 전극층의 일부를 제거하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
전술한 방법 및 장치의 일부 예에서, 전극층의 제거는 제 1 속도로 발생하고 유전체 물질의 제거는 제 1 속도와 상이한 제 2 속도로 발생하며, 여기서 유전체 물질의 일부 및 전극층의 일부를 제거하는 것은 배리어 물질 아래에 기복이 있는 표면을 형성한다. 상기에서 설명된 방법 및 장치의 일부 예에서, 배리어 물질은 WN, WSix, 또는 WSiN을 포함하고 액세스 라인을 위한 금속 층은 텅스텐, 탄탈륨, 또는 몰리브덴을 포함한다.
도 7은 본 개시의 실시예들에 따른 메모리 디바이스에서 액세스 라인 그레인 조절을 위한 방법(700)을 예시하는 흐름도를 도시한다. 방법(700)의 동작은 본 출원에 설명된 다양한 제조 기술에 따라 구현될 수 있다. 예를 들어, 방법(700)의 동작은 도 1 내지 도 5를 참조하여 논의된 제조 기술에 의해 구현될 수 있다.
(705)에서 메모리 셀 스택이 형성될 수 있다. (705)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (705)의 동작들의 양태들은 도 1 내지 도 5를 참조하여 논의된 제조 기술을 사용할 수 있다.
(710)에서, 메모리 셀 스택 위에 상부 표면 및 바닥 표면을 갖는 배리어 물질이 형성될 수 있다. (710)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (710)의 동작들의 양태들은 도 1 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수도 있다.
(715)에서, 배리어 물질의 상부 표면은 배리어 물질의 상부 표면을 연마함으로써 감소될 수 있다. (715)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (715)의 동작들의 양태들은 도 1 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수도 있다.
(720)에서, 액세스 라인을 위한 금속 층이 배리어 물질의 상부 표면 위에 형성될 수 있다. (720)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (720)의 동작들의 양태들은 도 1 내지 도 5를 참조하여 논의된 제조 기술을 사용하여 수행될 수도 있다.
일부 예에서, 장치는 범용 또는 특수 목적 하드웨어를 사용하여 설명된 제조의 양태를 수행할 수 있다. 장치는 메모리 셀 스택을 형성하기 위한 특징, 수단 또는 명령을 포함할 수 있다. 장치는 메모리 셀 스택 위의 상부 표면 및 바닥 표면을 갖는 배리어 물질을 형성하기 위한 특징, 수단 또는 명령을 추가로 포함할 수 있다. 장치는 배리어 물질의 상부 표면을 연마함으로써 배리어 물질의 상부 표면을 감소시키기 위한 특징, 수단 또는 명령을 더 포함할 수 있다. 장치는 배리어 물질의 상부 표면 위에 액세스 라인을 위한 금속 층을 형성하기 위한 특징, 수단 또는 명령을 더 포함할 수 있다.
상기에서 설명된 방법 및 장치의 일부 예는 메모리 셀 스택의 전극 층의 상부 표면을 에칭하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 상기에서 설명된 방법 및 장치의 일부 예는 전극층과 제 2 메모리 셀 스택 사이에 개재된 유전체 물질의 상부 표면을 에칭하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 상기에서 설명된 방법 및 장치의 일부 예는 전극 층의 상부 표면을 에칭하고 유전체 물질의 상부 표면을 에칭하는 것에 적어도 부분적으로 기초하여 기복이 있는 표면을 형성하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다.
상기에서 설명된 방법 및 장치의 일부 예는 기복이 있는 표면의 상부에 배리어 물질을 형성하기 위한 프로세스, 특징, 수단 또는 명령을 더 포함할 수 있다. 상기에서 설명된 방법 및 장치의 일부 예에서, 배리어 물질을 형성하는 단계는 메모리 셀 스택의 전극 층과 배리어 물질의 바닥 표면 사이에 계면을 형성하는 단계를 포함할 수 있으며, 여기서 계면은 기복이 있는 패턴을 갖는다. 방법 및 장치의 일부 예에서, 배리어 물질의 상부 표면을 감소시키는 것은 배리어 물질의 상부 표면에 CMP 프로세스를 적용함으로써 균일한 두께를 갖는 것에서 다양한 두께를 갖는 것으로 배리어 물질을 변경하는 것을 포함할 수 있다.
상기에서 설명된 방법은 가능한 구현을 설명하고 동작 및 단계가 재배열되거나 달리 수정될 수 있으며 다른 구현이 가능하다는 점에 유의해야 한다. 또한, 둘 이상의 방법으로부터의 실시예가 조합될 수 있다.
일부 경우에, 본 출원에 설명된 다양한 제조 기술에 따라 제조된 디바이스, 시스템 또는 장치는 교차점 메모리 어레이의 메모리 셀 스택을 포함할 수 있으며, 메모리 셀 스택은 저장 엘리먼트, 메모리 셀 스택 위에 배치된 배리어 물질을 포함하고, 배리어 물질은 평탄화된 상부 표면, 및 상기 배리어 물질의 평탄화된 상부 표면과 컨택하는 액세스 라인을 위한 금속층을 포함한다.
상기에서 설명한 디바이스, 시스템 또는 장치의 일부 예에서, 배리어 물질은 기복이 있는 바닥 표면을 포함할 수 있다. 일부 경우에, 배리어 물질은 메모리 셀 스택 위의 제 1 영역에서 제 1 두께를 가질 수 있고 배리어 물질은 제 2 영역에서 제 2 두께를 가질 수 있으며, 여기서 제 2 영역은 제 1 영역과 제 2 메모리 셀 스택 위의 제 3 영역 사이에 개재된다.
일부 예들에서, 디바이스, 시스템, 또는 장치는 메모리 셀 스택을 둘러싸는 유전체 물질을 더 포함할 수 있고, 여기서 유전체 물질은 배리어 물질과 컨택하는 상부 표면을 갖고, 제 2 영역은 유전체 물질 위에 있다. 전술한 디바이스, 시스템 또는 장치의 일부 경우에, 제 2 두께는 제 1 두께보다 작을 수 있다.
일부 예에서, 배리어 물질은 WN과 같은 금속 질화물, WSix와 같은 금속 실리사이드, 또는 WSiN과 같은 금속 실리콘 질화물을 포함할 수 있고, 금속층은 텅스텐, 탄탈륨, 또는 몰리브덴과 같은 내화 금속을 포함할 수 있다. 디바이스, 시스템, 또는 장치는 또한 메모리 셀 스택 내의 전극 층을 포함할 수 있고, 여기서 전극 층은 배리어 물질의 바닥 표면과 컨택하는 상부 표면을 갖고, 전극 층의 상부 표면과 배리어 물질의 바닥 표면의 계면은 다양한 거리만큼 금속 층으로부터 분리된다. 일부 다른 예에서, 전극 층은 탄소를 포함할 수 있다.
일부 예에서, 메모리 셀 스택의 중심은 셀 피치 거리만큼 바로 이웃하는 메모리 셀 스택의 중심으로부터 분리될 수 있다. 일부 경우에, 금속층은 셀 피치 거리의 2배보다 큰 평균 그레인 크기를 가질 수 있다.
도 8a 및 8b는 메모리 디바이스의 제조 방법을 예시하는 추가적인 중간 메모리 어레이 구조의 개략도이다.
도 8a의 중간 어레이 구조(800-a)는 도 2a를 참조하여 본 출원에 설명된 중간 어레이 구조(200-a)의 양태를 포함할 수 있다. 중간 어레이 구조(800-a)는 유전체 물질(805) 및 비아(810)를 더 포함할 수 있다. 유전체 물질(805)은 임의의 수의 메모리 셀 스택(105)과 나란히(예를 들어, 인접) 영역에 형성될 수 있다. 예를 들어, 유전체 물질(805)은 기판의 제 1 영역 위에 있을 수 있는 비아 영역에 형성될 수 있고, 및 메모리 셀 스택(105)은 기판의 제 2 영역 위에 있을 수 있는 어레이 영역에 형성될 수 있다. 일부 경우에, 기판의 제 1 영역과 제 2 영역은 중첩되지 않을 수 있다.
유전체 물질(805)에 의해 점유되는 메모리 디바이스 내의 공간(영역)은 메모리 셀 스택(105)에 포함된 물질의 일부 또는 전부와 같은 임의의 수의 다른 물질 또는 구조를 이전에 포함할 수 있다. 예를 들어, 도 1a를 참조하여 본 출원에 설명된 중간 어레이 구조(100-a)의 층은 블랭킷 층으로 형성되었을 수 있거나 다른 식으로 유전체 물질(805)에 의해 점유된 공간을 이전에 점유했을 수 있다. 일부 경우에, 추가 메모리 셀 스택(105)은 유전체 물질(805)에 의해 점유된 공간에 이전에 형성되었을 수 있다.
이전에 유전체 물질(805)에 의해 점유된 공간 내의 물질 또는 구조들은 본 출원에 설명된 다양한 제거 기술과 같은 임의의 적절한 기술을 사용하여 에칭 제거되거나 다른 식으로 제거될 수 있다. 일부 경우에, 유전체 물질(805)에 의해 점유된 공간 내에 이전에 물질 또는 구조는 어레이 영역의 경계 (및 이에 따라 메모리 어레이) 및 어레이 영역 사이 또는 어레이 영역 외부의 비아 영역을 정의하는 역할을 할 수 있는 찹 마스크(chop mask)라고 하는 마스킹 단계에 기초하여 제거되었을 수 있다. 유전체 물질(805)에 의해 점유된 공간 내에 이전에 물질 또는 구조들을 제거하는 것은 그런 다음 유전체 물질(805)로 채워질 수 있는 공극(예를 들어, 트렌치)을 생성할 수 있다. 유전체 물질(805)은 본 출원에 설명된 다양한 형성 기술과 같은 임의의 적절한 기술을 사용하여 증착되거나 다른 식으로 형성될 수 있다. 일부 예에서, 유전체 물질(805)은 메모리 셀 스택(105) 사이에 형성된 유전체 물질(205)과 동일한 물질일 수 있다. 다른 예에서, 유전체 물질(805)은 메모리 셀 스택(105) 사이에 형성된 유전체 물질(205)과 상이한 물질일 수 있다. 예를 들어, 유전체 물질(805)은 산화물을 포함할 수 있고, 유전체 물질(205)은 동일하거나 상이한 산화물을 포함할 수 있다.
비아(810)는 유전체 물질(805)의 일부를 제거하기 위해 유전체 물질(805)를 에칭함으로써 형성될 수 있다. 유전체 물질(805)의 일부는 본 출원에 설명된 다양한 제거 기술과 같은 임의의 적절한 기술을 사용하여 에칭되거나 다른 식으로 제거될 수 있다. 이에 의해 공간(예를 들어, 홀, 공극)이 유전체 물질(805) 내에 형성될 수 있고, 비아 물질은 그런 다음 비아(810)를 형성하기 위해 공간에 증착되거나 다른 식으로 형성될 수 있다. 따라서, 비아(810)는 유전체 물질(805)에 의해 둘러싸일 수 있다. 또한, 유전체 물질(805)(가능하게는 임의의 수의 다른 물질과 함께)는 비아(810)와 메모리 셀 스택(105) 사이에 있을 수 있다. 비아 물질은 일례로 텅스텐(W)일 수 있다. 공간 및 이에 따른 비아(810)는 유전체 물질(805)을 통해 연장될 수 있다. 일부 경우에, 초기에 형성된 비아(810)의 상부 표면은 유전체 물질(805)의 상부 표면과 동일한(또는 적어도 실질적으로 동일한) 높이일 수 있다.
일부 경우에, 비아(810)는 비아(810)와 정렬(예를 들어, 동축)될 수 있지만 도 8a에 도시된 것 아래의 다른 층에 포함(예를 들어, 이를 통해 연장)되는 임의의 수의 다른 비아(명확성을 위해 미도시) 위에 형성될 수 있다. 따라서, 임의의 수의 비아(810)가 연결되어 메모리 디바이스 내의 임의의 수의 층을 통과하는 상호 접속부(interconnect)를 집합적으로 형성할 수 있다.
또한, 설명의 명확성을 위해 하나의 비아(810)만이 도시되어 있지만, 임의의 수의 유사하거나 유사한 비아가 유전체 물질(805)에 동시에 형성될 수 있다는 것을 이해해야 한다. 예를 들어, 비아 그룹은 비아(810)와 동일한 비아 영역 및 메모리 디바이스의 동일한 층 또는 레벨(예를 들어, 유전체 물질(805) 내에 또한 형성됨)에 위치될 수 있다. 또한, 비아(810)가 유전체 물질(805) 내에 형성되고 유전체 물질(805)에 의해 둘러싸이는 것으로 설명되고 예시되지만, 비아(810)는 대안적으로 다수의 물질의 집합을 포함하는 임의의 다른 유형의 물질 내에 형성되거나 이에 의해 둘러싸일 수 있다는 것을 이해해야 한다.
이제 도 8b를 참조하여, 중간 어레이 구조(800-b)를 제조하면 비아(810)의 일부가 주변 유전체 물질(805)로부터 돌출될 수 있다. 일부 경우에, 돌출 부분은 비아(810)가 유전체 물질(805)의 상부 표면으로부터 돌출될 때까지 중간 어레이 구조(800-a)의 상부 표면(따라서, 유전체 물질(805)의 상부 표면 및 비아(810)의 상부 표면)을 연마 또는 에칭(예를 들어, 제 1 평탄화 프로세스를 적용)으로부터 생길 수 있다. 특정 예들에서, 비아(810)의 돌출 부분은 유전체 물질(805) 및 비아(810)의 상부 표면에 CMP 프로세스를 적용함으로써 형성될 수 있다.
예를 들어, 유전체 물질(805)의 상부 표면과 비아(810)에 포함된 물질의 상부 표면을 연마 또는 에칭은 유전체 물질(805)과 비아(810)에 포함된 물질을 서로 다른 속도로 제거할 수 있다. 예를 들어, 유전체 물질(805)는 비아(810)에 포함된 물질보다 더 큰(더 빠른) 속도로 제거될 수 있고, 이는 비아(810)의 돌출 부분을 초래할 수 있다. 따라서, 일부 예들에서, 비아(810)의 돌출 부분은 제 1 속도로 유전체 물질(805)을 제거하고/하거나 제 1 속도와 다른 제 2 속도로 비아(810)에 포함된 물질을 제거함으로써 형성될 수 있다. 그러한 경우에, 비아(810)의 상부 표면(예를 들어, 돌출 부분)의 높이가 유전체 물질(805)의 상부 표면의 높이보다 더 커질 수 있다(예를 들어, 유전체 물질(805)의 상부 표면이 상대적으로 더 많은 양만큼 기판 위의 높이가 감소할 수 있기 때문이다). 따라서, 일부 경우에, 비아(810)의 하나 이상의 측벽이 노출되어 유전체 물질(805)의 상부 표면 위로 연장될 수 있다.
일부 예에서, 비아(810)의 돌출 부분은 중간 어레이 구조(200-b) 및 도 2b를 참조하여 상기에서 설명된 기복이 있는 표면(210)을 초래할 수 있는 동일한 프로세스 중 하나 이상의 결과로서 형성될 수 있다. 예를 들어, 기복이 있는 표면(210)을 초래하는 동일한 CMP 프로세스는 또한 비아(810)가 둘러싸는 유전체 물질(805)로부터 돌출되게 할 수 있다.
비록 도 8b의 예는 메모리 셀 스택(105)의 최상부 부분보다 위의 (보다 높은) 비아(810)의 상부 표면을 도시하지만, 다른 예에서 비아(810)의 상부 표면은 메모리 셀 스택(105)의 최상부 부분과 동일한 높이 또는 그 아래(더 낮음)에 있음을 이해해야 한다. 예를 들어, 일부 경우에, 비아(810)를 포함하는 비아 영역 내의 유전체 물질(805)의 상부 표면은 격리 영역(140) 내에서 유전체 물질(205)의 상부 표면보다 더 큰 정도로 (예를 들어, 도 2b를 참조하여 설명된 것과 같은 연마 또는 에칭 프로세스로 인해) 리세스(recess)(디싱(dish))될 수 있고, 따라서, 비아(810)는 상부 표면 비아(810)가 반드시 메모리 셀 스택(105)의 최상부 부분보다 더 높은 높이에 있어야 하는 일 없이 유전체 물질(805)로부터 돌출될 수 있다. 일부 경우에, 비아(810)는 상부 표면 비아(810)가 격리 영역(140)의 최하부 부분보다 낮은 높이에 있더라도 유전체 물질(805)로부터 돌출될 수 있다.
도 9는 메모리 디바이스의 제조 방법을 예시하는 추가적인 중간 어레이 구조(900)의 개략도이다. 일부 경우에, 배리어 물질(305)은 중간 어레이 구조(900)의 비아(810) 위에 형성될 수 있고, 가능하게는 중간 어레이 구조(900)의 예에 예시된 제 3 전극 물질(135), 유전체 물질(205) 및 유전체 물질(805)의 일부 또는 전부 위에도 형성될 수 있다. 따라서, 일부 경우에, 배리어 물질(305)은 도 2b 및 도 8b를 참조하여 설명된 기복이 있는 표면(210) 위에 및 또한 유전체 물질(805) 및 비아(810) 위에 증착될 수 있다. 배리어 물질(305)은 예를 들어, 블랭킷 층으로서 증착되거나 다른 식으로 형성될 수 있고, 따라서, 제 3 전극 물질(135), 유전체 물질(205), 유전체 물질(805), 및 비아(810)의 상부 표면과 직접 컨택할 수 있다.
다양한 기술이 배리어 물질(305)을 증착하기 위해 사용될 수 있다. 이들은 다른 박막 성장 기술 중에서 PVD, CVD, MOCVD, 스퍼터 증착, ALD 또는 MBE를 포함할 수 있지만 이에 한정되지 않는다. 일부 경우에, 배리어 물질(305)은 질화물을 포함할 수 있다. 예를 들어, 배리어 물질(305)은 텅스텐 질화물(WN)과 같은 금속 질화물, 텅스텐 실리사이드(WSix)와 같은 금속 실리사이드, 또는 텅스텐 실리콘 질화물(WSiN)과 같은 금속 실리콘 질화물을 포함할 수 있다. 그러나, 배리어 물질(305)은 대안적으로 임의의 다른 적절한 배리어 물질을 포함할 수 있다는 것을 이해해야 한다. 일부 예에서, 배리어 물질(305)은 제 3 전극 물질(135)의 탄소와 배리어 물질(305)의 상부에 증착된 층(예를 들어, 아래에서 더 상세히 논의되는 금속 층) 사이의 열적 배리어의 예일 수 있다.
초기에 형성된, 배리어 물질(305)은 기복이 있는 상부 표면(310)을 포함할 수 있다. 예를 들어, 배리어 물질(305)은 기복이 있는 표면(210)의 상부에 증착될 수 있다. 일부 예들에서, 초기에 형성된 바와 같이, 배리어 물질(305)은 메모리 셀 스택들(105-a, 105-b, 및 105-c), 격리 영역(140-a 및 140-b), 유전체 물질(805), 및 비아(810) 위에 균일한 두께를 포함할 수 있다. 따라서, 초기에 형성된, 배리어 물질(305)은 배리어 물질(305)의 바닥 기복이 있는 표면(예를 들어, 기복이 있는 표면(210))과 유사한 기복이 있는 패턴을 포함하는 상부 표면(310)을 포함할 수 있다. 추가적으로 또는 대안적으로, 배리어 물질(305)의 상부 표면(310)은 비아(810)의 돌출 부분을 포함하는 유전체 물질(805) 및 비아(810)의 상부 표면의 프로파일과 유사한 토포그래피를 미러링하거나 다른 식으로 그것을 가질 수 있다. 예를 들어, 배리어 물질(305)은 비아(810)의 상부 표면 뿐만 아니라 비아의 하나 이상의 (예를 들어, 모든) 측벽과 컨택하거나 다른 식으로 비아(810)의 돌출 부분의 모든 표면과 컨택할 수 있다.
어레이 영역 위의(예를 들어, 메모리 셀 스택(105) 및 격리 영역(140) 위) 배리어 물질(305)의 존재는 본 출원의 다른 곳에서 설명되거나 다른 식으로 당업자에 의해 인식될 수 있는 하나 이상의 이점을 가질 수 있다. 일례로서, 어레이 영역 위의 배리어 물질(305)의 존재는 저장 물질(130)을 프로그래밍하거나 다른 식으로 메모리 셀 스택(105)을 포함하는 메모리 어레이를 작동시키는 것과 관련된 리셋 전류 이점 또는 다른 전기적 이점을 제공할 수 있다. 다른 예로서, 어레이 영역 위의 배리어 물질(305)의 존재는 하부 기복이 있는 표면(210) 및 랩 토포그래피의 사용과 관련된 구조적 이점을 제공할 수 있다. 그러나, 비아(810) 위(예를 들어, 비아 영역 위)의 배리어 물질(305)의 존재는 비아(810)와 비아(810)와 직간접적으로 결합되는 것을 의미하는 비아(810) 위에 후속하여 형성되는 임의의 구조 (예를 들어, 메모리 디바이스의 상위 층에서 후속하여 형성되는 액세스 라인 또는 다른 비아(810)) 사이에 증가된 저항과 같은 하나 이상의 결점을 가질 수 있다.
도 10은 메모리 디바이스의 제조 방법을 예시하는 추가적인 중간 어레이 구조(1000)의 개략도이다. 중간 어레이 구조(1000)에 예시된 바와 같이, 일부 예들에서, 배리어 물질(305)이 형성된 후에, 배리어 물질(305)의 상부 표면(310)이 평탄화되거나 다른 식으로 평활화될 수 있다. 다양한 기술이 배리어 물질(305)의 상부 표면(310)을 평탄화하기 위해 사용될 수 있다. 이들은 CMP를 포함할 수 있지만 이에 한정되지 않는다. 일부 예에서, 배리어 물질(305)의 상부 표면(310)은 도 3b 및 중간 어레이 구조(300-b) 를 참조하여 설명된 동일한 프로세스 중 하나 이상을 사용하여 평탄화될 수 있다. 예를 들어, 동일한 CMP 프로세스가 메모리 셀 스택(105) 및 유전체 물질(205) 위(예를 들어, 어레이 영역 위) 뿐만 아니라 비아(810) 및 유전체 물질(805)(예를 들어, 비아 영역 위) 위의 배리어 물질(305)의 표면(310)을 평탄화하거나 다른 식으로 평활화하기 위해 사용될 수 있다.
일부 경우에, 배리어 물질(305)의 상부 표면은 적어도 돌출 비아(810)의 상부 표면이 노출될 때까지 연마되거나 다른 식으로 처리(예를 들어, 제거)될 수 있다. 배리어 물질(305)은 평탄화 프로세스 후에 메모리 셀 스택 (105) 및 격리 영역(140)(예를 들어, 어레이 영역 위) 위에 그리고 일부 경우에는 유전체 물질(805) 위에도 위에 남아 있을 수 있다. 예를 들어, 배리어 물질(305)은 평탄화 프로세스 후에 중간 어레이 구조(1000-b)의 다른 양태들 위에 남아 있을 수 있는데, 이는 초기에 형성된 배리어 물질(305) (예를 들어, 도 9를 참조하여 설명된) 의 두께가 비아(810)가 유전체 물질(805)로부터 돌출하는 양(예를 들어, 비아(810)의 돌출 부분의 하나 이상의 측벽의 높이 보다 더 큼)보다 더 크기 때문이다.
비록 도 10는 메모리 셀 스택(105)의 최상부 부분보다 위(보다 더 높은) 비아(810)의 상부 표면을 도시하지만, 다른 예에서 비아(810)의 상부 표면은 메모리 셀 스택(105)의 최상부 부분 또는 예를 들어, 도 8을 참조하여 상기에서 설명된, 격리 영역(140)의 최하부 부분과 동일한 높이 또는 그 아래(더 낮은)에 있다는 것을 이해해야 한다. 그러한 적어도 일부 예에서, 배리어 물질(305)의 연마된(평활화된) 상부 표면(310)은 어레이 영역 위 및 비아 영역 위의 동일한 높이에 전체적으로 있지 않을 수 있다.
일부 경우에, 평탄화 후, 배리어 물질(305)은 비아(810)의 하나 이상의 측벽의 적어도 일부와 컨택 상태를 유지할 수 있다. 예를 들어, 비아(810)의 돌출 부분의 측벽은 배리어 물질(305)와 컨택 상태를 유지될 수 있다. 배리어 물질(305)는 또한 유전체 물질(805) 위에 남아 있을 수 있다. 이러한 경우에, 비아(810)의 일부는 적어도 부분적으로 배리어 물질에 의해 둘러싸이게 될 수 있다. 도 10의 예는 비아(810)의 상부 표면이 배리어 물질(305)의 상부 표면과 같은 높이로 도시되어 있지만, 일부 경우에 비아(810)가 도 8b를 참조하여 유전체 물질(805)로부터 돌출되는 비아(810)와 관련하여 설명된 유사한 메커니즘을 통해 배리어 물질(305)의 상부 표면으로부터 돌출될 수 있다는 것을 이해해야 한다.
배리어 물질(305)의 상부 표면(310)에서 기복을 제거(또는 적어도 감소)시키는 것은 본 출원의 다른 곳에서 설명된 바와 같은 하나 이상의 장점을 가질 수 있거나 다른 식으로 예컨대, 배리어 물질 위에 후속하여 형성되는 층의 기복을 제거 (또는 적어도 감소)함으로써 후속하여 형성되는 액세스 라인에서 더 큰 그레인 크기를 촉진하는 것과 같은 당업자에 의해 인식될 수 있다. 또한, 비아(810) 위에서 배리어 물질(305)를 제거하는 것은 비아(810)와 비아(810)와 직접 또는 간접적으로 결합되는 비아(810) 위에 후속하여 형성되는 임의의 구조(예를 들어, 후속하여 형성된 액세스 라인 또는 다른 비아(810)) 사이의 저항을 감소시킬 수 있으며, 동시에 초기에 비아(810)를 덮지 않도록 배리어 물질(305)를 형성하는 것과 관련될 수 있는 추가 비용, 복잡성, 또는 다른 결점을 회피할 수 있다.
명확성과 예시의 용이함을 위해 도시되지는 않았지만, 일부 경우에 예시된 어레이 구조는 또한 배리어 물질(305) 아래에(예를 들어, 블랭킷 층으로서) 형성된 라이너 또는 다른 추가 물질을 포함할 수 있다는 것이 이해될 것이다. 예를 들어, 라이너 물질은 배리어 물질(305)의 바닥 표면과 제 3 전극 물질(135)의 상부 표면과 유전체 물질(205)의 상부 표면 사이(예를 들어, 배리어 물질(305)의 바닥 표면과 기복이 있는 표면(210) 사이)에 개재될 수 있다). 일부 예들에서, 초기에 형성된 바와 같이, 라이너 물질은 배리어 물질(305)의 바닥 표면과 비아(810)의 상부 표면 뿐만 아니라 유전체 물질(805)의 상부 표면 사이에 개재될 수 있다. 라이너 물질은 비아의 상부 표면 위에서 배리어 물질(305)를 제거하기 위해 설명된 것과 동일하거나 유사한 처리 작업을 사용하여 비아(810)의 상부 표면 위에서부터 제거될 수 있다.
도 11은 메모리 디바이스의 제조 방법을 예시하는 추가적인 중간 어레이 구조(1100)의 개략도이다. 일부 경우에, 금속층(405)은 배리어 물질(305) 위에 형성될 수 있다. 예를 들어, 금속층(405)은 배리어 물질(305)의 상부 표면(310)(본 출원에 설명된 바와 같이 평탄화되거나 달리 평활화될 수 있음)과 직접 컨택할 수 있다. 일부 예에서, 금속층(405)은 비아(810)와 직접 컨택할 수 있다. 예를 들어, 금속층(405)은 메모리 셀 스택 위로부터 비아 위로 연장될 수 있다(예를 들어, 금속층(405)은 블랭킷 층으로서 증착되거나 다른 방식으로 형성될 수 있다).
그러한 일부 경우에, 비아(810)의 상부 표면으로부터 배리어 물질(305)을 미리 제거했기 때문에, 금속 층(405)은 비아(810)의 상부 표면과 컨택할 수 있다. 금속 층(405)와 비아(810) 사이의 직접 컨택은 감소된 컨택 저항을 지원하여 전체 메모리 디바이스 성능을 향상시킬 수 있다. 예를 들어, 액세스 라인(예를 들어, 메모리 셀 스택들(105-a, 105-b, 및 105-c)에 대응하는 메모리 셀들을 위한 비트 라인 또는 워드 라인)은 금속층(405)으로부터 후속하여 형성될 수 있고, 액세스 라인은 라인은 비아(810)와 직접 컨택할 수 있고, 이에 의해 액세스 라인과 비아(810) 사이, 따라서, 액세스 라인과 비아(810)(예를 들어, 액세스 라인용 드라이버)와 결합될 수 있는 임의의 다른 구조 사이의 저항을 감소시킨다. 따라서, 본 출원에 설명된 이들 및 다른 제조 기술은 당업자에 의해 인식될 수 있는 다른 장점과 함께 메모리 셀의 거동 및 성능을 개선할 수 있다.
다양한 기술이 금속층(405)을 형성하기 위해 사용될 수 있다. 이들은 다른 박막 성장 기술 중에서 PVD, CVD, MOCVD, 스퍼터 증착, ALD 또는 MBE를 포함할 수 있지만 이에 한정되지 않는다. 일부 경우에, 금속 층(405)은 텅스텐, 탄탈륨, 또는 몰리브덴과 같은 내화 금속을 포함할 수 있다. 일부 경우에, 배리어 물질(305) (예를 들어, WN, WSix, 또는 WSiN을 포함함)는 제 3 전극 물질(135)(예를 들어, 탄소를 포함함)와 금속 층(405)(예를 들어, 텅스텐, 탄탈륨, 또는 몰리브덴을 포함함) 사이에 증착될 때 리셋 전류 장점 또는 다른 장점을 제공할 수 있다.
명료함과 예시의 용이함을 위해 도시되지는 않았지만, 예시된 어레이 구조는 무엇보다도 다양한 주변부 및 지지 회로부를 포함할 수 있는 다른 층 위 또는 아래(예를 들어, 기판 위)에 형성될 수 있고, 비아(810)는 금속층(405) 또는 그 안에 형성된 구조물을 상위 또는 서브층의 구조와 결합할 수 있음을 이해할 것이다. 예를 들어, CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터는 열 및 행 드라이버 회로부 및 감지 증폭기 회로에 통합될 수 있고, 비아(810)는 금속층(405)에 형성된 액세스 라인을 대응하는 드라이버에 결합할 수 있다. 또한, 다른 층은 하나 이상의 메모리 어레이, 또는 어레이의 "데크(deck)"를 포함할 수 있다 - 구조는 도 8-11에 예시된 구조는 메모리 어레이의 한 데크에 해당할 수 있으며 메모리 어레이의 추가 데크 수 위 또는 아래에 있을 수 있다.
도 12는 본 개시의 양태들에 따른 메모리 디바이스를 위한 제조 방법 또는 방법들(1200)을 예시하는 흐름도를 도시한다. 방법(1200)의 동작은 본 출원에 설명된 메모리 디바이스 또는 그 컴포넌트를 형성하는데 사용될 수 있다. 예를 들어, 방법(1200)의 동작은 도 8-11을 참조하여 설명된 제조 기술에 의해 구현될 수 있다.
(1205)에서, 저장 엘리먼트를 포함하는 메모리 셀 스택이 기판의 제 1 영역 위에 형성될 수 있다. (1205)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1205)의 동작의 양태는 도 8-11을 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
(1210)에서, 유전체 물질을 통해 연장되는 비아가 기판의 제 2 영역 위에 형성될 수 있다. (1210)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1210)의 동작의 양태는 도 8-11을 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
(1215)에서, 배리어 물질이 메모리 셀 스택 및 비아 위에 형성될 수 있다. (1215)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1215)의 동작의 양태는 도 8-11을 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
(1220)에서, 배리어 물질의 상부 표면이 평탄화될 수 있다. (1220)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1220)의 동작들의 양태들은 도 1 - 6를 참조하여 설명된 바와 같은 제조 기술을 사용하여 수행될 수 있다.
(1225)에서, 메모리 어레이의 액세스 라인을 위한 금속이 배리어 물질 위에 형성될 수 있다. (1225)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1225)의 동작의 양태는 도 8-11을 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
일부 예에서, 본 출원에 설명된 장치는 방법(1200)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 기판의 제 1 영역 위에, 저장 엘리먼트를 포함하는 메모리 셀 스택을 형성하는 단계, 기판의 제 2 영역 위에 유전체 물질을 통해 연장되는 비아를 형성하는 단계, 메모리 셀 스택 및 비아 위에 배리어 물질을 형성하고, 배리어 물질의 상부 표면을 평탄화하는 단계, 배리어 물질 위에 메모리 어레이의 액세스 라인을 위한 금속을 형성하는 단계를 위한 특징, 수단 또는 명령(예를 들어, 프로세서에 의해 실행 가능한 명령을 저장하는 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다.
본 출원에 설명된 방법(1200) 및 장치의 일부 예는 평탄화에 적어도 부분적으로 기초하여 비아 위로부터 배리어 물질을 제거하는 단계를 위한 동작, 특징, 수단 또는 명령을 더 포함할 수 있다. 본 출원에 설명된 방법(1200) 및 장치의 일부 예에서, 배리어 물질은 평탄화 후에 메모리 셀 스택 위에 남아 있을 수 있다. 본 출원에 설명된 방법(1200) 및 장치의 일부 예에서, 배리어 물질은 평탄화 후에 비아의 측벽 상에 남을 수 있다. 본 출원에 설명된 방법(1200) 및 장치의 일부 예에서, 배리어 물질은 평탄화 후에 유전체 물질 위에 남아 있을 수 있다.
본 출원에 설명된 방법(1200) 및 장치의 일부 예는 배리어 물질을 형성하기 전에 유전체 물질의 상부 표면 및 비아의 상부 표면에 제 1 평탄화 프로세스를 적용하는 단계를 위한 동작, 특징, 수단 또는 명령을 더 포함할 수 있고, 비아의 상부 표면은 제 1 평탄화 프로세스 후에 유전체 물질의 상부 표면 위로 돌출될 수 있다. 본 출원에 설명된 방법(1200) 및 장치의 일부 예에서, 제 1 평탄화 프로세스는 비아에 포함된 물질보다 더 빠른 속도로 유전체 물질을 제거한다.
본 출원에 설명된 방법(1200) 및 장치의 일부 예는 메모리 셀 스택과 제 2 메모리 셀 스택 사이에 절연 영역을 형성하는 단계를 위한 동작, 특징, 수단 또는 명령을 더 포함할 수 있고, 절연 영역은 제 2 유전체 물질을 포함하고, 메모리 셀 스택은 전극을 포함하고, 제 1 평탄화 프로세스는 전극의 상부 표면 및 절연 영역의 상부 표면에 적용되고, 제 1 평탄화 프로세스는 전극에 포함된 물질보다 더 빠른 속도로 제 2 유전체 물질을 제거한다.
본 출원에 설명된 방법(1200) 및 장치의 일부 예에서, 유전체 물질 및 제 2 유전체 물질은 상이한 물질일 수 있다. 본 출원에 설명된 방법(1200) 및 장치의 일부 예에서, 금속은 비아의 상부 표면과 컨택할 수 있다. 본 출원에 설명된 방법(1200) 및 장치의 일부 예에서, 평탄화 후에, 배리어 물질은 기복이 있는 하부 표면 및 평평한 상부 표면을 가질 수 있다. 본 출원에 설명된 방법(1200) 및 장치의 일부 예에서, 기복이 있는 하부 표면은 배리어 물질 아래의 하나 이상의 물질과 등각(conformal)일 수 있다.
본 출원에 설명된 방법(1200) 및 장치의 일부 예에서, 배리어 물질의 상부 표면을 평탄화하는 단계는 배리어 물질의 상부 표면에 CMP 프로세스를 적용하기 위한 동작, 특징, 수단 또는 명령을 포함할 수 있다.
도 13은 본 개시의 양태들에 따른 메모리 디바이스를 위한 제조 방법 또는 방법들(1300)을 예시하는 흐름도를 도시한다. 방법(1300)의 동작은 본 출원에 설명된 메모리 디바이스 또는 그 컴포넌트를 형성하기 위해 사용될 수 있다. 예를 들어, 방법(1300)의 동작은 도 8 내지 도 11를 참조하여 설명된 제조 기술에 의해 구현될 수 있다.
(1305)에서, 저장 엘리먼트를 포함하는 메모리 셀 스택이 기판의 제 1 영역 위에 형성될 수 있다. (1305)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1305)의 동작들의 양태들은 도 8 내지 도 11를 참조하여 설명된 바와 같은 제조 기술을 사용하여 수행될 수 있다.
(1310)에서, 유전체 물질을 통해 연장되는 비아가 기판의 제 2 영역 위에 형성될 수 있다. (1310)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1310)의 동작들의 양태들은 도 8 내지 도 11를 참조하여 설명된제조 기술을 사용하여 수행될 수 있다.
(1315)에서, 메모리 셀 스택 및 비아 위에 배리어 물질이 형성될 수 있다. (1315)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1315)의 동작들의 양태들은 도 8 내지 도 11를 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
(1320)에서, 배리어 물질의 상부 표면이 평탄화될 수 있다. (1320)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1320)의 동작들의 양태들은 도 8 내지 도 11를 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
(1325)에서, 비아 위로부터의 배리어 물질은 평탄화에 기초하여 제거될 수 있다. (1325)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1325)의 동작들의 양태들은 도 8 내지 도 11를 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
(1330)에서, 메모리 어레이의 액세스 라인을 위한 금속이 배리어 물질 위에 형성될 수 있다. (1330)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예들에서, (1330)의 동작들의 양태들은 도 8 내지 도 11를 참조하여 설명된 제조 기술을 사용하여 수행될 수도 있다.
도 14는 본 개시의 양태들에 따른 메모리 디바이스를 위한 제조 방법 또는 방법들(1400)을 예시하는 흐름도를 도시한다. 방법(1400)의 동작은 본 출원에 설명된 메모리 디바이스 또는 그 컴포넌트를 형성하기 위해 사용될 수 있다. 예를 들어, 방법(1400)의 동작은 도 8-11을 참조하여 설명된 제조 기술에 의해 구현될 수 있다.
(1405)에서, 개별 저장 엘리먼트 및 개별 저장 엘리먼트 위에 개별 전극을 각각 포함하는 메모리 셀 스택의 세트가 형성될 수 있다. (1405)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1405)의 동작의 양태는 도 8-11을 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
(1410)에서, 유전체 물질이 형성될 수 있다. (1410)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1410)의 동작의 양태는 도 8-11을 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
(1415)에서, 유전체 물질과 컨택하는 비아가 형성될 수 있고, 유전체 물질은 비아와 메모리 셀 스택 세트 사이에 있다. (1415)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1415)의 동작의 양태는 도 8-11을 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
(1420)에서, 메모리 셀 스택 및 비아의 세트 위에 배리어 물질이 형성될 수 있다. (1420)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1420)의 동작의 양태는 도 8-11을 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
(1425)에서, 배리어 물질의 일부가 제거되어 비아의 상부 표면을 노출시킬 수 있다. (1425)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1425)의 동작의 양태는 도 8-11을 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
(1430)에서, 금속이 비아의 상부 표면 및 배리어 물질과 컨택하여 형성될 수 있다. (1430)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, (1430)의 동작의 양태는 도 8-11을 참조하여 설명된 제조 기술을 사용하여 수행될 수 있다.
일부 예에서, 본 출원에 설명된 디바이스는 방법(1400)과 같은 방법 또는 방법들을 수행할 수 있다. 디바이스는 개별 저장 엘리먼트 및 개별 저장 엘리먼트 위의 개별 전극을 각각 포함하는 메모리 셀 스택 세트를 형성하는 단계, 유전체 물질을 형성하는 단계, 유전체 물질과 컨택하는 비아를 형성하는 단계, 유전체 물질은 비아와 메모리 셀 스택 세트 사이에 있는, 상기 비아를 형성하는 단계, 메모리 셀 스택 세트 및 비아 위에 배리어 물질을 형성하는 단계, 비아의 상부 표면을 노출시키기 위해 배리어 물질의 일부를 제거하는 단계, 배리어 물질 및 비아의 상부 표면과 컨택하는 금속을 형성하는 단계를 위한 특징, 수단 또는 명령(예를 들어, 프로세서에 의해 실행 가능한 명령을 저장하는 비 일시적 컴퓨터 판독 가능 매체)를 포함할 수 있다.
본 출원에 설명된 방법(1400) 및 장치의 일부 예에서, 배리어 물질의 일부를 제거하는 것은 비아의 상부 표면이 노출될 때까지 배리어 물질의 상부 표면을 연마하기 위한 동작, 특징, 수단, 또는 명령을 포함할 수 있다.
본 출원에 설명된 방법(1400) 및 장치의 일부 예는 배리어 물질을 형성하기 전에 비아가 유전체 물질로부터 돌출될 때까지 유전체 물질의 상부 표면을 연마하기 위한 동작, 특징, 수단 또는 명령을 더 포함할 수 있다.
본 출원에 설명된 방법은 가능한 구현이며, 동작 및 단계는 재배열되거나 달리 수정될 수 있으며 다른 구현이 가능하다는 점에 유의해야 한다. 또한 두 가지 이상의 방법 중 일부가 조합될 수도 있다.
장치가 설명된다. 장치는 개별 저장 엘리먼트를 각각 포함하는 메모리 셀 스택 세트, 메모리 셀 스택 세트와 유전체 물질을 통해 연장되는 비아 사이에 배치된 유전체 물질, 메모리 셀 스택 세트 및 유전체 물질 위에 배치된 배리어 물질, 및 메모리 셀 스택의 세트 위에서부터 비아 위로 연장되는 액세스 라인을 포함할 수 있고, 액세스 라인은 배리어 물질의 상부 표면 및 비아의 상부 표면과 컨택한다.
일부 예에서, 배리어 물질은 비아의 측벽과 컨택할 수 있다. 일부 예에서, 비아의 측벽은 유전체 물질의 상부 표면 위로 연장된다. 일부 예에서, 비아의 일부는 배리어 물질에 의해 둘러싸여 있을 수 있다. 일부 예에서, 비아의 일부는 배리어 물질의 상부 표면은 평평할 수 있고 배리어 물질의 바닥 표면의 적어도 일부는 등각이고 기복이 있을 수 있다. 일부 예에서, 배리어 물질의 바닥 표면은 또한 배리어 물질 아래의 하나 이상의 물질과 등각일 수 있다.
일부 예에서, 세트의 메모리 셀 스택은 전극을 포함하고, 전극의 일부는 배리어 물질의 일부 위에 있을 수 있다. 장치의 일부 예는 세트의 메모리 셀 스택 사이에 배치된 제 2 유전체 물질을 포함할 수 있고, 배리어 물질은 제 2 유전체 물질과 컨택할 수 있다.
일부 예에서, 각각의 저장 엘리먼트는 칼코게나이드 물질을 포함한다. 일부 예에서, 배리어 물질은 질화물을 포함한다. 일부 예에서, 배리어 물질은 텅스텐 실리콘 질화물을 포함하고, 액세스 라인은 텅스텐을 포함한다.
본 출원에서 “층(layer)” 이라는 용어는 기하학적 구조의 지층(stratum) 또는 시트(sheet)를 의미한다. 각각의 층은 3차원 (예를 들어, 높이, 너비 및 깊이)을 가질 수 있으며 표면의 일부 또는 전체를 덮을 수 있다. 예를 들어, 층은 2차원이 3차원보다 큰 3차원 구조, 예를 들어, 박막일 수 있다. 층은 다른 엘리먼트, 컴포넌트 및/또는 물질을 포함할 수 있다. 일부 경우에, 하나의 층이 두 개 이상의 서브 층으로 구성될 수 있다. 첨부된 도면들 중 일부에서, 3차원 층의 2차원은 예시의 목적으로 도시된다. 그러나, 당업자는 층이 본질적으로 3차원이라는 것을 인식할 것이다.
본 출원에 사용된, 용어 "전극” 은 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀 또는 메모리 어레이의 다른 컴포넌트에 대한 전기적 컨택으로서 사용될 수 있다. 전극은 메모리 어레이의 엘리먼트 또는 컴포넌트 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
"전자 통신", "전도성 컨택", "연결된" 및 "결합된” 이라는 용어는 컴포넌트 간의 신호 흐름을 지원하는 컴포넌트 간의 관계를 의미할 수 있다. 컴포넌트 사이에 언제든지 컴포넌트 간의 신호 흐름을 지원할 수 있는 전도성 경로가 있는 경우 컴포넌트는 서로 전자 통신(또는 전도성 컨택 또는 연결 또는 결합) 하는 것으로 간주된다. 임의의 주어진 시간에, 서로 전자 통신하는(또는 전도성 컨택 또는 연결되거나 결합된) 컴포넌트 간의 전도성 경로는 연결된 컴포넌트를 포함하는 디바이스의 동작을 기반으로 하는 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 컴포넌트 사이의 전도성 경로는 컴포넌트 간의 직접 전도성 경로일 수 있거나 연결된 컴포넌트 간의 전도성 경로는 스위치, 트랜지스터 또는 다른 컴포넌트와 같은 중간 컴포넌트를 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 예에서, 연결된 컴포넌트 사이의 신호 흐름은 예를 들어, 스위치 또는 트랜지스터와 같은 하나 이상의 중간 컴포넌트를 사용하여 일정 시간 동안 중단될 수 있다.
본 출원에 사용된, 용어 "실질적으로"는 변경된 특성(예를 들어, 실질적으로 용어에 의해 수식된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 장점을 달성하기에 충분히 가깝다는 것을 의미한다.
본 출원에서 논의되는 스위칭 컴포넌트 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3단자 디바이스를 포함할 수 있다. 단자는 금속과 같은 전도성 물질을 통해 다른 전자 엘리먼트에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 고농도로 도핑된, 예를 들어, 축퇴된(degenerate) 반도체 영역을 포함할 수 있다. 소스와 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형이면(즉, 대다수 캐리어가 전자임), FET는 n형 FET라고 할 수 있다. 채널이 p형인 경우(즉, 대다수 캐리어가 정공임) FET를 p형 FET라고 할 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도도는 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터가 "오프(off)" 또는 "비활성화"될 수 있다.
본 출원에서 사용된 용어 "예시"는 "예시, 예 또는 실례로 역할을 하는 것"을 의미하며, "바람직한" 또는 "다른 예보다 유리한"을 의미하지 않는다.
칼코게나이드 물질은 S, Se 및 Te 원소 중 적어도 하나를 포함하는 물질 또는 합금일 수 있다. 본 출원에서 논의된 상변화 물질은 칼코게나이드 물질일 수 있다. 칼코게나이드 물질은 S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni) 또는 백금(Pt)의 합금을 포함할 수 있다. 예시적인 칼코게나이드 물질 및 합금은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te- Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함하지만, 이에 한정되지는 않는다. 본출원에 사용된 하이픈으로 연결된 화학 조성 표기법은 특정 화합물 또는 합금에 포함된 원소를 나타내며 표시된 원소를 포함하는 모든 화학량론을 나타내기 위한 것이다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 물질의 다른 예는 이원 금속 산화물 물질 또는 2종 이상의 금속, 예를 들어, 전이 금속, 알칼리토 금속 및/또는 희토류 금속을 포함하는 혼합 원자가 산화물을 포함할 수 있다. 실시예는 메모리 셀의 메모리 엘리먼트와 관련된 특정 가변 저항 물질 또는 물질들로 한정되지 않는다. 예를 들어, 가변 저항 물질의 다른 예는 메모리 엘리먼트를 형성하는데 사용될 수 있고 다른 것 중에서 칼코게나이드 물질, 거대한 자기 저항 물질, 또는 폴리머계 물질을 포함할 수 있다.
본 출원에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 SOG(silicon-on-glass) 또는 SOP(silicon-on-sapphire)와 같은 SOI(silicon-on-insulator) 기판, 또는 다른 기판 상의 반도체 물질의 에피택셜 층일 수 있다. 기판의 전도도, 또는 기판의 서브 영역은 인, 붕소 또는 비소를 포함하지만 이에 한정되지 않는 다양한 화학 종을 사용한 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
첨부된 도면과 관련하여 본 출원에 설명된 설명은 예시적인 구성을 설명하고 구현될 수 있거나 청구 범위의 범위 내에 있는 모든 예시를 나타내지는 않는다. 상세한 설명은 설명된 기술의 이해를 제공하기 위한 목적으로 특정 세부사항을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이 실행될 수 있다. 일부 경우에, 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 주지의 구조 및 디바이스가 블록도 형태로 도시되어 있다.
첨부된 도면에서, 유사한 컴포넌트 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트는 참조 라벨 뒤에 대시 및 유사한 컴포넌트를 구별하는 제 2 라벨을 사용하여 구분할 수 있다. 명세서에서 제 1 참조 라벨만 사용되는 경우, 제 2 참조 라벨과 관계없이 동일한 제 1 참조 라벨을 갖는 유사한 컴포넌트 중 임의의 하나에 설명이 적용된다.
청구범위를 포함하여 본 출원에 사용된, 아이템의 리스트에서 사용되는 "또는" (예를 들어, "의 적어도 하나" 또는 "하나 이상의"와 같은 문구가 앞에 붙는 엔트리의 리스트)은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트는 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적 리스트를 나타낸다. 또한, 본 출원에 사용된, "에 기초한” 이라는 문구는 폐쇄형 조건 세트에 대한 언급으로 해석되어서는 안 된다. 예를 들어, "조건 A 기반"으로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 모두를 기반으로 할 수 있다. 다시 말해서, 본 출원에서 사용되는 "에 기초한” 이라는 문구는 "적어도 부분적으로 에 기초한” 이라는 문구와 동일한 방식으로 해석되어야 한다.
본 출원의 설명은 당업자가 본 개시를 작성하거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정은 당업자에게 용이하게 명백할 것이며, 본 출원에 정의된 일반적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본 출원에 설명된 예시 및 디자인에 한정되지 않고 본 출원에 개시된 원리 및 신규 특징과 일치하는 가장 넓은 범위가 부여되어야 한다.

Claims (25)

  1. 방법에 있어서,
    기판의 제 1 영역 위에, 저장 엘리먼트를 포함하는 메모리 셀 스택을 형성하는 단계;
    상기 기판의 제 2 영역 위에, 유전체 물질을 통해 연장되는 비아를 형성하는 단계;
    상기 메모리 셀 스택 및 상기 비아 위에 배리어 물질(barrier material)을 형성하는 단계;
    상기 배리어 물질의 상부 표면을 평탄화하는 단계;
    상기 평탄화에 적어도 부분적으로 기초하여, 상기 비아 위로부터 상기 배리어 물질을 제거하는 단계; 및
    상기 배리어 물질 위에, 메모리 어레이의 액세스 라인을 위한 금속을 형성하는 단계를 포함하는, 방법.
  2. 삭제
  3. 청구항 1에 있어서, 상기 배리어 물질은 상기 평탄화 후에 상기 메모리 셀 스택 위에 남아 있는, 방법.
  4. 청구항 1에 있어서, 상기 배리어 물질은 상기 평탄화 후에 상기 비아의 측벽 상에 남아있는, 방법.
  5. 청구항 1에 있어서, 상기 배리어 물질은 상기 평탄화 후에 상기 유전체 물질 위에 남아 있는, 방법.
  6. 청구항 1에 있어서,
    상기 배리어 물질을 형성하기 전에, 제 1 평탄화 프로세스를 상기 유전체 물질의 상부 표면 및 상기 비아의 상부 표면에 적용하는 단계를 더 포함하고, 상기 비아의 상부 표면은 상기 제 1 평탄화 프로세스 후에 상기 유전체 물질의 상부 표면 위로 돌출되는, 방법.
  7. 청구항 6에 있어서, 상기 제 1 평탄화 프로세스는 상기 비아에 포함된 물질보다 더 빠른 속도로 상기 유전체 물질을 제거하는, 방법.
  8. 청구항 6에 있어서,
    상기 메모리 셀 스택과 제 2 메모리 셀 스택 사이에 절연 영역을 형성하는 단계;를 더 포함하되,
    상기 절연 영역은 제 2 유전체 물질을 포함하고;
    상기 메모리 셀 스택은 전극을 포함하고;
    상기 제 1 평탄화 프로세스가 상기 전극의 상부 표면 및 상기 절연 영역의 상부 표면에 적용되고; 및
    상기 제 1 평탄화 프로세스는 상기 전극에 포함된 물질보다 더 빠른 속도로 상기 제 2 유전체 물질을 제거하는, 방법.
  9. 청구항 8에 있어서, 상기 유전체 물질과 상기 제 2 유전체 물질은 서로 다른 물질인, 방법.
  10. 청구항 1에 있어서, 상기 금속은 상기 비아의 상부 표면과 컨택하는, 방법.
  11. 청구항 1에 있어서, 상기 평탄화 후, 상기 배리어 물질은 기복이 있는(undulating) 하부 표면 및 평평한 상부 표면을 갖는, 방법.
  12. 청구항 1에 있어서, 상기 배리어 물질의 상부 표면을 평탄화하는 단계는,
    상기 배리어 물질의 상부 표면에 화학적 기계적 평탄화(CMP) 프로세스를 적용하는 단계를 포함하는, 방법.
  13. 장치에 있어서,
    개별 저장 엘리먼트를 각각 포함하는 복수의 메모리 셀 스택;
    유전체 물질로서, 상기 유전체 물질을 통해 연장되는 비아(via)와 상기 복수의 메모리 셀 스택 사이에 배치되고, 상기 비아의 측벽은 상기 유전체 물질의 상부 표면 위로 연장되는, 상기 유전체 물질;
    상기 복수의 메모리 셀 스택 및 상기 유전체 물질 위에 배치된 배리어 물질; 및
    상기 복수의 메모리 셀 스택 위에서부터 상기 비아 위로 연장되는 액세스 라인으로서, 상기 액세스 라인은 상기 배리어 물질의 상부 표면 및 상기 비아의 상부 표면과 컨택하는, 상기 액세스 라인을 포함하는, 장치.
  14. 청구항 13에 있어서, 상기 배리어 물질은 상기 비아의 상기 측벽과 컨택하는, 장치.
  15. 삭제
  16. 청구항 13에 있어서, 상기 비아의 일부는 상기 배리어 물질에 의해 둘러싸이는, 장치.
  17. 청구항 13에 있어서, 상기 배리어 물질의 상부 표면은 평평하고 상기 배리어 물질의 바닥 표면의 적어도 일부는 등각(conformal)이고 기복이 있는, 장치.
  18. 청구항 13에 있어서,
    상기 복수의 메모리 셀 스택의 메모리 셀 스택은 전극을 포함하고; 및
    상기 전극의 일부는 상기 배리어 물질의 일부 위에 있는, 장치.
  19. 청구항 13에 있어서,
    상기 복수의 메모리 셀 스택의 메모리 셀 스택 사이에 배치된 제 2 유전체 물질을 더 포함하되, 상기 배리어 물질은 상기 제 2 유전체 물질과 컨택하는, 장치.
  20. 청구항 13에 있어서, 상기 개별 저장 엘리먼트는 칼코게나이드 물질(chalcogenide material)을 포함하는, 장치.
  21. 청구항 13에 있어서, 상기 배리어 물질은 질화물을 포함하는, 장치.
  22. 청구항 21에 있어서,
    상기 배리어 물질은 텅스텐 실리콘 질화물을 포함하고; 및
    상기 액세스 라인은 텅스텐을 포함하는, 장치.
  23. 방법에 있어서
    개별 저장 엘리먼트 및 개별 저장 엘리먼트 위의 개별 전극을 각각 포함하는 복수의 메모리 셀 스택을 형성하는 단계;
    유전체 물질을 형성하는 단계;
    상기 유전체 물질과 컨택하는 비아를 형성하는 단계로서, 상기 유전체 물질은 상기 비아와 상기 복수의 메모리 셀 스택 사이에 있는, 상기 비아를 형성하는 단계;
    상기 복수의 메모리 셀 스택 및 상기 비아 위에 배리어 물질을 형성하는 단계;
    상기 비아의 상부 표면을 노출시키기 위해 상기 배리어 물질의 일부를 제거하는 단계; 및
    상기 비아의 상부 표면 및 상기 배리어 물질과 컨택하는 금속을 형성하는 단계를 포함하는, 방법.
  24. 청구항 23에 있어서, 상기 배리어 물질의 일부를 제거하는 단계는,
    상기 비아의 상부 표면이 노출될 때까지 상기 배리어 물질의 상부 표면을 연마하는 단계를 포함하는, 방법.
  25. 청구항 23에 있어서,
    상기 배리어 물질을 형성하기 전에, 상기 비아가 상기 유전체 물질로부터 돌출될 때까지 상기 유전체 물질의 상부 표면을 연마하는 단계를 더 포함하는, 방법.
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