JP2006505938A - スタックされた有機メモリデバイス及びその製造及びオペレーション方法 - Google Patents

Abstract

本発明は、多層の有機メモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）を与え、非揮発性メモリデバイスとしてオペレートし得るし、その中に構築された複数のスタックされた及び／又はパラレルメモリを有する。複数セルと多層有機メモリコンポーネント（３０，３４，５０，５４，７０，７４）は、２あるいはそれ以上の電極（１１０，１２２，１３２，１４０，２２０，２４４，３３２，３４８，４３２，４４８，５１４，５６０，６１６，７０４，７１０）で形成され得るし、電極間（１１０，１２２，１３２，１４０，２２０，２４４，３３２，３４８，４３２，４４８，５１４，５６０，６１６，７０４，７１０）に選択的導電媒体（７０６，７０８）を有し、個々のセルを形成する。一方でパーティションコンポーネント（４０，４４，４８，６０，６４，６８，８０，８４，８８）を、先に形成されたセルの上部に又は関連して追加のメモリセルをスタックすることを可能にするために利用する。メモリスタック（３０，３４，５０，５４，７０，７４）は、追加の層−追加のパーティションコンポーネントによって分離された各層を加えることによって形成され得るし、複数スタックが高密度メモリデバイスを与えるために併存して形成され得る。

Description

本発明は、概して、有機メモリデバイス分野に関し、具体的には、有機半導体を含む多層有機メモリデバイスに関する。

コンピュータ及び電子デバイスの容量、使用及び複雑性は絶え間なく増大している。コンピュータは、絶え間なく益々強力になり、新たな、改善された電子デバイス（例、デジタルオーディオプレイヤー、ビデオプレイヤ）が絶え間なく発展している。加えて、デジタルメディア（例、デジタルオーディオ、ビデオ、イメージ等）の進化及び使用が、更にこれらのデバイスの発展を推進している。そのような進化及び発展が、コンピュータ及び電子デバイスにおいて記録及び保持されなければならない要請され、求められた情報量を大幅に増やしている。

メモリデバイスは、概して、メモリセルの配列を含む。各メモリセルは、情報でアクセスされ得るか、あるいは“リード”、“ライト”、“消去”され得る。メモリセルは、（例えば、２状態に制限される）“オフ”あるいは“オン”状態において情報を保持するが、これは“０”及び“１”状態とも称される。一般的に、メモリデバイスは、多くの特定化されたバイト（例、バイト毎に８メモリセル）を検索するようアドレス指定される。揮発性メモリデバイスに関しては、メモリセルが状態を保持するために定期的に“リフレッシュ”されなければならない。そのようなメモリデバイスは通常、半導体デバイスで製造され、これらの様々な機能を実行し、２状態を切り替えあるいは保持可能である。デバイスは頻繁に、結晶シリコンデバイスのような無機性固体状態のテクノロジーで製造される。メモリデバイスに利用される通常の半導体デバイスは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）である。

情報ストレージに関する需要が益々増えるので、メモリデバイスの開発者及び製造者は、メモリデバイスに関するストレージ性能を増やそう（例、ダイ又はチップ毎のストレージの増大）と絶え間なく試みている。郵便切手サイズのシリコンピースは、数千万ものトランジスタを含み得るし、各トランジスタは数百ナノメートルほどの小ささである。しかし、シリコンベースのデバイスは、それらの基本的な物理的サイズ制限に近づきつつある。無機性固体状態のデバイスは、概して、アーキテクチャの複雑性によって干渉され、これがデータストレージ密度の高コストとロスにつながる。無機性半導体を基礎とした揮発性半導体メモリは、記録された情報を保持するために絶え間なく電流が供給されなければならないので加熱と高電力消費という結果をもたらす。不揮発性半導体デバイスでは、データレートが低く、電力消費量が比較的大きく、及びかなり複雑なものとなっている。

更に、無機性固体状態のデバイスのサイズは縮小し、集積度が増加しているので、配列許容範囲に対する敏感性が、製造を益々困難にする。最小サイズでのフィーチャを形成する場合でも、回路の製造において最小サイズを利用できるわけではない。配列トレランス、つまり配列許容範囲を設けることが必要であり、この配列許容範囲は、最小サイズよりはかなり小さく、例えば最小サイズの４分の１程度である。

無機性固体状態のデバイスのスケーリングは、ドーパント拡散距離に伴う問題を増大する。サイズが減少されていくにつれ、シリコンにおけるドーパント拡散距離がプロセス設計を困難にする。この関係において、高温でのドーパント移動度及び時間を軽減するために多くの調整が行われる。しかし、そのような調整が永久に継続し得るか明りょうではない。更に、半導体接合に対して（逆バイアス方向に）電圧を印加することで、接合領域の周りに空乏領域（depletion region）を生成する。空乏領域の幅は、半導体のドーピングレベルに依存する。空乏領域が他の空乏領域とコンタクトするように拡がる場合、パンチスルーあるいは制御不能な電流が発生し得る。

ドーピングレベルが高くなるにつれて、パンチスルーを回避するために要請されるセパレーションを最小化していく傾向がある。しかし、ユニット距離毎の電圧変化が大きければ、ユニット距離毎の電圧変化が大きいことは、電界規模が大きいことを表す、という点において、更なる困難が発生する。そのような急な勾配を通過する電子は、最小導電帯エネルギーより著しく高いエネルギーレベルまで加速され得る。そのような電子は、ホット電子として知られ、絶縁体を通過するのに十分なエネルギーが有り得るし、半導体デバイスの劣化に不可逆的につながる。

スケーリングと集積が、モノリシック半導体基板における絶縁をより困難なものにする。特定的に、デバイスの横方向で互いの絶縁は、状況によってでは困難である。もう１つの困難性は、リーク電流スケーリングである。更にもう１つの困難性は、基板内におけるキャリアの拡散によって表される。即ち、自由キャリアが数十ミクロンにわたって拡散し、ストアされた電荷を中和し得る。従って、無機メモリデバイスにおいては、そのようなデバイスの縮小と密度の増大は制限されるおそれがある。更に、パフォーマンス増大の需要を満たしながら、無機非揮発性メモリデバイスに関するそのようなデバイスの縮小を行うことは極めて困難であり、特に低コストを維持することは困難である。

以下は、本発明の幾つかの態様の基礎的な理解を与えるための本発明の概要が記載されている。この概要は、本発明のキーあるいは重要なエレメントを確認し、あるいは本発明の趣旨を表すことを意図されてない。唯一の目的は本発明の若干の概念を簡潔化された形式で後に表される比較的詳細なる説明に対する序文として表すことである。

本発明は、多層有機半導体メモリデバイスを製造するためのシステムと方法に関する。この構造と関連付けられる有機材料内に情報を記録し得るように、多層有機メモリ構造が提供される。そのようなメモリ構造は上部及び底部電極を有し、この電極の一つに対して有機材料と受動層あるいはパッシブ層（passive layer）が関連づけられる。この有機メモリ構造は、縦型式配置で形成可能で、この場合、パーティションコンポーネントが、２又はそれ以上の有機メモリ構造間に形成あるいは構築され、複数の同様に構築されたメモリ構造又はセルをスタッキングすることを容易にする。加えて、複数の縦型に配置されたスタックを、並行して形成可能で、これにより、高密度のメモリデバイスの構築を容易にし、縦型に配置された多層メモリセルを有し、各セルへの高速のパラレルアクセスを実行する。この方法で、メモリデバイスの利用、密度、及びパッキングが実質的に改善され得る。

パーティションコンポーネントは、薄膜ダイオードあるいは薄膜トランジスタのようなデバイスを含むことができ、例えば、スタックされたメモリ構造、デバイス又はセルの各層間の電圧／電流コントロールされた絶縁バリアを形成する。このメモリセルは、閾値電圧（例、ダイオード順電圧、ツェナー降伏の逆電圧）をパーティションコンポーネントに印加し、スタックされたメモリ構造内の下部パッシブ層及び導電層に電圧を印加することにによってアクティベートされ、ビットは、選択された部分あるいはメモリ構造内に０，１形式あるいは他のインピーダンス状態形式で記録され得る。

メモリ構造及び関連付けられるメモリセルが、多数セル及び多層有機メモリデバイスを与えるために利用可能で、これらデバイスは、電荷（例、電子、正孔）の移動を容易にする有機導体を利用する。本発明によれば、無機メモリデバイスに比較して小さなサイズ、多数ビット情報を記録する性能、抵抗及びインピーダンスの短時間切り替え、低オペレーティング電圧、低コスト、高い信頼性、長寿命（数千／数百万のサイクル）、三次元のパッキング可能、関連づけられた低温プロセッシング、軽重量、高密度／集積、及び延長されたメモリ保存時間のうち少なくとも以上を有する有機メモリデバイスを与える。

上述した及び関連する完成を実現するために、本発明は、本文に完全に記載され、特定的に請求項に示されるフィーチャを含む。以下の記載と添付の図面に本発明のある種の例示的な態様と実装を詳細に表される。しかし、これらは例示目的のたのであり、本発明の原理に様々な方法の幾つかが利用されてよい。本発明の他の目的、利便性及び新規的なフィーチャは、図面と関連して考察される本発明の以下の詳細なる記載から明りょうとなろう。

本発明によれば、非揮発性のメモリデバイスとしてオペレート可能であり、その中に構築される複数のスタックされた及び／又はパラレルメモリ構造を有する多層有機メモリデバイスが得られる。複数セルと多層有機メモリコンポーネントを二つ又はそれ以上の電極とともに形成可能で、これらの電極は、個々のセルを形成する電極間において選択的導電性媒体を有し、その一方、先に形成されたセル上に、あるいはそのセルに関連づけて、追加のメモリをスタックすることを可能となるようにパーティションコンポーネントが用いられる。
追加の層を形成することによりメモリスタックを形成することが可能であり、この場合、追加される層のそれぞれは、追加のパーティションコンポーネントによって分離され、これにより高密度メモリデバイスを与えるように、複数のスタックがパラレルに形成され得る。選択的導電性媒体は、有機導電層と１又はそれ以上のパッシブ層とを有するメモリ構造の様々な部分に形成される。選択的導電媒体は、求められるインピーダンス状態をメモリセル内にプログラムするバイアス電圧を印加することによってプログラムされ（例えば、ライトされ）る。
この求められるインピーダンス状態は、１又はそれ以上のビット情報を表し、求められるインピーダンス状態を保持するために継続的な電源供給あるいはリフレッシュサイクルを要請しない。選択的導電媒体のインピーダンス状態は、電流を印加することによって、又、選択的導電媒体のインピーダンスを読み取ることによってリードされる。ライトされたインピーダンスと同様に、リードされたインピーダンス状態は１又はそれ以上のビット情報を表わす。加えて、有機メモリデバイス及びセルを製造する方法、有機メモリデバイス及びセルを使用する方法、及び有機メモリデバイス及びセルを含むコンピュータのようなデバイスも与えられる。

図１に高密度の有機メモリデバイス１０が本発明の１態様に従って示される。高密度の有機メモリデバイス１０はメモリデバイス１０とも称され、１からＬスタックまであるいは縦型式に配置されたメモリ構造２０〜２８までを含み、Ｌは整数である。対応するスタック２０〜２８は、層間における関連づけられたパーティションコンポーネントによって分離される有機メモリデバイスの２あるいはそれ以上の層を含む。例えば、参照符号２０で表されるスタック１は、３０〜３８で表される有機メモリデバイス１〜Ｍを含み、Ｍは整数であり、４０〜４８で表される関連づけられたパーティションコンポーネント１〜Ｍを有する。同様に参照符号２４で表されるスタック２は、５０〜５８で表される有機メモリデバイス１〜Ｎを含み、６０〜６８で表される関連づけられたパーティションコンポーネント１〜Ｎを有する。一方、参照符号２８で表されるスタックＬは、７０〜７８で表される有機メモリデバイス１〜Ｏを含み、８０〜８８で表される関連づけられたパーティションコンポーネント１〜Ｏを有し、ＮとＯは、それぞれ整数である。１又はそれ以上のグローバルアクセスライン９０〜９８が、１又はそれ以上のスタック２０〜２８の部分の情報をプログラム及び／又はリードするために与えられ、グローバルアクセスラインが、概して、パラレルメモリプログラミングを与え、スタックにオペレーションをリードする。一例として、そのようなアクセスライン９０〜９８は、ワードメモリアクセス量（例、近接するスタックの１６バイト）あるいは他のメモリセルアクセス量を近接する（あるいは近接しない）スタック２０〜２８に与える。

メモリデバイス１０のオペレーションを表すために、参照符号２０におけるスタック１について論じる。概して、例えば、３０における有機メモリデバイスをプログラムするためには、正から負へのプログラミング電圧がデバイスの電極（以下に記載され、表される電極）間にかけられ、また、有機メモリデバイス内における有機材料に記録されたプログラムされた情報を取消しあるいは反転する場合には、電極に対して、プログラミング電圧が反転される。これらは、以下にも記載される。従って、パーティションコンポーネント４０は、後続の層に、あるいは後続の層の間に絶縁を与える一方で、有機メモリデバイス３０に対するプログラミング及び／又はアクセス中、様々の電圧に対して（十分な閾値電圧が与えられてとして）反応する。一例として、薄膜ダイオード（ＴＦＤ：Thin-Film Diode）がパーティションコンポーネント４０〜４８として使用され得る。ダイオード、あるいはツェナー、ＬＥＤ、トランジスタ、薄膜トランジスタ（ＴＦＴ：Thin-Filmed Transistor）、ＳＣＲ（Silicon Controlled Rectifier），ＵＪＴ（Uni Junction Transistor），ＦＥＴ等のような他のコントロール可能なデバイスが、順方向においてバイアスされることによって１方向におけるプログラミング及び／又はアクセスを容易にする。逆方向において、ダイオードが、逆方向に有機メモリデバイスをプログラミング及び／又はアクセスすることを容易にするために、ツェナー状態時のように降伏するよう、バイアス電圧が印加され得る。理解され得るように、対応するパーティションコンポーネントは、種々の材料及び／又はプロセスに従って形成され得るし、種々の閾値電圧はパーティションコンポーネントに順方向及び逆方向（例えば、０．７Ｖ順方向閾値、−３．２Ｖ逆方向閾値、適切な電圧が３端末切り替えデバイスのエレメントをコントロールするために印加される）に導電することを生じさせるために利用され得る。

図２を参照すると、基礎的な有機メモリ構造と図１に描かれる有機パーティションコンポーネント構造が本発明の一態様に従って示される。有機メモリセル１００は、通常、多層部分で構成される。そのような部分は、上部電極１１０、情報を記録するための有機材料１１４、有機材料１１４へのアクセスを容易にするパッシブ層１１８、及び上部電極に従って有機材料１１４をプログラム、消去、及び／又はアクセスするためにオペレートする底部電極又はビットライン１２２を含む。種々の材料によって構築され得る有機メモリセル１００が、より詳細が以下に記載される。

上述したように、種々のメモリセル１００は、高密度メモリ構造を容易に形成するために本発明に従ってスタックされ得るし、種々のスタックは同様にメモリデバイス内あるいは集積回路（ＩＣ：Inergrated Circuit）内に並行して構築され得る。そのようなスタッキングを容易に形成するために、例えば、薄膜ダイオード（ＴＦＤ）１３０がパーティションコンポーネントとして与えられ得るし、層を分離し、そこにアクセスすることを容易にする。図示されるように薄膜ダイオード（ＴＦＤ）１３０が幾つかの層部分で構築され得る。これらの部分は、カソード電極１３２、有機材料１３６（例、ポリマー膜），及びアノード電極１４０を含む。従って、カソード電極１３２に関連してアノード電極１４０上に順方向あるいはポジ型バイアス電圧を印加することは、電流を順方向に流れることを生じさせる。バイアス電圧の逆方向において、逆方向バイアス電圧がＴＦＤ１３６のツェナー閾値を超えない限り、電流は通常、最小限に抑えられる。従って、ＴＦＤ１３６（あるいはトランジスタのようなコントロールエレメント）に印加された順方向及び逆方向電圧をコントロールすることによって、プログラミング及びアクセスが関連づけられた有機メモリ構造１００に与えられ得る。一方、もう１つの観点から、ＴＦＤ１３０が、有機メモリ構造１００の各層間に絶縁／分離を与え、そのような構造のスタッキングを容易にし、それによってメモリデバイスの密度を増やす。

種々な例示的な層が有機メモリ構造１００とＴＦＤ１３０において表されたが、本発明に従って他の層が形成され、与えられ得ることが理解されよう。例えば、そのような層は、中間層（ＩＬＤ：Inter Layer Dielectrics）、バリア層、コーティング、及びそれらの組み合わせあるいは他のエレメントを含み得るし、それらは本発明に従ってメモリ構造及び／又はパーティションコンポーネントを形成するために協働し、以下により詳細が記載されるように代替層及び又はエレメントを含む。層状メモリ概念の一例として、図３にシングルセルメモリデバイス２００（メモリデバイス２００とも称される）の断面図が表され、本発明の一態様に従って他の同様に使用されるメモリスタック（図示されない）でスタック及び／又は調整され得る。メモリデバイス２００は、層２１４及び層２１６のような種々の誘電層を含み得るし、そのような層は又、中間層（ＩＬＤ：Inter Layer Dielectrics）とも称される。そのような層２１４と２１６は半導体材料であり得るし、例えば、及び／又は実質的に誘電特性を有する全ての形式材料であり得る。層２１６内には、比較的低い電極２２０形成される。この比較的低い電極２２０は、下方電極２２０の後続層２２８への拡散を軽減する関連づけられたバリア層２２４を有する。下方電極２２０上にパッシブ層２３０が形成される。下方電極２２０と関連づけられたパッシブ層（あるいは複数の層）２３０は、本文に記載されるようにメモリデバイス２００に関する共通のアクティベーション又はアクセスエレメントとして協働する。

パッシブ層２３０が加えられた後、誘電層２１４が層２１６上に加えられ、有機半導体材料２３４（例、ポリマー）がその後、層２１４内に形成される。導電電極２４４が有機材料２３４（上部電極と有機材料間にバリア層も含み得る）上に形成され、メモリセルが有機材料２３４の縦型部分（Ｙ＋方向及びＹ−方向）に形成される。それ故、適切な電圧が電極２４４と電極２２０間に印加され、有機材料２３４内に形成されるメモリセルにストレージ状態（例、１，０，他のインピーダンス状態）が記録（あるいはリード）され得る。

上述したように、複数のそのようなメモリデバイス２００が、集積回路（ＩＣ：Intergrated Circuit）メモリデバイス（例、１メガビット、２メガビット、８メガビットストレージセル…等、不揮発性メモリＩＣとして構築される）に従って製造され得る。加えて、層２２８における２５８にて表される共通のワード線が、本発明（例８／１６バイト／ワード、消去、リード、ライト）に従って複数の複数のセル構造を記録、消去、リード、及びライトし得る。メモリデバイス２００が、他の利用されたメモリデバイスに応じて縦型の配置又はコラムでスタックされ得ることが理解されなければならないし、他のスタックも同様に構築され得るし、以下にその詳細が記載される。メモリデバイス２００は、ダマシンビアアプローチを図示し、本発明に従ったスタッキングを容易にするために図４に関連して以下に詳細が記載される。代替例として、図５に表される柱状あるいは層状アプローチが与えられ得るし、各層は、必然的に下から上にスタックあるいは形成され、続いて本発明に従って縦型メモリ構造又はコラムを形成するためにエッチングされる。上述したように、各パーティションコンポーネントが後続のメモリデバイス間に分離を与えるために提供され、先に形成された縦型構造又はコラム上にスタックされる。

図４は、本発明の一態様に従ったスタックされたメモリデバイス３００を表す図である。スタックされたメモリデバイス３００は、２つの縦型コラム３１０と３１４を表し、各コラムは２層の有機メモリセルを含む。スタックされたメモリデバイス３００は、２コラムと層を表す単に例示的なものであることが理解されよう。しかし、そのような複数のコラム及び／又は層（層の数はコラムの数に一致する必要はない）が図１に関して上述したように与えられ得る。更に、図４に示されるように代替的な材料が、スタックされたメモリデバイス３００を形成するために利用され得ることが理解されなければならないし、以下に詳細が記載され得る。

スタックされたメモリデバイス３００が、ダマシン／ビアアプローチに従って構築可能であり、図６〜図８に関して詳細が以下に記載される。以下に論じられることは、縦型コラム３１０に関し、同様に縦型コラム３１４に利用され得る。縦型コラム３１４は、銅線３２０（例、グローバルアクセス線）を含み、その上に形成されたパッシブＣｕ_２−ＸＳ_Ｙ（ただし、銅が非化学量論比状態（non-stioichiometric oxidation state）で、１．８≦ｘ≦２．０となっている）層３２４を有する。ポリマー層３２８、上部電極３３２はパッシブ層３２４上に形成され、その後、後続のメモリ層の構築が開始される前に薄膜ダイオード（ＴＦＤ：Thin Film Diode）３３６が上部電極３３２（ＴＦＤは上述されたように数層であり得る）上に形成される。ＴＦＤ３３６が形成された後、もう１つのメモリ構造が構築され、銅線３４０、パッシブ層３４２、ポリマー層３４６，及び上部電極３４８を有し、後続のＴＦＤ３５０と銅線３５２がその後形成される。３１４における縦型コラムは、同様にコンポネント３６０〜３８０によって構築される。

図５は、本発明に従った他の例のスタックされたメモリデバイス４００を表す。メモリデバイス３００と同様にスタックされたメモリデバイス４００が、２縦型コラム４１０，４１４を表し、各コラムは２層の有機メモリセルを含む。上述したようにスタックされたメモリデバイス４００は、又、２コラムと層が表される単に例示的なものであることが理解されなければならない。しかし、そのような複数のコラム及び／又は層（層の数はコラム数に一致する必要はない）が図１に関して上述されたように与えられ得る。図５に示される他の材料がスタックされたメモリデバイス４００を形成するために利用可能であることが理解されなければならないし、詳細が以下に記載される。

スタックされたメモリデバイス４００は、複数の層を形成した後に柱状のコラムすなわちピラーコラムを層からエッチングする、というピラーアプローチに従って形成可能である。図９を参照して以下にその詳細を記載する。以下の議論は、縦型コラム４１０に関し、同様に縦型コラム４１４にも適用可能である。縦型コラム４１４は銅線４２０（例、グローバルアクセス線）を含み、その上に形成されたパッシブＣｕ_２−ＸＳ_Ｙ層４２４を有する。ポリマー層４２８、上部電極４３２がパッシブ層４２４上に形成され、その後、後続のメモリ層の形成される前に薄膜ダイオード（ＴＦＤ：Thin Film Diode）４３６が上部電極４３２上に形成される（ＴＦＤは上述したように数層であり得る）。ＴＦＤ４３６が形成された後、もう１つのメモリ構造が形成され、銅線４４０、パッシブ層４４２、ポリマー層４４６，及び上部電極４４８を有し、後続のＴＦＤ４５０と銅層４５２がその後形成される。４１４における縦型コラムは、同様にコンポーネント４６２〜４８０によって構築される。

メモリデバイス４００によって表されたピラードアプローチには、後続的に前述の層からエッチされる縦型コラム（例、コラム４１０，４１４）の形成の前に複数の層（例、銅、パッシブ、ポリマー、電極、ＴＦＤ、銅、パッシブ、ポリマー、電極、ＴＦＤ…等）の形成を含むことに注目されよう。他の例として、サブセット層（例、銅、パッシブ、ポリマー、電極、ＴＦＤ）が形成可能であり、この場合、その後に縦型コラムがサブセット層内に形成され、その後もう１つのサブセット層が既存の縦型コラム上に形成され、これにより、他の縦型コラムが後続のサブセット層に形成され得る。本発明に従って利用されるプロセスを繰り返し行うことで、メモリデバイス密度を増加可能であることが理解されよう。

図６〜図９は、本発明に従った複数セルメモリ製造を容易にするためのデバイスと関連する方法を表す。説明の簡潔性を期すために本方法が示され、動作シリーズが記載される一方で、本発明がこの動作の手順に制限されないことが理解されなければならないし、本発明に従って幾つかの動作として、本文に示され、記載されたものとは異なる手順及び／又は同時に発生し得る。例えば、当業者にとって、状態遷移図におけるように相互に関連する状態あるいはイベントシリーズとして方法が、他の例において表され得ることが理解されよう。

図６において、フロー図５００は、本発明に従った多層メモリデバイス５１０を製造するためのプロセス部分を表す。シングルメモリセルの構造が、簡潔性を期すために図６〜図８に記載されることが注目される。しかし、上述されたように以下に記載のプロセスは、１又はそれ以上の縦型構造を形成するために要請されたものとして繰り返し行うことができ、その中に形成された複数のメモリセルを有する。プロセス５００と関連付けられる５１０の記載に進む前に、示される材料とプロセスステップは例示的なものであることを理解されたい。しかし、本発明は、それほど制限されないことが注目される。従って、複数の代替的な材料及び／又は化合物が、本発明に従って利用され得ることが詳細に以下に記載される。５１４に進行することで、関連づけられるバリアを有するＣｕビット線あるいは下方電極が、よく理解されているシングル又はデュアルダマシンプロセスに従って形成される。ビット線が構造５１０の５１６で表され、バリアが構造５１０の５１８で表され、双方はＩＬＤ層５２０内に形成される。バリア５１８が銅あるいは他の導電材が他の層（図示されない）に拡散するのを緩和するために利用される。例として、バリア５１８は、低誘電拡散バリアとして形成され得る。利用され得るそのようなバリア材料は、例えば、コバルト、クロム、ニッケル、パラジウム、タンタル、窒化タンタルシリコン、チタン、窒化チタン、窒化シリコン、窒化タングステン、及び窒化シリコンタングステンである。

５２４において、例えば、Ｃｕ_２−ＸＳ_Ｙ層のようなパッシブ層がビット線５１６上に形成され得る。パッシブ層は構造５１０の５２６において表される。５３０においてビアあるいは他形式の開口部５３４が、ＩＬＤ層５３８内〜パッシブ層５２６上に形成される。ビア５３４は、リソグラフィックエッチ技術、例えば、ＩＬＤ層５３８の部分を除去するプロセスに従って形成され得る。

図７は、本発明の一態様に従って多層メモリ構造に関して図６に描かれるプロセスの続きを表す。５５０に進行することで、ビア５２４の全て又は部分は、以下に記載されるように他の有機材料が利用され得るがポリマーのような有機材料デポジションで充てんされる。有機材料又は化合物は５５２で表される。５５６において、関連づけられたバリアを有する電極５６０がシングル又はデュアルダマシンプロセスに従って有機材料５５２上に形成される。

図８は、本発明の一態様に従った多層メモリ構造に関して図７に表されるプロセスの続きを表す。５７０に進行することで、ＴＦＤ５７４が電極５６０上に形成される。上述されたようにＴＦＤ５７４は又、有機半導体材料を含む数層で形成される。５８０において、後続のメモリ層が縦型（Ｙ＋）に形成され、複数ストレージ箇所又はセルを有するコラムを形成する。理解され得るように、そのような複数のコラムは、パラレルメモリ構造を形成するために併存する方法で形成され得るし、各コラムは、複数ストレージ箇所又はセルを有して形成される。

図９は、本発明の一態様に従った他の例の複数セルメモリ構造６００を表す。メモリセルのシングル層の構造が簡潔性を期すために図９に記載されることに注目されるが、上述したように、以下記載のプロセスは、所望により繰り返し行うことができ、その中に形成された複数のメモリセルを有する１又はそれ以上縦型構造を形成する。図９に表されるプロセスの記載に進行する前に例示的な材料とプロセスステップが記載されることに注目される。しかし、本発明はそれほど制限されていないことが理解されなくてはならない。従って、複数の他の例としての材料及び／又は化合物が以下により詳細に記載され、本発明に従って利用され得る。

メモリ構造６００において、プログラム可能である導電ポリマー６１０が、６１４で、先に示したＣｕ_２ＳにさらされたＣｕビット線６１２までスピンオン塗布（spun on）され、層６１０〜６１４は、全体として約３００Å〜約５０００Å（３００Δ〜５０００Δ）の膜厚を有する。上部電極６１６は、その後ポリマー６１０上にデポジットされる。その後、薄膜ダイオード層６１が上部電極６１６にデポジットされる。反射防止膜（ＡＲＣ：AntiReflective Coating）（図示されない）も又、全体的なスタックの反射率を改善するためにその上にデポジットされ得る。６００でシングルスタックが表され、各々の縦型ピラーあるいはコラムのエッチングが試みられる前に、後続のスタックがその上に形成され得ることに注目される。他の例として、スタック６００が以下に記載されるように縦型コラム又はピラーを有し得るし、この場合、後続のスタックが形成され、縦型ピラーあるいはメモリ構造等の次のエッチングがなされる。

６２０において、レジストがスピンオン塗布され、適切な波長にさらされる。このレジストはその後、現像され、露出部分が除去される。６２４において、スタックがその後ＡＲＣ（使用されれば）、ＴＦＤ６１８、上部電極６１６，及びプログラム可能なポリマー６１０をおおよそ３〜４段階エッチングで除去するためにエッチされる。このエッチはポリマーエッチング中、レジストが移動するように設計されてよい。従って、アシングプロセスは通常、必須ではない。比較的膜厚の厚いレジストが必要である場合、エッチプロセスは、ＡＲＣがＯ_２＋ＣＨＦ_３エッチを用いてエッチされるようにセグメント分けされ得る。その後、ウェーハは、ドライエッチプロセスを用いてレジスト除去される。このエッチは、その後ＴＦＤ、上部電極、ポリマーとエッチングを継続して行う。ポリマーエッチは、例えば、Ｏ_２／Ｎ_２＋ＣＯエッチ及び／又はＮ_２／Ｈ_２エッチでもよい。

６３０において、その後誘電体がメモリセル間（各ピラー間）、及びビアとワード線の高さ（合計より比較的高い）を充てんしてデポジットされる。この誘電体はツーパートプロセスであり得るし、誘電体に一致するような低デポジションレート、後続の高速のデポジションである誘電体デポジションを含む。このデポジションが、例えば、ＣＶＤあるいはスピンオンであり得る。６４０において、この誘電体は、ＴＦＤ６１８の表面が平坦化され、ワード線６４２がその後形成される。所望により、上述したプロセスを、本発明に従って複数のスタックされたメモリセルを製造するために繰り返し行ってもよい。

図１０〜図１４は、本発明の一態様に従って利用され得る他の例の材料とプロセスを表す。従って、前述された電極、誘電材、パッシブ層、有機材料／層、及び同様のものを製造するためのプロセスのようなコンポーネントは、本発明の他の実施形態に従ってより詳細に以下に記載される。

図１０に、本発明の一態様に従った有機メモリデバイス７００の３Ｄ図が示される。このメモリデバイスは、第１電極７０４，有機ポリマー層７０６，パッシブ層７０８、及び第２電極７１０を含む。この図は、又、第１電極７０４と第２電極７１０に電圧を印加し、接続される電圧ソース７０２を表す。説明目的のためにシングル第１電極が記載される。しかし、第１電極７０４と同様の特性を有する複数電極が、前述されたように、複数セル有機メモリ内に与えられ得ることが理解されなければならない。

第１電極７０４（あるいは複数の第１電極）と第２電極７１０が、銅、銅合金、あるいは銀合金のような導電材料で構成される。他の材料は、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルフォスシリコン、金属シリサイド等であり得る。他の材料は、ハステロイ（Hastelloy^R）、コバー（Kovar^R）、インバー（Invar）、モネル（Monel^R）、インコネル（Inconel^R）、真ちゅう、ステンレス鋼、マグネシウム銀の合金、及び様々な他の合金であり得る。

第１電極７０４と第２電極７１０の膜厚は、実装及び形成されるメモリに依存して変わり得る。しかし、幾つかの例示的な膜厚範囲は、約０．０１μｍあるいはそれ以上、約１０μｍあるいはそれ以下、約０．０５μｍあるいはそれ以上、約５μｍあるいはそれ以下、及び／又は約０．１μｍあるいはそれ以上、及び約１μｍあるいはそれ以下を含む。

有機層７０６とパッシブ層７０８は、選択的導電媒体あるいは選択的導電層として集合的に称される。この媒体の導電特性（例、導電性、非導電性、半導電性）は、電極７０４と７１０を介して媒体中に様々な電圧を印加することによってコントロールされる方法で改変され得る。

有機層７０６は、共役有機材料で構成される。有機層がポリマーであれば、共役有機ポリマーのポリマーバックボーンが電極７０４と７０６間で長さを延ばし得る（例、概して、実質的に内部に垂直であり、電極７０４と７０６の表面が接触している）。共役有機分子は、バックボーンが共役特性を保持するように直鎖あるいは分枝状であり得る。そのような共役分子は、重複するπ軌道を有し、２又はそれ以上の共振構造を予測し得ることを特徴とする。共役有機材用の共役特性は選択的導電媒体のコントロール可能な導電特性に寄与する。

この関係において、共役有機材料は、電荷（正孔及び／又は電子）を与え、受容するための性能を有する。概して、共役有機分子は少なくとも２つの相関的に安定した酸化−還元状態を有する。この２つの相関的に安定した状態が共役有機ポリマーに電荷を与え、受容し、電気的に導電性を容易にする化合物とインターフェースすることを可能にする。

有機材料は、環式あるいは非環式であり得る。有機ポリマーのような幾つかの例において、有機材料の形成あるいはデポジション中、電極間に自己アセンブル（self assemble）される。共役有機ポリマーの例として、１又はそれ以上のポリアセチレン（シスあるいはトランス）、ポリフェニルアセチレン（シスあるいはトランス）、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ−フェニレンビニレン）、ポリチオフェン、ポリポルフィリン、大環状ポルフィリン、チオール派生ポリポルフィリン、ポリフェロセンのようなポリメタロセン、ポリフタロシアニン、ポリビニレン、ポリピロール等を含む。加えて、有機材料の特性は、適切なドーパント（例、塩）でドーピングすることによって改変され得る。

有機層７０６は、適切な膜厚を有し、この適切な膜厚は、選択された実装及び／又は製造されているメモリデバイスに依存する。有機ポリマー層７０６に関する幾つかの適切な膜厚の範囲は、約０．００１μｍあるいはそれ以上から約５μｍあるいはそれ以下、約０．０１μｍあるいはそれ以上から約２．５μｍあるいはそれ以下、及び約０．０５μｍあるいはそれ以上から約１μｍあるいはそれ以下の膜厚である。

有機層７０６は、幾つかの適切な技術を介して形成され得る。利用され得る適切な技術としては、スピンオン技術であり、これは材料と溶媒の混合をデポジットすること、その後基板／電極から溶媒を除去するステップを含む。もう１つの適切な技術は、化学蒸着デポジション（ＣＶＤ：Chemical Vapor Deposition）である。ＣＶＤは、低圧化学蒸着デポジション（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）、プラズマ化学蒸着成長デポジション（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）、及び高密度化学蒸着デポジション（ＨＤＣＶＤ：High Density Chemical Vapor Deposition）を含む。有機分子を電極／パッシブ層に接着するために１又はそれ以上の有機分子末端を機能化することは通常、必須ではない。共役有機ポリマーとパッシブ層７０８間に形成される化学的な接合を有し得る。

パッシブ層７０８は、導電性を容易にする化合物を少なくとも一つ含有し、これは選択的導電媒体のコントロール可能な導電性特性に寄与する。導電性を容易にする化合物は、電荷（正孔及び／又は電子）を与え、受容する性能を有する。概して、導電性を容易にする化合物は、少なくとも２つの相関的に安定した酸化物−減少状態を有する。この２つの相関的に安定状態が、導電性を容易にする化合物に電荷を与え、受容し、電気的に有機層７０６とインターフェースすることを可能にする。使用される特定的な導電性を容易にする化合物は、２つの相関的に安定した状態が層７０６の共役有機分子の２つの相関的に安定した状態に一致するように選択される。

パッシブ層７０８は、幾つかの例において、有機層７０６を形成するとき触媒として動作し得る。この関係において、共役有機分子のバックボーンは、最初に近接するパッシブ層７０８を形成し、成長あるいはアセンブル（assemble away）され得、実質的にパッシブ層表面に対して垂直である。結果として、共役有機分子のバックボーンは、２電極が交差する方向に自ずと配置され得る。

パッシブ層７０８を形成する導電性を容易にする化合物の例として、硫化銅（Ｃｕ_２−ｘＳ_ｙ、ＣｕＳ）、酸化銅（ＣｕＯ，Ｃｕ_２Ｏ）、酸化マンガン（ＭｎＯ_２）、二酸化チタン（ＴｉＯ_２）、酸化インジウム（Ｉ_３Ｏ_４）、硫化銀（Ａｇ_２−ＸＳ_２、ＡｇＳ）、銀−銅−硫化物錯体（Ａｇ_ｙＣｕ_２−ＸＳ_２）、硫化金（Ａｕ_２Ｓ、ＡｕＳ）、硫酸セリウム（Ｃｅ（ＳＯ_４）_２）、過硫酸アンモニウム（（ＮＨ_４）_２Ｓ_２Ｏ_８）、鉄酸化物（Ｆｅ_３Ｏ_４）、リチウム錯体（Ｌｉ_ＸＴｉＳ_２、Ｌｉ_ＸＴｉＳｅ_２、Ｌｉ_ＸＮｂＳｅ_３、Ｌｉ_ＸＮｂ_３Ｓｅ_３）、水素化パラジウム（ＨｘＰｄ）（ｘとｙは要求される特性を生成するために選択される）等を含む。パッシブ層７０８は、酸化技術を用いて成長され得るし、ガス気相反応を介して形成され、あるいは電極間にデポジットされる。

パッシブ層７０８は、実装及び／又は製造されているメモリデバイスに基づき変化し得る適切な膜厚を有する。パッシブ層７０８の適切な膜厚の幾つかの例は以下のとおりである。約２Å（約２Δ）あるいはそれ以上から約０．１μｍあるいはそれ以下の膜厚、約１０Åあるいはそれ以上から約０．０１μｍあるいはそれ以下の膜厚、約５０Åあるいはそれ以上から約０．００５μｍあるいはそれ以下の膜厚である。

有機メモリデバイスのオペレーションを容易にするために、有機層７０６は概してパッシブ層の膜厚より比較的厚い。一態様において、有機層の膜厚は、パッシブ層の膜厚よりも約０．１倍〜約５００倍厚くなっている。他の適合可能な比率が本発明に従って使用され得ることが理解されよう。

従来のメモリデバイスのような有機メモリデバイスは、導電状態（低インピーダンスあるいは“オン”）あるいは非導電状態（高インピーダンスあるいは“オフ”）の２状態を有し得る。しかし、従来のメモリデバイスとは異なり、有機メモリデバイスは複数の状態を有し、維持し得るものであり、従来のメモリデバイスが２状態（例、オフあるいはオン）に制限されるのと対照的である。有機メモリデバイスは、更なる状態を同定するために導電度を変化させるようにもできる。例えば、有機メモリデバイスは、極めて高い導電状態（極めて低インピーダンス状態）、高導電状態（低インピーダンス状態）、導電状態（中間レベルインピーダンス状態）のような、低インピーダンス状態と、非導電状態（高インピーダンス状態）と、を有し得る。それによって２あるいはそれ以上のビット情報又は４あるいはそれ以上のビット情報（例、２ビット情報を与える４状態、３ビット情報を与える８状態）のようなシングル有機メモリセルにおける多数ビット情報の記録を可能にする。

通常のデバイスオペレーション中、有機層がｎ型導電体であれば、電子は第２電極７１０から選択的導電媒体を通じて、電圧ソースによって電極に印加された電圧を基礎とした第１電極７０４に流れる。一方、有機層７０６がｐ型導電体であれば、正孔が、第１電極７０４から第２導体７１０に流れ、あるいは７０８と７１０に一致する妥当なエネルギー帯を備えたｎ型とｐ型の双方であり得れば、電子と正孔の双方が有機層に流れる。そのような場合、電流は選択的導電媒体を通じて第１電極７０４から第２電極７１０に流れる。

有機メモリデバイスを特定的な状態に切り替えることは、プログラミングあるいはライティングと称される。プログラミングは電極７０４，７１０を通じて選択的媒体中に特定的な電圧（例、０．９Ｖ、０．２Ｖ、０．１Ｖ、…）を印加することによって実現される。この特定的な電圧は、閾値電圧とも称され、それぞれの求められる状態に従って変化し、概して通常のオペレーション中、実質的に使用される電圧より高い。従って、通常、それぞれの求められる状態（例、“オフ”、“オン”…）に対応する別々の閾値電圧がある。この閾値は、有機メモリデバイスを構成する材料、種々の層の膜厚等を確認することを含む幾つかのファクタに依存する。本発明のこの態様において、電圧供給７０２は、閾値電圧を印加するためにコントール可能なように実行される。しかし、本発明の他の態様は、閾値電圧を印加するために他の手段を利用し得る。

一般的に言えば、印加された電界が閾値を超える（“オン”状態）ような外部刺激の存在は、印加された電圧が有機メモリセルからあるいは有機メモリセルにライト、リード、あるいは消去を行うことを可能にする。閾値を超えるような外部刺激の不在（“オフ”状態）は、有機メモリセルからあるいは有機メモリセルにライト、リード、あるいは消去を行うことを回避する。

有機メモリデバイスから情報をリードするために電圧あるいは電界（例、１Ｖ、０．５Ｖ、０．１Ｖ）が電圧ソース７０２を通じて印加される。その後、インピーダンス測定が実行され、メモリデバイスが何れのオペレーション状態（例、高インピーダンス、極めて低インピーダンス、低インピーダンス、中間インピーダンス等）にあるかを判断する。上述したように、このインピーダンスは、例えば、デュアル状態デバイスについては“オン”（例、１）及び“オフ”（例、０）となり、あるいは 四状態デバイスに関しては“００”、“０１”、“１０”、“１１”に関する。状態数を他の数に変えて他のバイナリ解釈を提供するようにしてもよい。有機メモリデバイスにライトされた情報を消去するために、ネガ型電圧あるいは閾値を超えるライティング信号の極性と反対の極性が印加される。

図１１は、本発明の一態様に従ってパッシブ層８００の製造を表すブロック図である。Ｃｕ_２−ｘＳ_ｙ層は、気相反応オペレーションによって形成される。第１層８０６は、Ｃｕを含んで形成される。第２層８０４は、第１層上に形成される。第２層は、Ｃｕ_２−ｘＳ_ｙ（例、Ｃｕ_２−ｘＳ_ｙ、ＣｕＳあるいはそれらの混合）を含み、約２０Å（約２０Δ）あるいはそれ以上の膜厚を有する。第３層８０２は、第２層８０４上に形成される。第３層８０２は、Ｃｕ_２Ｏ、及び／又はＣｕＯを含み、概して、約１０Åあるいはそれ以下の膜厚を有する。本発明の代替的な態様として、適合可能な種々の組成及び膜厚を利用可能であり、これらも本発明の範囲である。

図１２は、本発明の一態様に従った化学蒸着デポジション（ＣＶＤ：Chemical Vapor Deposition）プロセスによって形成された有機層９００を表すブロック図である。有機層９００は、気相反応プロセスを通じて形成される。一般的に有機層９００は、パッシブ層と電極と接着して形成される。有機層９００は、ポリマーポリジフェニールアセチレン（ＤＰＡ）で構成される。このポリマー層は、図１２に示されるように約６５Å〜約７５Åの膜厚であるように製造される。

図１３に本発明の一態様に従ったＣＶＤプロセスによって形成されたもう１つの有機層１０００を表すブロック図が示される。この例でも、有機層１０００は気相反応プロセスを通じて形成される。この有機層１０００はパッシブ層と電極と接着して形成される。有機ポリマー層１０００は、ポリマーポリフェニールアセチレン（ＰＰＡ）で構成される。図１４を参照すると、本発明の一態様に従ったスピンコーティングによって形成されたもう１つの有機層１１００のブロック図が表される。有機層１１００は、気相反応プロセスではなくスピンコーティングプロセスを介して形成される。この有機層１１００は、パッシブ層と電極に接着して形成される。有機層１１００は実質的にＰＰＡで構成され、約１０００Åの膜厚を有する。図１０〜図１４に表された様々な代替例と多様な層が利用可能であることが理解されよう。

上記されたことは、本発明の１又はそれ以上の実施形態である。当然、本発明を説明する目的で考えられる全てのコンポーネントの組み合わせあるいは方法を記載することは、不可能である。しかし、当業者であれば、本発明の多くの更なる組み合わせあるいは置換が可能であることを理解されよう。従って、本発明は、そうした全ての代替例、修正及び改変が添付の請求項の趣旨の範囲であり、包含されることを意図している。加えて、本発明の特定的なフィーチャが幾つかの実装の１つのみに関連して開示された一方で、本発明のそのようなフィーチャが全てのあるいは特定的な実施に関して要請され、有利性があり得るように１又はそれ以上の他の実装に組み合わされ得る。更に、明細書と請求項に用いれている用語“含む：includes”の範囲は、“包含する：comprising”とある部分同様の意味に含まれることを意図している。

本発明の１態様に従った多層メモリ、メモリセルストレージ及びアクセスを示す概略的なブロック図である。 本発明の１態様に従った基本的な有機メモリ、パーティションコンポーネントを示す図である。 本発明の１態様に従った基本的な層状有機メモリデバイスの部分を示す断面図である。 本発明の１態様に従ったスタックされたメモリデバイスを示す図である。 本発明の１態様に従ったスタックされた代替例のメモリデバイスを示す図である。 本発明の１態様に従った多層メモリデバイスを製造するためのプロセスを示すフロー図と関連する構造図である。 本発明の１態様に従った多層メモリデバイスに関して図６に表されるプロセスの続きを示すフロー図と関連する構造図である。 本発明の１態様に従った複数セルメモリ構造に関して図７に表されるプロセスの続きを示すフロー図と関連する構造図である。 本発明の１態様に従った多層メモリ構造に関する柱状アプローチを示す。 本発明の１態様に従った有機メモリデバイスの３−Ｄ図である。 本発明の１態様に従った有機メモリデバイスに利用され得るパッシブ層のブロック図である。 本発明の１態様に従ったＣＶＤプロセスによって形成される有機ポリマーを示すブロック図である。 本発明の１態様に従ったＣＶＤプロセスによって形成されるもう１つの有機ポリマーを示すブロック図である。 本発明の一態様に従ったＣＶＤプロセスによって形成される更なるもう１つの有機ポリマーを示すブロック図である。

Claims (14)

1. 有機メモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）であって、
   互いに縦型に配置される第１有機メモリ構造（３０，５０，７０）と第２有機メモリ構造（３４，５４，７４）を少なくとも有し、
   第１有機メモリデバイス構造と第２有機メモリデバイス構造（３０，３４，５０，５４，７０，７４）とを区分するための少なくとも１つのコントロールコンポーネント（４０，４４，４８，６０，６４，６８，８０，８０，８４，８８）を有し、前記少なくとも１つのコントロールコンポーネント（４０，４４，４８，６０，６４，６８，８０，８０，８４，８８）は、前記第１有機メモリ構造（３０，５０，７０）と前記第２有機メモリ構造（３４，５４，７４）の少なくとも１つに対するアクセスを容易にする、
   メモリデバイス。
2. １又はそれ以上の縦型コラム（９４，３１０，３１４，４１０，４１４，６００）を含み、コラム毎に少なくとも二つの有機メモリ構造（３０，３４，５０，５４，７０，７４）を有する、
   請求項１記載のメモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）。
3. 前記１又はそれ以上の縦型コラム（９４，３１０，３１４，４１０，４１４，６００）は、スタック型ピラープロセス（４００，６００）により形成される、
   請求項１記載のメモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）。
4. 前記コンポーネントは、更に、ダイオード、薄膜化されたダイオード（ＴＦＤ）、ツェナーダイオード、ＬＥＤ、トランジスタ、薄膜化トランジスタ（ＴＦＴ）、シリコン制御整流器（ＳＣＲ）、ユニジャンクショントランジスター（ＵＪＴ）、及び電界効果トランジスタ（ＦＥＴ）のうち少なくとも一つを含む、
   請求項１記載のメモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）。
5. 前記ＴＦＤ（４０，４４，４８，１３０，１３６，３３６，３３２，３５０，４３６，４３２，４５０，５７４，６１８）は、カソード電極（１３２）とアノード電極（１４０）間に形成されたポリマー層（３２８，３４６，４２８，４４６，７０６，１０００）を有する有機デバイス（１０，２４，２８，３４，３８，５４，５８，７４，７８，１００，７００，７０４）である、
   請求項４記載のメモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）。
6. 前記第１及び前記第２有機メモリ構造は、
   第１電極（１１０，１２２，１３２，１４０，２２０，２４４，３３２，３４８，４３２，４４８，５１４，５６０，６１６，７０４，７１０）を有し、
   前記第１電極（１１０，１２２，１３２，１４０，２２０，２４４，３３２，３４８，４３２，４４８，５１４，５６０，６１６，７０４，７１０）に形成された選択的導電媒体（７０６，７０８）を有し、この選択的な導電媒体は、前記第１電極（１１０，１２２，１３２，１４０，２２０，２４４，３３２，３４８，４３２，４４８，５１４，５６０，６１６，７０４，７１０）に形成されたパッシブ層（１１８，２３０，３２４，３４２，４２４，４４２，５２４，５２６，７０８，８００，９００，１０００）と前記パッシブ層（１１８，２３０，３２４，３４２，４２４，４４２，５２４，５２６，７０８，８００，９００，１０００）に形成された有機層（７０６，９００，１０００，１１００）を含むものであり、
   前記有機層（７０６，９００，１０００，１１００）に形成された他の電極１１０，１２２，１３２，１４０，２２０，２４４，３３２，３４８，４３２，４４８，５１４，５６０，６１６，７０４，７１０）を少なくとも一つ有し、この他の電極は、有機層（７０６，９００，１０００，１１００）内のメモリ部分をアクティベートするよう前記第１電極１１０，１２２，１３２，１４０，２２０，２４４，３３２，３４８，４３２，４４８，５１４，５６０，６１６，７０４，７１０）と動作可能である、
   請求項１記載のメモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）。
7. 複数の有機構造（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）に対するアクセスを容易にするために１又はそれ以上のグローバルアクセス線（９０，９４，９８，４２０）を含む、
   請求項６記載のメモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）。
8. 前記有機層（７０６，９００，１０００，１１００）は、前記パッシブ層（１１８，２３０，３２４，３４２，４２４，４４２，５２４，５２６，７０８，８００，９００，１０００）に形成された有機ポリマー層（３２８，３４６，４２８，４４６，７０６，１０００）である、
   請求項６記載のメモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）。
9. 前記パッシブ層（１１８，２３０，３２４，３４２，４２４，４４２，５２４，５２６，７０８，８００，９００，１０００）は、Ｃｕ_２Ｓ（６１４）を含有する、
   請求項６記載のメモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）。
10. 前記有機層（７０６，９００，１０００，１１００）は、共役有機材料（７０６）である、
    請求項６記載のメモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）。
11. 前記有機層（７０６，９００，１０００，１１００）は、ポリアセチレン、ポリフェニルアセチレン、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ−フェニレンビニレン）、ポリチオフェン、ポリポルフィリン、大環状ポルフィリン、チオール派生ポリポルフィリン、ポリメタロセン、ポリフェロセン、ポリフタロシアニン、ポリビニレン、及びポリピロールのうちから選択される、
    請求項６記載のメモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）。
12. 前記第１電極１１０，１２２，１３２，１４０，２２０，２４４，３３２，３４８，４３２，４４８，５１４，５６０，６１６，７０４，７１０）と他の電極（１１０，１２２，１３２，１４０，２２０，２４４，３３２，３４８，４３２，４４８，５１４，５６０，６１６，７０４，７１０）の少なくとも一つは、アルミニウム、クロム、銅、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、白金、銀、チタン、亜鉛、これらの合金、インジウム−スズ酸化物、ポリシリコン、ドープされたアモルファスシリコン、及び金属シリサイドのうちから選択された材料を含む、
    請求項６記載のメモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）。
13. 有機メモリデバイスの製造方法であって、
    基板に第１電極を形成し、
    前記第１電極（５２４）上にパッシブ層を形成し、
    前記パッシブ層に導電層を形成し、
    前記導電層（５３０）内にビアを形成し、
    有機層（５５０）で前記ビアを充てんし、
    前記有機材料（５５６）に他の電極を少なくとも一つ形成し、且つ、
    有機メモリ構造（５８０）のスタッキングを容易にするように前記少なくとも一つの他の電極上にデバイスを形成する、
    方法。
14. 有機メモリデバイス（１０，２４，２８，３４，５４，５８，７４，７８，１００，７００，７０４）を製造するためのシステムであって、
    互いに縦型（９４，３１０，３１４，４１０，４１４，６００）に配置される少なくとも２有機メモリ構造（３０，３４，５０，５４，７０，７４）を形成するための手段と、
    少なくとも二つの有機メモリ構造（３０，３４，５０，５４，７０，７４）を区分するための手段を含み、前記区分するための手段は、前記有機構造（３０，３４，５０，５４，７０，７４）に対するアクセスを容易にする、
    システム。

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