DE10330064B3 - Logikgatter mit potentialfreier Gate-Elektrode für organische integrierte Schaltungen - Google Patents

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Abstract

Die Erfindung betrifft ein organisches Logikgatter mit mindestens einem Lade-Feldeffekttransistor (Lade-FET) und mindestens einem Schalt-Feldeffekttransistor (Schalt-FET), wobei der Lade-FET mindestens eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode aufweist, wobei die Gate-Elektrode des Lade-FETs potentialfrei ist.

Description

  • Das technische Gebiet der Erfindung betrifft organische Logikgatter wie beispielsweise ANDs, NANDs, NORs und dergleichen. Die vorliegende Erfindung betrifft weiterhin das Problem der Schaltzeiten und der Schaltstabilität von organischen Logikgattern.
  • Dieses Problem wird bisher nur teilweise durch Verbinden der Gate-Elektrode des Lade-FETs im Logikgatter mit der Versorgungsspannung gelöst, wodurch schnelle Logikgatter bereitgestellt werden können. Diese Lösung erfordert jedoch eine hohe Versorgungsspannung von über 20V. Diese Maßnahme zur Verbesserung des Schaltverhaltens von organischen Logikgattern ist beispielsweise in dem Artikel „Fast polymer integrated circuits" der Applied Physics Letters, Ausgabe 81, Seite 1735, (2002) beschrieben.
  • Ein anderer Ansatz wird beispielsweise in dem Artikel „Highperformance all-polymer integrated circuits" Applied Physics Letters, Ausgabe 77, Seite 1487, (2000) beschrieben. In diesem Artikel wird beschrieben, dass die Gate-Elektrode des Lade-FETs mit dem Ausgang des Inverters bzw. des Logikgatters verbunden werden kann. Damit erhält man Schaltungen, die mit niedrigen Spannungen betrieben werden können, jedoch den Nachteil aufweisen, dass sie sehr langsam sind.
  • Es wurden bisher keine organischen Logikgatter-Schaltungen verwirklicht, die auch mit geringen Versorgungsspannungen schnell und stabil schalten können.
    •
  • Es ist aus Gründen der Energieeffizienz wünschenswert die Versorgungsspannungen von organischen Logikgatter-Schaltungen auch bei einem schnellen Betrieb von organischen Schaltungen zu senken, ohne dabei die Schaltstabilität zu beeinträchtigen.
  • Es ist weiterhin wünschenswert, die Schaltzeiten von organischen Logikgatter-Schaltungen zu verringern, ohne die Versorgungsspannung erhöhen zu müssen.
  • Es ist darüber hinaus wünschenswert, die Schaltstabilität von organischen Schaltungen zu erhöhen, ohne dabei die Schaltzeiten zu beeinträchtigen oder die Versorgungsspannungen zu erhöhen.
  • Die Erfindung stellt gemäß einem ersten Aspekt ein organisches Logikgatter mit mindestens einem Lade-FET und mindestens einem Schalt-FET bereit. Der (mindestens eine) Lade-FET weist dabei mindestens eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode auf. Das erfindungsgemäße organische Logikgatter ist dabei dadurch gekennzeichnet, dass die Gate-Elektrode des Lade-FETs potentialfrei ist.
  • Durch Verwenden einer potentialfreien Elektrode kann ein schnell und gleichzeitig stabil schaltendes organisches Logikgatter aufgebaut werden.
  • In einer vorteilhaften Ausführungsform des organischen Logikgatters ist die Gate-Elektrode des Lade-FETs kapazitiv an eine Source-Elektrode des Lade-FETs gekoppelt. In einer anderen vorteilhaften Ausgestaltung des organischen Logikgatters ist die Drain-Elektrode des Lade-FETs kapazitiv an eine Gate-Elektrode des Lade-FETs gekoppelt. Damit kann mit relativ geringem Aufwand die Gate-Elektrode an eine der anderen Anschlüsse des Lade-FETs gekoppelt werden, um das Schaltverhalten des Logikgatters zu verbessern. Die kapazitive Kopplung zwischen Gate-Elektrode und einem der anderen Anschlüsse des FET's gestattet es, bei geeigneter Auslegung des Lade-FETs und der Kopplungskapazität, die Schalteigenschaften des Logikgatters zu verbessern. Die vorliegende Erfindung gestattet es organischen Logikgattern, auch bei niedrigen Versorgungsspannungen (unter 10V) schnell und stabil zu funktionieren bzw. zu schalten.
  • In einer weiteren vorteilhaften Ausgestaltung der Erfindung wird die kapazitive Kopplung durch eine Überlappung der Gate-Elektrode mit der Source-Elektrode des Lade-FETs erreicht. In einer anderen vorteilhaften Ausgestaltung der Erfindung wird die kapazitive Kopplung durch eine Überlappung der Gate-Elektrode mit der Drain-Elektrode des Lade-FETs erreicht. Die Ausführung einer kapazitiven Kopplung kann durch einen leicht erhöhten Schaltungsdesign-Aufwand erhalten werden, ohne dass bei der Herstellung zusätzliche Arbeits- oder Prozessschritte eingeführt werden müssen. Durch den Platzbedarf der kapazitiven Kopplung bzw. des Koppelkondensators kann der Platzbedarf eines Logikgatters ansteigen.
  • Eine andere vorteilhafte Ausgestaltung eines organischen Logikgatters ist ohne Durchkontaktierungen aufgebaut. Bei einer kapazitiven Kopplung zwischen Gate-Elektrode und Source- oder Drain-Elektrode eines Lade-FETs kann auf eine galvanische Kopplung zwischen den beiden Elektroden verzichtet werden. In den beiden vorstehenden Fällen kann auf eine Durchkontaktierung der Isolationsschicht zwischen Gate-Elektrode und Source- bzw. Drain-Elektrode vollständig verzichtet werden. Dadurch kann der Herstellungsprozess vereinfacht werden. Darüber hinaus kann die Ausbeute erhöht werden, da weniger bzw. keine schadhaften Durchkontaktierungen auftreten.
  • In einer weiteren vorteilhaften Ausgestaltung der vorliegenden Erfindung ist die Gate-Elektrode des Lade-FETs resistiv an die Drain-Elektrode und/oder die Source Elektrode des Lade-FETs gekoppelt. Im einfachsten Fall entsteht dadurch eine galvanische Kopplung zwischen der (mindestens einer) Gate-Elektrode und einem der Anschlüsse des Lade-FETs. Die galvanische Kopplung kann durch Durchkontaktierungen durch die Isolationsschicht des FETs oder durch Leiterbahnen verwirklicht werden, die über einen Bereich der (eventuell aufgedruckten) Isolatorschicht hinausgehen und dort einen Kontakt bilden. Diese Auslegung weist einen weiteren Vorteil auf, da durch eine geeignete Wahl der Länge, der Breite sowie der Überdeckung der Leiterbahnen bis zu einem Randbereich der Isolatorschicht die Kapazität und der Widerstand der resistiven Kopplung eingestellt werden können.
  • In einer anderen bevorzugten Ausführungsform der Erfindung ist die Gate-Elektrode des Lade-FETs, parallel zu der kapazitiven Kopplung, resistiv an die Source-Elektrode des Lade-FETs gekoppelt. Bei einer anderen vorteilhaften Ausführungsform der vorliegenden Erfindung ist die Gate-Elektrode des Lade-FETs, parallel zu der kapazitiven Kopplung, resistiv an die Drain-Elektrode des Lade-FETs gekoppelt. Durch die Kombination einer Kapazität mit einem Widerstand wird ein RC-Glied aufgebaut, das der Kopplung des Lade-FETs ein Zeitverhalten aufprägt, das die Schaltzeit des Lade-FETs positiv beeinflussen kann. Bei der Auslegung des RC-Glieds ist jedoch die Eigenkapazität des FETs zu berücksichtigen.
    •
  • Im Folgenden wird die Erfindung anhand der beigefügten Zeichnung beschrieben, wobei
  • 1 eine Ausführungsform eines Logikgatters mit einem Lade-FET mit einer potentialfreien Gate-Elektrode darstellt,
  • 2 eine Ausführungsform eines Inverters mit einem Lade-FET mit einer mit dem Ausgang kapazitiv gekoppelten Gate-Elektrode darstellt,
  • 3 eine Ausführungsform eines Inverters mit einem Lade-FET und einer mit dem Ausgang kapazitiv gekoppelten Gate-Elektrode darstellt, und
  • 4 stellt eine Schnittansicht durch einen Lade-FET gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • Sowohl in der Beschreibung als auch in den Figuren wurden gleiche Bezugszeichen für gleiche oder ähnliche Elemente verwendet.
  • 1 stellt eine Ausführungsform eines Logikgatters mit einem Lade-FET mit einer potentialfreien Gate-Elektrode dar. Das gewählte Logikgatter ist hier als Inverter ausgeführt, da der Inverter als der einfachste Baustein die Vorteile der vorliegenden Erfindung am deutlichsten darstellen kann. Die 1 zeigt die Reihenschaltung zweier Transistoren 2 und 4 zu einem Inverter. Der Transistor 2 ist dabei der Schalttransistor und der Transistor 4 ist der Ladetransistor. In 1 ist die Source-Elektrode 6 des Schalt-FETs 2 geerdet. Die Drain-Elektrode ist mit dem Ausgang 12 des Inverters verbunden. Die Gate-Elektrode 10 des Schalttransistors 2 bildet den Eingang des Inverters. Die Source- und die Drain-Elektrode des Ladetransistors 4 verbinden den Ausgang 12 des Inverters mit der Versorgungsspannung 8.
  • 2 stellt eine Ausführungsform eines Inverters mit einem Lade-FET mit einer mit dem Ausgang kapazitiv gekoppelten Gate-Elektrode dar. In 2 ist die Gate-Elektrode des Lade-FETs 4 durch die Kapazität 14 mit dem Ausgang 12 gekoppelt. Die Kapazität 14 kann beispielsweise durch Überlappung der Gate-Elektrode mit der Source- bzw. Drain-Elektrode umgesetzt werden. Die kapazitive Kopplung durch den Kondensator 14 kann, wie dargestellt, durch eine Parallelschaltung mit einem Widerstand 18 ergänzt werden.
  • In 3 ist eine Ausführungsform eines Inverters mit einem Lade-FET mit einer mit dem Ausgang kapazitiv gekoppelten Gate-Elektrode darstellt. In 3 ist die Gate-Elektrode des Lade-FETs 4 durch die Kapazität 16 mit der Versorgungsspannung 8 gekoppelt. Die Kapazität 16 kann beispielsweise durch Überlappung der Gate-Elektrode mit der Source- bzw. Drain-Elektrode implementiert werden. Die kapazitive Kopplung durch den Kondensator 16 kann, wie dargestellt, durch einen parallel geschalteten Widerstand 18 ergänzt werden.
  • Alle anderen möglichen Logikgatter wie beispielsweise AND, NAND, OR, NOR, XOR und dergleichen lassen sich aus der Inverterschaltung durch Hinzufügen von in Reihe oder parallel geschalteten (Schalt-) FETs umsetzen und werden daher nicht explizit aufgeführt.
  • 4 stellt einen Querschnitt durch einen Lade-FET gemäß der vorliegenden Erfindung dar. Der Lade-FET ist auf einem Trägermaterial bzw. einem Substrat 22 aufgebracht. Das Substrat 22 kann beispielsweise aus Glas, Kunststoff, einem Kristall oder einem ähnlichen Material bestehen.
  • Auf dem Substrat 22 sind zwei Elektroden 8 und 12 des Lade-FETs aufgebracht. Eine der Elektroden 8, 12 ist die Source-Elektrode und eine Elektrode ist die Drain-Elektrode. Je nach Wahl der Elektroden ergibt sich eine Schaltung gemäß 2 oder 3.
  • Die beiden Elektroden 8, 12 sind durch eine Halbleiterschicht 24 verbunden. Über der Halbleiterschicht 24 ist eine Isolatorschicht 26 angeordnet. Über der Isolatorschicht 24 ist die Gate-Elektrode 20 angeordnet. Der Bereich 4 definiert dabei im Wesentlichen den Ladetransistor und der Bereich 16 definiert im Wesentlichen den Bereich der kapazitiven Kopplung zwischen der Gate-Elektrode 20 und der Elektrode 8. Mit den dargestellten Bezugszeichen stellt der Schnitt eine mögliche Umsetzung des Lade-FETs der Inverterschaltung von 3 dar. Bei einer anderen Zuordnung der Bezugszeichen lässt sich der dargestellte Schnitt auch auf die Inverterschaltung von 2 anwenden.
  • Die in 2 und 3 dargestellten Widerstände 18 sind in 4 nicht dargestellt und können beispielsweise durch Durchkontaktierungen durch die Schicht 26 zwischen den Elektroden 8 und 20 verwirklicht werden.
  • Es ist klar, dass auch Logikgatter-Schaltungen mit mehr als einem Lade-FET d. h. beispielsweise Kombinationen z. B. Parallel- oder Reihenschaltungen von Lade-FETs gemäß 2 und 3 auch unter die vorliegende Erfindung fallen.
  • Es ist weiterhin klar, dass sich die vorliegende Erfindung auch auf tristate Logikgatter anwenden lässt. Es ist klar, dass die Anschlüsse 6 und 8 auch vertauscht werden können.

Claims (8)

  1. Organisches Logikgatter mit mindestens einem Lade-Feldeffekttransistor (Lade-FET) und mindestens einem Schalt-Feldeffekttransistor (Schalt-FET), wobei der Lade-FET mindestens eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode aufweist, dadurch gekennzeichnet, dass die Gate-Elektrode des Lade-FETs potentialfrei ist.
  2. Organisches Logikgatter gemäß Anspruch 1, dadurch gekennzeichnet, dass die Gate-Elektrode des Lade-FETs kapazitiv an die Source-Elektrode des Lade-FETs gekoppelt ist.
  3. Organisches Logikgatter gemäß Anspruch 2, dadurch gekennzeichnet, dass die kapazitive Kopplung durch eine Überlappung der Gate-Elektrode mit der Source-Elektrode des Lade-FETs erreicht wird.
  4. Organisches Logikgatter gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Gate-Elektrode des Lade-FETs resistiv an die Source-Elektrode des Lade-FETs gekoppelt ist.
  5. Organisches Logikgatter gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Gate-Elektrode des Lade-FETs kapazitiv an die Drain-Elektrode des Lade-FETs gekoppelt ist.
  6. Organisches Logikgatter gemäß Anspruch 5, dadurch gekennzeichnet, dass die kapazitive Kopplung durch eine Überlappung der Drain-Elektrode mit der Gate-Elektrode des Lade-FETs erreicht wird.
  7. Organisches Logikgatter gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Gate- Elektrode des Lade-FETs resistiv an die Drain-Elektrode des Lade-FETs gekoppelt ist.
  8. Organisches Logikgatter gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das organische Logikgatter ohne Durchkontaktierungen aufgebaut ist.
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