DE3712178C2 - - Google Patents

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DE3712178C2
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Kazutoshi Hirayama
Kazuyasu Fujishima
Hideto Itami Hyogo Jp Hidaka
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Mitsubishi Electric Corp
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Description

Die Erfindung betrifft einen integrierten Schaltkreis mit einer Auswahl­ einrichtung zum Verbinden einer internen Schaltung mit einem von einer Mehrzahl von Signalanschlußstreifen.
Bei herkömmlichen integrierten Schaltkreisen sind mit dem Eingang der internen Schaltungen verschiedene Signalanschlußstreifen verbunden, so daß je nach gewähltem Gehäuse bzw. je nach realisierter Baugruppe ein passender Signalanschlußstreifen ausgewählt werden kann. Damit besteht eine gewisse Flexibilität bei der Auswahl eines Gehäuses bzw. einer Bau­ gruppe, ohne daß für verschiedene Anschlußstiftanordnungen das Layout der integrierten Schaltung geändert werden muß.
Fig. 1 zeigt eine schematische Draufsicht auf eine Struktur eines her­ kömmlichen integrierten Schaltkreises mit zwei derartigen Anschlußstreifen zum Empfangen eines Signales, wobei einer für eine keramische Baugruppe und einer für eine Kunststoffbaugruppe verwendet wird. Wie in Fig. 1 ge­ zeigt ist, ist eine Einrichtung, in der eine integrierte Schaltung für einen dynamischen Direktzugriffsspeicher (RAM) oder ähnliches eingebaut ist, auf einem Halbleiterchip 1 gebildet. Ein erster Signalanschlußstreifen 3a zum Empfangen eines Signales A0, weitere Anschlußstreifen 3b und 3c für ein anderes Signal sind in einem Abstand voneinander auf der äuße­ ren Oberfläche an der kürzeren Seite des Halbleiterchips 1 vorgesehen. Ein zweiter Signalanschlußstreifen 3d für das Signal A0 ist an einer oberen Oberfläche einer längeren Seite des Halbleiterchips 1 vorgesehen. Der erste Anschlußstreifen 3a für das Signal A0 und der zweite Anschluß­ streifen 3d für das Signal A0 sind miteinander durch einen Draht 7 ver­ bunden. Der Draht 7 ist mit einer internen Schaltung 8 durch einen weiteren Draht 7′ verbunden. Somit sind der erste Anschlußstreifen 3a für das Signal A0 und der zweite Anschlußstreifen 3d für das Signal A0 beide mit der internen Pufferschaltung 8 verbunden.
Fig. 2 zeigt eine Teildraufsicht, die schematisch eine Anordnung zeigt, in der der in Fig. 1 gezeigte integrierte Schaltkreis in einer Keramikbau­ gruppe 2 eingebaut ist. Ein Anschlußkontakt 4a für das Signal A0, ein Anschlußkontakt 4b für das Signal A2, ein Anschlußkontakt 4c für das Signal A1 usw., die dem ersten Anschlußstreifen 3a für das Signal A0, dem Anschlußstreifen 3b für das Signal A2, dem Anschlußstreifen 3c für das Signal A1 usw. auf dem Halbleiterchip 1 entsprechen, sind in einem Abstand voneinander auf einer äußeren Oberfläche der Keramikbaugruppe 2 vorgesehen. Der erste Anschlußstreifen 3a für das Signal A0 und der Anschlußkontakt 4a für das Signal A0 sind mit einem Verbindungsdraht 6a verbunden. Der Anschlußstreifen 3b für das Signal A2 und der Anschluß­ kontakt 4b für das Signal A2 sind mit einem Verbindungsdraht 6b ver­ bunden. Der Anschlußstreifen 3c für das Signal A1 und der Anschluß­ kontakt 4c für das Signal A1 sind mit einem Anschlußdraht 6c verbunden. In der oben beschriebenen Anordnung wird der erste Anschlußstreifen 3a als Anschlußstreifen für das Signal A0 benutzt, während der zweite Anschlußstreifen 3d für das Signal A0 nicht angeschlossen ist. Der Anschlußkontakt 4a für das Signal A0, der Anschlußkontakt 4b für das Signal A2 und der Anschlußkontakt 4c für das Signal A1 sind mit einem fünften Stift, sechsten Stift bzw. siebten Stift (nicht abgebildet) ver­ bunden zur Eingabe von externen Signalen, diese Stifte befinden sich offen auf einer externen Oberfläche der Keramikbaugruppe 2. Die Bezugs­ zeichen 5, 6 und 7 in den Figuren entsprechen den Stiftnummern in der Keramikbaugruppe 2. Der fünfte Stift, der sechste Stift bzw. der siebte Stift empfangen die externen Signale A0, A2 und A1 entsprechend.
Fig. 3 ist eine Teildraufsicht, die schematisch eine Anordnung zeigt, in der der in Fig. 1 gezeigte Schaltkreis in ein Kunststoffgehäuse eingebaut ist. In Fig. 3 ist der Halbleiterchip 1 in das Kunststoffgehäuse 20′ ein­ gebaut. Ein Anschlußkontakt 5a für das Signal A0, ein Anschlußkontakt 5b für das Signal A2, ein Anschlußkontakt 5c für das Signal A1 usw. sind in einem Abstand voneinander auf der Gehäuseoberfläche 20′ in einer Weise vorgesehen, in der die Anschlußkontakte 5a, 5b, 5c usw. den Halb­ leiterchip 1 umgeben. Der zweite Anschlußstreifen 3d für das Signal A0 und der Anschlußkontakt 5a für das Signal A0 sind miteinander durch einen Verbindungsdraht 6a verbunden. Der Anschlußstreifen 3b für das Signal A2 und der Anschlußkontakt 5b für das Signal A2 sind durch einen Verbindungsdraht 6b verbunden. Der Anschlußstreifen 3c für das Signal A1 und der Anschlußkontakt 5c für das Signal A1 sind durch einen Ver­ bindungsdraht 6c verbunden. In dieser Anordnung wird der zweite An­ schlußstreifen 3d als Anschlußstreifen für das Signal A0 benutzt, während der erste Anschlußstreifen 3a für das Signal A0 nicht angeschlossen ist. Der Anschlußkontakt 5a für das Signal A0, der Anschlußkontakt 5b für das Signal A2 und der Anschlußkontakt 5c für das Signal A1 sind mit dem fünften Stift, dem sechsten Stift bzw. dem siebten Stift (nicht gezeigt), verbunden. Die Bezugszeichen im Kreis 5, im Kreis 6 und im Kreis 7 in Fig. 3 stellen die Stiftnummern im Kunststoffgehäuse 20′ dar. Der fünfte Stift, der sechste Stift und der siebte Stift empfangen die externen Signale A0, A2 bzw. A1.
Wie oben beschrieben, wird einer der beiden Anschlußstreifen für das gleiche Signal (entsprechend dem Typ des Bauteiles, in dem der Schaltkreis eingebaut ist) benutzt. Somit ist eine gewisse Flexibilität gegeben, ohne daß das Layout der integrierten Schaltung geändert werden muß. In dem herkömmlichen integrierten Schaltkreis gemäß den Fig. 2 und 3 sind jedoch die beiden Anschlußstreifen für das gleiche Signal A0 miteinander verbunden. In diesem Fall tritt das Problem auf, daß die Eingangskapazität, wie sie von dem entsprechenden Stift zum Empfangen des externen Signales gesehen wird, erhöht wird.
Anordnungen mit einer Mehrzahl von Signalanschlußstreifen sind z. B. in den Veröffentlichengen "A 1Mb DRAM with a Folded Capacitor Cell Structure" von F. Horiguchi u. a., IEEE International Solid-State Circuits Conference, Digest of Technical Papers, Seiten 244 bis 245 und Seite 355, 1985 und "A 50 µA Stand by 1MW×1b/256 KW×4b CMOS DRAM" von S. Fuji u. a., IEEE International Solid-State Circuits Confernce, Digest of Technical Papers, Seiten 266 bis 267, 1986 beschrieben.
Aus der DE 32 18 992 A1 ist ein integrierter Schaltkreis mit einer Auswahleinrichtung zum Verbinden einer internen Schaltung mit einer Mehrzahl von Teilschaltungen bekannt. Die Auswahleinrichtung ist ein­ gangsseitig mit einer EEPROM-Zeile verbunden. Die Auswahleinrichtung verbindet die interne Schaltung mit den Teilschaltungen in Abhängigkeit von dem Programmierzustand der EEPROM-Zeile. Es sind jedoch keine Mög­ lichkeiten vorgesehen, die interne Schaltung mit Signalen an verschie­ denen Signalanschlußstreifen zu beaufschlagen.
Der Erfindung liegt daher die Aufgabe zugrunde, verschiedenartige An­ schlußbelegungen eines integrierten Schaltkreises zu ermöglichen, ohne daß sich die Eingangskapazität des Signalanschlusses erhöht.
Diese Aufgabe wird durch einen integrierten Schaltkreis gelöst, der durch die Merkmale des Patentanspruches 1 gekennzeichnet ist.
In der oben beschriebenen Struktur wählt die Auswahleinrichtung einen der Signalanschlußstreifen in Abhängigkeit davon aus, ob oder ob nicht ein Steuersignal an einem Steuersignalanschlußstreifen angelegt ist, wodurch der ausgewählte mit der internen Schaltung verbunden wird, und gleichzeitig der andere Signalanschlußstreifen von der internen Schaltung getrennt wird. Als Resultat wird die Eingangskapazität, wie sie von dem Anschlußkontakt des Bauteiles gesehen wird, praktisch gleich der Eingangskapazität für den Fall, daß nur ein einzelner Anschlußstreifen auf einem Halbleiterchip vorgesehen ist.
Bevorzugte Ausführungsbeispiele sind in den Unteransprüchen gekenn­ zeichnet.
Die Erfindung wird im weiteren anhand der Figuren erläutert. Dabei zeigen
Fig. 1 eine Ansicht eines Beispieles einer herkömmlichen Struktur eines integrierten Schaltkreises mit Signalanschlußstreifen zum Empfangen und Übermitteln eines Signales,
Fig. 2 eine Teildraufsicht des Beispieles der Struktur des in Fig. 1 gezeigten Schaltkreises, der in einer Keramikbaugruppe ein­ gebaut ist,
Fig. 3 eine Teildraufsicht des Beispieles der Struktur des in Fig. 1 gezeigten Schaltkreises, der in einem Kunststoffgehäuse ein­ gebaut ist,
Fig. 4 ein Schaltbild eines Ausführungsbeispieles der Erfindung.
Fig. 4 ist eine Teildraufsicht eines integrierten Schaltkreises. Zuerst wird die Struktur dieses Schaltkreises beschrieben. Bezugnehmend auf Fig. 4, weist dieser Schaltkreis auf einem Halbleiterchip 1 einen ersten Signal­ anschlußstreifen 3a zum Empfangen eines Signales A0, einen zweiten Signalanschlußstreifen 3d zum Empfangen des Signales A0, einen Anschluß­ streifen 10 zum Empfangen einer Versorgungsspannung, einen Steuersignal­ anschlußstreifen 11 zum Empfangen eines Steuersignales zum Auswählen entweder des Anschlußstreifens 3a oder des Anschlußstreifens 3d und eine interne Schaltung 8, welche selektiv verbunden werden soll durch die Auswahleinrichtung 19 mit entweder dem Anschlußstreifen 3a oder dem An­ schlußstreifen 3d in Abhängigkeit von dem dem Steuersignalanschluß­ streifen 11 zugeführten Steuersignal, auf. Der Anschlußstreifen 10 für die Spannungsversorgung ist mit einem Spannungsversorgungsanschlußkontakt (nicht abgebildet) mit der Betriebsspannung V verbunden. Der Steuer­ signalanschlußstreifen 11 ist in der Nähe des Anschlußstreifens 10 für die Spannungsversorgung angebracht. Die Auswahleinrichtung 19 dieser Aus­ führungsform enthält einen ersten Invertierer 12 zum Invertieren der Signale, die durch den Steuersignalanschlußstreifen 11 empfangen werden, und zum Vorsehen eines invertierten Ausgangssignales, einen zweiten In­ vertierer 13 zum Invertieren des Ausgangssignales des ersten Invertierers 12 und zum Vorsehen eines invertierten Ausgangssignales, einen ersten Schalter 20, dessen Eingang mit dem ersten Anschlußstreifen 3a verbunden ist und der ein- und ausgeschaltet wird in Abhängigkeit der Ausgangs­ signale des ersten und zweiten Invertierers 12 und 13, wodurch der erste Anschlußstreifen 3a mit der internen Schaltung 8 verbunden wird, einen zweiten Schalter 21, der einen Eingang mit dem zweiten Anschlußstreifen 3d für das Signal A0 verbunden hat und ein- und ausgeschaltet wird in Abhängigkeit der Ausgangssignale des ersten und zweiten Inverters 12 und 13, wodurch selektiv der zweite Anschlußstreifen 3d mit der internen Pufferschaltung 8 verbunden wird, und einen MOS-Transistor 14, der auf einem Eingansabschnitt des ersten Invertierers 12 zum Steuern des Potentiales des Eingangsabschnittes des ersten Invertierers 12 in Abhängigkeit des Potentiales des Steuersignalanschlußstreifens 11 vorge­ sehen ist.
Bei dem MOS-Transistor 14 ist der Drain mit dem Eingangsabschnitt (einem Knotenpunkt A) des ersten Invertierers 12 verbunden, das Gate mit dem Spannungsversorgungspotential Vcc verbunden und die Source mit dem Massepotenial verbunden.
Der erste Schalter 20 weist einen P-Kanal-MOS-Transistor 15 und einen N-Kanal-MOS-Transistor 16 auf. Der Drain des P-Kanal-MOS-Transistors 15 und der Drain des N-Kanal-MOS-Transistors 16 sind miteinander ver­ bunden, und die entsprechenden Sources davon sind ebenfalls miteinander verbunden. Die entsprechenden Drains des MOS-Transistors 15 und 16 sind mit dem ersten Anschlußstreifen 3a für das Signal A0 verbunden. Das Gate des P-Kanal-MOS-Transistors 15 ist mit dem Ausgang des zweiten Invertierers 13 verbunden. Das Gate des N-Kanal-MOS-Transistors 16 ist mit dem Ausgang des ersten Invertierers 12 verbunden.
Der zweite Schalter 21 weist einen N-Kanal-MOS-Transistor 17 und einen P-Kanal-MOS-Transistor 18 auf. Der Drain des N-Kanal-MOS-Transisors 17 und der Drain des P-Kanal-MOS-Transistors 18 sind miteinander verbunden, und diese Drains sind mit dem zweiten Anschlußstreifen 3d für das Signal A0 verbunden. Die entsprechenden Sources des P-Kanal-MOS- Transistors 18 und des N-Kanal-MOS-Transitors 17 sind miteinander verbunden. Das Gate des N-Kanal-MOS-Transistors 17 empfängt ein Ausgangssignal von dem zweiten Invertierer 13. Das Gate des P-Kanal- MOS-Transistors 18 empfängt ein Ausgangssignal von dem ersten Inver­ tierer 12.
Ein Knoten zwischen dem ersten und zweiten Schalter 20 und 21 ist mit der internen Schaltung 8 verbunden. Der Anschlußstreifen 11 und der erste Invertierer 12 sind miteinander durch einen Draht 7 verbunden.
Im folgenden wird der Betrieb des Schaltkreises dieser Ausführungsform beschrieben. Zuerst sei angenommen, daß der Spannungsversorgungsan­ schluß des Bauteiles nicht mit dem Steuersignalanschlußstreifen 11 verbunden ist. In diesem Fall ist der Anschlußstreifen in einem unge­ erdeten Zustand. Folglich nimmt der Knotenpunkt A das Massepotential an, nämlich ein Pegel L, da der N-Kanal-MOS-Transistor 14 immer leitet. Da­ her ist das Ausgangspotenial des ersten Invertierers 12 (das Potential an dem Knotenpunkt B) auf einem Pegel H und das Ausgangspotential des zweiten Invertierers 13 (das Potential an dem Knotenpunkt C) auf dem Pegel L. Als Resultat sind der P-Kanal-MOS-Transistor 15 und der N-Kanal-MOS-Transitor 16 leitend, wodurch der erste Schalter eingeschaltet ist. Dagegen sind der N-Kanal-MOS-Transistor 17 und der P-Kanal-MOS- Transistor 18 beide gesperrt, wodurch der zweite Schalter 21 ausgeschaltet ist. Somit ist der erste Anschlußstreifen 3A für das Signal A0 mit der internen Schaltung 8 durch den ersten Schalter 20 verbunden. Dagegen ist der zweite Anschlußstreifen 3d für das Signal A0 von der internen Schaltung 8 abgetrennt.
Als nächstes sei der Fall angenommen, in dem der Spannungsversorgungs­ anschluß des Bauteiles mit dem Spannungsversorgungsanschlußstreifen 10 mit Hilfe eines Verbindungsdrahtes 31 verbunden ist und gleichzeitig mit dem Steuersignalanschlußstreifen 11 mit Hilfe eines Verbindungsdrahtes 32 verbunden ist. In diesem Fall nimmt der Knotenpunkt A immer den Pegel H an, da die Versorgungsspannung Vcc an den Steuersignalanschluß­ streifen 11 angelegt ist. Folglich ist der Knotenpunkt B auf dem Pegel L und der Knotenpunkt C ist auf dem Pegel H. Als Resultat werden der P-Kanal-MOS-Transistor 15 und der N-Kanal-MOS-Transistor 16 beide in den nichtleitenden Zustand gebracht, und der erste Schalter 20 wird abgeschaltet. Andererseits sind der N-Kanal-MOS-Transitor 17 und der P-Kananal-MOS-Transistor 18 leitend, so daß der zweite Schalter 21 eingeschaltet ist. Somit ist der erste Anschlußstreifen 3a für das Signal A0 von der internen Schaltung 8 getrennt, und der zweite Anschlußstreifen 3d für das Signal A0 ist mit der internen Schaltung 8 durch den zweiten Schalter 21 verbunden.
In Abhängigkeit davon, ob der Spannungsversorgungsanschluß des Bau­ teiles mit dem Steuersignalanschlußstreifen 11 verbunden ist oder nicht, wird also einer des ersten und zweiten Anschlußstreifens 3a und 3d für das Signal A0 mit der internen Schaltung 8 verbunden, und der andere Anschlußstreifen wird von der internen Schaltung 8 getrennt. Obwohl in diesem Fall zwei Anschlußstreifen auf dem Halbleiterchip für den Zweck des Empfangens des gleichen Signales vorgesehen sind, kann die Ein­ gangskapazität praktisch gleich der Eingangskapazität in dem Fall gemacht werden, in dem nur ein Anschlußstreifen auf einem Halbleiterchip für den Zweck des Empfangens eines Signales vorgesehen ist.
Obwohl der Schaltungsteil, der nach dem Knotenpunkt C in der Auswahl­ einrichtung 19 kommt, durch MOS-Transistoren sowohl des N-Kanal- als auch des P-Kanal-Types in der oben beschriebenen Ausführungsform gebildet ist, kann dieser Abschnitt auch durch MOS-Transistoren entweder nur des N-Kanal-Types oder des P-Kanal-Types gebildet werden, die die gleichen Funktionen wie oben haben. In diesem Fall kann der gleiche Effekt erzielt werden.
Obwohl der Steuersignalanschlußstreifen 11 in der Nähe des Spannungs­ versorgungsanschlußstreifens 10 in der oben beschriebenen Ausführungs­ form derart vorgesehen ist, daß Knotenpunkt A auf Massepegel liegt, wenn der Spannungsversorgungsanschluß des Bauteiles nicht mit dem Steuer­ signalanschlußstreifen 11 verbunden ist, kann der Steuersignalanschluß­ streifen 11 in der Nähe eines Masseanschlußstreifens (nicht abgebildet) auf dem Halbleiterchip 1 vorgesehen werden, und ein P-Kanal-MOS- Transistor kann anstelle des N-Kanal-MOS-Transitors 14 benutzt werden. In diesem Fall kann die Verbindung auf die folgende Weise eingerichtet werden. Der Drain dieses P-Kanal-MOS-Transistors ist mit einer Span­ nungsversorgungsleitung der Spannungsversorgungsspannung Vcc ver­ bunden, und dessen Gate ist auf Masse gelegt, so daß der Knotenpunkt A die Versorgungsspannung annimmt, wenn ein Masseanschluß (nicht gezeigt) auf dem Bauteil nicht mit dem Steuersignalanschlußstreifen 11 verbunden ist. Dagegen ist der Knotenpunkt B mit den entsprechenden Gates des P-Kanal-MOS-Transistors 15 und des N-Kanal-MOS-Transistors 17 ver­ bunden, und der Knotenpunkt C ist mit den entsprechenden Gates des N-Kanal-MOS-Transitors 16 und des P-Kanal-MOS-Transistors 18 verbunden. Somit kann der entsprechende Effekt wie in der oben beschriebenen Ausführungsform erzielt werden.
Obwohl zwei Anschlußstreifen auf dem Halbleiterchip in der oben be­ schriebenen Ausführungsform zum Zwecke des Emfangens eines Signales vorgesehen sind, sind auch eine größere Anzahl von Anschlußstreifen denkbar.

Claims (4)

1. Integrierter Schaltkreis mit einer Auswahleinrichtung (19) zum Verbinden einer internen Schaltung (8) mit einem von einer Mehrzahl von Signalanschlußstreifen (3a, 3d), wobei die Auswahleinrichtung (19) eingangsseitig mit einem von der Betriebsspannung (Vcc, Masse) abgeleiteten Steuer­ signal beaufschlagbarer Steuersignalanschlußstreifen (11) verbunden ist, und wobei die Auswahleinrichtung so ausgebildet ist, daß sie in Abhängigkeit des an dem Steuersignalanschlußstreifen (11) anliegenden Steuersignales die interne Schaltung (8) selektiv mit einem der Signalanschlußstreifen (3a, 3d) ver­ bindet.
2. Integrierter Schaltkreis nach Anspruch 1,
dadurch gekennzeichnet, daß die Auswahleinrichtung (19) einen ersten Invertierer (12) zum Invertieren des von dem Steuersignalanschlußstreifen (11) empfangenen Signales und zum Vorsehen eines Ausgangssignales,
einen zweiten Invertierer (13) zum Invertieren des Ausgangssignales des ersten Invertierers (12) und Vorsehen eines Ausgangssignales,
einen ersten Schalter (20), der einen mit einem der Signalanschlußstreifen (3a, 3d) verbundenen Eingang aufweist und ein- und ausschaltet als Reaktion auf die Ausgangssignale des ersten und zweiten Invertierers (12, 13) und der durch einen P-Kanal-MOS-Transistor (15) und einen N-Kanal- MOS-Transistor (16) zum selektiven Durchlassen eines Ausgangssignales von dem einen der Signalanschlußstreifen (3a, 3d) gebildet ist, und
einen zweiten Schalter (21), der einen mit einem anderen der Signal­ anschlußstreifen (3a, 3d) verbundenen Eingang aufweist und ein- und ausschaltet als Reaktion auf die Ausgangssignale des ersten und zweiten Invertierers (12, 13) und der durch einen P-Kanal-MOS-Transistor (18) und einen N-Kanal-MOS-Transistor (17) zum selektiven Durchlassen eines Ausganggsignales des anderen der Signalanschlußstreifen (3a, 3d) gebildet ist,
aufweist, wobei der erste und zweite Schalter (20, 21) miteinander derart verknüpft sind, daß einer des ersten und zweiten Schalters (20, 21) eingeschaltet ist, während der andere der Schalter abgeschaltet ist, und daß die Ausgänge des ersten und zweiten Schalters (20, 21) gemeinsam mit der internen Schaltung (8) verbunden sind.
3. Integrierter Schaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwei Signalanschlußstreifen (3a, 3d) vorgesehen sind und daß das Steuersignal zwei voneinander verschiedene Werte annehmen kann.
4. Integrierter Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß als Steuersignal die Betriebsspannung (Vcc) oder Masse benützt wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19638175A1 (de) * 1996-09-18 1998-03-26 Siemens Ag Integrierte Schaltung mit einem diese in sich aufnehmenden Gehäuse

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900001398B1 (ko) * 1987-11-30 1990-03-09 삼성전자 주식회사 양방성 입출력 셀
KR910003593B1 (ko) * 1987-12-30 1991-06-07 삼성전자 주식회사 고집적도 메모리용 모드 선택회로
JPH01280923A (ja) * 1988-05-07 1989-11-13 Mitsubishi Electric Corp 半導体集積回路装置
US4987325A (en) * 1988-07-13 1991-01-22 Samsung Electronics Co., Ltd. Mode selecting circuit for semiconductor memory device
US4866309A (en) * 1988-07-18 1989-09-12 Western Digital Corporation Multiplexed bus architecture for configuration sensing
US6304987B1 (en) 1995-06-07 2001-10-16 Texas Instruments Incorporated Integrated test circuit
US4987319A (en) * 1988-09-08 1991-01-22 Kawasaki Steel Corporation Programmable input/output circuit and programmable logic device
JP2560805B2 (ja) * 1988-10-06 1996-12-04 三菱電機株式会社 半導体装置
US5161124A (en) * 1988-10-27 1992-11-03 Texas Instruments Incorporated Bond programmable integrated circuit
US4912348A (en) * 1988-12-09 1990-03-27 Idaho Research Foundation Method for designing pass transistor asynchronous sequential circuits
JP3005250B2 (ja) * 1989-06-30 2000-01-31 テキサス インスツルメンツ インコーポレイテツド バスモニター集積回路
JP2531827B2 (ja) * 1990-04-25 1996-09-04 株式会社東芝 半導体装置及びその製造方法
JP2925337B2 (ja) * 1990-12-27 1999-07-28 株式会社東芝 半導体装置
US5353250A (en) * 1991-12-09 1994-10-04 Texas Instruments Inc. Pin programmable dram that provides customer option programmability
JP2727921B2 (ja) * 1993-08-13 1998-03-18 日本電気株式会社 半導体集積回路装置
US5557219A (en) * 1994-01-31 1996-09-17 Texas Instruments Incorporated Interface level programmability
US5969538A (en) 1996-10-31 1999-10-19 Texas Instruments Incorporated Semiconductor wafer with interconnect between dies for testing and a process of testing
US5760643A (en) * 1995-10-31 1998-06-02 Texas Instruments Incorporated Integrated circuit die with selective pad-to-pad bypass of internal circuitry
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
US7058862B2 (en) * 2000-05-26 2006-06-06 Texas Instruments Incorporated Selecting different 1149.1 TAP domains from update-IR state
JP3334671B2 (ja) * 1999-04-16 2002-10-15 日本電気株式会社 半導体装置及びこれを搭載したモジュール
US6731071B2 (en) * 1999-06-21 2004-05-04 Access Business Group International Llc Inductively powered lamp assembly
US6728915B2 (en) 2000-01-10 2004-04-27 Texas Instruments Incorporated IC with shared scan cells selectively connected in scan path
US6769080B2 (en) 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
JP4313544B2 (ja) * 2002-05-15 2009-08-12 富士通マイクロエレクトロニクス株式会社 半導体集積回路
US7131033B1 (en) 2002-06-21 2006-10-31 Cypress Semiconductor Corp. Substrate configurable JTAG ID scheme
US7818640B1 (en) 2004-10-22 2010-10-19 Cypress Semiconductor Corporation Test system having a master/slave JTAG controller
US20060086940A1 (en) * 2004-10-26 2006-04-27 Jim Wang Package structure of multi-chips light-emitting module

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56157056A (en) * 1980-05-09 1981-12-04 Fujitsu Ltd Manufacture of read-only memory
US4386284A (en) * 1981-02-06 1983-05-31 Rca Corporation Pulse generating circuit using current source
DE3120163A1 (de) * 1981-05-21 1982-12-09 Deutsche Itt Industries Gmbh, 7800 Freiburg Cmos-auswahlschaltung
JPS5835963A (ja) * 1981-08-28 1983-03-02 Fujitsu Ltd 集積回路装置
DE3218992A1 (de) * 1982-05-19 1983-11-24 Siemens AG, 1000 Berlin und 8000 München Monolithisch integrierter schaltkreis
JPS6188538A (ja) * 1984-10-05 1986-05-06 Fujitsu Ltd 半導体装置
US4638181A (en) * 1984-11-29 1987-01-20 Rca Corporation Signal source selector
JPS6251231A (ja) * 1985-08-30 1987-03-05 Fujitsu Ltd 半導体集積回路装置
JPH0831789B2 (ja) * 1985-09-04 1996-03-27 沖電気工業株式会社 出力回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19638175A1 (de) * 1996-09-18 1998-03-26 Siemens Ag Integrierte Schaltung mit einem diese in sich aufnehmenden Gehäuse
DE19638175C2 (de) * 1996-09-18 2000-05-25 Siemens Ag Integrierte Schaltung (Chip) mit einem diese in sich aufnehmenden Gehäuse und externer Konfigurationsmöglichkeit

Also Published As

Publication number Publication date
KR910000114B1 (ko) 1991-01-21
JPS62244144A (ja) 1987-10-24
DE3712178A1 (de) 1987-10-22
US4808844A (en) 1989-02-28
JP2605687B2 (ja) 1997-04-30
KR870010628A (ko) 1987-11-30

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