JP2727921B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に外部からの電源電圧を内部で降圧して使用す
る型のメモリ等のテスト回路を有する半導体集積回路装
置に関する。
【０００２】
【従来の技術】最近のメモリ製品では微細化，大容量化
に伴い、信頼性向上，低消費電力化を達成させるため
に、外部からの電源電圧を内部で降圧して使用する方式
が用いられるようになってきた。この降圧電源の回路構
成の例を以下に説明する。
【０００３】互いに異なるＭＯＳトランジスタのしきい
値の差等を基準として利用したリファレンス電位発生回
路によって、電源電圧変動や温度変動などの影響を受け
ないリファレンス電位を発生させる。次に降圧電源回路
によって、リファレンス電位と同じ電位の降圧電源電位
を発生させる。
【０００４】通常リファレンス電位発生回路はチップ内
に１回路のみが配置され、またこの回路はメモリが待機
時にある時も常時動作させなくてはならないのでその消
費電流は数μＡから数十μＡ程度と非常に小さく抑えら
れている。
【０００５】従って、リファレンス電位発生回路がリフ
ァレンス電位を駆動する電流能力は低く、このリファレ
ンス電位節点から数μＡ以上の消費電流を流すことはで
きない。そのため降圧電源回路が必要になる。この降圧
電源回路自身の消費電流は大きいけれども、メモリが動
作して大きな消費電流が流れる時の短かい期間のみ高速
に大きな電流を駆動することができ、通常、メモリセル
アレイブロック単位にチップ内に複数個配置されてい
る。また、リファレンス電位発生回路にはヒューズが用
意されており、半導体チップの製造時におけるＭＯＳト
ランジスタのしきい値のばらつきなどによってリファレ
ンスの電位が所望の電位からずれても、半導体チップの
製造工程である拡散工程終了後にヒューズを切断するこ
とによりリファレンス電位を所望の電位に合わせ込むこ
とができる。
【０００６】図３はリファレンス電位発生回路及び、リ
ファレンス電位測定回路の接続の構成及び各回路の内部
回路構成に関し、簡略化して示した従来例の半導体集積
回路装置である。
【０００７】リファレンス電位発生回路３０の互いに異
なるＭＯＳトランジスタ（図示せず）のしきい値の差等
で発生させる基準電位３２はチップの製造時のしきい値
等のばらつきで変動してしまう値である。基準電位３２
を差動増幅回路３１，Ｐ型ＭＯＳトランジスタＱ５なら
びに抵抗Ｒ２およびＲ３から成る回路で増幅してリファ
レンスの電位３３を作っている。増幅率は抵抗Ｒ２およ
びＲ３の抵抗比で決まり、また抵抗Ｒ２およびＲ３はヒ
ューズを切断することでその抵抗値を変えられるように
なっており、そのことで基準電位３２の増幅率をかえ、
リファレンス電位発生回路３０の電位３３を任意の値を
変えることができる。
【０００８】また、リファレンス電位測定回路３８はテ
ストモード信号１６がテストモードにエントリーしてい
る時のみ活性になる回路で、外部からパットＰ２にあた
えられた電位とリファレンス発生回路３０の電位３３を
差動増幅回路３５で比較して判定出力３７を出す回路構
成になっている。
【０００９】この従来例におけるリファレンス電位３３
の合わせ込み作業工程を説明すると、製造工程のうちウ
ェハー処理の終了後、ウェハーの状態で探針を各パット
にあてて行う電気テストにてリファレンス電位３３を測
定し、リファレンス電位の所望の電位からのずれを補正
するための抵抗Ｒ２およびＲ３における切断するべきヒ
ューズを計算により求める。次にトリミング装置（図示
せず）にてヒューズの切断を行い所望のリファレンスの
電位３４に合わせ込む。
【００１０】一方、ほとんどのメモリ装置の製造には、
半導体チップの製造工程の拡散工程などで発生する部分
的な欠陥によって不良になったメモリセルをスペアのメ
モリセルに置き換えて救済する冗長回路が用意されてい
る。
【００１１】この置き換え作業工程は、ウェハー処理工
程終了後のウェハーの状態における探針によるテストに
て不良のメモリセルを検出し、その後トリミング装置に
て不良のメモリセルに対応したアドレスのヒューズを切
断するという方法で行なわれる。これはリファレンスの
電位の合わせ込みとまったく同じ作業工程である。
【００１２】
【発明が解決しようとする課題】しかしながら、図３に
示す従来例半導体集積回路装置の回路構成では、リファ
レンスの電位の合わせ込みと不良メモリセルをスペアに
置き換える作業工程を独立に２回行なわなければならな
いという問題点がある。つまり、不良メモリセルの検出
において、そのメモリセルの良／不良が内部の降圧電源
の電位に依存するためこのテストを行う時にはリファレ
ンス電位を所望の電位にしておかなければならない。
【００１３】従って、初めにリファレンスの電位を探針
によるテストとトリミング装置によるヒューズの切断で
合わせ込んだ後に、再び探針によるテストで不良メモリ
セルを検出する作業が必要となる。この同じ工程をおの
おの２回行うことは上述のメモリ装置の生産性の低下及
びコストの増大につながり、この作業工程を１回で行う
手法が望まれていた。
【００１４】また、図４に示すようにリファレンス電位
発生回路４０のノード４３に直接パットＰ２を接続する
ことで探針によるテストとトリミング装置によるヒュー
ズ切断をおのおの１度の作業工程で行う方法が考えられ
る。つまり、探針によるテスト時に、パットＰ２の電位
つまりリファレンス電位４４を測定し、また不良メモリ
セルの検出はパットＰ２に所望の電位を外からあたえ、
次にトリミング装置にて、リフアレンス電位４４を合わ
せ込むための抵抗Ｒ２およびＲ３のヒューズの切断及び
不良メモリのスペアへの置き換えのためのアドレスヒュ
ーズの切断を同時に行う方法である。
【００１５】しかし、この方法では、パットＰ２の電位
を測定する時にリファレンス電位発生回路４０から数μ
Ａ程度以上の電流を消費できないので測定装置側のパッ
トＰ２に接続されたピンを高いインピーダンスにしなが
ら、さらにその高いインピーダンスのピンをノイズのな
い状態に保たなければならないという技術的に困難な制
約がある。また、不良メモリセルの検出時にはパットＰ
２に所望の電位をあたえなければならないので、測定装
置の１つのピンで、電圧を測定する機能と電圧をあたえ
る機能が必要という制約もあり、これらの制約を満たす
には高価な測定装置が必要になるという問題もあった。
【００１６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、外部の基準電位によりリファレンス電位を出力
するリファレンス電位発生回路と、外部から与えられた
電位を受ける第１のパットと、入力を前記第１のパット
に接続した第１のロジック回路と、入力を前記第１のロ
ジック回路の出力に接続した第２のロジック回路と、前
記第１のパットと所定の電位が与えられる電源端子との
間に配置した負荷手段と、前記リファレンス電位を受け
る第１の端子と、一方の電極を前記第１のパットに接続
し他方の電極を第２の端子に接続した第１のトランスフ
ァーゲートと、一方の電極を前記第２の端子に接続し他
方の電極を前記第１の端子に接続する第２のトランスフ
ァーゲートとを具備し、前記第１のロジック回路の出力
および前記第２のロジック回路の出力とで前記第１およ
び第２のトランスファーゲートのそれぞれが制御され前
記第２の端子に前記リファレンス電位または前記第１の
パットの電位を中間電位として出力する中間電位出力回
路と、外部から与えられた電位と前記中間電位とを比較
し判定信号を出力するリファレンス電位測定回路とを備
える構成である。
【００１７】本発明の半導体集積回路装置は、ダイナミ
ックランダムアクセスメモリのセルキャパシタの対極へ
の所定の電位を供給するセル対極電源回路と、外部から
与えられた電位を受ける第１のパットと、入力を前記第
１のパットに接続した第１のロジック回路と、入力を前
記第１のロジック回路の出力に接続した第２のロジック
回路と、前記第１のパットと所定の電位が与えられる電
源端子との間に配置した負荷手段と、前記セル対極電源
回路の出力を受ける第１の端子と、一方の電極を前記第
１のパットに接続し他方の電極を第２の端子に接続した
第１のトランスファーゲートと、一方の電極を前記第２
の端子に接続し他方の電極を前記第１の端子に接続する
第２のトランスファーゲートとを具備し、前記第１のロ
ジック回路の出力および前記第２のロジック回路の出力
とで前記第１および第２のトランスファーゲートのそれ
ぞれが制御され前記第２の端子に前記セル対極電源回路
の出力または前記第１のパットの電位を中間電位として
出力する中間電位出力回路と、外部から与えられた電位
と前記中間電位とを比較し判定信号を出力するリファレ
ンス電位測定回路とを備える構成である。
【００１８】さらに、本発明の半導体集積回路装置は、
前記第１のトランスファーゲートはゲートに前記第１の
ロジック回路の出力を受けるＰ型ＭＯＳトランジスタ
と、ゲートに前記第２のロジック回路の出力を受けるＮ
型ＭＯＳトランジスタとから構成することもできる。
【００１９】さらにまた、本発明の半導体集積回路装置
は、前記第２のトランスファーゲートはゲートに前記第
１のロジック回路の出力を受けるＮ型ＭＯＳトランジス
タと、ゲートに前記第２のロジック回路の出力を受ける
Ｐ型ＭＯＳトランジスタとから構成することもできる。
【００２０】またさらに本発明の半導体集積回路装置
は、前記第１のロジック回路はインバータ回路である構
成とすることもでき、また、前記第２のロジック回路は
インバータ回路である構成とすることもできる。
【００２１】つまり本発明は、上記第１のパットに正の
電源または負の電源の電位とは異なるアナログ的中間電
位をあたえた時、そのアナログ的電位を上記第１のトラ
ンジスタファーゲートを介して、上記第１の節点にあた
えるという目的と、上記第１のパットにあたえられたア
ナログ的中間電位を上記第１のロジック回路によりデジ
タル的な電位に変換し、その電位を使って上記第１及び
前記第２のトランスファーゲートを制御するという目的
の、２つの目的のために１つの入力信号を同時に共通に
使用するという特徴をもつ。
【００２２】
【実施例】次に本発明について図面を参照して説明す
る。
【００２３】本発明の第１の実施例の半導体集積回路装
置の回路図である。
【００２４】図１を参照すると、この実施例の半導体集
積回路装置は、Ｐ型ＭＯＳトランジスタＱ１とＮ型ＭＯ
ＳトランジスタＱ２から成る両チャネル型のトランジス
ファーゲートの一方の電極をパットＰ１に、他方の電極
を端子２に接続している。また、Ｎ型ＭＯＳトラジスタ
Ｑ３とＰ型ＭＯＳトランジスタＱ４から成る両チャネル
型のトランスファーゲートの一方の電極を端子１を介し
てリファレンス電位発生回路１０の出力３に、他方の電
極を端子２に接続し、また、パットＰ１を入力としノー
ドＡを出力とするインバータＩ１と、ノードＡを入力と
しノードＢを出力とするインバータＩ２が配置され、ノ
ードＡ，ノードＢは２つのトランスファーゲートの制御
信号となっており、さらに、パットＰ１と負の電源ＧＮ
Ｄとの間に抵抗Ｒ１が配置される中間電位出力回路１０
０を有している。
【００２５】また、リファレンス電位測定回路１８が配
置され、テストモードエントリー時に所望リファレンス
電位１４とパットＰ２の電位を比較し、判定出力１７を
出力する回路構成になっている。
【００２６】次に、探針によるこの実施例の半導体集積
回路装置のテストの作業工程について説明する。
【００２７】ウェハーの拡散工程終了後ウェハーの状態
において、探針によるテストにてまず、リファレンス電
位測定回路１８を活性にするテストモードエントリー
し、パットＰ１に負の電源電位をあたえる。これによ
り、ノードＡはハイレベル、ノードＢはローレベルにな
りトランジスタＱ３およびＱ４から成るトランスファー
ゲートがオンし、所望リファレンス電位１４は、リファ
レンス電位発生回路１０の出力３の電位になる。
【００２８】この状態でリファレンス電位測定回路１８
によってパットＰ２にあたえられた電位と上記リファレ
ンスの電位１４を比較することでリファレンス電位発生
回路１０の出力３の電位を測定し、次にテストモードか
らぬけ、パットＰ１にリファレンスの所望の電位をあた
える。インバータＩ１のしきい値は所望リファレンスの
電位より低く設定しておくことで、ノードＡはローレベ
ル，ノードＢはハイレベルになりトランジスタＱ１およ
びＱ２から成るトランファーゲートがオンし、所望リフ
ァレンス電位１４はパットＰ１にあたえられた電位にな
る。
【００２９】従って中間電位発生回路１００の電位は所
望の電位になっており、この状態で不良メモリセルの検
出を行う。その後、トリミング装置にて抵抗Ｒ２，Ｒ３
のヒューズの切断及び不良メモリセルのスペアへの置き
換えのヒューズの切断を同時に行う。
【００３０】つまり、探針によるテストとトリミング装
置によるヒューズ切断の工程がおのおの１回で済む。ま
た、探針によるテスト時の測定装置におけるパットＰ１
およびＰ２に接続するピンは電圧をあたえる機能のみが
あればよく、図４に示す従来例の半導体集積回路装置で
必要であった複雑な機能や制約を有する必要がない。
【００３１】また、パットＰ１に探針を接続しない場合
は、パットＰ１の電位は抵抗Ｒ１によって負の電源電圧
になるのでトランジスタＱ３およびＱ４から成るトラン
スファーゲートがオンになり、所望リファレンス電位１
４はリファレンス電位発生回路１０の電位３になる。
【００３２】従って、抵抗Ｒ２，Ｒ３のヒューズカット
によってリファレンス電位発生回路１０の出力３が所望
の電位に合わせ込まれていれば、製品としての組立てに
おいてパットＰ１をボンディングする必要はない。
【００３３】本発明を使用することにより、従来の回路
で問題となっていた探針によるテスト及びトリミング装
置によるヒューズ切断の工程をおのおの２回行う必要が
なく測定装置に対する制約を少なくすることができる。
【００３４】また、本発明はリファレンスの電位という
アナログの電位とインバータＩ１の入力というディジタ
ル的な電位に対し、１つのパットで共通に使用している
ので、メモリ装置の内部降圧電源の電位を変えて評価を
行う場合、インバータＩ１のしきい値よりも高い電位の
範囲でパットＰ１にあたえる電位を変化させるだけの操
作で、このメモリ装置の内部電源の電位を自由に変えら
れるので特にテストモードなどを用意しておく必要がな
く、この評価を簡単に行うことを可能とすることができ
る。
【００３５】次に、本発明の第２の実施例の半導体集積
回路装置について説明する。
【００３６】図２を参照すると、この実施例の半導体集
積回路装置は、第１の実施例のリファレンス電位発生回
路１０の替わりにセル対極電源回路２０が配置されてい
る。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
においてセルキャパシタの対極に与える所定セル対極電
位２２には正の電源電位以下で負の電源電位以上のある
中間電位があたれられる。このセルキャパシタの対極の
電位を変えて評価を行う場合、この実施例の半導体集積
回路装置を用いることでインバータＩ１のしきい値以上
の電位でパットＰ１にあたえる電位を変化させるだけの
操作で上記セルキャパシタの対極の電位を自由に変化さ
せることができ、またパットＰ１にインバータＩ１のし
きい値以下の電位または何も接続しない場合は所定セル
対極はセル対極電源回路２０の出力２１の電位になるの
で、この評価を簡単に行なえる。
【００３７】このように本発明の回路構成を用いれば、
半導体集積回路装置内で発生させるアナログ的電位に対
し１つのパットに外部から電位をあたえるだけの操作
で、そのアナログ的電位を外部からあたえた電位に切り
換えられるので、アナログ的電位を変化させて行う評価
を簡単に行うことができる。
【００３８】
【発明の効果】以上説明したように、本発明は外部から
の電源電圧を内部で降圧する型のメモリにおいて、探針
によるテストでリファレンス電位発生回路の出力の電位
の測定と不良メモリセルの検出を同時に行うことがで
き、このことにより探針によるテストとトリミング装置
によるヒューズ切断の工程をそれぞれ１回のみで行なえ
ることを可能とするので生産性の向上及びコストの低減
につながる。また、探針によるテスト時の測定装置にお
いて、電圧をあたえる機能と高いインピーダンスを保ち
ながらノイズの無い状態で電圧を測定する機能を備え持
つピンというような技術的に困難な制約を必要としな
い。
【００３９】また、リファレンス電位発生回路に限ら
ず、セル電極電源回路等、アナログ的な中間電位を発生
させる回路に対して本発明を応用することで、そのアナ
ログ的な電位を変化させて行う評価を簡単に行うことが
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体集積回路装置の
回路図である。
【図２】本発明の第２の実施例の半導体集積回路装置の
回路図である。
【図３】従来例の半導体集積回路装置の回路図でる。
【図４】他の従来例の半導体集積回路装置の回路図であ
る。
【符号の説明】
１，２，２１，２２ 端子 ３，３３，４３ リファレンス出力電位 １０，３０，４０ リファレンス電位発生回路 １２，３２，４２ 基準電位 １４，３４ 所望リファレンス電位 １６，３６ テストモード信号 １７，３７ 判定出力 １８，３８ リファレンス電位測定回路 １００，２００ 中間電位出力回路 Ｑ１，Ｑ４，Ｑ５ Ｐ型ＭＯＳトランジスタ Ｑ２，Ｑ３ Ｎ型ＭＯＳトランジスタ Ｒ１，Ｒ２，Ｒ３ 抵抗 Ｉ１，Ｉ２ インバータ Ｐ１，Ｐ２ パット

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部の基準電位によりリファレンス電位
    を出力するリファレンス電位発生回路と、外部から与え
    られた電位を受ける第１のパットと、入力を前記第１の
    パットに接続した第１のロジック回路と、入力を前記第
    １のロジック回路の出力に接続した第２のロジック回路
    と、前記第１のパットと所定の電位が与えられる電源端
    子との間に配置した負荷手段と、前記リファレンス電位
    を受ける第１の端子と、一方の電極を前記第１のパット
    に接続し他方の電極を第２の端子に接続した第１のトラ
    ンスファーゲートと、一方の電極を前記第２の端子に接
    続し他方の電極を前記第１の端子に接続する第２のトラ
    ンスファーゲートとを具備し、前記第１のロジック回路
    の出力および前記第２のロジック回路の出力とで前記第
    １および第２のトランスファーゲートのそれぞれが制御
    され前記第２の端子に前記リファレンス電位または前記
    第１のパットの電位を中間電位として出力する中間電位
    出力回路と、外部から与えられた電位と前記中間電位と
    を比較し判定信号を出力するリファレンス電位測定回路
    とを備えることを特徴とする半導体集積回路装置。
  2. 【請求項２】 ダイナミックランダムアクセスメモリの
    セルキャパシタの対極への所定の電位を供給するセル対
    極電源回路と、外部から与えられた電位を受ける第１の
    パットと、入力を前記第１のパットに接続した第１のロ
    ジック回路と、入力を前記第１のロジック回路の出力に
    接続した第２のロジック回路と、前記第１のパットと所
    定の電位が与えられる電源端子との間に配置した負荷手
    段と、前記セル対極電源回路の出力を受ける第１の端子
    と、一方の電極を前記第１のパットに接続し他方の電極
    を第２の端子に接続した第１のトランスファーゲート
    と、一方の電極を前記第２の端子に接続し他方の電極を
    前記第１の端子に接続する第２のトランスファーゲート
    とを具備し、前記第１のロジック回路の出力および前記
    第２のロジック回路の出力とで前記第１および第２のト
    ランスファーゲートのそれぞれが制御され前記第２の端
    子に前記セル対極電源回路の出力または前記第１のパッ
    トの電位を中間電位として出力する中間電位出力回路
    と、外部から与えられた電位と前記中間電位とを比較し
    判定信号を出力するリファレンス電位測定回路とを備え
    ることを特徴とする半導体集積回路装置。
  3. 【請求項３】 前記第１のトランスファーゲートはゲー
    トに前記第１のロジック回路の出力を受けるＰ型ＭＯＳ
    トランジスタと、ゲートに前記第２のロジック回路の出
    力を受けるＮ型ＭＯＳトランジスタとから構成される請
    求項１または２記載の半導体集積回路装置。
  4. 【請求項４】 前記第２のトランスファーゲートはゲー
    トに前記第１のロジック回路の出力を受けるＮ型ＭＯＳ
    トランジスタと、ゲートに前記第２のロジック回路の出
    力を受けるＰ型ＭＯＳトランジスタとから構成される請
    求項１，２または３記載の半導体集積回路装置。
  5. 【請求項５】 前記第１のロジック回路はインバータ回
    路である請求項１，２，３または４記載の半導体集積回
    路装置。
  6. 【請求項６】 前記第２のロジック回路はインバータ回
    路である請求項１，２，３，４または５記載の半導体集
    積回路装置。
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