JP3093628B2 - 差動型増幅回路 - Google Patents
差動型増幅回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、差動型増幅回路に
関し、特に、静止状態における電源電流を測定すること
により製造時の欠陥を検出できるようにしたＣＭＯＳト
ランジスタ構成のＬＳＩに用いて有効な、ＣＭＯＳトラ
ンジスタ構成の差動型演算増幅回路に関する。
関し、特に、静止状態における電源電流を測定すること
により製造時の欠陥を検出できるようにしたＣＭＯＳト
ランジスタ構成のＬＳＩに用いて有効な、ＣＭＯＳトラ
ンジスタ構成の差動型演算増幅回路に関する。
【０００２】
【従来の技術】ＬＳＩの検査は、通常、完成したＬＳＩ
の動作を、設計段階で作成しておいたＬＳＩの機能動作
のテストパターンと、ＬＳＩテスタで比較し、その比較
結果によってＬＳＩの良否判定を行う。しかし、上記の
テストパターンだけでは製造工程中で発生する不良を検
出することが困難であることから、不良ＬＳＩの市場へ
の混入を絶滅できない。そこで一般には、上記のテスト
パターン以外に、製造工程で発生する不良を検出するた
めのテストパターンを新たに作成し、故障検出率を向上
させるようにしている。
の動作を、設計段階で作成しておいたＬＳＩの機能動作
のテストパターンと、ＬＳＩテスタで比較し、その比較
結果によってＬＳＩの良否判定を行う。しかし、上記の
テストパターンだけでは製造工程中で発生する不良を検
出することが困難であることから、不良ＬＳＩの市場へ
の混入を絶滅できない。そこで一般には、上記のテスト
パターン以外に、製造工程で発生する不良を検出するた
めのテストパターンを新たに作成し、故障検出率を向上
させるようにしている。
【０００３】しかし、近年、ＬＳＩの大規模化に伴って
トランジスタ数の増加が著しく、上記製造工程で発生す
る不良検出のためのテストが困難になってきている。す
なわち、テストパターンが膨大に大きくなり、テストパ
ターン作成に要する期間が長大化するのみならず、ＬＳ
Ｉテスタでの比較ができなくなりつつある。そこで最近
では、製造工程で発生する不良の検出をテストパターン
で行う代りに、静止状態のＬＳＩにおける電源電流を測
定することで製造工程で発生する不良を検出する手法に
よって上記の問題に対処するようになってきた。この方
法はＣＭＯＳトランジスタ回路で構成されるＬＳＩで
は、静止状態のときは電源電流が流れないということを
利用するものである。
トランジスタ数の増加が著しく、上記製造工程で発生す
る不良検出のためのテストが困難になってきている。す
なわち、テストパターンが膨大に大きくなり、テストパ
ターン作成に要する期間が長大化するのみならず、ＬＳ
Ｉテスタでの比較ができなくなりつつある。そこで最近
では、製造工程で発生する不良の検出をテストパターン
で行う代りに、静止状態のＬＳＩにおける電源電流を測
定することで製造工程で発生する不良を検出する手法に
よって上記の問題に対処するようになってきた。この方
法はＣＭＯＳトランジスタ回路で構成されるＬＳＩで
は、静止状態のときは電源電流が流れないということを
利用するものである。
【０００４】上記の、電源電流の測定による不良検出の
方法について、一例として図４に示すＣＭＯＳトランジ
スタ構成の２入力ＮＯＲ回路を用いて、説明する。図４
を参照して、この図に示すＮＯＲ回路において、出力点
（節点Ｋ41）が製造時に、例えば電源線１とショートし
たものとする。この場合、出力点Ｋ41と電源線１とは、
有限の抵抗値を持つ抵抗体８で接続されたと等価な状態
になる。この状態で、Ａ入力端子４１及びＢ入力端子４
２のそれぞれにハイレベルの信号が入力されると、直列
接続の二つのｎＭＯＳトランジスタＮ4A，Ｎ4Bが共にオ
ン状態になるので、電源線１とグランド線２との間に抵
抗体Ｒを通して貫通電流が流れ、電源電流が生じる。こ
のような、本来流れることのない電源電流を測定するこ
とで、ショート欠陥による故障を検出できる。
方法について、一例として図４に示すＣＭＯＳトランジ
スタ構成の２入力ＮＯＲ回路を用いて、説明する。図４
を参照して、この図に示すＮＯＲ回路において、出力点
（節点Ｋ41）が製造時に、例えば電源線１とショートし
たものとする。この場合、出力点Ｋ41と電源線１とは、
有限の抵抗値を持つ抵抗体８で接続されたと等価な状態
になる。この状態で、Ａ入力端子４１及びＢ入力端子４
２のそれぞれにハイレベルの信号が入力されると、直列
接続の二つのｎＭＯＳトランジスタＮ4A，Ｎ4Bが共にオ
ン状態になるので、電源線１とグランド線２との間に抵
抗体Ｒを通して貫通電流が流れ、電源電流が生じる。こ
のような、本来流れることのない電源電流を測定するこ
とで、ショート欠陥による故障を検出できる。
【０００５】しかし、この方法でも、回路に入力される
信号によっては、故障を検出できない場合がある。再び
図４を参照して、例えば、図示される２入力ＮＯＲ回路
において、Ａ入力端子４１，Ｂ入力端子４２の少くとも
どちらか一方にロウレベル信号が入力されると、ｎＭＯ
ＳトランジスタＮ41，Ｎ42のどちらか一方がオフ状態に
なる。従って、電源線１とグランド線２との間には貫通
電流が流れず、電源電流は生じない。その結果、たとえ
ショート欠陥が発生していたとしても、そのショート欠
陥を検出することはできないことになる。このような問
題を解決するために、電源電流の測定による製造時の不
良検出においては、さまざまなモードの不良を検出する
ために、入力端子に与える信号の状態を数回変更して電
源電流を測定するようにして、故障検出率を上げてい
る。
信号によっては、故障を検出できない場合がある。再び
図４を参照して、例えば、図示される２入力ＮＯＲ回路
において、Ａ入力端子４１，Ｂ入力端子４２の少くとも
どちらか一方にロウレベル信号が入力されると、ｎＭＯ
ＳトランジスタＮ41，Ｎ42のどちらか一方がオフ状態に
なる。従って、電源線１とグランド線２との間には貫通
電流が流れず、電源電流は生じない。その結果、たとえ
ショート欠陥が発生していたとしても、そのショート欠
陥を検出することはできないことになる。このような問
題を解決するために、電源電流の測定による製造時の不
良検出においては、さまざまなモードの不良を検出する
ために、入力端子に与える信号の状態を数回変更して電
源電流を測定するようにして、故障検出率を上げてい
る。
【０００６】
【発明が解決しようとする課題】ところが、差動型増幅
回路のように、ＣＭＯＳトランジスタ構成であるにも拘
わらず回路に常時ある一定の電流が流れているような回
路を備えるＬＳＩでは、上述の電源電流の測定によって
製造時の欠陥を検出する方法において、検出率を高める
ことができないことがある。以下に、その説明を行う。
回路のように、ＣＭＯＳトランジスタ構成であるにも拘
わらず回路に常時ある一定の電流が流れているような回
路を備えるＬＳＩでは、上述の電源電流の測定によって
製造時の欠陥を検出する方法において、検出率を高める
ことができないことがある。以下に、その説明を行う。
【０００７】図５は、ＣＭＯＳトランジスタ構成の差動
型増幅回路の一例の回路図である。図５を参照して、先
ず、テスト端子６にハイレベルのテスト信号ＴＥを入力
したものとする。この場合は、ｐＭＯＳトランジスタＰ
0 がオン状態となる。そして、基準電圧端子５に与える
基準電圧ＶREF のレベルに対し、入力端子３に入力する
信号ＩＮのレベルを高、低のいずれにするかによって、
出力端子４から出力される信号ＯＵＴを、ハイレベル又
はロウレベルのいずれかにすることができる。従って、
この増幅回路の次段に、増幅出力ＯＵＴを入力とする論
理回路（図示せず）が接続されていても、その論理回路
への入力信号の論理状態を制御することは、可能であ
る。すなわち、上述の、電源電流を測定することによっ
て製造時の欠陥を検出する方法を採用したとき、検出率
を高めるために回路の論理状態を数回変更することが、
可能である。しかしながら、この場合、差動型増幅回路
の側の回路電流を考えると、この増幅回路では、基準電
圧端子５にハイレベルとロウレベルの中間の電位が与え
られるので、ｐＭＯＳトランジスタＰ1 及びｎＭＯＳト
ランジスタＮ1 ，Ｎ2 ががオン状態となり、電源線１と
グランド線２との間に一定の電源電流が流れている。と
ころが、電源電流を測定することで製造時の欠陥を検出
する方法では、よく知られているように、或る一定の定
常電流が流れている状態で試験を実施した場合には測定
精度が低下してしまう。つまり、検出率が悪化してしま
うのである。
型増幅回路の一例の回路図である。図５を参照して、先
ず、テスト端子６にハイレベルのテスト信号ＴＥを入力
したものとする。この場合は、ｐＭＯＳトランジスタＰ
0 がオン状態となる。そして、基準電圧端子５に与える
基準電圧ＶREF のレベルに対し、入力端子３に入力する
信号ＩＮのレベルを高、低のいずれにするかによって、
出力端子４から出力される信号ＯＵＴを、ハイレベル又
はロウレベルのいずれかにすることができる。従って、
この増幅回路の次段に、増幅出力ＯＵＴを入力とする論
理回路（図示せず）が接続されていても、その論理回路
への入力信号の論理状態を制御することは、可能であ
る。すなわち、上述の、電源電流を測定することによっ
て製造時の欠陥を検出する方法を採用したとき、検出率
を高めるために回路の論理状態を数回変更することが、
可能である。しかしながら、この場合、差動型増幅回路
の側の回路電流を考えると、この増幅回路では、基準電
圧端子５にハイレベルとロウレベルの中間の電位が与え
られるので、ｐＭＯＳトランジスタＰ1 及びｎＭＯＳト
ランジスタＮ1 ，Ｎ2 ががオン状態となり、電源線１と
グランド線２との間に一定の電源電流が流れている。と
ころが、電源電流を測定することで製造時の欠陥を検出
する方法では、よく知られているように、或る一定の定
常電流が流れている状態で試験を実施した場合には測定
精度が低下してしまう。つまり、検出率が悪化してしま
うのである。
【０００８】次に、テスト端子６への信号ＴＥを、ロウ
レベルにしたものとする。この場合は、ｐＭＯＳトラン
ジスタＰ0 がオフ状態になるので、電源線１とグランド
線２との間に電源電流は発生しない。従って、上に述べ
た場合に比べて、検出率が上がるであろうと期待され
る。しかしながら、この場合は、ｎＭＯＳトランジスタ
Ｎ56が常時オン状態になるので、出力信号ＯＵＴは常に
ハイレベルに固定されてしまう。その結果、この差動型
増幅回路の出力信号ＯＵＴを入力とする次段の論理回路
の論理状態を変えることができなくなって、この点で欠
陥の検出率が低下してしまうことになる。
レベルにしたものとする。この場合は、ｐＭＯＳトラン
ジスタＰ0 がオフ状態になるので、電源線１とグランド
線２との間に電源電流は発生しない。従って、上に述べ
た場合に比べて、検出率が上がるであろうと期待され
る。しかしながら、この場合は、ｎＭＯＳトランジスタ
Ｎ56が常時オン状態になるので、出力信号ＯＵＴは常に
ハイレベルに固定されてしまう。その結果、この差動型
増幅回路の出力信号ＯＵＴを入力とする次段の論理回路
の論理状態を変えることができなくなって、この点で欠
陥の検出率が低下してしまうことになる。
【０００９】つまり、ＣＭＯＳトランジスタ構成の回路
を備えるＬＳＩにおける、製造時の欠陥を電源電流を測
定することによって検出する方法では、検出率を高める
ためには、電源電流が確実にゼロであることと、回路の
論理状態を外部から変更可能であることとが欠かせない
のに対し、差動型増幅回路を含むＬＳＩでは、電源電流
をゼロにできないか、又は、電源電流をゼロにした場合
には、次段以後の回路の論理状態を変更できなくなって
しまうので、検出率の向上は困難である。
を備えるＬＳＩにおける、製造時の欠陥を電源電流を測
定することによって検出する方法では、検出率を高める
ためには、電源電流が確実にゼロであることと、回路の
論理状態を外部から変更可能であることとが欠かせない
のに対し、差動型増幅回路を含むＬＳＩでは、電源電流
をゼロにできないか、又は、電源電流をゼロにした場合
には、次段以後の回路の論理状態を変更できなくなって
しまうので、検出率の向上は困難である。
【００１０】従って、本発明は、ＣＭＯＳトランジスタ
構成の差動型増幅回路において、差動型増幅回路の電源
電流を外部からゼロにすることが可能で、しかも、その
とき、差動型増幅回路の次段以後の回路への入力論理を
外部から変更可能であるようにすることを目的とするも
のである。
構成の差動型増幅回路において、差動型増幅回路の電源
電流を外部からゼロにすることが可能で、しかも、その
とき、差動型増幅回路の次段以後の回路への入力論理を
外部から変更可能であるようにすることを目的とするも
のである。
【００１１】本発明に係る差動型増幅回路は、常時導通
可能状態にあるＭＯＳ型電界効果トランジスタを電流源
とするＣＭＯＳトランジスタ構成の差動型増幅部と、前
記差動型増幅部が非活性状態にあるとき、差動型増幅部
の差動対を構成するＭＯＳ型電界効果トランジスタの一
部と協働して、前記差動型増幅部への入力信号を、前記
差動型増幅部における差動増幅動作を介さずに、信号出
力端子へ通過させる入力信号通過回路と、外部からの二
値信号に応じて、前記差動型増幅部及び前記入力信号通
過回路の活性、非活性の状態を、前記差動型増幅部と前
記入力信号通過回路とで互いに反対になるように制御す
る手段とを備えることを特徴とする。
可能状態にあるＭＯＳ型電界効果トランジスタを電流源
とするＣＭＯＳトランジスタ構成の差動型増幅部と、前
記差動型増幅部が非活性状態にあるとき、差動型増幅部
の差動対を構成するＭＯＳ型電界効果トランジスタの一
部と協働して、前記差動型増幅部への入力信号を、前記
差動型増幅部における差動増幅動作を介さずに、信号出
力端子へ通過させる入力信号通過回路と、外部からの二
値信号に応じて、前記差動型増幅部及び前記入力信号通
過回路の活性、非活性の状態を、前記差動型増幅部と前
記入力信号通過回路とで互いに反対になるように制御す
る手段とを備えることを特徴とする。
【００１２】
【発明の実施の形態】次に、本発明の幾つかの実施の形
態について、図面を参照して説明する。図１は、本発明
の第１の実施の形態による差動型増幅回路の、回路図で
ある。図１を参照して、ｐＭＯＳトランジスタＰ0 は、
ソース電極を電源線１に接続し、ゲート電極をグランド
線２に接続して、常時オン状態にする。このｐＭＯＳト
ランジスタＰ0 のドレイン電極には、ｐＭＯＳトランジ
スタＰ1 とｎＭＯＳトランジスタＮ1 及び、ｐＭＯＳト
ランジスタＰ2 とｎＭＯＳトランジスタＮ2 が、差動対
で接続されている。ｐＭＯＳトランジスタＰ1 のゲート
電極は基準電圧端子５に接続され、一方、ｐＭＯＳトラ
ンジスタＰ2 のゲート電極は入力端子３に接続されてい
る。又、差動対を構成する二つのｎＭＯＳトランジスタ
Ｎ1 ，Ｎ2 の共通接続されたゲート電極（節点Ｋ11）と
グランド端子２との間に、ｎＭＯＳトランジスタＮ16が
電流経路を成すように接続されている。このトランジス
タＮ16は、ゲート電極がテスト端子６に接続されてい
る。又、差動対の反転出力点（ｐＭＯＳトランジスタＰ
2 のドレイン電極とｎＭＯＳトランジスタＮ2 のドレイ
ン電極との接続節点Ｋ12）には、インバータ７が接続さ
れている。反転出力点Ｋ12には又、二つのｎＭＯＳトラ
ンジスタＮ17，Ｎ18の直列接続回路が、グランド線２と
の間に電流経路をなすように接続されている。そして、
ｎＭＯＳトランジスタＮ17のゲート電極は入力端子３に
接続され、一方、ｎＭＯＳトランジスタＮ18のゲート電
極は、テスト端子６に接続されている。この差動型増幅
回路の出力端子は、インバータ７の出力点である。
態について、図面を参照して説明する。図１は、本発明
の第１の実施の形態による差動型増幅回路の、回路図で
ある。図１を参照して、ｐＭＯＳトランジスタＰ0 は、
ソース電極を電源線１に接続し、ゲート電極をグランド
線２に接続して、常時オン状態にする。このｐＭＯＳト
ランジスタＰ0 のドレイン電極には、ｐＭＯＳトランジ
スタＰ1 とｎＭＯＳトランジスタＮ1 及び、ｐＭＯＳト
ランジスタＰ2 とｎＭＯＳトランジスタＮ2 が、差動対
で接続されている。ｐＭＯＳトランジスタＰ1 のゲート
電極は基準電圧端子５に接続され、一方、ｐＭＯＳトラ
ンジスタＰ2 のゲート電極は入力端子３に接続されてい
る。又、差動対を構成する二つのｎＭＯＳトランジスタ
Ｎ1 ，Ｎ2 の共通接続されたゲート電極（節点Ｋ11）と
グランド端子２との間に、ｎＭＯＳトランジスタＮ16が
電流経路を成すように接続されている。このトランジス
タＮ16は、ゲート電極がテスト端子６に接続されてい
る。又、差動対の反転出力点（ｐＭＯＳトランジスタＰ
2 のドレイン電極とｎＭＯＳトランジスタＮ2 のドレイ
ン電極との接続節点Ｋ12）には、インバータ７が接続さ
れている。反転出力点Ｋ12には又、二つのｎＭＯＳトラ
ンジスタＮ17，Ｎ18の直列接続回路が、グランド線２と
の間に電流経路をなすように接続されている。そして、
ｎＭＯＳトランジスタＮ17のゲート電極は入力端子３に
接続され、一方、ｎＭＯＳトランジスタＮ18のゲート電
極は、テスト端子６に接続されている。この差動型増幅
回路の出力端子は、インバータ７の出力点である。
【００１３】このような構成の回路で、テスト端子６に
ロウレベルのテスト信号ＴＥを入力すると、基準電圧端
子５に与えた基準電圧ＶREF のレベルに対し、入力端子
３に与えた信号ＩＮのレベルが高、低いずれであるかに
よって、出力信号ＯＵＴがハイレベル又はロウレベルに
変化する。すなわち、差動型増幅回路の通常の動作が行
われる。このときは、電源線１とグランド線２との間に
或る一定の定常電流が流れる。
ロウレベルのテスト信号ＴＥを入力すると、基準電圧端
子５に与えた基準電圧ＶREF のレベルに対し、入力端子
３に与えた信号ＩＮのレベルが高、低いずれであるかに
よって、出力信号ＯＵＴがハイレベル又はロウレベルに
変化する。すなわち、差動型増幅回路の通常の動作が行
われる。このときは、電源線１とグランド線２との間に
或る一定の定常電流が流れる。
【００１４】次に、テスト端子６にハイレベルのテスト
信号ＴＥを与えた場合を考える。このときは、ｎＭＯＳ
トランジスタＮ16，Ｎ18がオン状態になるので、差動対
のｎＭＯＳトランジスタＮ1 ，Ｎ2 はオフ状態になる。
又、基準電圧端子５にハイレベルの信号を入力すること
で、ｐＭＯＳトランジスタＰ1 をオフ状態にする。その
結果、電源線１とグランド線２との間に、電流は流れな
くなる。一方、このとき、入力信号ＩＮをゲート入力と
するｐＭＯＳトランジスタＰ2 とｎＭＯＳトランジスタ
Ｎ17とで等価的にインバータ回路が構成されるので、こ
のインバータ回路によって得られる信号が、出力のイン
バータ７を介して出力端子４から出力される。つまり、
入力端子３から出力端子４へ論理スルーとなり、入力信
号ＩＮをハイレベル又はロウレベルに変化させることに
よって、出力信号ＯＵＴをハイレベル又はロウレベルに
変化させることが可能になる。しかも、このとき、電源
線１とグランド線２との間に、電流は流れていない。
信号ＴＥを与えた場合を考える。このときは、ｎＭＯＳ
トランジスタＮ16，Ｎ18がオン状態になるので、差動対
のｎＭＯＳトランジスタＮ1 ，Ｎ2 はオフ状態になる。
又、基準電圧端子５にハイレベルの信号を入力すること
で、ｐＭＯＳトランジスタＰ1 をオフ状態にする。その
結果、電源線１とグランド線２との間に、電流は流れな
くなる。一方、このとき、入力信号ＩＮをゲート入力と
するｐＭＯＳトランジスタＰ2 とｎＭＯＳトランジスタ
Ｎ17とで等価的にインバータ回路が構成されるので、こ
のインバータ回路によって得られる信号が、出力のイン
バータ７を介して出力端子４から出力される。つまり、
入力端子３から出力端子４へ論理スルーとなり、入力信
号ＩＮをハイレベル又はロウレベルに変化させることに
よって、出力信号ＯＵＴをハイレベル又はロウレベルに
変化させることが可能になる。しかも、このとき、電源
線１とグランド線２との間に、電流は流れていない。
【００１５】ここで、本発明の理解を容易にするため
に、参考例について説明する。本発明の参考例に係る差
動型増幅回路の回路図を示す図２を参照して、この図に
示す差動型増幅回路では、ｐＭＯＳトランジスタＰ0 の
ソース電極を電源線１に接続する。ゲート電極には、テ
スト端子６へのテスト信号ＴＥがインバータ回路８によ
って反転された信号▽ＴＥ（▽は、反転を意味する上バ
ーの代用。以下、同じ）を入力する。ドレイン電極に
は、ｐＭＯＳトランジスタＰ1 とｎＭＯＳトランジスタ
Ｎ1 及び、ｐＭＯＳトランジスタＰ2 とｎＭＯＳトラン
ジスタＮ2 が差動対で接続されている。ｐＭＯＳトラン
ジスタＰ1 のゲート電極は基準電圧端子５に接続され，
ｐＭＯＳトランジスタＰ2 のゲート電極は入力端子３に
接続されている。又、ゲート電極にテスト端子６への信
号ＴＥが入力されるｐＭＯＳトランジスタと、ゲート電
極に反転テスト信号▽ＴＥが入力されるｎＭＯＳトラン
ジスタとを並列接続して構成したトランスファゲート２
１が、ドレイン電極が入力端子３に接続されるようにし
て、設けられている。このトランスファゲート２１のソ
ース電極は、２入力ＮＯＲ回路２２の一方の入力点に接
続されると共に、ｎＭＯＳトランジスタＮ27のドレイン
電極に接続されている。ｎＭＯＳトランジスタＮ27は、
ソース電極がグランド線に接続され、ゲート電極にテス
ト信号ＴＥが入力される。前述の２入力ＮＯＲ回路２２
のもう一方の入力点は、差動対の反転出力点（ｐＭＯＳ
トランジスタＰ2 のドレイン電極とｎＭＯＳトランジス
タＮ2 のドレイン電極との接続節点Ｋ22）に接続されて
いる。差動対の反転出力点Ｋ22には、反転テスト信号▽
ＴＥをゲート入力とするｎＭＯＳトランジスタＮ26が、
グランド線２との間に電流経路をなすように接続されて
いる。この差動型増幅回路の出力端子４は、ＮＯＲ回路
２２の出力点である。
に、参考例について説明する。本発明の参考例に係る差
動型増幅回路の回路図を示す図２を参照して、この図に
示す差動型増幅回路では、ｐＭＯＳトランジスタＰ0 の
ソース電極を電源線１に接続する。ゲート電極には、テ
スト端子６へのテスト信号ＴＥがインバータ回路８によ
って反転された信号▽ＴＥ（▽は、反転を意味する上バ
ーの代用。以下、同じ）を入力する。ドレイン電極に
は、ｐＭＯＳトランジスタＰ1 とｎＭＯＳトランジスタ
Ｎ1 及び、ｐＭＯＳトランジスタＰ2 とｎＭＯＳトラン
ジスタＮ2 が差動対で接続されている。ｐＭＯＳトラン
ジスタＰ1 のゲート電極は基準電圧端子５に接続され，
ｐＭＯＳトランジスタＰ2 のゲート電極は入力端子３に
接続されている。又、ゲート電極にテスト端子６への信
号ＴＥが入力されるｐＭＯＳトランジスタと、ゲート電
極に反転テスト信号▽ＴＥが入力されるｎＭＯＳトラン
ジスタとを並列接続して構成したトランスファゲート２
１が、ドレイン電極が入力端子３に接続されるようにし
て、設けられている。このトランスファゲート２１のソ
ース電極は、２入力ＮＯＲ回路２２の一方の入力点に接
続されると共に、ｎＭＯＳトランジスタＮ27のドレイン
電極に接続されている。ｎＭＯＳトランジスタＮ27は、
ソース電極がグランド線に接続され、ゲート電極にテス
ト信号ＴＥが入力される。前述の２入力ＮＯＲ回路２２
のもう一方の入力点は、差動対の反転出力点（ｐＭＯＳ
トランジスタＰ2 のドレイン電極とｎＭＯＳトランジス
タＮ2 のドレイン電極との接続節点Ｋ22）に接続されて
いる。差動対の反転出力点Ｋ22には、反転テスト信号▽
ＴＥをゲート入力とするｎＭＯＳトランジスタＮ26が、
グランド線２との間に電流経路をなすように接続されて
いる。この差動型増幅回路の出力端子４は、ＮＯＲ回路
２２の出力点である。
【００１６】このような構成の回路で、テスト端子６に
ハイレベルのテスト信号ＴＥを入力すると、基準電圧端
子５に与えた基準電圧ＶREF のレベルに対し、入力端子
３に与えた信号ＩＮのレベルが高、低いずれであるかに
よって、出力信号ＯＵＴがハイレベル又はロウレベルに
変化する。すなわち、差動型増幅回路の通常の動作が行
われる。このときは、電源線１とグランド線２との間に
或る一定の定常電流が流れる。
ハイレベルのテスト信号ＴＥを入力すると、基準電圧端
子５に与えた基準電圧ＶREF のレベルに対し、入力端子
３に与えた信号ＩＮのレベルが高、低いずれであるかに
よって、出力信号ＯＵＴがハイレベル又はロウレベルに
変化する。すなわち、差動型増幅回路の通常の動作が行
われる。このときは、電源線１とグランド線２との間に
或る一定の定常電流が流れる。
【００１７】次に、テスト端子６にロウレベルのテスト
信号ＴＥを与えた場合を考える。このときは、ｐＭＯＳ
トランジスタＰ0 がオフ状態になるので、電源線１とグ
ランド線２との間に、電流は流れない。一方、このと
き、ｎＭＯＳトランジスタＮ26がオン状態になるので、
２入力ＮＯＲ回路２２の片側の入力点は常にロウレベル
に固定される。つまり、ＮＯＲ回路２２の出力論理は、
もう一方の入力点の論理状態によって決まる。ここで、
ｎＭＯＳトランジスタＮ27はロウレベルのテスト信号Ｔ
Ｅによってオフ状態にされているので、ＮＯＲ回路２２
の出力論理はトランスファゲート２１のドレイン電極の
論理状態によって決まることになる。ところがこの場合
のトランスファゲート２１は、ｐＭＯＳトランジスタに
ロウレベルのテスト信号ＴＥを与えられ、ｎＭＯＳトラ
ンジスタにはハイレベルの反転テスト信号▽ＴＥを与え
られてオン状態であるので、ＮＯＲ回路２２の出力論理
は、結局、入力信号ＩＮによって決ることになる。つま
り、入力端子３から出力端子４へ論理スルーとなり、入
力信号ＩＮをハイレベル又はロウレベルに変化させるこ
とによって、出力信号ＯＵＴをハイレベル又はロウレベ
ルに変化させることが可能になる。しかも、このとき、
電源線１とグランド線２との間に、電流は流れていな
い。
信号ＴＥを与えた場合を考える。このときは、ｐＭＯＳ
トランジスタＰ0 がオフ状態になるので、電源線１とグ
ランド線２との間に、電流は流れない。一方、このと
き、ｎＭＯＳトランジスタＮ26がオン状態になるので、
２入力ＮＯＲ回路２２の片側の入力点は常にロウレベル
に固定される。つまり、ＮＯＲ回路２２の出力論理は、
もう一方の入力点の論理状態によって決まる。ここで、
ｎＭＯＳトランジスタＮ27はロウレベルのテスト信号Ｔ
Ｅによってオフ状態にされているので、ＮＯＲ回路２２
の出力論理はトランスファゲート２１のドレイン電極の
論理状態によって決まることになる。ところがこの場合
のトランスファゲート２１は、ｐＭＯＳトランジスタに
ロウレベルのテスト信号ＴＥを与えられ、ｎＭＯＳトラ
ンジスタにはハイレベルの反転テスト信号▽ＴＥを与え
られてオン状態であるので、ＮＯＲ回路２２の出力論理
は、結局、入力信号ＩＮによって決ることになる。つま
り、入力端子３から出力端子４へ論理スルーとなり、入
力信号ＩＮをハイレベル又はロウレベルに変化させるこ
とによって、出力信号ＯＵＴをハイレベル又はロウレベ
ルに変化させることが可能になる。しかも、このとき、
電源線１とグランド線２との間に、電流は流れていな
い。
【００１８】次に、本発明の第２の実施の形態による差
動型増幅回路の回路図を示す図３を参照して、この図に
示す差動型増幅回路では、ｐＭＯＳトランジスタＰ0
は、そのソース電極を電源線１に接続し、ゲート電極を
グランド線２に接続して、常時オン状態にする。このｐ
ＭＯＳトランジスタＰ0 のドレイン電極には、ｐＭＯＳ
トランジスタＰ1 とｎＭＯＳトランジスタＮ1 及び、ｐ
ＭＯＳトランジスタＰ2とｎＭＯＳトランジスタＮ2
が、差動対で接続されている。ｐＭＯＳトランジスタＰ
1 のゲート電極は基準電圧端子５に接続され、一方、ｐ
ＭＯＳトランジスタＰ2 のゲート電極は入力端子３に接
続されている。又、差動対を構成する二つのｎＭＯＳト
ランジスタＮ1 ，Ｎ2 の共通接続されたゲート電極（節
点Ｋ31）と入力端子３との間に、ｐＭＯＳトランジスタ
Ｐ36が電流経路をなすように接続されている。このトラ
ンジスタＰ36は、そのゲート電極にテスト信号ＴＥが入
力されている。差動対の反転出力点（ｐＭＯＳトランジ
スタＰ2 のドレイン電極とｎＭＯＳトランジスタＮ2 の
ドレイン電極との接続節点Ｋ32）には、インバータ７が
接続されている。この差動型増幅回路の出力端子は、イ
ンバータ７の出力点である。
動型増幅回路の回路図を示す図３を参照して、この図に
示す差動型増幅回路では、ｐＭＯＳトランジスタＰ0
は、そのソース電極を電源線１に接続し、ゲート電極を
グランド線２に接続して、常時オン状態にする。このｐ
ＭＯＳトランジスタＰ0 のドレイン電極には、ｐＭＯＳ
トランジスタＰ1 とｎＭＯＳトランジスタＮ1 及び、ｐ
ＭＯＳトランジスタＰ2とｎＭＯＳトランジスタＮ2
が、差動対で接続されている。ｐＭＯＳトランジスタＰ
1 のゲート電極は基準電圧端子５に接続され、一方、ｐ
ＭＯＳトランジスタＰ2 のゲート電極は入力端子３に接
続されている。又、差動対を構成する二つのｎＭＯＳト
ランジスタＮ1 ，Ｎ2 の共通接続されたゲート電極（節
点Ｋ31）と入力端子３との間に、ｐＭＯＳトランジスタ
Ｐ36が電流経路をなすように接続されている。このトラ
ンジスタＰ36は、そのゲート電極にテスト信号ＴＥが入
力されている。差動対の反転出力点（ｐＭＯＳトランジ
スタＰ2 のドレイン電極とｎＭＯＳトランジスタＮ2 の
ドレイン電極との接続節点Ｋ32）には、インバータ７が
接続されている。この差動型増幅回路の出力端子は、イ
ンバータ７の出力点である。
【００１９】このような構成の回路で、テスト端子６に
ハイレベルのテスト信号ＴＥを入力すると、基準電圧端
子５に与えた基準電圧ＶREF のレベルに対し、入力端子
６に与えた信号ＩＮのレベルが高、低いずれであるかに
よって、出力信号ＯＵＴがハイレベル又はロウレベルに
変化する。すなわち、差動型増幅回路の通常の動作が行
われる。このときは、電源線１とグランド線２との間に
或る一定の定常電流が流れる。
ハイレベルのテスト信号ＴＥを入力すると、基準電圧端
子５に与えた基準電圧ＶREF のレベルに対し、入力端子
６に与えた信号ＩＮのレベルが高、低いずれであるかに
よって、出力信号ＯＵＴがハイレベル又はロウレベルに
変化する。すなわち、差動型増幅回路の通常の動作が行
われる。このときは、電源線１とグランド線２との間に
或る一定の定常電流が流れる。
【００２０】次に、テスト端子６にロウレベルのテスト
信号ＴＥを与えた場合を考える。このときは、ｐＭＯＳ
トランジスタＰ36がオン状態になる。又、基準電圧端子
５にハイレベルの信号を入力することで、ｐＭＯＳトラ
ンジスタＰ1 をオフ状態にする。その結果、電源線１と
グランド線２との間に、電流は流れなくなる。一方、こ
のとき、入力信号ＩＮをゲート入力とするｐＭＯＳトラ
ンジスタＰ2 とｎＭＯＳトランジスタＮ2 とで等価的に
インバータ回路が構成されるので、このインバータ回路
によって得られる信号が、出力のインバータ７を介して
出力端子４から出力される。つまり、入力端子３から出
力端子４へ論理スルーとなり、入力信号ＩＮをハイレベ
ル又はロウレベルに変化させることによって、出力信号
ＯＵＴをハイレベル又はロウレベルに変化させることが
可能になる。しかも、このとき、電源線１とグランド線
２との間に、電流は流れていない。
信号ＴＥを与えた場合を考える。このときは、ｐＭＯＳ
トランジスタＰ36がオン状態になる。又、基準電圧端子
５にハイレベルの信号を入力することで、ｐＭＯＳトラ
ンジスタＰ1 をオフ状態にする。その結果、電源線１と
グランド線２との間に、電流は流れなくなる。一方、こ
のとき、入力信号ＩＮをゲート入力とするｐＭＯＳトラ
ンジスタＰ2 とｎＭＯＳトランジスタＮ2 とで等価的に
インバータ回路が構成されるので、このインバータ回路
によって得られる信号が、出力のインバータ７を介して
出力端子４から出力される。つまり、入力端子３から出
力端子４へ論理スルーとなり、入力信号ＩＮをハイレベ
ル又はロウレベルに変化させることによって、出力信号
ＯＵＴをハイレベル又はロウレベルに変化させることが
可能になる。しかも、このとき、電源線１とグランド線
２との間に、電流は流れていない。
【００２１】
【発明の効果】以上説明したように、本発明の差動型増
幅回路は、ＣＭＯＳトランジスタ構成の差動型増幅部
と、その差動型増幅部への入力信号を、差動型増幅部に
おける差動増幅動作を介さずに、信号出力端子へ通過さ
せる入力信号通過回路と、外部からの二値信号に応じ
て、差動型増幅部及び前記入力信号通過回路の活性、非
活性の状態を、差動増幅部と入力信号通過回路とで互い
に反対になるように制御する手段とを備えている。
幅回路は、ＣＭＯＳトランジスタ構成の差動型増幅部
と、その差動型増幅部への入力信号を、差動型増幅部に
おける差動増幅動作を介さずに、信号出力端子へ通過さ
せる入力信号通過回路と、外部からの二値信号に応じ
て、差動型増幅部及び前記入力信号通過回路の活性、非
活性の状態を、差動増幅部と入力信号通過回路とで互い
に反対になるように制御する手段とを備えている。
【００２２】これにより本発明によれば、差動型増幅部
に流れる定常電流を停止させこの部分を非活性にして
も、次段の回路へは入力信号に応じた論理信号を入力す
ることができるので、本発明の差動型増幅回路をＣＭＯ
Ｓトランジスタ構成のＬＳＩに搭載すれば、静止時の電
源電流を測定することによって製造時の欠陥を検出する
検査での故障検出率を高めることができる。
に流れる定常電流を停止させこの部分を非活性にして
も、次段の回路へは入力信号に応じた論理信号を入力す
ることができるので、本発明の差動型増幅回路をＣＭＯ
Ｓトランジスタ構成のＬＳＩに搭載すれば、静止時の電
源電流を測定することによって製造時の欠陥を検出する
検査での故障検出率を高めることができる。
【図１】本発明の第１の実施の形態による差動型増幅回
路の回路図である。
路の回路図である。
【図２】本発明の参考例に係る差動型増幅回路の回路図
である。
である。
【図３】本発明の第２の実施の形態による差動型増幅回
路の回路図である。
路の回路図である。
【図４】ＣＭＯＳトランジスタ構成のＬＳＩにおいて、
静止時の電源電流測定によって製造時の欠陥を検出する
方法の原理を説明するための図である。
静止時の電源電流測定によって製造時の欠陥を検出する
方法の原理を説明するための図である。
【図５】従来のＣＭＯＳトランジスタ構成の差動型増幅
回路の一例の回路図である。
回路の一例の回路図である。
１ 電源線 ２ グランド線 ３ 入力端子 ４ 出力端子 ５ 基準電圧端子 ６ テスト端子 ７，８ インバータ ２１ トランスファゲート ２２ ＮＯＲ回路 ４０ 論理回路 ４１，４２ 入力端子 ４３ 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｌ Ｈ０３Ｋ 19/00 19/0948 (72)発明者 本間 勝己 神奈川県川崎市中原区小杉町一丁目403 番53 日本電気アイシーマイコンシステ ム株式会社内 (56)参考文献 特開 平９−159727（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45 H03K 19/00 H03K 19/0948 G01R 31/28 H01L 27/04 H01L 27/092
Claims (5)
- 【請求項１】 常時導通可能状態にあるＭＯＳ型電界効
果トランジスタを電流源とするＣＭＯＳトランジスタ構
成の差動型増幅部と、前記差動型増幅部が非活性状態にあるとき、差動型増幅
部の差動対を構成するＭＯＳ型電界効果トランジスタの
一部と協働して、 前記差動型増幅部への入力信号を、前
記差動型増幅部における差動増幅動作を介さずに、信号
出力端子へ通過させる入力信号通過回路と、 外部からの二値信号に応じて、前記差動型増幅部及び前
記入力信号通過回路の活性、非活性の状態を、前記差動
型増幅部と前記入力信号通過回路とで互いに反対になる
ように制御する手段とを備えることを特徴とする差動型
増幅回路。 - 【請求項２】 常時導通可能状態にあるＭＯＳ型電界効
果トランジスタを電流源とするＣＭＯＳトランジスタ構
成の差動型増幅部と、 外部からの二値信号に応じて前記差動型増幅部を非活性
化する手段と、 前記差動型増幅部が非活性状態のとき、その非活性状態
にある差動型増幅部の差動対トランジスタの一方を能動
素子の一つとして前記差動型増幅部への入力信号をゲー
ト入力とする、ＣＭＯＳトランジスタ構成のインバータ
回路が形成されるように構成された回路とを備え、 前記差動型増幅部の信号出力点が、前記差動型増幅部が
活性状態のときは差動増幅動作の結果の信号を出力し、
前記差動型増幅部が非活性状態のときは差動型増幅部へ
の入力信号を前記インバータ回路を介して出力するよう
に切り替わる構成であることを特徴とする差動型増幅回
路。 - 【請求項３】 ソース電極が高位電源線に接続されゲー
ト電極が接地線に接続された電流源用のｐチャネル型Ｍ
ＯＳ型電界効果トランジスタと、それぞれのソース電極
が共通接続されて前記電流源用のｐチャネル型ＭＯＳ型
電界効果トランジスタのドレイン電極に接続された、差
動対用の第１及び第２のｐチャネル型ＭＯＳ型電界効果
トランジスタと、前記第１のｐチャネル型ＭＯＳ型電界
効果トランジスタのドレイン電極と前記接地線との間に
電流経路をなすように接続され、ゲート電極が前記第１
のｐチャネル型ＭＯＳ型電界効果トランジスタのドレイ
ン電極に接続された第１のｎチャネル型ＭＯＳ型電界効
果トランジスタと、前記第２のｐチャネル型ＭＯＳ型電
界効果トランジスタのドレイン電極と接地線との間に電
流経路をなすように接続され、ゲート電極が前記第１の
ｎチャネル型ＭＯＳ型電界効果トランジスタのゲート電
極に接続された第２のｎチャネル型ＭＯＳ型電界効果ト
ランジスタとからなる差動型増幅部と、 前記第１及び第２のｎチャネル型ＭＯＳ型電界効果トラ
ンジスタの共通接続されたゲート電極と前記接地線との
間に電流経路をなすように接続された第３のｎチャネル
型ＭＯＳ型電界効果トランジスタと、 前記差動型増幅部を構成する第２のｐチャネル型ＭＯＳ
型電界効果トランジスタのドレイン電極と前記接地線と
の間に電流経路をなすように直列接続された第４及び第
５のｎチャネル型ＭＯＳ型電界効果トランジスタとを備
え、 前記差動型増幅部を構成する第１のｐチャネル型ＭＯＳ
型電界効果トランジスタのゲート電極に外部から基準電
圧を与え、 前記差動型増幅部を構成する第２のｐチャネル型ＭＯＳ
型電界効果トランジスタのゲート電極及び前記第４のｎ
チャネル型ＭＯＳ型電界効果トランジスタのゲート電極
に、外部からの入力信号を入力し、 前記第３及び第５のｎチャネル型ＭＯＳ型電界効果トラ
ンジスタのゲート電極に、外部から二値のテスト信号を
入力し、 前記差動型増幅部を構成する第２のｐチャネル型ＭＯＳ
型電界効果トランジスタのドレイン電極から外部への出
力信号を取り出す構成の差動型増幅回路。 - 【請求項４】 ソース電極が高位電源線に接続されゲー
ト電極が接地線に接続された電流源用のｐチャネル型Ｍ
ＯＳ型電界効果トランジスタと、それぞれのソース電極
が共通接続されて前記電流源用のｐチャネル型ＭＯＳ型
電界効果トランジスタのドレイン電極に接続された、差
動対用の第１及び第２のｐチャネル型ＭＯＳ型電界効果
トランジスタと、前記第１のｐチャネル型ＭＯＳ型電界
効果トランジスタのドレイン電極と前記接地線との間に
電流経路をなすように接続され、ゲート電極が前記第１
のｐチャネル型ＭＯＳ型電界効果トランジスタのドレイ
ン電極に接続された第１のｎチャネル型ＭＯＳ型電界効
果トランジスタと、前記第２のｐチャネル型ＭＯＳ型電
界効果トランジスタのドレイン電極と接地線との間に電
流経路をなすように接続され、ゲート電極が前記第１の
ｎチャネル型ＭＯＳ型電界効果トランジスタのゲート電
極に接続された第２のｎチャネル型ＭＯＳ型電界効果ト
ランジスタとからなる差動型増幅部と、 前記差動型増幅部を構成する第２のｐチャネル型ＭＯＳ
型電界効果トランジスタのゲート電極と第２のｎチャネ
ル型ＭＯＳ型電界効果トランジスタのゲート電極との間
に電流経路をなすように接続された第３のｐチャネル型
ＭＯＳ型電界効果トランジスタとを備え、 前記差動型増幅部を構成する第１のｐチャネル型ＭＯＳ
型電界効果トランジスタのゲート電極に外部から基準電
圧を与え、 前記差動型増幅部を構成する第２のｐチャネル型ＭＯＳ
型電界効果トランジスタのゲート電極に外部からの入力
信号を入力し、 前記第３のｐチャネル型ＭＯＳ型電界効果トランジスタ
のゲート電極に外部から二値のテスト信号を入力し、 前記差動型増幅部を構成する第２のｐチャネル型ＭＯＳ
型電界効果トランジスタのドレイン電極から外部への出
力信号を取り出す構成の差動型増幅回路。 - 【請求項５】 ソース電極が高位電源線に接続されゲー
ト電極には外部から入力される二値のテスト信号の反転
信号が入力される電流源用のｐチャネル型ＭＯＳ型電界
効果トランジスタと、それぞれのソース電極が共通接続
されて前記電流源用のｐチャネル型ＭＯＳ型電界効果ト
ランジスタのドレイン電極に接続された、差動対用の第
１及び第２のｐチャネル型ＭＯＳ型電界効果トランジス
タと、前記第１のｐチャネル型ＭＯＳ型電界効果トラン
ジスタのドレイン電極と接地線との間に電流経路をなす
ように接続され、ゲート電極が前記第１のｐチャネル型
ＭＯＳ型電界効果トランジスタのドレイン電極に接続さ
れた第１のｎチャネル型ＭＯＳ型電界効果トランジスタ
と、前記第２のｐチャネル型ＭＯＳ型電界効果トランジ
スタのドレイン電極と前記接地線との間に電流経路をな
すように接続され、ゲート電極が前記第１のｎチャネル
型ＭＯＳ型電界効果トランジスタのゲート電極に接続さ
れた第２のｎチャネル型ＭＯＳ型電界効果トランジスタ
とからなる差動型増幅部と、 前記差動型増幅部を構成する第２のｐチャネル型ＭＯＳ
型電界効果トランジスタのドレイン電極を一方の入力点
とする、ＣＭＯＳトランジスタ構成の２入力ＮＯＲゲー
ト回路と、 前記ＮＯＲゲート回路の一方の入力点と前記接地線との
間に電流経路をなすように接続された第３のｎチャネル
型ＭＯＳ型電界効果トランジスタと、 前記ＮＯＲゲート回路の他方の入力点と前記接地線との
間に電流経路をなすように接続された第４のｎチャネル
型ＭＯＳ型電界効果トランジスタと、 前記差動型増幅部を構成する第２のｐチャネル型ＭＯＳ
型電界効果トランジスタのゲート電極と前記ＮＯＲゲー
ト回路の他方の入力点との間に電流経路をなすように接
続され、導通、非導通が前記テスト信号により制御され
るトランスファゲートとを備え、 前記差動型増幅部を構成する第１のｐチャネル型ＭＯＳ
型電界効果トランジスタのゲート電極に外部から基準電
圧を与え、 前記差動型増幅部を構成する第２のｐチャネル型ＭＯＳ
型電界効果トランジスタのゲート電極に、外部からの入
力信号を入力し、 前記第３のｎチャネル型ＭＯＳ型電界効果トランジスタ
のゲート電極に、前記外部からのテスト信号の反転信号
を入力し、 前記第４のｎチャネル型ＭＯＳ型電界効果トランジスタ
のゲート電極に、外部からの前記テスト信号を入力し、 前記トランスファゲートの導通状態と、前記第４のｎチ
ャネル型ＭＯＳ型電界効果トランジスタの導通状態とが
互いに反対であるようにし、 前記ＮＯＲゲート回路の出力点から外部への出力信号を
取り出す構成の差動型増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08033866A JP3093628B2 (ja) | 1996-02-21 | 1996-02-21 | 差動型増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08033866A JP3093628B2 (ja) | 1996-02-21 | 1996-02-21 | 差動型増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232885A JPH09232885A (ja) | 1997-09-05 |
| JP3093628B2 true JP3093628B2 (ja) | 2000-10-03 |
Family
ID=12398436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08033866A Expired - Fee Related JP3093628B2 (ja) | 1996-02-21 | 1996-02-21 | 差動型増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093628B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4807368B2 (ja) * | 2008-03-17 | 2011-11-02 | Ｔｄｋ株式会社 | 光電流・電圧変換回路 |
| JP4992838B2 (ja) * | 2008-07-04 | 2012-08-08 | 株式会社デンソー | オペアンプ |
-
1996
- 1996-02-21 JP JP08033866A patent/JP3093628B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09232885A (ja) | 1997-09-05 |
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