JP2022057234A - 半導体装置、および半導体装置の試験方法 - Google Patents
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Abstract
【課題】複数の差動増幅器を含む半導体装置であっても、より簡易な構成で、リーク電流試験をより正確に行うことが可能な半導体装置、および半導体装置の試験方法を提供すること。【解決手段】第1のカレントミラー回路および第1の極性のトランジスタにより構成された第1の差動対を備える第1の差動増幅器と、第2のカレントミラー回路および第2の極性のトランジスタにより構成された第2の差動対を備える第2の差動増幅器と、前記第1の差動対の一方のトランジスタの出力を制御する第1のスイッチと、前記第1のカレントミラー回路に流れる電流を制御する第2のスイッチと、前記第2の差動対の一方のトランジスタの出力を制御する第3のスイッチと、前記第2のカレントミラー回路に流れる電流を制御する第4のスイッチと、を含む。【選択図】図1
Description
本発明は、半導体装置、および半導体装置の試験方法に関する。
半導体装置を構成する一般的な回路形式として、差動増幅器が挙げられる。差動増幅器に関連した技術を開示した文献として、例えば、特許文献1が知られている。特許文献1には、差動で送られる入力信号に対する動作電位が互いに異なる複数の入力アンプを備えることで、機器間のグランドの電位に差異があったとしても信号を確実に受信できる信号受信装置が開示されている。特許文献1に係る入力バッファは、カレントミラー型の一対の差動アンプと、これらの差動アンプからのディジタル出力を受けるOR回路とからなっている。
図4は、特許文献1に係る入力バッファと類似の構成を有する、差動増幅器を用いた比較例に係る半導体装置50を示している。図4に示したように、半導体装置50は、P型差動増幅器51、N型差動増幅器52、およびインバータ53を含んでいる。
P型差動増幅器51は、P型MOSFET(Metal Oxide Semiconductor Field Effect Transistor:以下、「P型トランジスタ」)P50、P54、P55、およびN型MOSFET(以下、「N型トランジスタ」)N51、N52を含んでいる。一方、N型差動増幅器52は、N型トランジスタN50、N54、N55、およびP型トランジスタP51、P52を含んでいる。P型差動増幅器51は、N型トランジスタN51、N52を含むカレントミラー回路を有し、N型差動増幅器52は、P型トランジスタP51、P52を含むカレントミラー回路を有する。インバータ53は、出力バッファとしての機能を有する。
P型差動増幅器51のP型トランジスタP50のゲートには入力信号VINが入力され、P型トランジスタP55のゲートには参照電圧VREFが入力される。N型差動増幅器52のN型トランジスタN50のゲートには入力信号VINが入力され、N型トランジスタN55のゲートには参照電圧VREFが入力される。入力信号VINは、参照電圧VREFと比較され、比較された結果がインバータ53を介して出力信号VOUTとして出力される。
一方、半導体装置の不良品を選別する試験方法の一例として、リーク電流試験が挙げられる。リーク電流試験とは、例えば半導体装置の静止時において電源電流を測定し、本来想定される電源電流よりも増加していた場合に不良と判定する試験方法である。リーク電流試験の一例として、IDDQ試験が挙げられる。IDDQ試験とは、CMOS回路の故障を検出するための試験である。CMOS回路では、トランジスタがスイッチング動作していない静止時において、電源電流がごくわずかしか流れない。一方、CMOS回路の一部に故障が発生している場合は、トランジスタに大きな電流が流れる。この現象を利用し、静止時の電源電流を測定して故障の有無を判別する手法がIDDQ試験である。
IDDQ試験に関連した技術を開示した文献として、例えば特許文献2が知られている。特許文献2に開示されたIDDQテスト回路は、電源電圧であるVDDQとは異なる電位のVDDを受け、差動増幅回路のIDDQテストをするために差動増幅回路の出力電位を制御する制御回路と、VDDを受け差動増幅回路の出力を出力するインバータとで構成される。そして、差動増幅回路が入力信号を駆動する通常動作のときは、差動増幅回路の出力がインバータのトランジスタの耐圧以下の電位を出力し、差動増幅回路がIDDQテスト動作のときは、差動増幅回路の出力を制御回路がインバータのトランジスタの耐圧以下の電位を出力するように制御する。制御回路を構成するトランジスタにはマルチオキサイドプロセスによるトランジスタを用いている。
ここで、比較例に係る半導体装置50に対して、IDDQ試験を行うことを考えた場合に、以下のような問題が想定される。
比較例に係る半導体装置50では、IDDQ試験に際し、半導体装置50のスイッチング動作を停止させ、電源VDDの電流Iddqを測定する。しかしながらこの場合、P型差動増幅器51のカレントミラー回路、およびN型差動増幅器52のカレントミラー回路は動作しており、このカレントミラー回路の電流が電流Iddqに含まれて流れる。すなわち、半導体装置50が正常な場合には微小な電流Iddqが流れるが、カレントミラー回路にも電流が流れることでカレントミラー回路での消費電流が測定すべき電流Iddqのノイズとなり、正確な電流Iddqの測定ができなくなるという問題が想定される。
また、カレントミラー回路の影響を回避するために差動増幅器を停止させたとしても、半導体装置50が接続される後段の内部回路の状態の設定ができなくなるという問題も想定される。すなわち、各種試験モードにおいて内部回路の状態を設定するためには、半導体装置50の状態を入力信号VINによって変更する必要があるが、差動増幅器が停止しているとこの状態の設定が行えなくなるという問題である。
特許文献2に係るIDDQ試験回路では、上記問題の回避が図られているが、付加回路が複雑で、レイアウト面積の増大等を招く懸念がある。また、付加回路が複雑であることに起因して、通常動作時の特性に影響を及ぼすことも懸念される。
本発明は、上記の事情を踏まえ、複数の差動増幅器を含む半導体装置であっても、より簡易な構成で、リーク電流試験をより正確に行うことが可能な半導体装置、および半導体装置の試験方法を提供することを目的とする。
上記課題を解決するため、本開示に係る半導体装置は、第1のカレントミラー回路および第1の極性のトランジスタにより構成された第1の差動対を備える第1の差動増幅器と、第2のカレントミラー回路および前記第1の極性とは異なる第2の極性のトランジスタにより構成された第2の差動対を備える第2の差動増幅器と、前記第1の差動対の一方のトランジスタの出力を制御する第1のスイッチと、前記第1のカレントミラー回路に流れる電流を制御する第2のスイッチと、前記第2の差動対の一方のトランジスタの出力を制御する第3のスイッチと、前記第2のカレントミラー回路に流れる電流を制御する第4のスイッチと、を含む。
上記課題を解決するため、本開示に係る半導体装置の試験方法は、第1のカレントミラー回路および第1の極性のトランジスタにより構成された第1の差動対を備える第1の差動増幅器と、第2のカレントミラー回路および第2の極性のトランジスタにより構成された第2の差動対を備える第2の差動増幅器と、を含む半導体装置の試験方法であって、前記第1の差動対の一方のトランジスタおよび前記第2の差動対の一方のトランジスタを停止させ、前記第1のカレントミラー回路および前記第2のカレントミラー回路としての機能を停止させ、前記第1の差動対の他方のトランジスタ、前記第2の差動対の他方のトランジスタ、を含むバッファを介して第1の入力に基づいて出力することでリーク電流試験を行う。
本発明によれば、複数の差動増幅器を含む半導体装置であっても、より簡易な構成で、リーク電流試験をより正確に行うことが可能な半導体装置、および半導体装置の試験方法を提供することが可能となる、という効果を奏する。
以下、図面を参照して、本開示に係る半導体装置、および半導体装置の試験方法について詳細に説明する。本開示に係る半導体装置は、入力バッファ、中間段回路、出力バッファ等について制約なく適用することができるが、以下に説明する実施の形態では、入力バッファに適用した形態を例示して説明する。また、本開示に係る半導体装置に対しては、ロジック試験、交流信号応答試験等様々な試験が実施されるが、本実施の形態では、一例として、IDDQ試験等の静止時リーク電流試験(以下、「リーク試験」)を例示して説明する。
[第1の実施の形態]
図1および図2を参照して、本実施の形態に係る半導体装置10について説明する。図1は、入力バッファとしての本実施の形態に係る半導体装置10を示している。図1に示すように、半導体装置10は、P型差動増幅器(図1では、「PAMP」と表記)11、N型差動増幅器(図1では、「NAMP」と表記)12、およびインバータ(図1では、「INV」と表記)13を含んでいる。半導体装置10は第1の電圧として低電位側はGND(グランド、接地)とされており、第2の電圧として高電位側には電源VDDが印加されている。しかしながら、この半導体装置10への印加電位は一例であって、他の電位を印加してもよい。
図1および図2を参照して、本実施の形態に係る半導体装置10について説明する。図1は、入力バッファとしての本実施の形態に係る半導体装置10を示している。図1に示すように、半導体装置10は、P型差動増幅器(図1では、「PAMP」と表記)11、N型差動増幅器(図1では、「NAMP」と表記)12、およびインバータ(図1では、「INV」と表記)13を含んでいる。半導体装置10は第1の電圧として低電位側はGND(グランド、接地)とされており、第2の電圧として高電位側には電源VDDが印加されている。しかしながら、この半導体装置10への印加電位は一例であって、他の電位を印加してもよい。
P型差動増幅器11は、第1の極性であるP型トランジスタP0、P5、P4、および第2の極性であるN型トランジスタN1、N2を含んでいる。N型トランジスタN1およびN2は第1のカレントミラー回路を構成し、N型トランジスタN1およびN2のゲートはN型トランジスタN1のドレインに接続されているノードVGNに接続されており、ソースはGNDに接続されている。P型トランジスタP0およびP5は第1の差動対を構成し、第1の差動対の一方のトランジスタであるP型トランジスタP5のゲートには入力電圧VREFPが入力され、第1の差動対の他方のトランジスタであるP型トランジスタP0のゲートには第1の入力である入力信号VINが入力される。第1の差動対に接続され、バイアス電圧PBIASでゲートがバイアスされたP型トランジスタP4は定電流源である。
N型差動増幅器12は、第2の極性であるN型トランジスタN0、N5、N4、および第1の極性であるP型トランジスタP1、P2を含んでいる。P型トランジスタP1およびP2は第2のカレントミラー回路を構成し、P型トランジスタP1およびP2のゲートはP型トランジスタP1のドレインに接続されているノードVGPに接続されており、ソースは電源VDDが印加されている。N型トランジスタN0およびN5は第2の差動対を構成し、第2の差動対の一方のトランジスタであるN型トランジスタN5のゲートには入力電圧VREFNが入力され、第2の差動対の他方のトランジスタであるN型トランジスタN0のゲートには第1の入力である入力信号VINが入力される。第2の差動対に接続され、バイアス電圧NBIASでゲートがバイアスされたN型トランジスタN4は定電流源である。
第1のスイッチ(スイッチSW_P)は第2の入力である参照電圧VREFと第1の差動対の一方のトランジスタであるP型トランジスタP5のゲートとの間に配置されている。スイッチSW_PはP型トランジスタP6およびN型トランジスタN7によって構成されている。N型トランジスタN7のゲートには制御信号IDDQの補信号/IDDQが入力されており、ソースは参照電圧VREFに接続されている。P型トランジスタP6のゲートには同じく、制御信号IDDQの補信号/IDDQが入力されており、ソースには電源VDDが印加されており、ドレインにはN型トランジスタN7のドレインおよび第1の差動対の一方のトランジスタであるP型トランジスタP5のゲートに接続されている。
第2のスイッチは第1のカレントミラー回路に配置されている。第2のスイッチは、第1のカレントミラー回路を構成しているトランジスタと同じ極性であるN型トランジスタN3によって構成され、N型トランジスタN3のゲートには制御信号IDDQが入力されており、ソースはGNDに接続されており、ドレインはノードVGNを介して第1のカレントミラー回路を構成するN型トランジスタN1、N2のゲートに接続されている。
第3のスイッチ(スイッチSW_N)は第2の入力である参照電圧VREFと第2の差動対の一方のトランジスタであるN型トランジスタN5のゲートとの間に配置されている。スイッチSW_NはN型トランジスタN6およびP型トランジスタP7によって構成されている。P型トランジスタP7のゲートには制御信号IDDQが入力されており、ソースは参照電圧VREFに接続されている。N型トランジスタN6のゲートには同じく、制御信号IDDQが入力されており、ソースはGNDに接続されており、ドレインにはP型トランジスタP7のドレインおよび第1の差動対の一方のトランジスタであるN型トランジスタN5のゲートに接続されている。
第4のスイッチは第2のカレントミラー回路に配置されている。第4のスイッチは、第2のカレントミラー回路を構成しているトランジスタと同じ極性であるP型トランジスタP3によって構成され、P型トランジスタP3のゲートには制御信号IDDQの補信号/IDDQが入力されており、ソースは電源VDDが印加されており、ドレインはノードVGPを介して第2のカレントミラー回路を構成するP型トランジスタP1、P2のゲートに接続されている。
インバータ13は出力バッファであり、P型トランジスタP0のドレインとN型トランジスタN0のドレインとの接続点を入力としている。すなわち、P型差動増幅器11の差動対の他方のトランジスタであるP型トランジスタP0の出力、またはN型差動増幅器12の差動対の他方のトランジスタであるN型トランジスタN0の出力がインバータ13を介して、出力信号VOUTとして出力される。
以上のように、半導体装置10では、極性の異なる2つの差動増幅器を用いている。極性の異なる2つの差動増幅器を用いることで、1つの差動増幅器を用いる場合と比較して、入力のダイナミックレンジが大きい点、より高速の信号を扱える点、波形的な対称性に優れている点等が特徴となっている。従って、半導体装置10は、例えば低電源電圧の半導体装置に好適に用いることができる。
本実施の形態に係る半導体装置10は、入力バッファとしての通常の動作のモード(以下、「通常モード」)と、リーク試験を行うモード(以下、「試験モード」)の2つの動作モードを有している。通常モードでは入力信号VINが参照電圧VREFと比較され、比較結果が出力信号VOUTとして出力される。通常モードにおいては、制御信号IDDQを低い電圧であるロウレベル(以下、「L」)、補信号である制御信号/IDDQを高い電圧であるハイレベル(以下、「H」)に設定しておく。
上記設定により、第1のスイッチであるスイッチSW_Pは、N型トランジスタN7がオン、P型トランジスタP6がオフとなるので、入力電圧VREFPは参照電圧VREFとなり、第1の差動対の一方のトランジスタであるP型トランジスタP5のゲートに入力される。また、第2のスイッチであるN型トランジスタN3がオフとなるので、第2のスイッチであるN型トランジスタN3は第1のカレントミラー回路(N型トランジスタN1、N2)には影響を与えず、第1のカレントミラー回路は電流を流し続ける。
第3のスイッチであるスイッチSW_Nは、P型トランジスタP7がオン、N型トランジスタN6がオフとなるので、入力電圧VREFNは参照電圧VREFとなり、第2の差動対の一方のトランジスタであるN型トランジスタN5のゲートに入力される。また、第4のスイッチであるP型トランジスタP3がオフとなるので、第4のスイッチであるP型トランジスタP3は第2のカレントミラー回路(P型トランジスタP1、P2)には影響を与えず、第2のカレントミラー回路は電流を流し続ける。
一方、試験モードにおいては、制御信号IDDQをH、補信号である制御信号/IDDQをLに設定する。本設定により、第1のスイッチであるスイッチSW_Pは、N型トランジスタN7がオフ、P型トランジスタP6がオンとなるので、参照電圧VREFがカットされ、入力電圧VREFPはほぼ電源VDDの電位<VDD>となり、第1の差動対の一方のトランジスタであるP型トランジスタP5はオフとなる。このとき、第1の差動対の他方のトランジスタであるP型トランジスタP0のゲートには入力信号VINが入力されており、電流源であるP型トランジスタP4のゲートにはバイアス電圧PBIASが印加されているために動作可能な状態にある。また、第2のスイッチであるN型トランジスタN3がオンとなるので、第1のカレントミラー回路(N型トランジスタN1、N2)のゲート電位がほぼGNDの電位<GND>となり、第1のカレントミラー回路(N型トランジスタN1、N2)は電流の供給を停止する。
第3のスイッチであるスイッチSW_Nは、P型トランジスタP7がオフ、N型トランジスタN6がオンとなるので、参照電圧VREFがカットされ、入力電圧VREFNはほぼ電位<GND>となり、第2の差動対の一方のトランジスタであるN型トランジスタN5はオフとなる。このとき、第2の差動対の他方のトランジスタであるN型トランジスタN0のゲートには入力信号VINが入力されており、電流源であるN型トランジスタN4のゲートにはバイアス電圧NBIASが印加されているために動作可能な状態にある。また、第4のスイッチであるP型トランジスタP3がオンとなるので、第2のカレントミラー回路(P型トランジスタP1、P2)のゲート電位がほぼ電位<VDD>となり、第2のカレントミラー回路(P型トランジスタP1、P2)は電流の供給を停止する。
以上詳述した、本実施の形態に係る試験モードの要点は以下のようになる。第1のスイッチであるスイッチSW_PによりP型差動増幅器11の差動対の一方のトランジスタP型トランジスタP5をオフにしてP型差動増幅器11の差動対の機能を停止させ、第3のスイッチであるスイッチSW_NによりN型差動増幅器12の差動対の一方のトランジスタN型トランジスタN5をオフにしてN型差動増幅器12の差動対の機能を停止させる。それとともに、第2のスイッチであるN型トランジスタN3によってP型差動増幅器11のカレントミラー回路(N型トランジスタN1、N2)の電流を遮断し、第4のスイッチであるP型トランジスタP3によってN型差動増幅器12のカレントミラー回路(P型トランジスタP1、P2)の電流を遮断する。以上のように半導体装置10を設定することにより半導体装置10に含まれる差動増幅器としての機能を停止させるとともに、カレントミラー回路の電流が流れなくなるので、半導体装置10によればリーク試験を正確に行うことができる。
次に、図2を参照して、試験モードにおいて、内部回路の状態(論理等)を設定する際の等価的な入力バッファの構成について説明する。上述したように、半導体装置10の試験モードにおいて、入力信号VINに基づいて、出力信号VOUTが供給される後段の内部回路の状態(論理等)を設定することが必要になる場合がある。この場合、入力信号VINをインバータ13の出力に伝達する必要があるが、試験モードにおいては、P型差動増幅器11、およびN型差動増幅器12の差動増幅器としての機能が停止している。しかしながら、本実施の形態に係る半導体装置10では、上述したように、P型トランジスタP0、P4、およびN型トランジスタN0、N4が動作可能な状態にある。
図2は、P型トランジスタP0、P4、およびN型トランジスタN0、N4に関連する部分を抜き出して示している。図2に示すように、本実施の形態に係る半導体装置10では、P型トランジスタP0、P4、およびN型トランジスタN0、N4がインバータを構成している。当該インバータを、本実施の形態では「等価インバータ」という。
入力信号VINが低い電圧の場合はP型トランジスタP0がオンしてインバータ13の入力信号VIN’が略電位<VDD>となり、入力信号VINが高い電圧の場合はN型トランジスタN0がオンしてインバータ13の入力信号VIN’が略電位<GND>となり、入力信号VINがインバータ13の入力に伝達される。入力信号VIN’がインバータ13によって反転されて出力信号VOUTとなり、後段の内部回路に伝達される。
以上のように、本実施の形態に係る半導体装置10では、差動増幅器としての機能を停止させるとともに、カレントミラー回路を停止させた状態においても、内部回路の状態(論理等)の設定が可能になり、例えば内部状態を変えながらリーク試験を実行することができる。しかも半導体装置10では、状態設定のための特別な回路を必要としないので、通常モード動作に対する影響を抑制しつつ、レイアウト面積の抑制された、より簡易な回路によってリーク試験を行うことが可能となっている。
以上詳述したように、本実施の形態に係る半導体装置10によれば、複数の差動増幅器を含む半導体装置であっても、より簡易な構成で、リーク電流試験をより正確に行うことが可能な半導体装置、および半導体装置の試験方法を提供することができる。
[第2の実施の形態]
図3を参照して、本実施の形態に係る半導体装置10Aについて説明する。本実施の形態は、上記実施の形態に係る半導体装置10において、入力信号の形式を変えた形態である。従って、同様の機能を有する構成には同じ符号を付して詳細な説明を省略する。
図3を参照して、本実施の形態に係る半導体装置10Aについて説明する。本実施の形態は、上記実施の形態に係る半導体装置10において、入力信号の形式を変えた形態である。従って、同様の機能を有する構成には同じ符号を付して詳細な説明を省略する。
図3に示すように、半導体装置10Aでは、参照電圧VREFの代わりに、入力信号VINの反転信号(補信号)である入力信号/VINが、P型差動増幅器11、およびN型差動増幅器12に入力される。すなわち、通常モードでは、制御信号IDDQをL(制御信号/IDDQをH)に設定することにより、第1のスイッチであるスイッチSW_Pを通過した入力信号/VINPが第1の差動対の一方のトランジスタであるP型トランジスタP5のゲートに入力され、第3のスイッチであるスイッチSW_Nを通過した入力信号/VINNが第2の差動対の一方のトランジスタであるN型トランジスタN5のゲートに入力される。このことによって、半導体装置10では片側駆動であったものが半導体装置10Aでは両側駆動になるが、動作としては同様である。ただし、P型差動増幅器11、N型差動増幅器12に入力される信号の振幅は2倍になる。
一方、試験モードでは、入力信号/VINが第1のスイッチであるスイッチSW_PのN型トランジスタN7によってカットされ、P型トランジスタP6がオンとなることによってP型トランジスタP5がオフとなる。また、入力信号/VINが第3のスイッチであるスイッチSW_NのP型トランジスタP7によってカットされ、N型トランジスタN6がオンとなることによってN型トランジスタN5がオフとなる。以上の動作によって、P型差動増幅器11およびN型差動増幅器12の差動対の一方のトランジスタがオフとなり、差動増幅器としての機能を停止させる。そして、上記実施の形態と同様に第2のスイッチであるN型トランジスタN3と、第4のスイッチであるP型トランジスタP3とがオンとなり、第1のカレントミラー回路および第2のカレントミラー回路の電流が遮断されるので、リーク試験を正確に行うことができる。
さらに、本実施の形態に係る半導体層10Aによっても、上記実施の形態に係る半導体装置10と同様、P型トランジスタP0、P4、およびN型トランジスタN0、N4によって等価インバータを構成することが可能である。従って、半導体装置10Aにおいても、試験モードにおいて内部回路の状態(論理等)の設定が可能となっている。
以上のように、本実施の形態に係る半導体装置10Aによっても、複数の差動増幅器を含む半導体装置であっても、より簡易な構成で、リーク電流試験をより正確に行うことが可能な半導体装置、および半導体装置の試験方法を提供することができる。
10、10A、50 半導体装置
11、51 P型差動増幅器
12、52 N型差動増幅器
13、53 インバータ
VIN、/VIN、VIN’、/VINP、/VINN 入力信号
VOUT 出力信号
PBIAS、NBIAS バイアス電圧
VREF 参照電圧
VREFP、VREFN 入力電圧
IDDQ、/IDDQ 制御信号
Iddq 電流
SW_P、SW_N スイッチ
P0~P7 P型トランジスタ
N0~N7 N型トランジスタ
VDD 電源
<VDD> 電位
VGN、VGP ノード
11、51 P型差動増幅器
12、52 N型差動増幅器
13、53 インバータ
VIN、/VIN、VIN’、/VINP、/VINN 入力信号
VOUT 出力信号
PBIAS、NBIAS バイアス電圧
VREF 参照電圧
VREFP、VREFN 入力電圧
IDDQ、/IDDQ 制御信号
Iddq 電流
SW_P、SW_N スイッチ
P0~P7 P型トランジスタ
N0~N7 N型トランジスタ
VDD 電源
<VDD> 電位
VGN、VGP ノード
Claims (12)
- 第1のカレントミラー回路および第1の極性のトランジスタにより構成された第1の差動対を備える第1の差動増幅器と、
第2のカレントミラー回路および前記第1の極性とは異なる第2の極性のトランジスタにより構成された第2の差動対を備える第2の差動増幅器と、
前記第1の差動対の一方のトランジスタの出力を制御する第1のスイッチと、
前記第1のカレントミラー回路に流れる電流を制御する第2のスイッチと、
前記第2の差動対の一方のトランジスタの出力を制御する第3のスイッチと、
前記第2のカレントミラー回路に流れる電流を制御する第4のスイッチと、を含む
半導体装置。 - 前記第1のスイッチ、前記第2のスイッチ、前記第3のスイッチ、前記第4のスイッチは、それぞれ制御信号の電圧に基づいて制御することを特徴とする
請求項1に記載の半導体装置。 - 前記第2のスイッチは所定の前記制御信号の電圧に基づいて前記第1のカレントミラー回路に第1の電圧を供給することで前記第1のカレントミラー回路としての機能を停止させ、
前記第4のスイッチは所定の前記制御信号の電圧に基づいて前記第2のカレントミラー回路に第2の電圧を供給することで前記第2のカレントミラー回路としての機能を停止させることを特徴とする
請求項2に記載の半導体装置。 - 前記第1のスイッチは所定の前記制御信号の電圧に基づいて前記第2の電圧に切り替えることで前記第1の差動対の一方のトランジスタの出力を停止させ、
前記第3のスイッチは所定の前記制御信号の電圧に基づいて前記第1の電圧に切り替えることで前記第2の差動対の一方のトランジスタの出力を停止させることを特徴とする
請求項3に記載の半導体装置。 - 前記第1のスイッチ、前記第2のスイッチ、前記第3のスイッチ、前記第4のスイッチに所定の前記制御信号が入力されたときに、前記第1の差動対の他方のトランジスタ、前記第2の差動対の他方のトランジスタ、を含むバッファを構成することを特徴とする
請求項4に記載の半導体装置。 - 前記第1の差動対の他方のトランジスタおよび、前記第2の差動対の他方のトランジスタは第1の入力が入力されることを特徴とする
請求項1から請求項5のいずれか1項に記載の半導体装置。 - 前記第1の差動対の一方のトランジスタおよび、前記第2の差動対の一方のトランジスタはそれぞれ前記第1のスイッチおよび前記第3のスイッチを介して第2の入力が入力されることを特徴とする
請求項1から請求項6のいずれか1項に記載の半導体装置。 - 前記第2の入力が参照電圧である
請求項7に記載の半導体装置。 - 前記第1のカレントミラー回路および前記第2のスイッチは前記第2の極性のトランジスタにより構成され、
前記第2のカレントミラー回路および前記第4のスイッチは前記第1の極性のトランジスタにより構成されていることを特徴とする
請求項1から請求項8のいずれか1項に記載の半導体装置。 - 前記第2のスイッチを構成する少なくとも1のトランジスタのドレインが、前記第1のカレントミラー回路のトランジスタのゲートに接続され、
前記第4のスイッチを構成する少なくとも1のトランジスタのドレインが、前記第2のカレントミラー回路のトランジスタのゲートに接続されていることを特徴とする
請求項9に記載の半導体装置。 - 前記第1の差動増幅器は、前記第1の差動対に接続され、ゲートにバイアス電圧が印加され、該第1の差動増幅器の電流源であるトランジスタを備え
前記第2の差動増幅器は、前記第2の差動対に接続され、ゲートにバイアス電圧が印加され、該第2の差動増幅器の電流源であるトランジスタを備えた、
請求項1から請求項10のいずれか1項に記載の半導体装置。 - 第1のカレントミラー回路および第1の極性のトランジスタにより構成された第1の差動対を備える第1の差動増幅器と、
第2のカレントミラー回路および第2の極性のトランジスタにより構成された第2の差動対を備える第2の差動増幅器と、を含む半導体装置の試験方法であって、
前記第1の差動対の一方のトランジスタおよび前記第2の差動対の一方のトランジスタを停止させ、
前記第1のカレントミラー回路および前記第2のカレントミラー回路としての機能を停止させ、
前記第1の差動対の他方のトランジスタ、前記第2の差動対の他方のトランジスタ、を含むバッファを介して第1の入力に基づいて出力することでリーク電流試験を行う
半導体装置の試験方法。
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JP2020165376A JP2022057234A (ja) | 2020-09-30 | 2020-09-30 | 半導体装置、および半導体装置の試験方法 |
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