JP2005311865A - プッシュプル増幅器 - Google Patents

Abstract

【課題】 内部に複雑な帰還ループを有しないため、演算増幅器として用いた場合に高速動作が可能なプッシュプル増幅器の提供。
【解決手段】この発明は、差動差動増幅回路２、レベルシフト回路３、および出力増幅回路４からなる。差動差動増幅回路２は、差動増幅回路１からの出力信号を第１の反転入力端子で受け取り、この受け取った信号を反転させ、反転信号を出力信号としてレベルシフト回路３のＭＯＳトランジスタＭ２２のゲートに供給する。レベルシフト回路３は、差動差動増幅回路２からの出力信号のレベルシフトを行うとともに、その出力信号を反転させる。出力増幅回路４は、互いに極性の異なる相補型のＭＯＳトランジスタＭ２３、Ｍ２４からなり、そのＭＯＳトランジスタＭ２３、Ｍ２４が、レベルシフト回路３の出力信号と差動増幅回路１の出力信号とを入力してプッシュプル増幅動作を行う。
【選択図】 図１

Description

本発明は、演算増幅器に用いたときに多重ループのない高速性能に優れ、しかも低電圧動作に好適なプッシュプル増幅器に関するものである。

従来、プッシュプル増幅器は多種多様な構成のものが提案されており、それぞれの目的および電源電圧などの環境条件によって使い分けている。
ところで、プッシュプル動作する従来の演算増幅器のなかでプロセス変動、電源電圧変動によって影響を受けない回路として、図１２に示すような演算増幅器が知られている（例えば、非特許文献１参照）。

この演算増幅器は、図１２に示すように、差動増幅回路１０１と、差動差動増幅回路１０２と、ＭＯＳトランジスタ１０７、１０８からなり信号のレベルシフトの他に反転を兼ねたレベルシフト回路１０３と、ＭＯＳトランジスタ１０５、１０６からなる出力増幅回路１０４と、反転入力端子１０９と、非反転入力端子１１０と、出力端子１１５と、を備えている。

また、差動増幅回路１０１は、反転出力端子１１１と非反転出力端子１１２とを備えている。反転出力端子１１１は、ＭＯＳトランジスタ１０６および差動差動増幅回路１０２の一方の非反転入力端子に接続され、反転出力端子１１２は、ＭＯＳトランジスタ１０８および差動差動増幅回路１０２の他方の非反転入力端子に接続されている。
差動差動増幅回路１０２は、差動増幅回路１０１の反転出力端子１１１と非反転出力端子１１２との平均出力レベルを決めるための基準信号入力端子（反転入力端子）１１３を備え、その基準信号入力端子１１３に対して基準信号Ｖｒｅｆが入力されるようになっている。

次に、図１２に示す差動増幅回路１０１は各種の構成のものがあり、その具体的な一例を図１３に示す。
この差動増幅回路１０１は、図１３に示すように、差動対を構成すＰ型のＭＯＳトランジスタＭ１０１，Ｍ１０２と、このＭＯＳトランジスタＭ１０１，Ｍ１０２のそれぞれ定電流を流す電流源として機能するとともに、能動負荷として機能するＮ型のＭＯＳトランジスタＭ１０３，Ｍ１０４と、ＭＯＳトランジスタＭ１０１、Ｍ１０２に定電流を供給する電流源として機能するＰ型のＭＯＳトランジスタＭ１０５とを備えている。

また、この差動増幅回路１０１は、反転入力端子１０９、非反転入力端子１１０、反転出力端子１１１、および非反転出力端子１１２を有し、これらの各端子は図１２に示す差動増幅回路１０１の各端子に対応する。
さらに、この差動増幅回路１０１は、ＭＯＳトランジスタＭ１０３，Ｍ１０４の各ゲートと接続するバイアス端子１１７と、ＭＯＳトランジスタＭ１０５のゲートと接続するバイアス端子１１８とを備えている。バイアス端子１１７には、差動増幅回路１０１の出力同相レベルを決めるためのバイアス信号として、図１２に示す差動差動増幅回路１０２の出力信号が供給される。また、バイアス端子１１８には、所定のバイアス電圧が供給される。

次に、このような構成からなるプッシュプル動作する従来の演算増幅器の動作について、図１４を参照して説明する。この例では、入力端子１０９，１１０にサイン波（正弦波）が入力された場合について説明する。
図１４において、Ａ，Ｂは差動増幅回路１０１の出力端子１１１，１１２の信号波形の例である。これらＡ，Ｂの信号の平均は，差動差動増幅回路１０２の反転入力端子１１３に入力される基準信号レベルになっている。言い換えれば、信号Ａを反転した反転信号Ｂを、差動差動増幅回路１０２によって生成しているといえる。

さて、差動増幅回路１０１の非反転出力端子１１２の信号Ｂは，レベルシフト回路１０３によって、基準レベルがＶｒｅｆ１からＶｒｅｆ２に変換されるとともに、さらに反転されて信号Ｃのようになる。信号Ｃは、極性が反転されたため、信号Ａの極性と同じになっている。
このような作用により、出力端子１１５から低い電源電圧ＶＳＳ側に電流を供給する場合は、端子１１１、１１４の信号レベルはそれぞれの元の信号レベルよりも高いレベルに移動する。これは、図１４の矢印１２０付近が対応する。すると、Ｎ型のＭＯＳトランジスタ１０６のゲート電圧はより高くなるので、電流を多く流すことができ、一方、Ｐ型のＭＯＳトランジスタ１０５のゲートは高くなるため電流をより少なくするよう働き、Ｎ型のＭＯＳトランジスタ１０６が電流を流すのを助ける。

また、逆に、高い電源電圧ＶＤＤ側から出力端子１１５に電流を供給する場合は、端子１１１、１１４の信号レベルはそれぞれの信号レベルよりも低いレベルに移動する。これは、図１４の矢印１２１付近が対応する。すると、Ｎ型のＭＯＳトランジスタ１０６のゲート電圧はより低くなるので、電流を少なめにすることができ、一方、Ｐ型のＭＯＳトランジスタ１０５のゲートは低くなるため電流をより多く流すようになり、Ｐ型のＭＯＳトランジスタ１０５が電流を流すのを助ける。

このように、Ｂ級増幅回路においては、出力トランジスタの一方が大きく電流を流す時、他方のトランジスタは電流の流す量を抑えめにまたはオフするように働く。このような原理で、大きな電流を流す必要がある場合、消費電流を抑えながら動作することができるという特徴を持っている。このような働きについては、様々にＢ級動作する演算増幅器に共通するものである。

次に、図１２に示す演算増幅器の回路の特徴について補足する。
図１３の差動増幅回路において、無信号時には、図１４の矢印１２２に相当するが、端子１１１はＶｒｅｆ１になっている。従って、Ｎ型のＭＯＳトランジスタに流れる電流はゲートに印加されるＶＲＥＦ１に相応する電流が、またＰ型のＭＯＳトランジスタ１０５にも同様にＶｒｅｆ２に相応する電流が流れることになる。
ここで、レベルシフト回路１０３は、Ｐ型のＭＯＳトランジスタ１０５と併せてカレントミラーの関係になっている。従って、Ｎ型のＭＯＳトランジスタ１０８を流れる電流によってＰ型のＭＯＳトランジスタ１０５を流れる電流が精度よく制御されていることになる。すなわち、図１２の回路は、プロセス変動、電源電圧変動の影響を受けにくいという特徴をもっている。

さらに、レベルシフト回路１０３、出力増幅回路１０４はトランジスタ２個のみで構成することができるため、低電圧動作するＢ級演算増幅器に適している。
Ｊｏｓｅｐｈ Ｎ Ｂａｂａｎｅｚｈａｄ著 ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ １９８８年 ２３巻 ６号 １４１４ページ

しかし、図１２の演算増幅器において、端子１１１、１１２から差動差動増幅回路１０２を通して信号が端子１１６に、さらに差動増幅回路１０１を通って端子１１１，１１２に至る帰還ループが存在している。
このループとは別に、演算増幅器は、一般に出力端子１１５から帰還回路を介してまたは直接に反転入力端子１０９に出力信号が帰還されるように回路を構成して動作させる。これを負帰還という。当然ながら負帰還系にも帰還ループが存在する。これら負帰還ループは、設計の際に安定性を十分確保できるように設計しなければならない。

一般に、回路を高速動作させる場合には、帰還ループの安定性確保が難しくなる。図１２のように、帰還ループが複数ある場合には、設計は一層複雑になり設計の難度が高くなるという問題が生じる。
特に、図１２の回路では、演算増幅器においてしばしば用いるミラー効果を利用した位相補償の方法が使用できない。なぜなら、位相補償回路としての容量を端子１１６と端子１１１および１１２に配置した場合には、安定性の解析に頻繁に用いられる手法であるループを切断してＡＣ解析を行うことが困難である。

また、ループを切断することによって、端子の入力インピーダンスまたは出力インピーダンスがループを形成している場合と大きく異なることになり、正しいＡＣ解析を行えなくなるという問題も生ずる。
さらに、手計算で最適な位相容量を算出するには、回路が複雑すぎて計算できないという問題がある。
そこで、本発明の目的は、内部に複雑な帰還ループを有しないため、演算増幅器として用いた場合に高速動作が可能なプッシュプル増幅器を提供することにある。

上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
請求項１に係る発明は、第１および第２の非反転入力端子と、第１および第２の反転入力端子と、１つの出力端子とを有する差動差動増幅回路と、この差動差動増幅回路の出力信号のレベルを所定レベルにシフトさせるとともに、その出力信号の反転を行うレベルシフト回路と、互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは入力信号と前記レベルシフト回路の出力信号とをそれぞれ入力してプッシュプル増幅を行う出力増幅回路と、を備え、前記差動差動増幅回路は、前記第１の反転入力端子に前記入力信号が供給され、前記第１および前記第２の非反転端子に所定の第１および第２の基準信号がそれぞれ供給され、前記第２の反転入力端子と前記出力端子とを接続させ、前記入力信号を反転させるように構成する。

請求項２に係る発明は、第１および第２の非反転入力端子と、第１および第２の反転入力端子と、１つの出力端子とを有する差動差動増幅回路と、互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記入力信号と前記差動差動増幅回路の出力信号とをそれぞれ入力してプッシュプル増幅を行う出力増幅回路と、を備え、前記差動差動増幅回路は、前記第１の非反転入力端子に前記入力信号が供給され、前記第１の反転入力端子に所定の第１基準信号が供給され、前記第２の非反転入力端子に所定の第２基準信号が供給させ、前記第２の反転入力端子と前記出力端子とを接続させ、前記入力信号のレベルを所定レベルにシフトさせるように構成する。

請求項３に係る発明は、２つの差動入力部とこの両差動入力部の各出力を加算する加算部とを有し、入力信号を反転した信号を生成出力するように構成する差動差動増幅回路と、この差動差動増幅器の出力信号のレベルを所定レベルにシフトさせるとともに、その信号の反転を行うレベルシフト回路と、互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記入力信号と前記レベルシフト回路の出力信号とをそれぞれ入力してプッシュプル増幅を行う出力増幅回路と、を備えている。

請求項４に係る発明は、２つの差動入力部とこの両差動入力部の各出力を加算する加算部とを有し、入力信号のレベルを所定レベルにシフトさせた信号を生成出力するように構成する差動差動増幅回路と、互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記入力信号と前記差動差動増幅回路の出力信号とをそれぞれ入力してプッシュプル増幅を行う出力増幅回路と、を備えている。

このような構成からなる本発明によれば、内部に複雑な帰還ループを有しないため、演算増幅器として用いた場合に高速動作が可能なプッシュプル増幅器を提供できる。
また、本発明において、レベルシフト回路を省略する場合には、レベルシフト回路がある場合に比べて一層高速な演算増幅器を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。
［第１実施形態］
図１は、本発明のプッシュプル増幅器の第１実施形態を適用した演算増幅器の構成例を示す。
この演算増幅器は、図１に示すように、差動増幅回路１と、差動差動増幅回路２と、レベルシフト回路３と、出力増幅回路４とを備え、差動差動増幅回路２、レベルシフト回路３、および出力増幅回路４によりプッシュプル増幅器を構成する。さらに、この演算増幅器は、反転入力端子５と、非反転入力端子６と、出力端子７とを備えている。

差動増幅回路１は、反転入力端子５と非反転入力端子６を有し、これらの両入力端子５、６に供給される入力信号の差動増幅を行う回路である。この差動増幅回路１の出力端子８は、差動差動増幅回路２の第１の反転入力端子および出力増幅回路４のＭＯＳトランジスタＭ２４のゲートに接続されている。
差動差動増幅回路２は、差動増幅回路１からの出力信号を第１の反転入力端子で受け取り、この受け取った信号を反転させ、反転信号を出力信号としてレベルシフト回路３のＭＯＳトランジスタＭ２２のゲートに供給する回路である。

このため、差動差動増幅回路２は、上記の第１の反転入力端子の他に、第２の反転入力端子、第１の非反転入力端子、第２の非反転入力端子、および出力端子９を備え、その第２の反転入力端子がその出力端子９と接続されている。さらに、その２つの非反転入力端子は基準電圧端子１０に接続され、その各非反転入力端子に基準電圧Ｖｒｅｆ１が供給されるようになっている。

レベルシフト回路３は、差動差動増幅回路２からの出力信号のレベルシフトを行うとともに、その出力信号を反転させる回路である。このレベルシフト回路３は、Ｐ型のＭＯＳトランジスタＭ２１とＮ型のＭＯＳトランジスタＭ２２とを組み合わせたものである。
すなわち、ＭＯＳトランジスタＭ２１は、そのソースに電源電圧ＶＤＤが供給され、そのゲートとドレインが共通接続されている。そして、その共通接続部は、出力増幅部４のＭＯＳトランジスタＭ２３のゲートとＭＯＳトランジスタＭ２２のドレインとにそれぞれ接続されている。ＭＯＳトランジスタＭ２２は、そのゲートに差動差動増幅回路２の出力信号が供給され、そのソースに電源電圧ＶＳＳが供給されるようになっている。

出力増幅回路４は、互いに極性の異なる相補型のＭＯＳトランジスタＭ２３、Ｍ２４からなり、そのＭＯＳトランジスタＭ２３、Ｍ２４が、レベルシフト回路３の出力信号と差動増幅回路１の出力信号とを入力してプッシュプル増幅動作を行う回路である。
すなわち、Ｐ型のＭＯＳトランジスタＭ２３は、そのソースに電源電圧ＶＤＤが供給され、そのゲートがレベルシフト回路３の出力端子に接続されている。ＭＯＳトランジスタ２３のドレインは、Ｎ型のＭＯＳトランジスタＭ２４のドレインと接続され、その共通接続部が出力端子７に接続されている。さらに、ＭＯＳトランジスタＭ２４は、そのゲートに差動増幅回路１の出力信号が供給され、そのソースに電源電圧ＶＳＳが供給されるようになっている。

次に、差動差動増幅回路２の基準電圧端子１０に供給する基準電圧Ｖｒｅｆ１を発生する基準電圧発生回路の具体的な構成について、図２を参照して説明する。
この基準電圧発生回路は、図２に示すように、Ｎ型ＭＯＳトランジスタＭ２５と定電流源２１とが直列に接続され、その共通接続部に出力端子２２接続され、その出力端子２２から基準電圧Ｖｒｅｆ１を出力するようになっている。
すなわち、ＭＯＳトランジスタＭ２５は、そのソースに電源電圧ＶＳＳが供給され、そのゲートとドレインが接続され、その共通接続部が定電流源２１の一端側と出力端子２２とにそれぞれ接続されている。また、定電流源２１の他端側には、電源電圧ＶＤＤが供給されるようになっている。

次に、差動増幅回路１の具体的な回路例について、図３を参照して説明する。
この差動増幅回路１は、図３に示すように、差動対を構成するＰ型のＭＯＳトランジスタＭ３１，Ｍ３２と、このＭＯＳトランジスタＭ３１，Ｍ３２にそれぞれ定電流を流す電流源として機能するとともに、能動負荷として機能するＮ型のＭＯＳトランジスタＭ３３，Ｍ３４からなるカレントミラー回路と、ＭＯＳトランジスタＭ３１、Ｍ３２に定電流を供給する電流源として機能するＰ型のＭＯＳトランジスタＭ３５とを備えている。
また、この差動増幅回路１は、反転入力端子５、非反転入力端子６、および出力端子８を有し、これらの各端子は図１に示す差動増幅回路１の各端子に対応する。さらに、この差動増幅回路１は、ＭＯＳトランジスタＭ３５のゲートと接続するバイアス端子１１を備えている。

次に、差動差動増幅回路２に適用できる回路の構成例について、図４を参照して説明する。
図４に示す差動差動増幅回路は、Ｎ型のＭＯＳトランジスタＭ１，Ｍ２，Ｍ５から構成される差動入力部３１と、Ｎ型のＭＯＳトランジスタＭ３，Ｍ４，Ｍ６から構成される差動入力部３２と、Ｐ型のＭＯＳトランジスタＭ７〜Ｍ１０およびＮ型のＭＯＳトランジスタＭ１１，Ｍ１２から構成され差動入力部３１の出力と差動入力部３２の出力を加算する加算部３３と、を備えている。ここで、ＭＯＳトランジスタＭ７，Ｍ８は、差動入力部３１と差動入力部３２との共通の負荷として使用される。

また、この差動差動増幅回路は、図４に示すように、第１の非反転入力端子３４と、第１の反転入力端子３５と、第２の反転入力端子３６と、第２の非反転入力端子３７と、出力端子３８とを備えている。
さらに詳述すると、ＭＯＳトランジスタＭ１，Ｍ２は差動対を構成し、ＭＯＳトランジスタＭ１のゲートは第１の非反転入力端子３４に接続され、ＭＯＳトランジスタＭ２のゲートは第１の反転入力端子３５に接続されている。ＭＯＳトランジスタＭ３，Ｍ４は差動対を構成し、ＭＯＳトランジスタＭ３のゲートは第２の反転入力端子３６に接続され、ＭＯＳトランジスタＭ４のゲートは第２の非反転入力端子３７に接続されている。

ＭＯＳトランジスタＭ５は、ＭＯＳトランジスタＭ１，Ｍ２の定電流源として機能し、ＭＯＳトランジスタＭ６は、ＭＯＳトランジスタＭ３，Ｍ４の定電流源として機能するものである。このため、ＭＯＳトランジスタＭ５，Ｍ６の各ゲートはバイアス端子３９に接続され、その各ゲートに所定のバイアス電圧が供給されるようになっている。
ＭＯＳトランジスタＭ７，Ｍ８の各ゲートはバイアス端子４０に接続され、その各ゲートに所定のバイアス電圧が供給されるようになっている。また、ＭＯＳトランジスタＭ９，Ｍ１０の各ゲートはバイアス端子４１に接続され、その各ゲートに所定のバイアス電圧が供給されるようになっている。さらに、ＭＯＳトランジスタＭ１１，Ｍ１２はカレントミラー回路を構成している。

次に、図４に示す差動差動増幅回路の動作について説明する。
いま、図４に示す差動差動増幅回路において、入力端子３４、３５に入力電圧Ｖ１，Ｖ２が供給され、入力端子３６、３７に入力電圧Ｖ４，Ｖ３が供給されているものとする。また、出力端子３８の出力電圧をＶＯＵＴとすると、これらの電圧の関係は次式で表される。
ＶＯＵＴ＝Ａ１（Ｖ１−Ｖ２）＋Ａ２（Ｖ３−Ｖ４）・・・（１）
ここで、（１）式中のＡ１は入力端子３４、３５から出力端子３８に対するゲイン（利得）であり、Ａ２は入力端子３６、３７から出力端子３８に対するゲインである。

いま、ＭＯＳトランジスタＭ１〜Ｍ４の各サイズが同じで、かつ、ＭＯＳトランジスタＭ５，Ｍ６の各サイズが同じであるとすると、ゲインＡ１，Ａ２は等しくなるので、Ａ１＝Ａ２＝Ａとおくことができ、（１）式は（２）式のように書き直すことができる。
ＶＯＵＴ＝Ａ（Ｖ１−Ｖ２＋Ｖ３−Ｖ４）・・・（２）
ここで、差動差動増幅回路のゲインが十分に大きければ、（２）式により帰還回路で用いる場合にはＶ１−Ｖ２＋Ｖ３−Ｖ４＝０が成立することになる。この関係を図１の差動差動増幅回路２の出力信号に適用すると、次の（３）式のような関係が得られる。
Ｖ９＝２×Ｖｒｅｆ１―Ｖ８・・・（３）

但し、Ｖ８は差動増幅回路１の出力端子８の電圧、Ｖ９は差動差動増幅回路２の出力端子９の電圧である。
（３）式によれば、差動差動増幅回路２の出力電圧は、その差動差動増幅回路２の入力電圧を反転したものであることがわかる。また、レベルシフト回路３の出力端子１３の電圧Ｖ１３は、差動差動増幅回路２の出力端子９の電圧Ｖ９を反転したものとなる。

いま、差動増幅回路１の出力端子８の電圧Ｖ８を正弦波とした場合に、その各端子８、９、１３の各電圧Ｖ８、Ｖ９，Ｖ１３の各波形の関係を図５に示す。
図５において、Ｄは差動増幅回路１の出力端子８の電圧Ｖ８の波形である。波形Ｅは、（３）式で示されるように電圧Ｖ８の反転された反転信号となっている。言い換えれば、差動差動増幅回路２は、信号Ｄを入力し、これを反転させた信号Ｅを生成しているといえる。
ここで、差動差動増幅回路２の出力端子９の信号Ｅは，レベルシフト回路３によって、基準レベルＶｒｅｆ１から基準レベルＶｒｅｆ２に変換されるとともに、さらに反転されて信号Ｆのようになる。信号Ｆの極性は再び反転されたため、信号Ｄの極性と同じになっている。

このようなレベルシフト回路３の作用により、出力端子７から低い電源電圧ＶＳＳ側に電流を供給する場合は、端子８の信号レベルはそれぞれの信号レベルよりも高いレベルに移動する。これは、図５の矢印５０付近が対応する。
すると、ＭＯＳトランジスタＭ２４のゲート電圧はより高くなるので、電流を多く流すことができ、一方、ＭＯＳトランジスタＭ２３のゲート電圧は高くなるため電流をより少なくするように働き、ＭＯＳトランジスタＭ２４が電流を流すのを助ける。

また逆に、高い電源電圧ＶＤＤ側から出力端子１４に電流を供給する場合は，端子８の信号レベルはそれぞれの信号レベルよりも低いレベルに移動する。これは、図５の矢印５１付近が対応する。
すると、ＭＯＳトランジスタＭ２４のゲート電圧はより低くなるので、電流を少なめにすることができた分だけ出力端子７へより多くの電流が供給でき、一方、ＭＯＳトランジスタＭ２３のゲート電圧は低くなるため電流をより多く流すことができる。

このように、Ｂ級増幅回路においては、出力トランジスタＭ２３，Ｍ２４のうち、その一方が大きく電流を流す時、他方のトランジスタは電流の流す量を抑えめにまたはオフするように働く。このような原理で、大きな電流を流す必要がある場合、消費電流を抑えながら動作することができる。
さて、無信号時に、図１の演算増幅器の出力増幅回路４を流れる電流は、図１２に示す従来の演算増幅器で説明したように、無信号時における端子８，９の信号レベルによって決まる。

ここで、差動差動増幅回路２で使用される基準電圧Ｖｒｅｆ１を生成する回路として、上述した図２に示す基準電圧発生回路が使用される。この回路によれば、無信号時には端子８，９の電圧の平均値は基準電圧Ｖｒｅｆ１となり、ＭＯＳトランジスタＭ２２，Ｍ２４に流れる各電流値は，図２の電流源２１の電流とＭＯＳトランジスタＭ２５とを含めたＭＯＳトランジスタのサイズの比でそれぞれ設定できる。

従って、図１の演算増幅器では、解析できないような複雑な内部ループが存在しないため、高速の演算増幅器を設計することが容易である。また、図１２に示す従来の演算増幅器と同じようにプロセス変動の影響を受けず、電源電圧の影響を受けない。さらに、レベルシフト回路３と出力増幅回路４とが、いずれも２個のＭＯＳトランジスタで構成されているため、低電圧で動作可能な演算増幅器を提供できる。

なお、上記の実施形態１では、差動差動増幅器２の具体例として図４に示すものとしたが、これに代えて図６に示すものでも良い。
この図６に示す差動差動増幅回路は、図４に示す差動差動増幅回路２を基本とし、これにＭＯＳトランジスタＭ１３，Ｍ１４からなる出力増幅部６１を追加したものである。また、その出力増幅部６１は、位相補償用の容量Ｃ１と抵抗Ｒ１を有している。

なお、それ以外の構成は、図４の差動差動増幅回路２の構成と同様であるので、同一の構成要素には同一符号を付してその説明は省略する。
このような構成からなる差動差動増幅回路では、出力増幅部６１の追加により、その利得が高くなるため、式（２）のゲインＡが大きくなる。この結果、生成される信号がより高い精度で得られる。しかも、出力段がＭＯＳトランジスタＭ１３，Ｍ１４のみで構成されるため、出力信号が広い範囲で動作して低電圧で動作させる場合には設計時に動作点を気にしないで設計できるという利点もある。

［第２実施形態］
図７は、本発明のプッシュプル増幅器の第２実施形態を適用した演算増幅器の構成例を示す。
この演算増幅器は、図７に示すように、差動増幅回路１と、差動差動増幅回路２Ａと、出力増幅回路４とを備え、差動差動増幅回路２Ａと出力増幅回路４とによりプッシュプル増幅器を構成する。さらに、この演算増幅器は、反転入力端子５と、非反転入力端子６と、出力端子７とを備えている。

差動増幅回路１は、反転入力端子５と非反転入力端子６を有し、これらの両入力端子５、６に供給される入力信号の差動増幅を行う回路である。この差動増幅回路１の出力端子８は、差動差動増幅回路２Ａの第１の非反転入力端子および出力増幅回路４のＮ型のＭＯＳトランジスタＭ２４のゲートに接続されている。
ここで、差動増幅回路１は、第１実施形態の場合と同様に、例えば図３に示す回路のものを使用できる。
差動差動増幅回路２Ａは、差動増幅回路１からの出力信号を第１の非反転入力端子で受け取り、この受け取った信号のレベルシフトを行い、このレベルシフトさせた信号を出力増幅回路４のＰ型のＭＯＳトランジスタＭ２３のゲートに供給する回路である。

このため、差動差動増幅回路２Ａは、上記の第１の非反転入力端子の他に、第２の非反転入力端子、第１の反転入力端子、第２の反転入力端子、および出力端子９を備え、その第２の反転入力端子がその出力端子９と接続されている。また、第１の反転入力端子は基準電圧端子１４に接続され、その第１の反転入力端子に基準電圧Ｖｒｅｆ１が供給されるようになっている。さらに、第２の非反転入力端子は基準電圧端子１５に接続され、その第２の非反転入力端子に基準電圧Ｖｒｅｆ２が供給されるようになっている。

ここで、差動差動増幅回路２Ａは、第１実施形態の場合と同様に、例えば図４または図６に示す回路のものを使用できる。
出力増幅回路４は、互いに極性の異なる相補型のＭＯＳトランジスタＭ２３、Ｍ２４からなり、そのＭＯＳトランジスタＭ２３、Ｍ２４が、差動差動増幅回路２Ａの出力信号と差動増幅回路１の出力信号とを入力してプッシュプル増幅動作を行う回路である。

すなわち、Ｐ型のＭＯＳトランジスタＭ２３は、そのソースに電源電圧ＶＤＤが供給され、そのゲートが差動差動増幅回路２Ａの出力端子９に接続されている。また、ＭＯＳトランジスタ２３のドレインは、Ｎ型のＭＯＳトランジスタＭ２４のドレインと接続され、その共通接続部が出力端子７に接続されている。さらに、ＭＯＳトランジスタＭ２４は、そのゲートに差動増幅回路１の出力信号が供給され、そのソースに電源電圧ＶＳＳが供給されるようになっている。

次に、差動差動増幅回路２Ａの基準電圧端子１４、１５に供給する基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を発生する第１基準電圧発生回路および第２基準電圧発生回路の具体的な構成について、図８および図９を参照して説明する。
第１基準電圧発生回路は、図８に示すように、Ｎ型のＭＯＳトランジスタＭ２６と定電流源２３とが直列に接続され、その共通接続部に出力端子２４が接続され、その出力端子２４から基準電圧Ｖｒｅｆ１を出力するようになっている。

すなわち、ＭＯＳトランジスタＭ２６は、そのソースに電源電圧ＶＳＳが供給され、そのゲートとドレインが接続され、その共通接続部が定電流源２３の一端側と出力端子２４とにそれぞれ接続されている。また、定電流源２３の他端側には、電源電圧ＶＤＤが供給されるようになっている。
第２基準電圧発生回路は、図９に示すように、Ｐ型のＭＯＳトランジスタＭ２７と定電流源２５とが直列に接続され、その共通接続部に出力端子２６が接続され、その出力端子２６から基準電圧Ｖｒｅｆ２を出力するようになっている。

すなわち、ＭＯＳトランジスタＭ２７は、そのソースに電源電圧ＶＤＤが供給され、そのゲートとドレインが接続され、その共通接続部が定電流源２５の一端側と出力端子２６とにそれぞれ接続されている。また、定電流源２５の他端側には、電源電圧ＶＳＳが供給されるようになっている。
このような構成の第１基準電圧発生回路および第２基準電圧発生回路を使用することにより、基準電圧Ｖｒｅｆ１は無信号時のＮ型のＭＯＳトランジスタＭ２４のゲートに印加する電圧を設定でき、基準電圧Ｖｒｅｆ２は無信号時のＰ型のＭＯＳトランジスタＭ２３のゲートに印加する電圧を設定できる。このため、無信号時の出力増幅回路４の電流値を設定できる。

次に、図７に示す差動差動増幅回路２Ａの動作について、図４に示す差動差動増幅回路を参照して説明する。
図４に示す差動差動増幅回路では、上記の（１）式が成立し、その差動差動増幅回路のゲインが十分に大きければ、上記の（２）式により帰還回路で用いる場合にはＶ１−Ｖ２＋Ｖ３−Ｖ４＝０が成立することになる。この関係を図７の差動差動増幅回路２Ａに適用すると、次の（４）式のような関係が得られる。
Ｖ９＝Ｖｒｅｆ２−Ｖｒｅｆ１＋Ｖ８・・・（４）
但し、Ｖ８は差動増幅回路１の出力端子８の電圧、Ｖ９は差動差動増幅回路２Ａの出力端子９の電圧である。

（４）式によれば、差動差動増幅回路２Ａの出力電圧Ｖ９は、その差動差動増幅回路２Ａの入力電圧Ｖ８が一定電圧だけレベルシフトされた信号であることがわかる。
いま、差動増幅回路１の出力端子８の電圧Ｖ８を正弦波とした場合に、その各端子８、９の各電圧Ｖ８、Ｖ９の各波形の関係を図１０に示す。
図１０において、Ｇは差動増幅回路１の出力端子８の電圧Ｖ８の波形である。Ｈは、（４）式で示されるように電圧Ｖ８がレベルシフトされた信号となっている。言い換えれば、差動差動増幅回路２Ａは、信号Ｇを入力し、これをレベルシフトさせた信号Ｈを生成しているといえる。

以上説明したように、上記のような構成からなる第２実施形態によれば、第１実施形態と同様の効果が得られる。すなわち、図７に示すような回路を用いることによって、プロセス変動の影響を受けず、電源電圧の影響を受けない。また、低電圧で動作可能な演算増幅器を提供できる。
さらに、この第２実施形態では、内部に複雑な帰還ループを有しないため、高速動作が可能である。また、第１実施形態のようにレベルシフト回路を有しない構成であるので、第１実施形態に比べて一層高速な演算増幅器を提供できる。

次に、図７に示す差動差動増幅回路２Ａに適用される他の差動差動増幅回路について説明する。
この差動差動増幅回路は、図４または図６に示すような回路を用いると、以下のような不具合が発生するおそれがあり、その不具合を解消するようにしたものである。
すなわち、図４または図６に示す差動差動増幅回路を、低電圧（低い電源電圧）で動作させる場合を考える。図４または図６の回路において、入力トランジスタＭ１〜Ｍ４は全てＮ型のＭＯＳトランジスタである。

しかし、Ｎ型のＭＯＳトランジスタの動作範囲は、しきい値電圧にＭＯＳトランジスタのオーバーゲートドライブ電圧を加えた分を必要とする。このため、信号電圧が、低い電源電圧ＶＳＳのレベルに近い時には、ＭＯＳトランジスタＭ１〜Ｍ４はオフし、正常に動作しなくなる。
実際に、低電圧の下では、図９に示す基準電圧発生回路によって生成される基準電圧Ｖｒｅｆ２のレベルは、低い電源電圧ＶＳＳのレベルに近くなる。この場合は、入力トランジスタとしてＮ型のＭＯＳトランジスタではなく、Ｐ型のＭＯＳトランジスタに置き換える必要がある。

従って、図７に示す差動差動増幅回路２Ａを低い電源電圧で動作させるには、図１１に示すような構成の差動差動増幅回路が必要になる。
この差動差動増幅回路は、図１１に示すように、Ｎ型のＭＯＳトランジスタＭ１，Ｍ２，Ｍ５から構成される差動入力部３１と、Ｐ型のＭＯＳトランジスタＭ３’，Ｍ４’，Ｍ６’から構成される差動入力部３２’と、Ｐ型のＭＯＳトランジスタＭ７〜Ｍ１０およびＮ型のＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１７，Ｍ１８からなり差動入力部３１の出力と差動入力部３２’の出力の加算を行う加算部３３’と、ＭＯＳトランジスタＭ１３，Ｍ１４からなる出力増幅部６１とを備えている。

すなわち、この差動差動増幅回路は、図１１に示すように、図６に示す差動差動増幅回路の差動入力部３２を差動入力部３２’に置き換え、これに伴い図６に示す加算部３３を加算部３３’に置き換えたものである。
ここで、図１１に示す差動差動増幅回路を図７に示す差動差動増幅回路２Ａに適用する場合には、以下のようにして使用する。
すなわち、図１１に示すＭＯＳトランジスタＭ１のゲートと接続する非反転入力端子３４に差動増幅回路１の出力信号を供給し、ＭＯＳトランジスタＭ２のゲートと接続する反転入力端子３５に基準電圧Ｖｒｅｆ１を供給する。また、ＭＯＳトランジスタＭ３’のゲートと接続する非反転入力端子３６に基準電圧Ｖｒｅｆ２を供給し、ＭＯＳトランジスタＭ４’のゲートと接続する反転入力端子３７を出力端子３８と接続する。

このような構成からなる差動差動増幅回路を用いると、差動差動増幅回路２Ａが低電圧動作の場合にも適用できる。
ただし、式（１）においてゲインＡ１とゲインＡ２とが異なるため、例えば、図１０において、信号Ｈが信号Ｇに対してゲインの違いだけ信号レベルの差を生じることになる。しかし、少々のレベル差があっても、Ｂ級動作する演算増幅器の基本的な性能はほぼ同じである。
なお、上記の各実施形態では、具体的な回路としてＭＯＳトランジスタを用いた場合について説明したが、これをバイポーラトランジスタに置き換えることができ、これ用いた場合にも上記と同じ効果が得られる。

本発明のプッシュプル増幅器の第１実施形態を適用した演算増幅器の回路図である。 図１に示す差動差動増幅回路に供給する基準電圧を発生する基準電圧発生回路の具体例を示す回路図である。 図１に示す差動増幅回路の具体例を示す回路図である。 図１に示す差動差動増幅回路に適用できる回路の具体例の回路図である。 図１の回路の各部の波形例を示す波形図である。 第１実施形態に適用できる差動差動増幅回路の変形例の回路図である。 本発明のプッシュプル増幅器の第２実施形態を適用した演算増幅器の回路図である。 図７に示す差動差動増幅回路に供給する基準電圧を発生する基準電圧発生回路の具体例を示す回路図である。 その基準電圧発生回路の他の具体例を示す回路図である。 図７の回路の各部の波形例を示す波形図である。 第２実施形態に適用できる差動差動増幅回路の変形例の回路図である。 従来の演算増幅器の回路図である その演算増幅器に使用される差動増幅回路の一例の回路図である。 図１２の回路の各部の波形例を示す波形図である。

符号の説明

１ 差動増幅回路
２、２Ａ 差動差動増幅回路
３ レベルシフト回路
４ 出力増幅回路
３１、３２、３２’ 差動入力部
３３、３３’ 加算部

Claims (4)

1. 第１および第２の非反転入力端子と、第１および第２の反転入力端子と、１つの出力端子とを有する差動差動増幅回路と、
   この差動差動増幅回路の出力信号のレベルを所定レベルにシフトさせるとともに、その出力信号の反転を行うレベルシフト回路と、
   互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは入力信号と前記レベルシフト回路の出力信号とをそれぞれ入力してプッシュプル増幅を行う出力増幅回路と、を備え、
   前記差動差動増幅回路は、前記第１の反転入力端子に前記入力信号が供給され、前記第１および前記第２の非反転端子に所定の第１および第２の基準信号がそれぞれ供給され、前記第２の反転入力端子と前記出力端子とを接続させ、前記入力信号を反転させるように構成することを特徴とするプッシュプル増幅器。
2. 第１および第２の非反転入力端子と、第１および第２の反転入力端子と、１つの出力端子とを有する差動差動増幅回路と、
   互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記入力信号と前記差動差動増幅回路の出力信号とをそれぞれ入力してプッシュプル増幅を行う出力増幅回路と、を備え、
   前記差動差動増幅回路は、前記第１の非反転入力端子に前記入力信号が供給され、前記第１の反転入力端子に所定の第１基準信号が供給され、前記第２の非反転入力端子に所定の第２基準信号が供給させ、前記第２の反転入力端子と前記出力端子とを接続させ、前記入力信号のレベルを所定レベルにシフトさせるように構成することを特徴とするプッシュプル増幅器。
3. ２つの差動入力部とこの両差動入力部の各出力を加算する加算部とを有し、入力信号を反転した信号を生成出力するように構成する差動差動増幅回路と、
   この差動差動増幅器の出力信号のレベルを所定レベルにシフトさせるとともに、その信号の反転を行うレベルシフト回路と、
   互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記入力信号と前記レベルシフト回路の出力信号とをそれぞれ入力してプッシュプル増幅を行う出力増幅回路と、
   を備えていることを特徴とするプッシュプル増幅器。
4. ２つの差動入力部とこの両差動入力部の各出力を加算する加算部とを有し、入力信号のレベルを所定レベルにシフトさせた信号を生成出力するように構成する差動差動増幅回路と、
   互いに極性の異なる相補型のトランジスタからなり、前記各トランジスタは前記入力信号と前記差動差動増幅回路の出力信号とをそれぞれ入力してプッシュプル増幅を行う出力増幅回路と、
   を備えていることを特徴とするプッシュプル増幅器。

Images