JP4502212B2 - 差動増幅器とデータドライバ及び表示装置 - Google Patents

Description

本発明は、差動増幅器とデータドライバ及びそれを用いた表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。

はじめに、図１１を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図１１には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。液晶は容量性を有し、画素電極９６４と電極９６７との間に容量９６５をなす。また、液晶の容量性を補助するための補助容量９６６を更に備えることが多い。

上記液晶表示装置は、スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５及び補助容量９６６で一定期間保持することで画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー（不図示）で制御され、それぞれ必要なクロックＣＬＫ、制御信号、電源電圧等が表示コントローラーより供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。

１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調信号電圧が供給される。

なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調信号電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調信号電圧に変換するデコーダと、その階調信号電圧をデータ線９６２に増幅出力する演算増幅器よりなるデジタルアナログ変換回路（ＤＡＣ）を備えている。

また、近時、液晶表示装置において、高画質化（多色化）が進み、少なくともＲＧＢ各６ビット映像データ（２６万色）、さらには８ビット映像データ（２６８０万色）以上の需要が高まっている。このため、多ビット映像データに対応した階調信号電圧を出力するデータドライバは、多階調電圧出力とともに非常に高精度な電圧出力が求められるようになってきている。例えば許容出力電圧精度を１／２ＬＳＢとすると、６ビットでは約±４０ｍＶ、８ビットでは約±１０ｍＶとなる。

しかしながら、ドライバ回路を構成するトランジスタには製造過程に生じる素子ばらつきがあり、出力電圧の高精度化には限界がある。この問題に対して実効的に出力電圧を高精度化する方法が後記特許文献１に提案されている。

図１２（ａ）、図１２（ｂ）は、後記特許文献１に開示された演算増幅器の回路構成を示す図であり、液晶表示装置の駆動に適用される。図１２（ａ）、図１２（ｂ）には、１つの演算増幅器において、スイッチの切り替えによる２つの接続構成が示されている。図１２（ａ）、図１２（ｂ）を参照すると、この演算増幅器は、差動対を構成する２つのＰチャネルＭＯＳトランジスタ（「ＰＭＯＳトランジスタ」という）ＭＰ９１、ＭＰ９２と、定電流源Ｉ９１と、カレントミラー回路を構成するＮチャネルＭＯＳトランジスタ（「ＮＭＯＳトランジスタ」という）ＭＮ９１、ＭＮ９２と、ＮＭＯＳトランジスタＭＮ９３と、定電流源Ｉ９２と、位相補償容量Ｃ９１と、ブレーク型のスイッチＳ１、Ｓ４、Ｓ６、Ｓ８と、メーク型スイッチＳ２、Ｓ３、Ｓ５、Ｓ７とを具備する。

差動対を構成する一方のＰＭＯＳトランジスタＭＰ９１のドレインは、ＮＭＯＳトランジスタＭＮ９１のドレインに接続されている。また、差動対を構成する他方のＰＭＯＳトランジスタＭＰ９２のドレインは、ＮＭＯＳトランジスタＭＮ９２のドレインに接続されている。

定電流源Ｉ９１は、差動対を構成するＰＭＯＳトランジスタＭＰ９１、ＭＰ９２の共通接続されたソースと、正電源（高位側電源）ＶＤＤとの間に挿入され、この差動対をバイアスする。カレントミラー構成のＮＭＯＳトランジスタＭＮ９１、ＭＮ９２は、差動対の能動負荷として機能し、入力される差動信号を、シングルエンド信号に変換する。

ＮＭＯＳトランジスタＭＮ９３は、２段目（出力段）の増幅回路を構成する。定電流源Ｉ９２は、正電源ＶＤＤとＮＭＯＳトランジスタＭＮ９３のドレインとの間に挿入され、ＮＭＯＳトランジスタＭＮ９３の能動負荷の働きをする。位相補償容量Ｃ９１は、ＮＭＯＳトランジスタＭＮ９３のゲートとドレインとの間に接続されている。

ブレーク型スイッチＳ１は、ＮＭＯＳトランジスタＭＮ９１のゲートとドレインとの間に接続されている。メーク型スイッチＳ２は、ＮＭＯＳトランジスタＭＮ２のゲートとドレインとの間に接続されている。メーク型スイッチＳ３は、ＮＭＯＳトランジスタＭＮ９１のドレインとＮＭＯＳトランジスタＭＮ９３のゲート間に接続されている。ブレーク型スイッチＳ４は、ＮＭＯＳトランジスタＭＮ９２のドレインとＮＭＯＳトランジスタＭＮ９３のゲート間に接続されている。メーク型スイッチＳ５は、ＰＭＯＳトランジスタＭＰ９２のゲートと出力端子Ｖｏｕｔ間に接続されている。ブレーク型スイッチＳ６は、ＰＭＯＳトランジスタＭＰ９１のゲートと出力端子Ｖｏｕｔ間に接続されている。メーク型スイッチＳ７は、ＰＭＯＳトランジスタＭＰ９１のゲートと入力端子Ｖｉｎ間に接続されている。ブレーク型スイッチＳ８は、ＰＭＯＳトランジスタＭＰ９２のゲートと入力端子Ｖｉｎ間に接続されている。

これらスイッチ群Ｓ１〜Ｓ８は、全て連動して制御され、例えば奇数フレームと偶数フレームで切り替えられる。図１２（ａ）は奇数フレーム時、図１２（ｂ）は偶数フレーム時の各スイッチの接続状態をそれぞれ示したものである。

この演算増幅器においては、図１２（ａ）に示すように、スイッチＳ１が閉じた時は、ＮＭＯＳトランジスタＭＮ９２のドレインがそのシングルエンド出力となる。また、図１２（ｂ）に示すように、スイッチＳ２が閉じた時には、ＮＭＯＳトランジスタＭＮ９１のドレインがシングルエンド出力となる。

このように、シングルエンド出力のノードがスイッチＳ１とスイッチＳ２の状態で入れ替わるため、スイッチＳ３とスイッチＳ４とが、出力ノードの選択を行う。スイッチＳ３とスイッチＳ４を介して選択されるシングルエンド変換された信号は、出力トランジスタであるＮＭＯＳトランジスタＭＮ９３のゲートに入力される。この時、定電流源Ｉ９２がＮＭＯＳトランジスタＭＮ９３の能動負荷として働く。ＮＭＯＳトランジスタＭＮ９３のドレインが出力端子Ｖｏｕｔとなる。位相補償容量Ｃ９１は、ミラー容量として位相補償の働きをする。

この演算増幅器は、バッファアンプとして用いられるため、反転入力端子と出力端子を共通接続する、いわゆる電圧フォロワ接続となっている。

スイッチＳ５〜Ｓ８を切り替えることで、反転入力端子は、ＰＭＯＳトランジスタＭＰ９１のゲート、あるいは、ＰＭＯＳトランジスタＭＰ９２のゲートになる。

図１２（ａ）の接続状態では、スイッチＳ１、Ｓ４、Ｓ６、Ｓ８がオンとされ、ＰＭＯＳトランジスタＭＰ９１のゲートは、反転入力端子として、出力端子Ｖｏｕｔに接続され、ＰＭＯＳトランジスタＭＰ９２のゲートは、非反転入力端子として、入力端子Ｖｉｎに接続され、電圧フォロワ接続となる。

一方、図１２（ｂ）に示す接続状態では、スイッチＳ２、Ｓ３、Ｓ５、Ｓ７がオンとされ、ＰＭＯＳトランジスタＭＰ９１のゲートは、非反転入力端子として、入力端子に接続され、ＰＭＯＳトランジスタＭＰ９２のゲートは、反転入力端子として、出力端子Ｖｏｕｔに接続されて電圧フォロワ接続となる。

このように、スイッチＳ１〜Ｓ８の切り替えにより、２つの接続状態が存在し、２つの接続状態を所定の周期で切り替える。

ところで、図１２（ａ）に示されるスイッチの接続状態において、仮に、オフセット電圧（＋Ｖｏｓ）が発生したと仮定する。

この場合、図１２（ａ）の接続状態から、スイッチＳ１〜Ｓ８が切り替えられて、図１２（ｂ）に示されるスイッチの接続状態になると、今度は、オフセット電圧が−Ｖｏｓになる。

これを液晶表示装置の駆動に用いると、電圧が輝度に変換されるため、オフセット電圧が発生すると、輝度ばらつきが発生する。しかし人間の目の輝度変化を認識する分解能には限界があるため、所定の周期以上で輝度が変化する場合には、その平均輝度が認識される。

したがって、液晶表示装置の駆動に用いる演算増幅器においては、スイッチＳ１〜Ｓ８を所定の周期以上で切り替えることにより、オフセット電圧は実効的に平均化され、すなわちオフセット電圧が零となる。

図１３は、後記特許文献２に開示されている典型的な増幅器の回路構成を示す図である。図１３を参照すると、この増幅器は、図１２（ａ）、図１２（ｂ）を参照して説明した増幅器のように、スイッチを切り替えてオフセットキャンセルする構成ではないが、後述される本発明の比較対象として説明しておく。

図１３を参照すると、増幅器は、入力段８１０、中間段８２０、最終段８３０に分けて考えることができる。

入力段８１０は、ＰＭＯＳトランジスタＭＰ８０、ＭＰ８１、ＭＰ８２と、ＮＭＯＳトランジスタＭＮ８０、ＭＮ８１、ＭＮ８２とを具備する。

中間段８２０は、ＰＭＯＳトランジスタＭＰ８３、ＭＰ８４、ＭＰ８５、ＭＰ８６、ＭＰ８７、ＭＰ８８と、ＮＭＯＳトランジスタＭＮ８３、ＭＮ８４、ＭＮ８５、ＭＮ８６、ＭＮ８７、ＭＮ８８とを具備する。

最終段８３０は、ＰＭＯＳトランジスタＭＰ８９と、ＮＭＯＳトランジスタＭＮ８９とを具備する。

増幅器は、さらに、中間段８２０と最終段８３０との間に位相補償容量Ｃ８１、Ｃ８２を具備する。

ＰＭＯＳトランジスタＭＰ８１、ＭＰ８２は、ソースが共通接続され、Ｐチャネル差動対を構成する。このＰチャネル差動対と正電源（高位側電源）ＶＤＤとの間に、ＰＭＯＳトランジスタＭＰ８０が接続されている。ＰＭＯＳトランジスタＭＰ８０は、ソースが正電源ＶＤＤに接続され、そのドレインは、ＰＭＯＳトランジスタＭＰ８１、ＭＰ８２の共通接続されたソースに接続され、ゲートが定電圧源端子ＢＰ８１に接続されている。ＰＭＯＳトランジスタＭＰ８０は、定電流源の働きをする。

ＮＭＯＳトランジスタＭＮ８１、ＭＮ８２は、ソースが共通接続され、Ｎチャネル差動対を構成する。Ｎチャネル差動対と負電源（低位側電源）ＶＳＳとの間に、ＮＭＯＳトランジスタＭＮ８０が接続されている。ＮＭＯＳトランジスタＭＮ８０は、ソースが負電源ＶＳＳに接続され、ドレインがＮＭＯＳトランジスタＭＮ８１、ＭＮ８２の共通接続されたソースに接続され、ゲートが定電圧源端子ＢＮ８１に接続されている。ＮＭＯＳトランジスタＭＮ８０は、定電流源の働きをする。

ＰＭＯＳトランジスタＭＰ８１のゲートとＮＭＯＳトランジスタＭＮ８１のゲートは、入力端子ＩＮＮに共通接続されている。ＰＭＯＳトランジスタＭＰ８２のゲートとＮＭＯＳトランジスタＭＮ８２のゲートは、入力端子ＩＮＰに共通接続されている。

ＰＭＯＳトランジスタＭＰ８１のドレインは、中間段８２０のＮＭＯＳトランジスタＭＮ８３のドレインとＮＭＯＳトランジスタＭＮ８５のソースとの接続ノードＣに接続されている。

ＰＭＯＳトランジスタＭＰ８２のドレインは、ＮＭＯＳトランジスタＭＮ８４のドレインとＮＭＯＳトランジスタＭＮ８６のソースとの接続ノードＤに接続されている。

ＮＭＯＳトランジスタＭＮ８１のドレインは、ＰＭＯＳトランジスタＭＰ８３のドレインとＰＭＯＳトランジスタＭＰ８５のソースとの接続ノードＡに接続されている。

ＮＭＯＳトランジスタＭＮ８２のドレインは、ＰＭＯＳトランジスタＭＰ８４のドレインとＰＭＯＳトランジスタＭＰ８６のソースとの接続ノードＢに接続されている。

ＰＭＯＳトランジスタＭＰ８３とＭＰ８４は、ソース同士、ゲート同士が互いに共通接続され、共通接続されたソースは正電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ８３、ＭＰ８４のドレインは、ノードＡ、ノードＢにそれぞれ接続されている。

ＰＭＯＳトランジスタＭＰ８５は、ソースがノードＡに接続され、ドレインがＰＭＯＳトランジスタＭＰ８３、ＭＰ８４の共通接続されたゲート、ＰＭＯＳトランジスタＭＰ８７のソース、ＮＭＯＳトランジスタＭＮ８７のドレインに接続されている。

ＰＭＯＳトランジスタＭＰ８６は、ソースがノードＢに接続され、そのドレインはＰＭＯＳトランジスタＭＰ８８のソース、ＮＭＯＳトランジスタＭＮ８８のドレイン、ＰＭＯＳトランジスタＭＰ８９のゲートに接続されている。

ＰＭＯＳトランジスタＭＰ８５、ＭＰ８６のゲートは共通接続され、定電圧源端子ＢＰ８２に接続されている。

ＮＭＯＳトランジスタＭＮ８３、ＭＮ８４は、ソース同士、ゲート同士が互いに共通接続され、その共通接続されたソースは、負電源ＶＳＳに接続されている。

ＮＭＯＳトランジスタＭＮ８３、ＭＮ８４のドレインは、ノードＣ、ノードＤにそれぞれ接続されている。

ＮＭＯＳトランジスタＭＮ８５は、ソースがノードＣに接続され、そのドレインは、ＮＭＯＳトランジスタＭＮ８３、ＭＮ８４の共通接続されたゲート、ＮＭＯＳトランジスタＭＮ８７のソース、ＰＭＯＳトランジスタＭＰ８７のドレインに接続されている。

ＮＭＯＳトランジスタＭＮ８６は、ソースがノードＤに接続され、そのドレインは、ＮＭＯＳトランジスタＭＮ８８のソース、ＰＭＯＳトランジスタＭＰ８８のドレイン、ＮＭＯＳトランジスタＭＮ８９のゲートに接続されている。ＮＭＯＳトランジスタＭＮ８５、ＭＮ８６のゲートは共通接続され、定電圧源端子ＢＮ８２に接続されている。

ＰＭＯＳトランジスタＭＰ８７は、ゲートが定電圧源端子ＢＰ８３に接続され、ソースがＰＭＯＳトランジスタＭＰ８５のドレインに接続され、ドレインがＮＭＯＳトランジスタＭＮ８５のドレインに接続されている。

ＮＭＯＳトランジスタＭＮ８７は、ゲートが定電圧源端子ＢＮ８３に接続され、ソースがＮＭＯＳトランジスタＭＮ８５のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ８５のドレインに接続されている。

ＰＭＯＳトランジスタＭＰ８７とＮＭＯＳトランジスタＭＮ８７は、浮遊定電流源（Floating Current Source）の働きをする。

ＰＭＯＳトランジスタＭＰ８８は、ゲートが定電圧源端子ＢＰ８４に接続され、ソースがＰＭＯＳトランジスタＭＰ８６のドレインに接続され、ドレインがＮＭＯＳトランジスタＭＮ８６のドレインに接続されている。

ＮＭＯＳトランジスタＭＮ８８は、ゲートが定電圧源端子ＢＮ８４に接続され、ソースがＮＭＯＳトランジスタＭＮ８６のドレインに接続され、ドレインがＰＭＯＳトランジスタＭＰ８６のドレインに接続されている。

ＰＭＯＳトランジスタＭＰ８８とＮＭＯＳトランジスタＭＮ８８は、浮遊定電流源の働きをする。

ＰＭＯＳトランジスタＭＰ８９は、ソースが正電源ＶＤＤに接続され、ゲートがＰＭＯＳトランジスタＭＰ８８のソースに接続され、ドレインが出力端子ＯＵＴに接続されている。出力トランジスタである。

ＮＭＯＳトランジスタＭＮ８９は、ソースが負電源ＶＳＳに接続され、ゲートがＮＭＯＳトランジスタＭＮ８８のソースに接続され、ドレインが出力端子ＯＵＴに接続されている。出力トランジスタである。

位相補償容量Ｃ８１は、一端がノードＢに接続され、他端が出力端子ＯＵＴに接続されている。位相補償容量Ｃ８２は、一端がノードＤに接続され、他端が出力端子ＯＵＴに接続されている。

図１３に示した差動増幅器は、いわゆるＲａｉｌ−ｔｏ−Ｒａｉｌアンプ（フルレンジアンプ）である。入力段８１０は、Ｒａｉｌ−ｔｏ−Ｒａｉｌを実現するために、ＰＭＯＳトランジスタの差動対とＮＭＯＳトランジスタの差動対を抱き合わせにした差動段構成となっている。したがって、ＰＭＯＳトランジスタの差動対の出力とＮＭＯＳトランジスタの差動対の出力を加算する必要がある。

そのため、いわゆるフォールデッドカスコード接続のノードＡ、Ｂと、ノードＣ、Ｄの各々に、差動段出力が接続されている。

このような接続構成とすることにより、ＰＭＯＳトランジスタの差動対とＮＭＯＳトランジスタの差動対の出力を電流加算している。

そして、ＰＭＯＳトランジスタの差動対が動作しない入力信号の電圧範囲では、ＮＭＯＳトランジスタの差動対が動作する。逆に、ＮＭＯＳトランジスタの差動対が動作しない入力信号の電圧範囲では、ＰＭＯＳトランジスタの差動対が動作する。その結果、全電源電圧（ＶＤＤ−ＶＳＳ）の入力範囲で動作する入力段を得ることが可能となる。

特開平１１−２４９６２３号公報（第１４図） 特開平６−３２６５２９号公報(第１図) 特開２００１−３４２３４号公報（第５図） 特開２００２−４３９４４号公報（第２図、第３図） 特開２００５−１３０３３２号公報（第１図、第２６図）

上記したように、オフセットをキャンセルする差動増幅器としては、図１２（ａ）、図１２（ｂ）に示される回路により対応でき、この通り設計すれば、特に問題はない。図１２（ａ）、図１２（ｂ）に示される回路は、Ｐチャネル差動対であるが、Ｎチャネル差動対を含む差動増幅器の場合も、図１２（ａ）、図１２（ｂ）において、トランジスタの極性を逆にするだけで可能である。

しかしながら、これ以外の差動増幅器では、図１２（ａ）、図１２（ｂ）による切替制御をそのまま適用できない場合がある。

例えば、図１３に示した差動増幅器において、図１２（ａ）、図１２（ｂ）と同じような動作原理を導入しようとすると、回路構成が特段に複雑になり、現実的でなくなる。

というのは、図１３に示した回路において、能動負荷の切り替えを導入しようとした場合、単純に、能動負荷として働くトランジスタの入れ替えだけでは、所望の動作をしないからである。

即ち、図１３の回路において、ＰＭＯＳトランジスタＭＰ８３〜ＭＰ８６、及び、ＮＭＯＳトランジスタＭＮ８３〜ＭＮ８６のカレントミラー回路の入力と出力を入れ替え、出力トランジスタＭＰ８９、ＭＮ８９のゲートへの接続を変更するだけでは、所望の動作をしない。

中間段８２０のアイドリング電流を決めているトランジスタＭＰ８７、ＭＮ８７と、能動負荷への接続と、出力段８３０のアイドリング電流を決めているトランジスタＭＰ８８、ＭＮ８８と、出力トランジスタＭＰ８９、ＭＮ８９との接続を、全て切り替える必要がある。

そして、この切替制御を実現しようとすると、切り替えに必要なスイッチの数が膨大になりアンプ面積が増大する、という問題がある。

したがって、簡易な回路構成で、オフセットによる影響を抑止低減可能たらしめる差動増幅回路あるいは演算増幅器の実現が望まれている。本発明は、本発明者等による上記課題の認識に基づき全く新規に創案されたものであり、前記課題を解決するため、概略、以下の構成とされる。

本発明の１つのアスペクト（側面）に係る差動増幅回路は、少なくとも１つの差動対と、前記差動対に接続される負荷回路と、を含み、前記負荷回路が、電流の折り返しを行う第１のトランジスタ対と、前記第１のトランジスタ対と縦列接続されるカスコード部と、を含むカスコードカレントミラー回路からなる差動増幅回路であって、前記カスコードカレントミラー回路は、制御信号に基づき、前記第１のトランジスタ対と、前記カスコードカレントミラー回路の入力端と出力端との間を、前記カスコード部を介してストレート接続、又はクロス接続に切り替える構成とされる。
本発明において、好ましくは、前記カスコード部は、前記第１のトランジスタ対とカスコード接続される第２及び第３のトランジスタ対を備え、前記第２のトランジスタ対は、前記第１のトランジスタ対と、前記カスコードカレントミラー回路の入力端と出力端との間にストレート接続され、前記第３のトランジスタ対は、前記第１のトランジスタ対と、前記カスコードカレントミラー回路の入力端と出力端との間にクロス接続される。前記制御信号は、前記第２及び第３のトランジスタ対を、それぞれバイアス電圧値の切り替えにより活性状態と非活性状態を制御するとともに、一方が活性状態のとき、他方は非活性状態となるように制御する。

本発明において、好ましくは、前記第１のトランジスタ対は、第１の電源に第１信号端子が共通接続され、制御端子が共通接続された第１及び第２のトランジスタを備えている。前記第２のトランジスタ対は、第１信号端子が、前記第１及び第２のトランジスタの第２信号端子にそれぞれ接続され、制御端子が共通接続された第３及び第４のトランジスタを備えている。前記第３のトランジスタ対は、第１信号端子が、前記第２及び第１のトランジスタの第２信号端子にそれぞれ接続され、制御端子が共通接続された第５及び第６のトランジスタを備えている。前記第３及び第５のトランジスタの第２信号端子は共通接続され、カスコードカレントミラー回路の入力端をなすとともに、前記第１及び第２のトランジスタの共通接続された制御端子に接続されている。前記第４及び第６のトランジスタの第２信号端子は共通接続され、カスコードカレントミラー回路の出力端を構成する。前記第３及び第４のトランジスタの共通接続された制御端子に、第１のバイアス信号が接続され、前記第５及び第６のトランジスタの共通接続された制御端子に、第２のバイアス信号が接続され、前記第１及び第２のバイアス信号はそれぞれ電圧値が切り替え可能とされる。

本発明において、好ましくは、前記差動対の出力対は、前記第１のトランジスタの第２の信号端子と、前記第３及び第６のトランジスタの各第１の信号端子との接続ノード、及び、前記第２のトランジスタの第２の信号端子と、前記第４及び第５のトランジスタの各第１の信号端子との接続ノードにそれぞれ接続されている。

本発明において、第１の電源と第２の電源間に、前記カスコードカレントミラー回路と対向配置され、前記カスコードカレントミラー回路とは逆電動型の別のカスコードカレントミラー回路を備え、前記別のカスコードカレントミラー回路は、カスコード接続される第４及び第５のトランジスタ対に加えて、第６のトランジスタ対をさらに備え、前記第５のトランジスタ対は、前記第４のトランジスタ対と、前記別のカスコードカレントミラー回路の入力端と出力端との間にストレート接続され、前記第６のトランジスタ対は、前記第４のトランジスタ対と、前記別のカスコードカレントミラー回路の入力端と出力端との間にクロス接続され、前記第５及び第６のトランジスタ対は、それぞれバイアス電圧値の切り替えにより活性状態と非活性状態が制御されるとともに、一方が活性状態のとき、他方は非活性状態となるように制御される、ように構成してもよい。

本発明において、前記第４のトランジスタ対は、前記第２の電源に第１信号端子が共通接続され、制御端子が共通接続された第７及び第８のトランジスタを備えている。前記第５のトランジスタ対は、第１信号端子が、前記第７及び第８のトランジスタの第２信号端子にそれぞれ接続され、制御端子が共通接続された第９及び第１０のトランジスタを備えている。前記第６のトランジスタ対は、第１信号端子が、前記第８及び第７のトランジスタの第２信号端子にそれぞれ接続され、制御端子が共通接続された第１１及び第１２のトランジスタを備えている。前記第９及び第１１のトランジスタの第２信号端子は共通接続され、前記別のカレントミラー回路の入力端をなし、前記第７及び第８のトランジスタの共通接続された制御端子に接続されている。前記第１０及び第１２のトランジスタの第２信号端子は共通接続され、前記別のカレントミラー回路の出力端をなしている。前記第９及び第１０のトランジスタの共通接続された制御端子に、第３のバイアス信号が接続され、前記第１１及び第１２のトランジスタの共通接続された制御端子に、第４のバイアス信号が接続され、前記第３及び第４のバイアス信号はそれぞれ電圧値が切り替え可能とされる。

本発明において、前記差動対とは逆導電型の別の差動対を備え、前記逆導電型の別の差動対の入力対は、前記差動対の入力対とそれぞれ接続され、前記逆導電型の別の差動対の出力対は、前記別のカスコードカレントミラー回路に接続される構成としてもよい。

本発明において、前記カスコードカレントミラー回路の入力端と前記別のカスコードカレントミラー回路の入力端の間、及び、前記カスコードカレントミラー回路の出力端と前記別のカスコードカレントミラー回路の出力端の間に、それぞれ電流源回路を備えている。

本発明において、好ましくは、前記カスコードカレントミラーの出力端に入力端が接続され、出力端が前記差動増幅回路の出力端子に接続された出力増幅段を備えている。

本発明において、好ましくは、前記カスコードカレントミラー回路の出力端と前記別のカスコードカレントミラー回路の出力端とにそれぞれ入力端が接続され出力端が前記差動増幅回路の出力端子に接続された出力増幅段を備えている。

本発明において、前記出力増幅段は、前記第１の電源と前記差動増幅回路の出力端子間に接続され制御端子に前記カスコードカレントミラー回路の出力端が接続された第１の出力トランジスタと、前記第２の電源と前記差動増幅回路の出力端子間に接続され制御端子に前記別のカスコードカレントミラー回路の出力端が接続された第２の出力トランジスタと、を備えた構成としてもよい。

本発明において、前記差動対の入力対をなす第１及び第２の入力と、前記差動増幅回路の入力端子及び出力端子間の接続を切り替える入力切替回路を備えた構成としてもよい。前記入力切替回路は、前記第１及び第２の入力を、前記差動増幅回路の入力端子及び出力端子にそれぞれ接続するか、前記第１及び第２の入力を、前記差動増幅回路の出力端子及び入力端子にそれぞれ接続するように、切り替え制御する。本発明において、前記バイアス電圧値の切り替えと、前記入力切替回路における前記差動対の入力対をなす第１及び第２の入力と前記差動増幅回路の入力端子及び出力端子との接続切り替えとが連動して行われる。

本発明において、出力対が前記差動対の出力対にそれぞれ接続され、前記負荷回路を共通とする前記差動対と同一導電型の別の差動対を備え、前記同一導電型の別の差動対の入力対と対応する入力端子との接続も、前記バイアス電圧値の切り替えと連動して切り替えが行われる。

本発明において、前記第１及び第２のバイアス信号の一方のバイアス信号が、前記一方のバイアス信号が接続するトランジスタ対を活性状態に設定する電圧値のとき、他方のバイアス信号は、前記他方のバイアス信号が接続するトランジスタ対を非活性状態に設定する電圧値に設定する回路を備えた構成としてもよい。

本発明において、前記第３及び第４のバイアス信号の一方のバイアス信号が、前記一方のバイアス信号が接続するトランジスタ対を活性状態に設定する電圧値のとき、他方のバイアス信号は、前記他方のバイアス信号が接続するトランジスタ対を非活性状態に設定する電圧値に設定する回路を備えた構成としてもよい。

本発明に係る差動増幅回路は、第１の電流源で駆動され第１導電型のトランジスタ対よりなる第１の差動対と、前記第１の差動対の負荷回路をなす第１のカスコードカレントミラー回路と、第２の電流源で駆動され第２導電型のトランジスタ対よりなる第２の差動対と、前記第２の差動対の負荷回路をなす第２のカスコードカレントミラー回路と、前記第１のカスコードカレントミラー回路の出力端と前記第２のカスコードカレントミラー回路の出力端とにそれぞれ入力端が接続され出力端が差動増幅回路の出力端子に接続された出力増幅段と、を備え、前記第１及び第２の差動対の入力対は共通接続されている。

前記第１のカスコードカレントミラー回路は、制御端子が共通接続された第１のトランジスタ対と、共通接続された制御端子にバイアス信号をそれぞれ受ける第２及び第３のトランジスタ対と、を備え、前記第１乃至第３のトランジスタ対は第２導電型とされ、前記第２のトランジスタ対は、前記第１のトランジスタ対と、前記第１のカスコードカレントミラー回路の入力端と出力端の間にストレート接続され、前記第３のトランジスタ対は、前記第１のトランジスタ対と前記第１のカスコードカレントミラー回路の入力端と出力端の間にクロス接続される。

また、本発明において、前記第２のカスコードカレントミラー回路は、制御端子が共通接続された第４のトランジスタ対と、共通接続された制御端子にバイアス信号をそれぞれ受ける第５及び第６のトランジスタ対と、を備え、前記第４乃至第６のトランジスタ対は第１導電型とされ、前記第５のトランジスタ対は、前記第４のトランジスタ対と、前記第２のカスコードカレントミラー回路の入力端と出力端の間にストレート接続され、前記第６のトランジスタ対は、前記第４のトランジスタ対と前記第２のカスコードカレントミラー回路の入力端と出力端の間にクロス接続される。また前記第２及び第３のトランジスタ対の、一方が活性状態となるとき、他方は非活性状態となるように、バイアス電圧値が制御され、前記第５及び第６のトランジスタ対の、一方が活性状態となるとき、他方は非活性状態となるように、バイアス電圧値が制御され、ストレート接続された前記第２及び第５のトランジスタ対同士は、活性化と非活性化が同一のタイミングで制御され、クロス接続された前記第３及び第６のトランジスタ対同士は、活性化と非活性化が同一のタイミングで制御される。
本発明において、前記第１及び第２の差動対の入力対の共通接続された第１及び第２の入力と、前記差動増幅回路の入力端子及び出力端子間の接続を切り替える入力切替回路をさらに備え、前記入力切替回路は、前記第２及び第５のトランジスタ対が活性化されたときは、前記第１及び第２の入力を、前記差動増幅回路の入力端子及び出力端子にそれぞれ接続し、前記第３及び第６のトランジスタ対が活性化されたときは、前記第１及び第２の入力を、前記差動増幅回路の出力端子及び入力端子にそれぞれ接続するように、切り替え制御する構成としてもよい。

本発明に係る差動増幅回路は、少なくとも１つの差動対と、前記差動対に接続される負荷回路と、を含み、前記負荷回路が、電流の折り返しを行う第１のトランジスタ対と、前記第１のトランジスタ対と縦列接続されるカスコード部と、を含むカスコードカレントミラー回路からなる差動増幅回路であって、前記カスコードカレントミラー回路は、入力される制御信号に基づき、前記第１のトランジスタ対と、前記カスコードカレントミラー回路の入力端と出力端との間の接続形態が、前記カスコード部を介してのストレート接続又はクロス接続に切り替え自在とされてなる構成としてもよい。

本発明に係るデータドライバ、表示装置は、上記した差動増幅回路をバッファ回路として備えている。

本発明に係るカスコードカレントミラー回路は、第１の信号端子が電源に接続され、制御端子が共通接続されカレントミラーをなす第１及び第２のトランジスタと、第１の信号端子が、前記第１及び第２のトランジスタの第２の信号端子にそれぞれ接続され、共通接続された制御端子に第１のバイアス信号を受ける第３及び第４のトランジスタと、第１の信号端子が、前記第２及び第１のトランジスタ対の第２の信号端子にそれぞれ接続され、共通接続された制御端子に第２のバイアス信号を受ける第５及び第６のトランジスタと、を備え、前記第３及び第５のトランジスタの第２の信号端子は、共通接続されてカスコードカレントミラー回路の入力端をなすとともに、前記第１及び第２のトランジスタの共通接続された制御端子に接続され、前記第４及び第６のトランジスタの第２の信号端子が共通接続され、カスコードカレントミラー回路の出力端をなしている。

本発明によれば、簡単な回路構成で、オフセット電圧による影響が少ない演算増幅器を提供することができる。演算増幅器は、映像分野の代表的な回路であるＬＣＤドライバに適する。

上記した本発明について更に詳細に説述すべく、添付図面を参照して以下に説明する。本発明に係る差動増幅回路は、少なくとも１つの差動対と、前記差動対に接続される負荷回路と、を含み、前記負荷回路が、電流の折り返しを行う第１のトランジスタ対と、前記第１のトランジスタ対と縦列接続されるカスコード部と、を含むカスコードカレントミラー回路からなる差動増幅回路であって、前記カスコードカレントミラー回路は、入力される制御信号に基づき、前記第１のトランジスタ対と、前記カスコードカレントミラー回路の入力端と出力端との間の接続形態が、前記カスコード部を介してのストレート接続又はクロス接続に切り替え自在としたものである。より詳細には、本発明に係る差動増幅回路においては、少なくとも１つの差動対（例えばＮＭＯＳトランジスタ対ＭＮ１、ＭＮ２）の負荷回路は、差動対（ＭＮ１、ＭＮ２）の出力電流の折り返しを行う第１のトランジスタ対（ＰＭＯＳトランジスタＭＰ３、ＭＰ４）と、第１のトランジスタ対（ＭＰ３、ＭＰ４）と縦列接続されるカスコード部と、を含むカスコードカレントミラー回路を備え、カスコードカレントミラー回路は、制御信号（ＳＢ１、ＳＢ１Ｂ）に基づき、第１のトランジスタ対（ＭＰ３、ＭＰ４）と、カスコードカレントミラー回路の入力端（Ｎ１５）と出力端（Ｎ１６）との間を、カスコード部を介してストレート接続、又はクロス接続に切り替え制御される。この構成において、ストレート接続とクロス接続の切り替えに対応して、差動対（ＭＮ１、ＭＮ２）の反転入力と非反転入力の関係が入れ替わる。

カスコード部は、好ましくは、第１のトランジスタ対（ＭＰ３、ＭＰ４）とカスコード接続される第２及び第３のトランジスタ対（ＰＭＯＳトランジスタＭＰ５、ＭＰ６、及びＰＭＯＳトランジスタＭＰ７、ＭＰ８）を備え、第２のトランジスタ対（ＭＰ５、ＭＰ６）は、第１のトランジスタ対（ＭＰ３、ＭＰ４）のドレイン（Ｎ１４、Ｎ１３）と、カスコードカレントミラー回路の入力端（Ｎ１５）と出力端（Ｎ１６）との間にストレート接続（Ｎ１４とＮ１５間、及びＮ１３とＮ１６間に接続）され、前記第３のトランジスタ対（ＭＰ７、ＭＰ８）は、第１のトランジスタ対（ＭＰ３、ＭＰ４）のドレイン（Ｎ１４、Ｎ１３）と、カスコードカレントミラー回路の入力端（Ｎ１５）と出力端（Ｎ１６）との間にクロス接続（Ｎ１３とＮ１５間、及びＮ１４とＮ１６間に接続）される。そして、制御信号（ＳＢ１、ＳＢ１Ｂ）は、第２のトランジスタ対（ＭＰ５、ＭＰ６）及び第３のトランジスタ対（ＭＰ７、ＭＰ８）を、それぞれバイアス電圧値の切り替えにより活性状態と非活性状態を制御するとともに、一方が活性状態のとき、他方は非活性状態となるように制御する。

差動対（ＭＮ１、ＭＮ２）と異なる導電型の差動対（ＰＭＯＳトランジスタ対ＭＰ１、ＭＰ２）の負荷回路についても、同様な構成のカスコードカレントミラーとされ、差動対（ＭＰ１、ＭＰ２）の出力電流の折り返しを行う第１のトランジスタ対（ＮＭＯＳトランジスタＭＮ３、ＭＮ４）と、第１のトランジスタ対（ＭＮ３、ＭＮ４）と縦列接続されるカスコード部と、を含むカスコードカレントミラー回路を備える。そして制御信号（ＳＢ２、ＳＢ２Ｂ）に基づき、第１のトランジスタ対（ＭＮ３、ＭＮ４）と、カスコードカレントミラー回路の入力端（Ｎ２５）と出力端（Ｎ２６）との間を、カスコード部を介してストレート接続、又はクロス接続に切り替え制御される。

カスコード部は、好ましくは、第１のトランジスタ対（ＭＮ３、ＭＮ４）とカスコード接続される第２及び第３のトランジスタ対（ＮＭＯＳトランジスタＭＮ５、ＭＮ６、及びＮＭＯＳトランジスタＭＮ７、ＭＮ８）を備え、第２のトランジスタ対（ＭＮ５、ＭＮ６）は、第１のトランジスタ対のドレイン（Ｎ２４、Ｎ２３）と、カスコードカレントミラー回路の入力端（Ｎ２５）と出力端（Ｎ２６）との間にストレート接続（Ｎ２４とＮ２５間、及びＮ２３とＮ２６間に接続）され、前記第３のトランジスタ対（ＭＮ７、ＭＮ８）は、第１のトランジスタ対のドレイン（Ｎ２４、Ｎ２３）と、カスコードカレントミラー回路の入力端（Ｎ２５）と出力端（Ｎ２６）との間にクロス接続（Ｎ２３とＮ２５間及びＮ２４とＮ２６間に接続）される。そして、制御信号（ＳＢ２、ＳＢ２Ｂ）は、第２のトランジスタ対（ＭＮ５、ＭＮ６）及び第３のトランジスタ対（ＭＮ７、ＭＮ８）を、それぞれバイアス電圧値の切り替えにより活性状態と非活性状態を制御するとともに、一方が活性状態のとき、他方は非活性状態となるように制御する。

かかる構成の本発明において、カスコードカレントミラー回路の第２及び第３のトランジスタ対が、供給されるバイアス電圧値の切り替えにより、その活性化／非活性化が択一的に切り替え制御される。この切替制御に伴い、差動対（ＭＮ１、ＭＮ２）の反転入力と非反転入力の関係が入れ替わる。ここで、反転入力に差動増幅回路の出力端子を接続し、非反転入力に入力信号を供給するボルテージフォロワ構成とすると、差動増幅回路を構成するＭＯＳトランジスタの特性ばらつき（例えば閾値電圧ばらつき）が生じた場合でも、この切り替え制御により、出力オフセットを逆極性とすることができる。そして周期的な切り替えにより、出力オフセットを相殺することができる。本発明は、カスコードカレントミラーを備えた差動増幅器において、簡易な回路構成で、オフセットによる影響を抑止低減可能たらしめる。以下、実施例に即して詳細に説明する。

図１は、本発明の第１の実施例の構成を示す図である。図１を参照すると、ソースが共通接続され第１の差動対をなすＮＭＯＳトランジスタＭＮ１、ＭＮ２と、ソースが共通接続され第２の差動対をなすＰＭＯＳトランジスタＭＰ１、ＭＰ２と、第１の差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２の共通ソースと低位側電源ＶＳＳの間に接続された第１の定電流源Ｉ１と、第２の差動対のＰＭＯＳトランジスタＭＰ１、ＭＰ２の共通ソースと高位側電源ＶＤＤの間に接続された第２の定電流源Ｉ２と、を備えている。第１の差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートは、第２の差動対を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートにそれぞれ接続されている。

第１の差動対（ＭＮ１、ＭＮ２）の負荷回路として、第１のカスコードカレントミラー回路を有する。

第１のカスコードカレントミラー回路は、
（ａ）高位側電源ＶＤＤにソースが接続されたＰＭＯＳトランジスタＭＰ３と、
（ｂ）高位側電源ＶＤＤにソースが接続され、ゲートがＰＭＯＳトランジスタＭＰ３のゲートに接続されたＰＭＯＳトランジスタＭＰ４と、
（ｃ）ソースがＰＭＯＳトランジスタＭＰ３のドレイン（ノードＮ１４）に接続され、ドレインが端子Ｎ１５に接続されたＰＭＯＳトランジスタＭＰ５と、
（ｄ）ソースがＰＭＯＳトランジスタＭＰ４のドレイン（ノードＮ１３）に接続され、ゲートが、ＰＭＯＳトランジスタＭＰ５のゲートに接続され、ドレインが端子Ｎ１６に接続されたＰＭＯＳトランジスタＭＰ６と、
（ｅ）ソースがＰＭＯＳトランジスタＭＰ４のドレイン（ノードＮ１３）に接続され、ドレインが端子Ｎ１５に接続されたＰＭＯＳトランジスタＭＰ７と、
（ｆ）ソースがＰＭＯＳトランジスタＭＰ３のドレイン（ノードＮ１４）に接続され、ゲートが、ＰＭＯＳトランジスタＭＰ７のゲートに接続され、ドレインが端子Ｎ１５に接続されたＰＭＯＳトランジスタＭＰ８と、
を備えている。

端子Ｎ１５は、ＰＭＯＳトランジスタＭＰ３、ＭＰ４の共通ゲートに接続されている。Ｎ１５、Ｎ１６は、第１のカスコードカレントミラー回路の入力端、出力端をなす。

また、ＰＭＯＳトランジスタＭＰ５、ＭＰ６の共通接続されたゲート（ノードＮ１１）には、バイアス信号ＳＢ１が供給され、ＰＭＯＳトランジスタＭＰ７、ＭＰ８の共通接続されたゲート（ノードＮ１２）はバイアス信号ＳＢ１Ｂが供給されている。

バイアス信号ＳＢ１には、電圧ＢＰ１と高位電源電圧ＶＤＤの交流信号が供給され、バイアス信号ＳＢ１Ｂは、ＳＢ１の相補（反転）信号が供給される。すなわち、ＳＢ１がＢＰ１のとき、ＳＢ１ＢはＶＤＤ、ＳＢ１がＶＤＤのとき、ＳＢ１ＢはＢＰ１とされる。

第１のカスコードカレントミラー回路のトランジスタ対（「カレントミラー対」ともいう）（ＭＰ３、ＭＰ４）のドレイン（Ｎ１４、Ｎ１３）は、活性状態とされたトランジスタ対（「バイアス対」ともいう）（ＭＰ５、ＭＰ６）を介して、端子Ｎ１５、Ｎ１６と接続され、一方、活性状態とされたトランジスタ対（「バイアス対」ともいう）（ＭＰ８、ＭＰ７）を介して、端子（Ｎ１６、Ｎ１５）に切り替え接続される。バイアス対（ＭＰ５、ＭＰ６）は、バイアス信号ＳＢ１として、電圧ＢＰ１が供給されるとき、活性化され、電圧ＶＤＤが供給されるとき非活性化（オフ）される。バイアス対（ＭＰ７、ＭＰ８）は、バイアス信号ＳＢ１Ｂとして、電圧ＢＰ１が供給されるとき、活性化され、電圧ＶＤＤが供給されるとき非活性化（オフ）される。

第１の差動対を構成するＮＭＯＳトランジスタＭＮ１のドレイン（出力対の一方）は、ＰＭＯＳトランジスタＭＰ４のドレインと、ＰＭＯＳトランジスタＭＰ６、ＭＰ７のソースの共通接続ノードＮ１３に接続されている。第１の差動対のトランジスタ対を構成するＮＭＯＳトランジスタＭＮ２のドレイン（出力対の他方）は、ＰＭＯＳトランジスタＭＰ３のドレインと、ＰＭＯＳトランジスタＭＰ５、ＭＰ８のソースの共通接続ノードＮ１４に接続されている。

かかる構成において、第１のカスコードカレントミラー回路は、第１の差動対（ＭＮ１、ＭＮ２）の出力電流を、ＰＭＯＳトランジスタ（ＭＰ３、ＭＰ４）で折り返す、いわゆる「フォールデッド・カスコードカレントミラー回路」を構成している。例えば、バイアス信号ＳＢ１、ＳＢ１ＢがそれぞれＢＰ１、ＶＤＤのとき、バイアス対（ＭＰ７、ＭＰ８）は非活性（オフ）とされ、カレントミラー対（ＭＰ３、ＭＰ４）とバイアス対（ＭＰ５、ＭＰ６）とがフォールデッド・カスコードカレントミラー回路をなす。このとき、第１のカスコードカレントミラー回路の入力端（Ｎ１５）の入力電流は、バイアス対のＰＭＯＳトランジスタＭＰ５の電流に等しく、カレントミラー対のＰＭＯＳトランジスタＭＰ３の電流から、第１の差動対のＮＭＯＳトランジスタＭＮ２の電流を差し引いた電流となる。第１のカスコードカレントミラー回路の出力端（Ｎ１６）の出力電流は、バイアス対のＰＭＯＳトランジスタＭＰ６の電流に等しく、カレントミラー対のＰＭＯＳトランジスタＭＰ４の電流から、第１の差動対のＮＭＯＳトランジスタＭＮ１の電流を差し引いた電流となる。

第１の差動対（ＭＮ１、ＭＮ２）、カレントミラー対（ＭＰ３、ＭＰ４）、バイアス対（ＭＰ５、ＭＰ６）は、それぞれ対をなすトランジスタが通常同一サイズで構成され、第１の差動対（ＭＮ１、ＭＮ２）間の電流が等しいとき、第１のカスコードカレントミラー回路の入力電流と出力電流は等しくなる。

一方、第１の差動対（ＭＮ１、ＭＮ２）間で電流差が生じると、第１のカスコードカレントミラー回路の入力電流と出力電流の電流差として反映される。このとき、カレントミラー対（ＭＰ３、ＭＰ４）は、互いにゲート、ソースがそれぞれ共通接続されており、等しい電流を流すように作用するので、第１の差動対のトランジスタＭＮ１の電流がトランジスタＭＮ２の電流よりも大であるとき、第１のカスコードカレントミラー回路の出力電流は入力電流よりも小となる。また第１の差動対のトランジスタＭＮ１の電流がトランジスタＭＮ２の電流よりも小であるとき、第１のカスコードカレントミラー回路の出力電流は入力電流よりも大となる。

また、バイアス信号ＳＢ１、ＳＢ１ＢがそれぞれＶＤＤ、ＢＰ１のとき、バイアス対（ＭＰ５、ＭＰ６）は非活性（オフ）とされ、カレントミラー対（ＭＰ３、ＭＰ４）とバイアス対（ＭＰ７、ＭＰ８）とがフォールデッド・カスコードカレントミラー回路をなす。このとき、第１のカスコードカレントミラー回路の入力端（Ｎ１５）の入力電流は、バイアス対のＰＭＯＳトランジスタＭＰ７の電流に等しく、カレントミラー対のＰＭＯＳトランジスタＭＰ４の電流から、第１の差動対のＮＭＯＳトランジスタＭＮ１の電流を差し引いた電流となる。第１のカスコードカレントミラー回路の出力端（Ｎ１６）の出力電流は、バイアス対のＰＭＯＳトランジスタＭＰ８の電流に等しく、カレントミラー対のＰＭＯＳトランジスタＭＰ３の電流から、第１の差動対のＮＭＯＳトランジスタＭＮ２の電流を差し引いた電流となる。

バイアス対（ＭＰ５、ＭＰ６）の各トランジスタは、通常同一サイズで構成され、第１の差動対（ＭＮ１、ＭＮ２）間の電流が等しいとき、第１のカスコードカレントミラー回路の入力電流と出力電流は等しくなる。

一方、第１の差動対（ＭＮ１、ＭＮ２）間で電流差が生じると、第１のカスコードカレントミラー回路の入力電流と出力電流の電流差として反映される。このとき、カレントミラー対（ＭＰ３、ＭＰ４）は等しい電流を流すように作用するので、第１の差動対のトランジスタＭＮ１の電流がＭＮ２の電流よりも大であるとき、第１のカスコードカレントミラー回路の出力電流は入力電流よりも大となり、第１の差動対のトランジスタＭＮ１の電流がＭＮ２の電流よりも小であるとき、第１のカスコードカレントミラー回路の出力電流は入力電流よりも小となる。このときの第１の差動対の出力電流が第１のカスコードカレントミラー回路の出力電流に与える作用は、バイアス信号ＳＢ１、ＳＢ１ＢがそれぞれＢＰ１、ＶＤＤのときとは逆の作用となる。また上記において、各トランジスタの電流は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２はドレイン・ソース電流、ＰＭＯＳトランジスタＭＰ３〜ＭＰ８はソース・ドレイン電流とする。

第２の差動対（ＭＰ１、ＭＰ２）の負荷回路として、第２のカスコードカレントミラー回路を有する。すなわち、第２のカスコードカレントミラー回路は、
（ａ）低位側電源ＶＳＳにソースが接続され、ドレインが接続されたＮＭＯＳトランジスタＭＮ３と、
（ｂ）低位側電源ＶＳＳにソースが接続されＮＭＯＳトランジスタＭＮ３のゲートに接続されたＮＭＯＳトランジスタＭＮ４と、
（ｃ）ソースがＮＭＯＳトランジスタＭＮ３のドレイン（ノードＮ２４）に接続され、ドレインが端子Ｎ２５に接続されたＮＭＯＳトランジスタＭＮ５と、
（ｄ）ソースがＮＭＯＳトランジスタＭＮ４のドレイン（ノードＮ２３）に接続され、ゲートが、ＮＭＯＳトランジスタＭＮ５のゲートに接続され、ドレインが端子Ｎ２６に接続されたＮＭＯＳトランジスタＭＮ６と、
（ｅ）ソースがＮＭＯＳトランジスタＭＮ４のドレイン（ノードＮ２３）に接続され、ドレインが端子Ｎ２５に接続されたＮＭＯＳトランジスタＭＮ７と、
（ｆ）ソースがＮＭＯＳトランジスタＭＮ３のドレイン（ノードＮ２４）に接続され、ゲートが、ＮＭＯＳトランジスタＭＮ７のゲートに接続され、ドレインが端子Ｎ２５に接続されたＮＭＯＳトランジスタＭＮ８と、
を備えている。

端子Ｎ２５は、ＮＭＯＳトランジスタＭＮ３、ＭＮ４の共通ゲートに接続されている。端子Ｎ２５、Ｎ２６は、第２のカスコードカレントミラー回路の入力端と出力端をなす。

また、ＮＭＯＳトランジスタＭＮ５、ＭＮ６の共通ゲートＮ２１はバイアス信号ＳＢ２が供給され、ＮＭＯＳトランジスタＭＮ７、ＭＮ８の共通ゲートＮ２２はバイアス信号ＳＢ２Ｂが供給されている。

バイアス信号ＳＢ２には、ＢＮ１と低位電源電圧ＶＳＳの交流信号が供給され、ＳＢ２Ｂは、ＳＢ２の相補（反転）信号が供給される。すなわち、ＳＢ２がＢＮ１のとき、ＳＢ２ＢはＶＳＳ、ＳＢ２がＶＳＳのとき、ＳＢ２ＢはＢＮ１とされる。

第２のカスコードカレントミラー回路のトランジスタ対（「カレントミラー対」ともいう）（ＭＮ３、ＭＮ４）のドレイン（Ｎ２４、Ｎ２３）は、活性状態とされたトランジスタ対（「バイアス対」ともいう）（ＭＮ５、ＭＮ６）を介して、端子Ｎ２５、Ｎ２６と接続され、一方、活性状態とされたトランジスタ対（「バイアス対」ともいう）（ＭＮ８、ＭＮ７）を介して、端子（Ｎ２６、Ｎ２５）に切り替え接続される。バイアス対（ＭＮ５、ＭＮ６）は、バイアス信号ＳＢ２として、電圧ＢＮ１が供給されるとき、活性化され、電圧ＶＳＳが供給されるとき非活性化（オフ）される。バイアス対（ＭＮ７、ＭＮ８）は、バイアス信号ＳＢ２Ｂとして、電圧ＢＮ１が供給されるとき、活性化され、電圧ＶＳＳが供給されるとき非活性化（オフ）される。

第２の差動対（ＭＰ１、ＭＰ２）のトランジスタ対の一方のトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ４のドレインとＮＭＯＳトランジスタＭＮ６、ＭＮ７のソースの共通接続ノードＮ２３に接続されている。

第２の差動対のトランジスタ対の他方のトランジスタＭＰ２のドレインは、ＮＭＯＳトランジスタＭＮ３のドレインとＮＭＯＳトランジスタＭＮ５、ＭＮ８のソースの共通接続ノードＮ２４に接続されている。

かかる構成において、第２のカスコードカレントミラー回路は、第２の差動対（ＭＰ１、ＭＰ２）の出力電流をＮＭＯＳトランジスタ対（ＭＮ３、ＭＮ４）で折り返す、フォールデッド・カスコードカレントミラー回路を構成している。第２のカスコードカレントミラー回路は、第１のカスコードカレントミラー回路と逆極性の関係である。

そして、バイアス信号ＳＢ２、ＳＢ２ＢがそれぞれＢＮ１、ＶＳＳのとき、バイアス対（ＭＮ７、ＭＮ８）が非活性（オフ）とされ、カレントミラー対（ＭＮ３、ＭＮ４）とバイアス対（ＭＮ５、ＭＮ６）とがフォールデッド・カスコードカレントミラー回路をなす。このとき、第２のカスコードカレントミラー回路の入力端（Ｎ２５）の入力電流は、バイアス対のＮＭＯＳトランジスタＭＮ５の電流に等しく、カレントミラー対のＮＭＯＳトランジスタＭＮ３の電流から、第２の差動対のＰＭＯＳトランジスタＭＰ２の電流を差し引いた電流となる。一方、第２のカスコードカレントミラー回路の出力端（Ｎ２６）の出力電流は、バイアス対のＮＭＯＳトランジスタＭＮ６の電流に等しく、カレントミラー対のＮＭＯＳトランジスタＭＮ４の電流から、第２の差動対のＰＭＯＳトランジスタＭＰ１の電流を差し引いた電流となる。

第２の差動対（ＭＰ１、ＭＰ２）、カレントミラー対（ＭＮ３、ＭＮ４）、バイアス対（ＭＮ５、ＭＮ６）は、それぞれ対をなすトランジスタが通常同一サイズで構成され、第２の差動対（ＭＰ１、ＭＰ２）間の電流が等しいとき、第２のカスコードカレントミラー回路の入力電流と出力電流は等しくなる。

一方、第２の差動対（ＭＰ１、ＭＰ２）間で電流差が生じると、第２のカスコードカレントミラー回路の入力電流と出力電流の電流差として反映される。このとき、カレントミラー対（ＭＮ３、ＭＮ４）は、互いにゲート、ソースがそれぞれ共通接続され等しい電流を流すように作用するので、第２の差動対のトランジスタＭＰ１の電流がトランジスタＭＰ２の電流よりも大であるとき、第２のカスコードカレントミラー回路の出力電流は入力電流よりも小となり、第２の差動対のトランジスタＭＰ１の電流がトランジスタＭＰ２の電流よりも小であるとき、第２のカスコードカレントミラー回路の出力電流は入力電流よりも大となる。

また、バイアス信号ＳＢ２、ＳＢ２ＢがそれぞれＶＳＳ、ＢＮ１のとき、バイアス対（ＭＮ５、ＭＮ６）が非活性（オフ）とされ、カレントミラー対（ＭＮ３、ＭＮ４）とバイアス対（ＭＮ７、ＭＮ８）がフォールデッド・カスコードカレントミラー回路をなす。このとき、第２のカスコードカレントミラー回路の入力端（Ｎ２５）の入力電流は、バイアス対のＮＭＯＳトランジスタＭＮ７の電流に等しく、カレントミラー対のＮＭＯＳトランジスタＭＮ４の電流から、第２の差動対のＰＭＯＳトランジスタＭＰ１の電流を差し引いた電流となる。第２のカスコードカレントミラー回路の出力端（Ｎ２６）の出力電流は、バイアス対のＮＭＯＳトランジスタＭＮ８の電流に等しく、カレントミラー対のＮＭＯＳトランジスタＭＮ３の電流から、第２の差動対のＰＭＯＳトランジスタＭＰ２の電流を差し引いた電流となる。

バイアス対（ＭＮ５、ＭＮ６）の各トランジスタは通常同一サイズで構成され、第２の差動対（ＭＰ１、ＭＰ２）間の電流が等しいとき、第２のカスコードカレントミラー回路の入力電流と出力電流は等しくなる。

一方、第２の差動対（ＭＰ１、ＭＰ２）間で電流差が生じると、第２のカスコードカレントミラー回路の入力電流と出力電流の電流差として反映される。このとき、カレントミラー対（ＭＮ３、ＭＮ４）は等しい電流を流すように作用するので、第２の差動対のトランジスタＭＰ１の電流がトランジスタＭＰ２の電流よりも大であるとき、第２のカスコードカレントミラー回路の出力電流は入力電流よりも大となり、第２の差動対のトランジスタＭＰ１の電流がＭＰ２の電流よりも小であるとき、第２のカスコードカレントミラー回路の出力電流は入力電流よりも小となる。このときの第２の差動対の出力電流が第２のカスコードカレントミラー回路の出力電流に与える作用は、バイアス信号ＳＢ２、ＳＢ２ＢがそれぞれＢＮ１、ＶＳＳのときとは逆の作用となる。また上記において、各トランジスタの電流は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２はソース・ドレイン電流、ＮＭＯＳトランジスタＭＮ３〜ＭＮ８はドレイン・ソース電流とする。

第１、第２のカスコードカレントミラー回路の入力端Ｎ１５、Ｎ２５の間を結合する連絡段（結合回路）として、浮遊電流源Ｉ３を備えている。浮遊電流源Ｉ３の電流が、第１及び第２のカスコードカレントミラー回路の入力電流となる。また第１、第２のカスコードカレントミラー回路の出力端Ｎ１６、Ｎ２６と、差動増幅回路の出力端子Ｖｏｕｔとの間に接続され、第１、第２のカスコードカレントミラー回路の出力電流を電圧変換して出力端子Ｖｏｕｔに出力する増幅段２が接続されている。増幅段２は、第１のカスコードカレントミラー回路の出力電流が第２のカスコードカレントミラー回路の出力電流よりも小のときに出力端子Ｖｏｕｔを充電し、第１のカスコードカレントミラー回路の出力電流が第２のカスコードカレントミラー回路の出力電流よりも大のときに出力端子Ｖｏｕｔを放電する。

差動増幅回路の入力端子Ｖｉｎ及び出力端子Ｖｏｕｔと、第１及び第２の差動対（ＭＰ１、ＭＰ２）、（ＭＮ１、ＭＮ２）のそれぞれのゲートとの接続を制御する入力切替回路として、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を備えている。入力端子Ｖｉｎと、トランジスタＭＮ１、ＭＰ１の共通接続されたゲートとの間には、スイッチＳＷ１が接続されている。入力端子Ｖｉｎと、トランジスタＭＮ２、ＭＰ２の共通接続されたゲートとの間には、スイッチＳＷ２が接続されている。

出力端子Ｖｏｕｔと、トランジスタＭＮ２、ＭＰ２の共通接続されたゲートとの間には、スイッチＳＷ３が接続されている。出力端子Ｖｏｕｔと、トランジスタＭＮ１、ＭＰ１の共通接続されたゲートとの間には、スイッチＳＷ４が接続されている。

図２は、図１のスイッチ及びバイアス信号の切替制御を説明するための図である。図２には、図１のスイッチＳＷ１〜ＳＷ４のオン・オフ制御の例と、バイアス信号ＳＢ１、ＳＢ１Ｂ、ＳＢ２、ＳＢ２Ｂの電圧制御が示されている。図１及び図２を参照して、本実施例の動作を説明する。

第１の期間（接続状態１）では、スイッチＳＷ１、ＳＷ３をオン、スイッチＳＷ２、ＳＷ４をオフとし、バイアス電圧としてＳＢ１からＢＰ１、ＳＢ１ＢからＶＤＤ、ＳＢ２からＢＮ１、ＳＢ２ＢからＶＳＳが供給される。

第１の期間（接続状態１）の場合、図１のトランジスタＭＮ１、ＭＰ１の共通ゲートには、入力端子Ｖｉｎが接続され、非反転入力端子を構成し、図１のトランジスタＭＮ２、ＭＰ２の共通ゲートには、出力端子Ｖｏｕｔが帰還接続され、反転入力端子を構成する。

また、第１のカスコードカレントミラー回路は、バイアス対（ＭＰ５、ＭＰ６）が活性化され、バイアス対（ＭＰ７、ＭＰ８）は非活性（オフ）とされ、第２のカスコードカレントミラー回路は、バイアス対（ＭＮ５、ＭＮ６）が活性化され、バイアス対（ＭＮ７、ＭＮ８）は非活性（オフ）とされる。

第１及び第２の差動対（ＭＮ１、ＭＮ２）、（ＭＰ１、ＭＰ２）は入力端子Ｖｉｎと出力端子Ｖｏｕｔの差電圧に応じて動作し、第１及び第２のカスコードカレントミラー回路の出力電流に反映され、増幅段２により出力端子Ｖｏｕｔの充電又は放電が行われる。このとき、入力端子Ｖｉｎに接続された第１の差動対のトランジスタＭＮ１の出力電流は、第１のカスコードカレントミラー回路のトランジスタＭＰ４で折り返されて、トランジスタＭＰ６を介して第１のカスコードカレントミラー回路の出力電流に伝達される。また、入力端子Ｖｉｎに接続された第２の差動対のトランジスタＭＰ１の出力電流は、第２のカスコードカレントミラー回路のトランジスタＭＮ４で折り返されて、トランジスタＭＮ６を介して第２のカスコードカレントミラー回路の出力電流に伝達される。

次に、第２の期間（接続状態２）では、スイッチＳＷ１、ＳＷ３をオフ、スイッチＳＷ２、ＳＷ４をオンとし、バイアス電圧としてＳＢ１ＢからＢＰ１、ＳＢ１からＶＤＤ、ＳＢ２ＢからＢＮ１、ＳＢ２からＶＳＳが供給される。この場合、図１のトランジスタＭＮ１、ＭＰ１の共通ゲートには、出力端子Ｖｏｕｔが帰還接続され、反転入力端子を構成し、図１のトランジスタＭＮ２、ＭＰ２の共通ゲートには、入力端子Ｖｉｎが接続され非反転入力端子を構成する。

また第１のカスコードカレントミラー回路は、バイアス対（ＭＰ７、ＭＰ８）が活性化され、バイアス対（ＭＰ５、ＭＰ６）が非活性（オフ）とされ、第２のカスコードカレントミラー回路は、バイアス対（ＭＮ７、ＭＮ８）が活性化され、バイアス対（ＭＮ５、ＭＮ６）が非活性（オフ）とされる。

接続状態２においても、接続状態１と同様に、第１及び第２の差動対（ＭＮ１、ＭＮ２）、（ＭＰ１、ＭＰ２）は、入力端子Ｖｉｎと出力端子Ｖｏｕｔの差電圧に応じて動作し、第１及び第２のカスコードカレントミラー回路の出力電流に反映され、増幅段２により出力端子Ｖｏｕｔの充電又は放電が行われる。ただし、このとき、差動対及びカスコードカレントミラー回路の電流伝達経路がそれぞれ切り替わる。すなわち、入力端子Ｖｉｎに接続された第１の差動対のトランジスタＭＮ２の出力電流が、第１のカスコードカレントミラー回路のトランジスタＭＰ３で折り返されて、トランジスタＭＰ８を介して第１のカスコードカレントミラー回路の出力電流に伝達され、入力端子Ｖｉｎに接続された第２の差動対のトランジスタＭＰ２の出力電流が、第２のカスコードカレントミラー回路のトランジスタＭＮ３で折り返されて、トランジスタＭＮ８を介して第２のカスコードカレントミラー回路の出力電流に伝達される。

以上のように、図１の差動増幅回路において、接続状態１と接続状態２の切り替えは、第１及び第２の差動対の反転入力端子と非反転入力端子が入れ替わるとともに、差動対及びカスコードカレントミラー回路のそれぞれの出力電流の伝達経路が入れ替わる。しかしながら、差動対、カレントミラー対、バイアス対の各トランジスタ対を同一サイズで構成した場合、図１の差動増幅回路は、接続状態１と接続状態２は等価であり、通常、それぞれの動作は同じとなる。入力端子Ｖｉｎと出力端子Ｖｏｕｔの電圧が等しいとき、対をなすトランジスタに流れる電流は互いに等しく、カスコードカレントミラー回路の入力電流と出力電流も互いに等しい。第１及び第２のカスコードカレントミラー回路の出力電流も、ともに浮遊電流源Ｉ３の電流と等しく、出力端子Ｖｏｕｔの電圧は安定状態とされる。

次に、図１の差動増幅回路において、トランジスタの特性ばらつきが生じて出力端子Ｖｏｕｔの電圧に出力オフセットが発生する場合について説明する。

例えば、第１の差動対のトランジスタＭＮ１の閾値電圧が通常よりも高い場合、接続状態１では、入力端子Ｖｉｎと出力端子Ｖｏｕｔの電圧が等しいとき、入力端子Ｖｉｎに入力端（ゲート）が接続されるトランジスタＭＮ１に流れる電流は、トランジスタＭＮ２に流れる電流よりも小となる。上記したように、このとき、第１のカスコードカレントミラー回路の出力電流は、入力電流（Ｉ３）よりも大となる。一方、第２のカスコードカレントミラー回路の出力電流は、浮遊電流源Ｉ３の電流値と同じである。したがって、第１のカスコードカレントミラー回路の出力電流が第２のカスコードカレントミラー回路の出力電流よりも大となり、出力端子Ｖｏｕｔが放電され、出力端子Ｖｏｕｔは、入力端子Ｖｉｎの電圧よりも低電位側で安定状態となる。すなわち、図１の差動増幅回路は上記特性ばらつきによってマイナスのオフセットを生じる。

一方、接続状態２では、入力端子Ｖｉｎと出力端子Ｖｏｕｔの電圧が等しいとき、入力端子Ｖｉｎに入力端が接続されるトランジスタＭＮ２に流れる電流は、トランジスタＭＮ１に流れる電流よりも大となる。上記で説明したように、このとき第１のカスコードカレントミラー回路の出力電流は入力電流（Ｉ３）よりも小となる。したがって、第１のカスコードカレントミラー回路の出力電流が第２のカスコードカレントミラー回路の出力電流よりも小となり、出力端子Ｖｏｕｔが充電され、出力端子Ｖｏｕｔは入力端子Ｖｉｎの電圧より高電位側で安定状態となる。すなわち、図１の差動増幅回路は上記特性ばらつきによってプラスのオフセットを生じる。

このように、接続状態１と接続状態２では、トランジスタの特性ばらつきに対して、互いに出力オフセットの極性が反転して、図１３（ａ）、図１３（ｂ）を参照して説明したのと同様に、接続状態１と接続状態２を周期的に切り替えることにより、出力オフセットを平均化して実効的にオフセットをキャンセルすることができる。

上記では、トランジスタＭＮ１の閾値電圧ばらつきについて説明したが、差動対及びカレントミラー対の各トランジスタにおいて、特性ばらつきが生じた場合にも、同様にして、オフセットをキャンセルすることができる。

なお、カレントミラー回路の入力電流と出力電流の関係に直接寄与しない電流源Ｉ１、Ｉ２、Ｉ３及び増幅段２は、特性ばらつきが生じても出力オフセットへの影響はほとんどない。また、バイアス対の各トランジスタにおいても、特性ばらつきが生じても出力オフセットへの影響はほとんどない。

バイアス対の各トランジスタの特性ばらつきが、出力オフセットへほとんど影響しない理由について、図１１を参照して説明する。図１１（Ａ）は、トランジスタのＩｄｓ−Ｖｄｓ特性を示す図である。図１１（Ｂ）は、図１の差動増幅回路における第１のカスコードカレントミラー回路とその入力電流を供給する電流源Ｉｉｎを示している。図１１（Ｂ）において、カスコードカレントミラー回路は、カレントミラー対（ＭＰ３、ＭＰ４）及び２つのバイアス対（ＭＰ５、ＭＰ６）、（ＭＰ７、ＭＰ８）はそれぞれ対をなすトランジスタが同一サイズで構成され、また各トランジスタが飽和領域で動作するように設計されている。

カレントミラー対（ＭＰ３、ＭＰ４）のトランジスタ間で特性ばらつき（例えば閾値電圧ばらつき）が生じた場合には、トランジスタＭＰ３、ＭＰ４のゲート同士、ソース同士がそれぞれ共通接続されているため、特性ばらつきが直接的にトランジスタＭＰ３、ＭＰ４の電流差となり、カスコードカレントミラー回路の入力電流と出力電流にずれが生じる。一方、バイアス信号ＳＢ１、ＳＢ１Ｂによりバイアス対（ＭＰ５、ＭＰ６）は活性、バイアス対（ＭＰ７、ＭＰ８）は非活性（オフ）とされているときに、バイアス対（ＭＰ５、ＭＰ６）のトランジスタ間で特性ばらつき（例えば閾値電圧ばらつき）が生じた場合、トランジスタＭＰ５、ＭＰ６のゲート同士は共通接続されているが、トランジスタＭＰ５、ＭＰ６のソースは異なる電位をとることが可能である。トランジスタＭＰ５のソースはトランジスタＭＰ３のドレイン（Ｎ１４）に接続され、トランジスタＭＰ６のソースはトランジスタＭＰ４のドレイン（Ｎ１３）に接続されている。

図１１（Ａ）に示すように、トランジスタが飽和領域動作するとき、ドレイン・ソース電圧Ｖｄｓが多少変化しても、ドレイン・ソース間電流（drain-to-source current）Ｉｄｓの変化は十分小さい。すなわち、カレントミラー対（ＭＰ３、ＭＰ４）に特性ばらつきがなく、トランジスタＭＰ３、ＭＰ４の電流が互いに等しい場合には、ノードＮ１３、Ｎ１４の電位が少しシフトすることで、特性ばらつきの生じたバイアス対（ＭＰ５、ＭＰ６）にも互いに等しい電流を流すことができる。

すなわち、バイアス対（ＭＰ５、ＭＰ６）のトランジスタ間の特性ばらつきは、カスコードカレントミラー回路の入力電流と出力電流の関係にはほとんど影響しない。同様に、バイアス対（ＭＰ７、ＭＰ８）が活性とされるときに、バイアス対（ＭＰ７、ＭＰ８）のトランジスタ間で特性ばらつきが生じた場合も、カスコードカレントミラー回路の入力電流と出力電流の関係にはほとんど影響しない。

図１の差動増幅回路において、第１のカスコードカレントミラー回路は、差動対の出力電流が折り返されるフォールデッド・カスコードカレントミラーであるが、図１１（Ｂ）を参照して説明したバイアス対の作用は同じである。すなわち、バイアス対のトランジスタ間の特性ばらつきが生じても、第１及び第２のカスコードカレントミラー回路の入力電流と出力電流の関係にはほとんど影響を与えず、したがって出力オフセットに影響しない。

以上のように、図１の差動増幅回路は、接続状態１と接続状態２と切り替えにおいて、非反転入力端と反転入力端の入れ替え、及び、カレントミラー対とカスコードカレントミラー回路の入力端と出力端との間に接続した２つのバイアス対のストレート接続とクロス接続の切り替え、により、簡素な構成で切り替えを実現するとともに、差動増幅回路を構成するトランジスタの特性ばらつきに対して、接続状態１と接続状態２との周期的な切り替えにより、実効的に出力オフセットをキャンセルすることができる。なお、トランジスタの特性ばらつきに対して、出力オフセットへの影響が十分小さいバイアス対を切り替えに利用した構成は、本発明の重要な特徴の一つをなしている。

図３は、図１に示した本発明の実施例の構成の一例を示す図である。図３に示すように、増幅段２は、ソースが高位側電源ＶＤＤに接続されゲートが端子Ｎ１６に接続されドレインが出力端子Ｖｏｕｔに接続されたＰＭＯＳトランジスタＭＰ１０（出力端子充電駆動用の出力トランジスタ）と、ソースが低位側電源ＶＳＳに接続されゲートが端子Ｎ２６に接続されドレインが出力端子Ｖｏｕｔに接続されたＮＭＯＳトランジスタＭＮ１０（出力端子放電駆動用の出力トランジスタ）と、を備えている。

また、第１、第２のカスコードカレントミラー回路の出力端子Ｎ１６とＮ２６の間には、端子Ｎ１６にソースが接続され、バイアス電圧ＢＰ２をゲートに入力し、端子Ｎ２６にドレインが接続されたＰＭＯＳトランジスタＭＰ９と、端子Ｎ１６にドレインが接続され、バイアス電圧ＢＮ２をゲートに入力し、端子Ｎ２６にソースが接続されたＮＭＯＳトランジスタＭＮ９と、を備えている。ＰＭＯＳトランジスタＭＰ９、ＭＮ９、電流源Ｉ３は、それぞれ浮遊電流源をなし、２つの差動対（ＭＮ１、ＭＮ２）、（ＭＰ１、ＭＰ２）を結合する連絡段１０を構成している。浮遊電流源ＭＰ９、ＭＮ９及び出力トランジスタＭＰ１０、ＭＮ１０は、第１のカスコードカレントミラーの出力電流が第２のカスコードカレントミラーの出力電流よりも小なるときに、端子Ｎ１６、Ｎ２６の電位をそれぞれ引き下げ、出力トランジスタＭＰ１０により出力端子Ｖｏｕｔが充電される。また第１のカスコードカレントミラーの出力電流が第２のカスコードカレントミラーの出力電流よりも大なるときに、端子Ｎ１６、Ｎ２６の電位をそれぞれ引き上げ、出力トランジスタＭＮ１０により出力端子Ｖｏｕｔが放電される。

図４は、図１の実施例の変形例を示す図である。図４を参照すると、この差動増幅回路は、図１の構成に対して、位相補償容量Ｃ１、Ｃ２を備え、容量Ｃ１の接続をスイッチＳＷ５、ＳＷ６で制御し、容量Ｃ２の接続をスイッチＳＷ７、ＳＷ８で制御している。ボルテージフォロワ構成の差動増幅回路では、位相補償容量Ｃ１、Ｃ２は、入力信号Ｖｉｎを電流出力に変換する差動対の非反転入力側トランジスタの電流伝達経路上の端子と出力端子Ｖｏｕｔ間に接続するのが好ましい。図４では、容量Ｃ１は、一端が出力端子Ｖｏｕｔに接続され、他端が、スイッチＳＷ５、ＳＷ６を介してそれぞれ端子Ｎ１３、Ｎ１４に接続されている。容量Ｃ２は、一端が出力端子Ｖｏｕｔに接続され、他端が、スイッチＳＷ７、ＳＷ８を介してそれぞれ端子Ｎ２３、Ｎ２４に接続されている。

スイッチＳ５、Ｓ６は、図２に示したスイッチＳＷ１、ＳＷ３、及びＳＷ２、ＳＷ４のオン・オフ制御と同じである。

接続状態１では、スイッチＳＷ１、ＳＷ３がオンし、トランジスタＭＮ１、ＭＰ１の共通ゲートが非反転入力端子、トランジスタＭＮ２、ＭＰ２の共通ゲートが反転入力端子となる。第１のカスコードカレントミラー回路において、バイアス信号ＳＢ１が電圧ＢＰ１とされ、バイアス対（ＭＰ５、ＭＰ６）が活性化され、ＰＭＯＳトランジスタＭＰ４が非反転入力側トランジスタＭＮ１の電流を折り返して第１のカスコードカレントミラーの出力端（Ｎ１６）に伝達する。このため、出力端子ＶｏｕｔとＰＭＯＳトランジスタＭＰ４のドレイン（Ｎ１３）との間に、容量Ｃ１を接続すべく、スイッチＳＷ５をオンとし、スイッチＳＷ６はオフとする。また、第２のカスコードカレントミラー回路において、バイアス信号ＳＢ２が電圧ＢＮ１とされ、バイアス対（ＭＮ５、ＭＮ６）が活性化され、ＮＭＯＳトランジスタＭＮ４が非反転入力側トランジスタＭＰ１の電流を折り返して第２のカスコードカレントミラーの出力端（Ｎ２６）に伝達する。このため、出力端子ＶｏｕｔとＮＭＯＳトランジスタＭＮ４のドレイン（Ｎ２３）との間に、容量Ｃ２を接続すべく、スイッチＳＷ７をオンとし、スイッチＳＷ８はオフとする。

接続状態２では、スイッチＳＷ２、ＳＷ４がオンし、トランジスタＭＮ１、ＭＰ１の共通ゲートが反転入力端子、トランジスタＭＮ２、ＭＰ２の共通ゲートが非反転入力端子となる。第１のカスコードカレントミラー回路において、バイアス信号ＳＢ１ＢがＢＰ１とされ、バイアス対（ＭＰ７、ＭＰ８）が活性化され、ＰＭＯＳトランジスタＭＰ３が非反転入力側トランジスタＭＮ２の電流を折り返して第１のカスコードカレントミラーの出力端（Ｎ１６）に伝達する。このため、出力端子ＶｏｕｔとＰＭＯＳトランジスタＭＰ３のドレイン（Ｎ１４）との間に、容量Ｃ１を接続すべく、スイッチＳＷ６をオンとし、スイッチＳＷ５はオフとする。また第２のカスコードカレントミラー回路において、バイアス信号ＳＢ２ＢがＢＮ１とされ、バイアス対（ＭＮ７、ＭＮ８）が活性化され、ＮＭＯＳトランジスタＭＮ３が非反転入力側トランジスタＭＰ２の電流を折り返して第２のカスコードカレントミラーの出力端（Ｎ２６）に伝達する。このため、出力端子ＶｏｕｔとＮＭＯＳトランジスタＭＮ３のドレイン（Ｎ２４）との間に、容量Ｃ２を接続すべく、スイッチＳＷ８をオンとし、スイッチＳＷ７はオフとする。

なお、図４と異なる位相補償容量Ｃ１、Ｃ２の接続構成として、容量Ｃ１は出力トランジスタＭＰ１０のゲート（Ｎ１６）と出力端子間に設け、容量Ｃ２は出力トランジスタＭＮ１０のゲート（Ｎ２６）と出力端子間に設ける構成としてもよい。

図５は、本発明の別の実施例の構成を示す図である。図５を参照すると、この実施例は図３の入力差動段から、第２の差動対（ＭＰ１、ＭＰ２）と電流源Ｉ２を削除し、１つの差動対、すなわち第１の差動対（ＭＮ１、ＭＮ２）と、電流源Ｉ１で構成したものである。第１のカスコードカレントミラー回路（ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８）と、第２のカスコードカレントミラー回路（ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８）、第１、第２のカスコードカレントミラー回路の入力端同士及び出力段同士を結合する連絡段１０（Ｉ３、ＭＰ９、ＭＮ９）の構成は、図３に示した前記第１の実施例と同じである。また増幅段ＭＰ１０、ＭＮ１０の構成も、図３に示した前記第１の実施例と同じである。

図３の差動増幅回路においては、第１及び第２の差動対を備え、入力端子Ｖｉｎと出力端子Ｖｏｕｔが第１及び第２の差動対それぞれの非反転入力と反転入力にそれぞれ接続され、それぞれの差動対の出力電流が、第１及び第２のカスコードカレントミラーの出力電流に作用する構成である。そして第１のカスコードカレントミラーの出力電流が増加／減少するとき、第２のカスコードカレントミラーの出力電流が減少／増加する相反作用を生じて出力トランジスタＭＰ１０、ＭＮ１０の充電及び放電動作を制御する。

これに対して、図５の差動増幅回路においては、入力端子Ｖｉｎと出力端子Ｖｏｕｔが第１の差動対（ＭＮ１、ＭＮ２）の非反転入力と反転入力にそれぞれ接続され、第１の差動対の出力電流が、第１のカスコードカレントミラーの出力電流に作用する構成である。第２のカスコードカレントミラーは、第１のカスコードカレントミラーと共通の電流源Ｉ３を入力電流とするため、第２のカスコードカレントミラーの出力電流は電流源Ｉ３のミラー電流となり、そのミラー電流と第１のカスコードカレントミラーの出力電流の電流差に応じて出力トランジスタＭＰ１０、ＭＮ１０は動作する。

したがって、図５のように、第１及び第２の差動対の一方の差動対しか備えていない構成でも、差動増幅回路として正常に動作する。そして、バイアス信号ＳＢ１、ＳＢ１Ｂ、ＳＢ２、ＳＢ２Ｂ、スイッチＳＷ１〜ＳＷ４を図２と同一に制御することにより、図３の差動増幅回路と同様にトランジスタの特性ばらつきによる出力オフセットを実効的にキャンセルすることができる。

図６は、図５において、同極性の差動対を複数並列に備えた場合の構成を示す図である、第１のカスコードカレントミラー回路（ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８）と、第２のカスコードカレントミラー回路（ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８）、第１、第２のカスコードカレントミラー回路の入力端同士及び出力段同士を結合する連絡段１０（Ｉ３、ＭＰ９、ＭＮ９）の構成は、図３に示した前記第１の実施例と同じである。また増幅段ＭＰ１０、ＭＮ１０の構成も、図３に示した前記第１の実施例と同じである。

入力差動段としては、ソースが共通接続され第１の差動対をなすＮＭＯＳトランジスタＭＮ１Ａ、ＭＮ２Ａと、ソースが共通接続され第２の差動対をなすＮＭＯＳトランジスタＭＮ１Ｂ、ＭＮ２Ｂと、第１の差動対を構成するＮＭＯＳトランジスタＭＮ１Ａ、ＭＮ２Ａの共通ソースと低位側電源ＶＳＳの間に接続された定電流源Ｉ１Ａと、第２の差動対のＮＭＯＳトランジスタＭＮ１Ｂ、ＭＮ２Ｂの共通ソースと低位側電源ＶＳＳの間に接続された定電流源Ｉ１Ｂと、を備えている。第１の差動対を構成するＮＭＯＳトランジスタＭＮ１Ａ、ＭＮ２Ａのドレインは、第２の差動対を構成するＰＭＯＳトランジスタＭＮ１Ｂ、ＭＮ２Ｂのドレインにそれぞれ接続され、さらにＭＰ４、ＭＰ６の接続点（Ｎ１３）、ＭＰ３、ＭＰ５の接続点（Ｎ１４）にそれぞれ接続されている。電流源Ｉ１Ａ、Ｉ１Ｂは、共通の電流源としてもよい。

差動増幅回路の入力端子Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３及び出力端子Ｖｏｕｔと、第１及び第２の差動対（ＭＮ１Ａ、ＭＮ２Ａ）、（ＭＮ１Ｂ、ＭＮ２Ｂ）のそれぞれのゲートとの接続を制御する入力切替回路として、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８を備えている。

ＮＭＯＳトランジスタＭＮ１Ａのゲートと入力端子Ｖｉｎ１、出力端子Ｖｏｕｔ間には、スイッチＳＷ１、ＳＷ４が接続されている。

ＮＭＯＳトランジスタＭＮ２Ａのゲートと入力端子Ｖｉｎ１、出力端子Ｖｏｕｔ間には、スイッチＳＷ２、ＳＷ３が接続されている。

ＮＭＯＳトランジスタＭＮ１Ｂのゲートと入力端子Ｖｉｎ２、Ｖｉｎ３の間には、スイッチＳＷ５、ＳＷ６接続されている。

ＮＭＯＳトランジスタＭＮ２Ｂのゲートと入力端子Ｖｉｎ３、Ｖｉｎ２間には、スイッチＳＷ７、ＳＷ８が接続されている。

図６では、簡単のため、２つの同極性差動対の構成を示す。なお、差動対を複数個備えた差動増幅器は各種提案されている。特許文献３（特開２００１−３４２３４（第５図））や、特許文献４（特開２００２−４３９４４（第２図、第３図））は、複数の差動対の反転入力端が全て出力端子と帰還接続された構成が開示されている。特許文献５（特開２００５−１３０３３２（第１図、第２６図））には、複数個の差動対の反転入力端が１個帰還接続され、残りの差動対の反転入力端にも所定の入力信号が入力される構成などがある。特許文献５の第７図等では、負荷回路のカレントミラーを共通とし、３つの差動対を並列に備えた構成が開示されており、２つの信号入力（Ｖｉｎ２＝Ｖｉｎ３に相当）とされた外挿アンプが開示されている。図６は、図５の差動増幅回路に差動対を追加し、負荷回路を共通とする同極性の差動対を２つ備えた差動増幅回路への拡張を示したものである。また、同極性の差動対を３つ以上備えた差動増幅回路は、図６と同様の拡張をすればよい。

これらは、並列接続された複数の差動対の差動入力をどう接続するかが重要で、増幅段自体の構成は任意である。

図６に示した回路構成は、並列接続された複数の差動対を備え、前記複数の差動対の出力電流を受けるカスコードカレントミラーを含む差動増幅回路において、簡単な構成で、正の出力オフセットと負の出力オフセットを平均化（相殺）して、出力電圧を高精度化できる差動増幅回路である。

図７は、図６のスイッチＳＷ１〜ＳＷ８、バイアス信号ＳＢ１、ＳＢ１Ｂ、ＳＢ２、ＳＢ２Ｂの設定を示す図である。

第１の期間（接続状態１）では、ＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７はオン、ＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８はオフとされる。このとき、第１の差動対のトランジスタＭＮ１Ａ、ＭＮ２Ａのゲートは、入力端子Ｖｉｎ１と出力端子Ｖｏｕｔにそれぞれ接続される。また、第２の差動対のトランジスタＭＮ１Ｂ、ＭＮ２Ｂのゲートは、入力端子Ｖｉｎ２、Ｖｉｎ３にそれぞれ接続される。バイアス信号ＳＢ１はＢＰ１、相補のバイアス信号ＳＢ１Ｂは高位側電源電圧ＶＤＤとされ、バイアス信号ＳＢ２はＢＮ１、相補のバイアス信号ＳＢ２Ｂは低位側電源電圧ＶＳＳとされる。このとき、バイアス対（ＭＰ５、ＭＰ６）、（ＭＮ５、ＭＮ６）が活性化される。差動対（ＭＮ１Ａ、ＭＮ２Ａ）の入力対（ゲート）は、非反転入力端子、反転入力端子となり、Ｖｉｎ１、Ｖｏｕｔが入力され、差動対（ＭＮ１Ｂ、ＭＮ２Ｂ）のゲートにはＶｉｎ２、Ｖｉｎ３が入力される。差動対（ＭＮ１Ａ、ＭＮ２Ａ）の出力対、差動対（ＭＮ１Ｂ、ＭＮ２Ｂ）の出力対は接続されているため、それぞれの差動対の出力電流は合成されて第１のカスコードカレントミラーの出力電流に作用する。２つの差動対（ＭＮ１Ａ、ＭＮ２Ａ）、（ＭＮ１Ｂ、ＭＮ２Ｂ）の各トランジスタが同一サイズで構成される場合、差動対（ＭＮ１Ａ、ＭＮ２Ａ）の非反転入力端子の電圧Ｖｉｎ１と反転入力端子の電圧Ｖｏｕｔの差電圧（Ｖｉｎ１−Ｖｏｕｔ）は、差動対（ＭＮ１Ｂ、ＭＮ２Ｂ）の差電圧（Ｖｉｎ２−Ｖｉｎ３）と符号が逆で絶対値が等しくなるように帰還制御される。よって、Ｖｏｕｔ＝Ｖｉｎ１＋Ｖｉｎ２−Ｖｉｎ３の出力電圧が得られる。

第２の期間（接続状態２）では、スイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７はオフ、ＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８はオンとされる。このとき、第１の差動対（ＭＮ１Ａ、ＭＮ２Ａ）の入力対（ゲート）は、第１の期間（接続状態１）と入れ替わり、反転入力端子、非反転入力端子となり、出力端子Ｖｏｕｔ、入力端子Ｖｉｎ１にそれぞれ接続される。第２の差動対（ＭＮ１Ｂ、ＭＮ２Ｂ）の入力対（ゲート）は、入力端子Ｖｉｎ３、Ｖｉｎ２にそれぞれ接続される。バイアス信号ＳＢ１は高位側電源電圧ＶＤＤ、相補のバイアス信号ＳＢ１ＢはＢＰ１、バイアス信号ＳＢ２は低位側電源電圧ＶＳＳ、相補のバイアス信号ＳＢ２ＢがＢＮ１とされ、バイアス対（ＭＰ７、ＭＰ８）、（ＭＮ７、ＭＮ８）が活性化される。この場合、出力端子Ｖｏｕｔには、接続状態１と同様、Ｖｏｕｔ＝Ｖｉｎ１＋Ｖｉｎ２−Ｖｉｎ３が出力される。

接続状態１と接続状態２の周期的な切り替えにより、第１及び第２の差動対の反転入力端子と非反転入力端子が入れ替わるとともに、差動対及びカスコードカレントミラー回路のそれぞれの出力電流の伝達経路が入れ替わる。これによりトランジスタの特性ばらつきに対して、実効的に出力オフセットをキャンセルすることができる。

なお、接続状態１及び接続状態２において、出力端子電圧Ｖｏｕｔは、（Ｖｉｎ１＋Ｖｉｎ２−Ｖｉｎ３）とされるが、図６において、Ｖｉｎ１＝Ｖｉｎ２とすると、特許文献５に開示されているように、Ｖｏｕｔは、Ｖｉｎ１とＶｉｎ３を外分する電圧（２Ｖｉｎ１−Ｖｉｎ３）となり、Ｖｉｎ３＝Ｖｏｕｔとすると、特許文献３に開示されているように、ＶｏｕｔはＶｉｎ１とＶｉｎ２を内分する電圧｛（Ｖｉｎ１+Ｖｉｎ２）／２｝とすることができる。

図８（Ａ）は、バイアス信号ＳＢ２、ＳＢ２Ｂ、図８（Ｂ）はバイアス信号ＳＢ１、ＳＢ１Ｂを生成する回路の構成を示す図である。図８（Ｃ）は、スイッチの切替制御を示す図である。接続状態１では、スイッチＳＷ１１、ＳＷ１３、ＳＷ１５、ＳＷ１７がオンとされ、バイアス信号ＳＢ１にＢＰ１、バイアス信号ＳＢ２にＢＮ１がそれぞれ供給され、ＳＢ１Ｂ、ＳＢ２Ｂには、ＶＤＤ、ＶＳＳがそれぞれ供給される。接続状態２では、スイッチＳＷ１２、ＳＷ１４、ＳＷ１６、ＳＷ１８がオンとされ、バイアス信号ＳＢ１ＢにＢＰ１、バイアス信号ＳＢ２ＢにＢＮ１がそれぞれ供給され、ＳＢ１、ＳＢ２には、ＶＤＤ、ＶＳＳがそれぞれ供給される。図８（Ａ）、図８（Ｂ）は、複数個の差動増幅回路で共有可能であることは勿論である。

図９は、本発明の別の実施例のドライバの構成を示す図であり、映像信号に基づいて液晶パネル等の表示部のデータ線を駆動するデータドライバの構成を示す図である。図９を参照すると、このデータドライバは、階調電圧発生回路５１０と、複数のデコーダ（選択回路）５２０と、複数のバッファ回路（ドライバ回路）５３０と、制御信号に基づきバイアス電圧の切り替えを制御するバイアス電圧制御回路５４０(図８参照)を備えている。

階調電圧発生回路５１０は、電圧ＶＡとＶＢ間に接続された抵抗ストリングより構成されており、抵抗ストリングの各タップから、階調出力に必要な階調電圧（参照電圧）が出力される。

デコーダ５２０は、階調電圧発生回路５１０から出力される階調電圧及び映像デジタル信号を入力し、映像デジタル信号に対応した階調電圧を選択してバッファ回路５３０の入力端子Ｖｉｎ（入力端子Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３を含む）に出力する。

バッファ回路５３０は、図１乃至図７を参照して説明した実施例の差動増幅回路（電圧フォロワ構成）より成る。データドライバに入力される制御信号は、各差動増幅回路（バッファ回路５３０）の入力切替回路の各スイッチのオン、オフ制御を行うとともに、バイアス電圧制御回路５４０の各スイッチのオン、オフ制御を行い、各差動増幅回路へ入力されるバイアス信号を生成する。制御信号は、各差動増幅回路において、図２、図７、図８（Ｃ）に示すような接続状態１と接続状態２が交互に切り替えられるような信号とされる。各バッファ回路５３０の出力は表示部のデータ線に接続される。

デコーダ５２０とバッファ回路５３０は、データ線毎に設けられ、階調電圧発生回路５１０は、全出力で共通とされる。また、デコーダ５２０に入力される映像デジタル信号としては、データレジスタ、ラッチ、レベルシフタ等（いずれも不図示）で処理されたデジタル信号が入力される。

図１０（Ａ）は、トランジスタのＩｄｓ−Ｖｄｓ特性を示す図である。図１０（Ｂ）は、本発明に係るカスコードカレントミラーの構成の一例を示す図である。本発明は、カスコードカレントミラーを備えた差動増幅回路のみならず、カスコードカレントミラー単体としてもバイアス信号ＳＢ１、ＳＢ１Ｂの制御により、トランジスタの特性ばらつきに対して、平均化された高精度な電流出力が可能となる。図１の説明において、図１０を参照して説明したように、バイアス対の各トランジスタＭＰ５〜ＭＰ８は特性ばらつきが生じた場合でも、カスコードカレントミラーの入力電流と出力電流の関係に影響を与えず、カレントミラー対（ＭＰ３、ＭＰ４）のトランジスタ間の特性ばらつきによってのみ、カスコードカレントミラーの入力電流と出力電流に電流差を生じる。しかしながら、本発明のカスコードカレントミラーにおいては、バイアス信号ＳＢ１、ＳＢ１Ｂにより、バイアス対（ＭＰ５、ＭＰ６）とバイアス対（ＭＰ７、ＭＰ８）の活性、非活性を択一的に選択することで、カレントミラー対（ＭＰ３、ＭＰ４）の入力側と出力側が入れ替わり、カスコードカレントミラーの出力電流のオフセット電流が逆極性となる。この切り替えを周期的に行うことで、平均化（相殺）された高精度な出力電流を得ることができる。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例の構成を示す図である。 図１のスイッチ、バイアス電圧の制御を示す図である。 本発明の第１の実施例の具体的な構成を示す図である。 本発明の第１の実施例の具体的な構成の別の例を示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第２の実施例の変形例の構成を示す図である。 図６のスイッチ、バイアス電圧の制御を示す図である。 （Ａ）、（Ｂ）はバイアスを生成する回路、（Ｃ）はスイッチのオン・オフ制御の例を示す図である 本発明の駆動回路の構成を説明する図である。 （Ａ）はトランジスタの電圧、電流特性を示す図であり、（Ｂ）は本発明のカスコードカレントミラーの構成を示す図である。 液晶表示装置の構成を示す図である。 （ａ）、（ｂ）は従来技術の構成を示す図である。 特許文献２の差動増幅回路の構成を示す図である。

符号の説明

２ 増幅段（出力増幅段）
１０ 連絡段
５１０ 階調電圧発生回路
５２０ デコーダ
５３０ バッファ回路
５４０ バイアス電圧制御回路
９６０ 表示部
９６１ 走査線
９６２ データ線
９６３ 薄膜トランジスタ（ＴＦＴ）
９６４ 画素電極
９６５ 容量
９６６ 補助容量
９６７ 対向基板電極
９７０ ゲートドライバ
９８０ データドライバ
Ｉ１、Ｉ２、Ｉ３ 定電流源
ＭＮ１〜ＭＮ１０ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ１０ ＰＭＯＳトランジスタ
Ｎ１１、Ｎ１２ ノード（端子）
Ｎ１３、Ｎ１４、Ｎ２３、Ｎ２４ 差動対の出力対
Ｎ１５、Ｎ２５ カスコードカレントミラー回路の出力端
Ｎ１６、Ｎ２６ カスコードカレントミラー回路の出力端
ＳＢ１、ＳＢ１Ｂ、ＳＢ２、ＳＢ２Ｂ バイアス
ＳＷ１〜ＳＷ８ スイッチ

Claims (20)

1. 少なくとも１つの差動対と、
   前記差動対に接続される負荷回路と、
   を含み、
   前記負荷回路が、電流の折り返しを行う第１のトランジスタ対と、前記第１のトランジスタ対とカスコード接続される第２のトランジスタ対と、を含むカスコードカレントミラー回路からなる差動増幅回路であって、
   前記カスコードカレントミラー回路は、第３のトランジスタ対をさらに備え、
   前記第２のトランジスタ対は、前記第１のトランジスタ対と、前記カスコードカレントミラー回路の入力端と出力端との間にストレート接続され、
   前記第３のトランジスタ対は、前記第１のトランジスタ対と、前記カスコードカレントミラー回路の入力端と出力端との間にクロス接続され、
   前記第２及び第３のトランジスタ対は、それぞれ、バイアス電圧値の切り替えにより、活性状態と非活性状態が制御され、一方が活性状態のとき、他方は非活性状態となるように制御される、ことを特徴とする差動増幅回路。
2. 前記第１のトランジスタ対は、第１の電源に第１信号端子が共通接続され、制御端子が共通接続された第１及び第２のトランジスタを備え、
   前記第２のトランジスタ対は、第１信号端子が、前記第１及び第２のトランジスタの第２信号端子にそれぞれ接続され、制御端子が共通接続された第３及び第４のトランジスタを備え、
   前記第３のトランジスタ対は、第１信号端子が、前記第２及び第１のトランジスタの第２信号端子にそれぞれ接続され、制御端子が共通接続された第５及び第６のトランジスタを備え、
   前記第３及び第５のトランジスタの第２信号端子は共通接続され、カスコードカレントミラー回路の入力端をなすとともに、前記第１及び第２のトランジスタの共通接続された制御端子に接続され、
   前記第４及び第６のトランジスタの第２信号端子は共通接続され、カスコードカレントミラー回路の出力端をなし、
   前記第３及び第４のトランジスタの共通接続された制御端子に、電圧値が切り替え可能な第１のバイアス信号が接続され、
   前記第５及び第６のトランジスタの共通接続された制御端子に、電圧値が切り替え可能な第２のバイアス信号が接続されている、ことを特徴とする請求項１記載の差動増幅回路。
3. 前記差動対の出力対は、前記第１のトランジスタの第２の信号端子と、前記第３及び第６のトランジスタの各第１の信号端子との接続ノード、及び、前記第２のトランジスタの第２の信号端子と、前記第４及び第５のトランジスタの各第１の信号端子との接続ノードにそれぞれ接続されている、ことを特徴とする請求項２記載の差動増幅回路。
4. 第１の電源と第２の電源間に、前記カスコードカレントミラー回路と対向配置され、前記カスコードカレントミラー回路とは逆電動型の別のカスコードカレントミラー回路を備え、
   前記別のカスコードカレントミラー回路は、
   電流の折り返しを行う第４のトランジスタ対と、前記第４のトランジスタ対とカスコード接続される第５のトランジスタ対とに加えて、第６のトランジスタ対をさらに備え、
   前記第５のトランジスタ対は、前記第４のトランジスタ対と、前記別のカスコードカレントミラー回路の入力端と出力端との間にストレート接続され、
   前記第６のトランジスタ対は、前記第４のトランジスタ対と、前記別のカスコードカレントミラー回路の入力端と出力端との間にクロス接続され、
   前記第５及び第６のトランジスタ対は、それぞれ、バイアス電圧値の切り替えにより、活性状態と非活性状態が制御され、一方が活性状態のとき、他方は非活性状態となるように制御される、ことを特徴とする請求項１記載の差動増幅回路。
5. 前記第４のトランジスタ対は、前記第２の電源に第１信号端子が共通接続され、制御端子が共通接続された第７及び第８のトランジスタを備え、
   前記第５のトランジスタ対は、第１信号端子が、前記第７及び第８のトランジスタの第２信号端子にそれぞれ接続され、制御端子が共通接続された第９及び第１０のトランジスタを備え、
   前記第６のトランジスタ対は、第１信号端子が、前記第８及び第７のトランジスタの第２信号端子にそれぞれ接続され、制御端子が共通接続された第１１及び第１２のトランジスタを備え、
   前記第９及び第１１のトランジスタの第２信号端子は共通接続され、前記別のカレントミラー回路の入力端をなし、前記第７及び第８のトランジスタの共通接続された制御端子に接続され、
   前記第１０及び第１２のトランジスタの第２信号端子は共通接続され、前記別のカレントミラー回路の出力端をなし、
   前記第９及び第１０のトランジスタの共通接続された制御端子に、電圧値が切り替え可能な第３のバイアス信号が接続され、
   前記第１１及び第１２のトランジスタの共通接続された制御端子に、電圧値が切り替え可能な第４のバイアス信号が接続されている、ことを特徴とする請求項４記載の差動増幅回路。
6. 前記差動対とは逆導電型の別の差動対を備え、
   前記逆導電型の別の差動対の入力対は、前記差動対の入力対とそれぞれ接続され、
   前記逆導電型の別の差動対の出力対は、前記別のカスコードカレントミラー回路に接続されている、ことを特徴とする請求項４記載の差動増幅回路。
7. 前記カスコードカレントミラー回路の入力端と前記別のカスコードカレントミラー回路の入力端の間、及び、前記カスコードカレントミラー回路の出力端と前記別のカスコードカレントミラー回路の出力端の間に、それぞれ電流源回路を備えている、ことを特徴とする請求項４記載の差動増幅回路。
8. 前記カスコードカレントミラーの出力端に入力端が接続され、出力端が前記差動増幅回路の出力端子に接続された出力増幅段を備えている、ことを特徴とする請求項１乃至５のいずれか一に記載の差動増幅回路。
9. 前記カスコードカレントミラー回路の出力端と前記別のカスコードカレントミラー回路の出力端とにそれぞれ入力端が接続され出力端が前記差動増幅回路の出力端子に接続された出力増幅段を備えている、ことを特徴とする請求項４乃至７のいずれか一に記載の差動増幅回路。
10. 前記出力増幅段は、前記第１の電源と前記差動増幅回路の出力端子間に接続され制御端子に前記カスコードカレントミラー回路の出力端が接続された第１の出力トランジスタと、
    前記第２の電源と前記差動増幅回路の出力端子間に接続され制御端子に前記別のカスコードカレントミラー回路の出力端が接続された第２の出力トランジスタと、
    を備えている、ことを特徴とする請求項９記載の差動増幅回路。
11. 前記差動対の入力対をなす第１及び第２の入力と、前記差動増幅回路の入力端子及び出力端子間の接続を切り替える入力切替回路を備え、
    前記入力切替回路は、
    前記第１及び第２の入力を、前記差動増幅回路の入力端子及び出力端子にそれぞれ接続するか、
    前記第１及び第２の入力を、前記差動増幅回路の出力端子及び入力端子にそれぞれ接続するように、切り替え制御する、ことを特徴とする請求項１乃至１０記載の差動増幅回路。
12. 前記バイアス電圧値の切り替えと、前記入力切替回路における前記差動対の入力対をなす第１及び第２の入力と前記差動増幅回路の入力端子及び出力端子との接続切り替えとが連動して行われる、ことを特徴とする請求項１１記載の差動増幅回路。
13. 出力対が前記差動対の出力対にそれぞれ接続され、前記負荷回路を共通とする前記差動対と同一導電型の別の差動対を備え、前記同一導電型の別の差動対の入力対と対応する入力端子との接続も、前記バイアス電圧値の切り替えと連動して切り替えが行われる、ことを特徴とする請求項１２記載の差動増幅回路。
14. 前記第１及び第２のバイアス信号の一方のバイアス信号が、前記一方のバイアス信号が接続するトランジスタ対を活性状態に設定する電圧値のとき、他方のバイアス信号は、前記他方のバイアス信号が接続するトランジスタ対を非活性状態に設定する電圧値に設定する回路を備えている、ことを特徴とする請求項２記載の差動増幅回路。
15. 前記第３及び第４のバイアス信号の一方のバイアス信号が、前記一方のバイアス信号が接続するトランジスタ対を活性状態に設定する電圧値のとき、他方のバイアス信号は、前記他方のバイアス信号が接続するトランジスタ対を非活性状態に設定する電圧値に設定する回路を備えている、ことを特徴とする請求項５記載の差動増幅回路。
16. 第１の電流源で駆動され第１導電型のトランジスタ対よりなる第１の差動対と、
    前記第１の差動対の負荷回路をなす第１のカスコードカレントミラー回路と、
    第２の電流源で駆動され第２導電型のトランジスタ対よりなる第２の差動対と、
    前記第２の差動対の負荷回路をなす第２のカスコードカレントミラー回路と、
    前記第１のカスコードカレントミラー回路の出力端と前記第２のカスコードカレントミラー回路の出力端とにそれぞれ入力端が接続され出力端が差動増幅回路の出力端子に接続された出力増幅段と、
    を備え、
    前記第１及び第２の差動対の入力対は共通接続され、
    前記第１のカスコードカレントミラー回路は、制御端子が共通接続された第１のトランジスタ対と、共通接続された制御端子にバイアス信号をそれぞれ受ける第２及び第３のトランジスタ対と、
    を備え、
    前記第１乃至第３のトランジスタ対は第２導電型とされ、
    前記第２のトランジスタ対は、前記第１のトランジスタ対と、前記第１のカスコードカレントミラー回路の入力端と出力端の間にストレート接続され、
    前記第３のトランジスタ対は、前記第１のトランジスタ対と前記第１のカスコードカレントミラー回路の入力端と出力端の間にクロス接続され、
    前記第２のカスコードカレントミラー回路は、制御端子が共通接続された第４のトランジスタ対と、共通接続された制御端子にバイアス信号をそれぞれ受ける第５及び第６のトランジスタ対と、
    を備え、
    前記第４乃至第６のトランジスタ対は第１導電型とされ、
    前記第５のトランジスタ対は、前記第４のトランジスタ対と、前記第２のカスコードカレントミラー回路の入力端と出力端の間にストレート接続され、
    前記第６のトランジスタ対は、前記第４のトランジスタ対と前記第２のカスコードカレントミラー回路の入力端と出力端の間にクロス接続され、
    前記第２及び第３のトランジスタ対の、一方が活性状態となるとき、他方は非活性状態となるように、バイアス電圧値が制御され、
    前記第５及び第６のトランジスタ対の、一方が活性状態となるとき、他方は非活性状態となるように、バイアス電圧値が制御され、
    ストレート接続された前記第２及び第５のトランジスタ対同士は、活性化と非活性化が同一のタイミングで制御され、
    クロス接続された前記第３及び第６のトランジスタ対同士は、活性化と非活性化が同一のタイミングで制御される、ことを特徴とする差動増幅回路。
17. 前記第１及び第２の差動対の入力対の共通接続された第１及び第２の入力と、前記差動増幅回路の入力端子及び出力端子間の接続を切り替える入力切替回路をさらに備え、
    前記入力切替回路は、前記第２及び第５のトランジスタ対が活性化されたときは、前記第１及び第２の入力を、前記差動増幅回路の入力端子及び出力端子にそれぞれ接続し、前記第３及び第６のトランジスタ対が活性化されたときは、前記第１及び第２の入力を、前記差動増幅回路の出力端子及び入力端子にそれぞれ接続するように、切り替え制御する、ことを特徴とする請求項１６記載の差動増幅回路。
18. 請求項１乃至１７のいずれか一に記載の前記差動増幅回路を備え、
    前記差動増幅回路の出力端子がデータ線を駆動する、データドライバ。
19. 請求項１乃至１７のいずれか一に記載の前記差動増幅回路をバッファ回路として備えた表示装置。
20. 第１の信号端子が電源に接続され、制御端子が共通接続された第１及び第２のトランジスタと、
    第１の信号端子が、前記第１及び第２のトランジスタの第２の信号端子にそれぞれ接続され、共通接続された制御端子に第１のバイアス信号を受ける第３及び第４のトランジスタと、
    第１の信号端子が、前記第２及び第１のトランジスタの第２の信号端子にそれぞれ接続され、共通接続された制御端子に第２のバイアス信号を受ける第５及び第６のトランジスタと、
    を備え、
    前記第３及び第５のトランジスタの第２の信号端子は、共通接続されてカスコードカレントミラー回路の入力端をなすとともに、前記第１及び第２のトランジスタの共通接続された制御端子に接続され、
    前記第４及び第６のトランジスタの第２の信号端子が共通接続され、カスコードカレントミラー回路の出力端をなす、ことを特徴とするカスコードカレントミラー回路。

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