CN1992512B - 差动放大器及采用了它的显示装置 - Google Patents

Abstract

一种使电源电压附近的偏置降低的差动放大器。它具备：由耗尽型的第1、第2N沟道MOS晶体管(MN1、MN2)组成的差动对；供给上述差动对的电流的第1电流源(I1)；用于折叠连接上述差动对的输出对的、把晶体管对(MP1、MP2)、(MP3、MP4)按2段渥尔曼方式连接而成的电流镜像电路；分别与上述电流镜像电路的输入端和输出端连接的第2、第3电流源(I2、I3)；以及输入端与上述电流镜像电路的输出端连接，输出端与差动放大器的输出端子OUT连接的缓冲放大器(A1)。

Description

差动放大器及采用了它的显示装置

技术领域

本发明涉及差动放大器，特别涉及液晶显示装置的数据驱动器的驱动放大器等所适用的差动放大器的构成和具备该差动放大器的显示装置。

背景技术

近几年，彩色液晶显示装置的成本不断降低，与此相伴，LCD(Liquid Crystal Display)源极驱动器的成本降低在这10年里也有近1/3，而且强烈要求进一步降低成本。为了回应这样的要求，在研究、产品设计等中，力图削减LCD源极驱动器LSI的芯片尺寸。这是因为成本削减的最有效的手段是芯片尺寸的削减。

另一方面，多灰度等级化也在不断发展，从RGB各6比特的26万色发展到了例如RGB各8比特的1670万色显示。而且成为RGB各10比特的10亿色的产品也开始出现的状况。因此，要求由LCD源极驱动器内部的差动放大器构成的输出缓冲放大器的更高精度化。

然而，LCD源极驱动器的输出偏差超过10mV的话，人眼看上去，纵条纹等等显示问题就会出现。这样，就需要回应降低成本的要求和高精度化这2个相反的要求。

LCD源极驱动器LSI的占很多面积的差动放大器的构成对降低成本的要求和高精度化有很大影响。以下先说明典型的LCD源极驱动器。

图1是表示现有LCD源极驱动器(也称为「数据驱动器」)的典型构成的图。参照图1，此LCD源极驱动器，例如具有以下部分而构成：分别取入6比特数字显示信号R、G、B的数据寄存器1；与选通信号ST同步而锁存6比特数字信号的锁存电路2；由并联N段的数字/模拟转换器组成的D/A转换器3；具有与液晶的特性相合的伽马变换特性的液晶灰度等级电压产生电路4；以及缓冲来自D/A转换器3的电压的N个电压跟随器5。

LCD面板设置在数据线和扫描线的交叉部，由栅极与扫描线连接，源极与数据线连接的薄膜晶体管TFT(Thin Film Transistor)6和一端与TFT的漏极连接，另一端与COM端子连接的像素电容7构成。

图1中示意地表示在LCD面板中1行的量的构成(N个薄膜晶体管(TFT)设有多行(M)的量)。

未图示的LCD栅极驱动器依次驱动各线的TFT的栅极。

D/A转换器3对锁存电路2的6比特数字显示信号进行D/A转换，将其向N个电压跟随器5-1～5-N供给，通过TFT6-1～6-N施加给作为像素电容7-1～7-N工作的液晶单元。

由液晶灰度等级电压产生电路4产生基准电压，在D/A转换器3中，由未图示的ROM开关等所构成的解码器进行基准电压的选择。

液晶灰度等级电压产生电路4，例如具备电阻阶梯电路。为了降低各基准电压点的阻抗，并且为了微调整基准电压，用电压跟随器来驱动。

作为N个电压跟随器5-1～5-N的电路，例如采用图2所示的电路构成的运算放大器电路。图2是表示专利文献1中披露的差动放大器的构成的图。此差动放大器是所谓Rail-to-Rail放大器，是在CMOS模拟电路的教科书、著名文献等中作为参考电路而记载的东西。

参照图2，差动段为了实现Rail-to-Rail，具有N沟道MOS晶体管的差动对(MN1、MN2)和P沟道MOS晶体管的差动对(MP1、MP2)，为了对差动对(MN1、MN2)的输出和差动对(MP1、MP2)的输出进行电流相加，在所谓折叠渥尔曼(フオ一ルデツド·カスコ一ド)连接的图中在A点和B点，以及C点和D点，连接差动对(MP1、MP2)以及差动对(MN1、MN2)的输出。在差动对(MP1、MP2)不动作的范围，差动对(MN1、MN2)动作，反过来，在差动对(MN1、MN2)不动作的范围，差动对(MP1、MP2)动作，可得到在全电源电压的输入范围进行动作的差动段。图2的电路的动作可参照上述专利文献1和专利文献2等。以下先进一步说明图2的电路。

参照图2，此差动放大器的电路构成大致分为输入段(初段)210、中间段220、最终段230这3个。

输入段210由2个差动对(MN1、MN2)、(MP1、MP2)构成。N沟道MOS晶体管MN1、MN2，源极共连，构成第1差动对(称为「N沟道差动对」)。在第1差动对和负电源(低位侧电源)VSS2之间连接有N沟道MOS晶体管MN10。N沟道MOS晶体管MN10，源极与负电源VSS2连接，漏极与N沟道MOS晶体管MN1、MN2的共连的源极连接，栅极与恒压源端子BN1连接，做恒流源的工作。P沟道MOS晶体管MP1、MP2，源极共连，构成第2差动对(称为「P沟道差动对」)。在此第2差动对和正电源电压(高位侧电源)VDD2之间连接有P沟道MOS晶体管MP10。P沟道MOS晶体管MP10，源极与正电源电压VDD2连接，其漏极与P沟道MOS晶体管MP1、MP2的共连的源极连接，栅极与恒压源端子BP1连接，做恒流源的工作。P沟道MOS晶体管MP1的栅极和N沟道MOS晶体管MN1的栅极与输入端子INN共连。P沟道MOS晶体管MP2的栅极和N沟道MOS晶体管MN2的栅极与输入端子INP共连。

中间段220是折叠渥尔曼对应的中间段，具有2个浮游恒流源(MN7/MP7及MN8/MP8)。

输入段210的第1差动对的N沟道MOS晶体管MN1的漏极与中间段220的P沟道MOS晶体管MP3的漏极和P沟道MOS晶体管MP5的源极的连接节点A连接，N沟道MOS晶体管MN2的漏极与中间段220的P沟道MOS晶体管MP4的漏极和P沟道MOS晶体管MP6的源极的连接节点B连接。输入段210的第2差动对的P沟道MOS晶体管MP1的漏极与中间段220的N沟道MOS晶体管MN3的漏极和N沟道MOS晶体管MN5的源极的连接节点C连接，P沟道MOS晶体管MP2的漏极与中间段220的N沟道MOS晶体管MN4的漏极和N沟道MOS晶体管MN6的源极的连接节点D连接。

与漏极节点A、B连接的P沟道MOS晶体管MP3和MP4，源极们、栅极们互相共连，共连的源极与正电源电压VDD2连接。

P沟道MOS晶体管MP5，源极与节点A连接，漏极与P沟道MOS晶体管MP3、MP4的共连的栅极、P沟道MOS晶体管MP7的源极、N沟道MOS晶体管MN7漏极连接。P沟道MOS晶体管MP6，源极与节点B连接，其漏极与P沟道MOS晶体管MP8的源极、N沟道MOS晶体管MN8的漏极、最终段230的P沟道MOS晶体管MP9的栅极连接。P沟道MOS晶体管MP5、MP6的栅极共连，与恒压源端子BP2连接。

N沟道MOS晶体管MN3、MN4，源极们、栅极们互相共连，其共连的源极与负电源VSS2连接。N沟道MOS晶体管MN3、MN4的漏极分别与节点C、节点D连接。N沟道MOS晶体管MN5，源极与节点C连接，其漏极与N沟道MOS晶体管MN3、MN4的共连的栅极、N沟道MOS晶体管MN7的源极、P沟道MOS晶体管MP7的漏极连接。N沟道MOS晶体管MN6，源极与节点D连接，其漏极与N沟道MOS晶体管MN8的源极、P沟道MOS晶体管MP8的漏极、N沟道MOS晶体管MN9的栅极连接。N沟道MOS晶体管MN5、MN6的栅极共连，与恒压源端子BN2连接。

P沟道MOS晶体管MP7，栅极与恒压源端子BP3连接，源极与P沟道MOS晶体管MP5的漏极连接，漏极与N沟道MOS晶体管MN5的漏极连接。

N沟道MOS晶体管MN7，栅极与恒压源端子BN3连接，源极与N沟道MOS晶体管MN5的漏极连接，漏极与P沟道MOS晶体管MP5的漏极连接。P沟道MOS晶体管MP7和N沟道MOS晶体管MN7做浮游恒流源(Floating Current Source)的工作。

P沟道MOS晶体管MP8，栅极与恒压源端子BP4连接，源极与P沟道MOS晶体管MP6的漏极连接，漏极与N沟道MOS晶体管MN6的漏极连接。

N沟道MOS晶体管MN8，栅极与恒压源端子BN4连接，源极与N沟道MOS晶体管MN6的漏极连接，漏极与P沟道MOS晶体管MP6的漏极连接。

P沟道MOS晶体管MP8和N沟道MOS晶体管MN8做浮游恒流源的工作。

最终段230是由偏压电压BP3、BN3和N沟道MOS晶体管MN8/P沟道MOS晶体管MP8控制的AB级输出段。

P沟道MOS晶体管MP9是源极与正电源电压VDD2连接，栅极与P沟道MOS晶体管MP8的源极连接，漏极与输出端子OUT连接的输出晶体管。

N沟道MOS晶体管MN9是源极与负电源VSS2连接，栅极与N沟道MOS晶体管MN8的源极连接，漏极与输出端子OUT连接的输出晶体管。

相位补偿电容C1，一端与节点B连接，另一端与输出端子OUT连接。相位补偿电容C2，一端与节点D连接，另一端与输出端子OUT连接。

输入段210，为了实现Rail-to-Rail，具备相反导电型的差动对(MP1、MP2)、(MN1、MN2)，作为折叠渥尔曼型。中间段220对输入段210的P沟道差动对的输出和N沟道差动对的输出进行电流相加。并且构成采用浮游电流源(参照专利文献3)的恒流源电路。在这里，浮游电流源具有N沟道MOS晶体管(MN7)和P沟道MOS晶体管(MP7)，以及向各自的栅极给予偏压电压(定电压)的偏压端子BN3和BP3。

最终段230，为了实现输出Rail-to-Rail而构成漏极输出的AB级放大器。此AB级的静态电流由浮游恒流源(MP7、MN7)和偏压端子BN3、BP3决定。

在输入电压低的时候，差动对(MP1、MP2)动作，反之在输入电压高的时候差动对(MN1、MN2)动作，在其中间的输入电压下，差动段(MP1、MP2)、(MN1、MN2)一同动作。

即，在靠VSS2电源的动作中，仅差动段(MP1、MP2)动作，差动对(MN1、MN2)不动作。这是因为N沟道MOS晶体管一般为增强型晶体管特性，为了动作，在栅极和源极间需要晶体管的阈值电压(VT)+α的电压。可是，输入电压在靠负电源的VSS2的0V附近，即输入差动晶体管的栅极电压在0V附近时，其源极电位也在0V附近，差动对(MN1、MN2)不动作，这是可以理解的。还有，输入电压在靠正电源电压VDD2的VDD2附近，即输入差动晶体管的栅极电压在VDD附近时，其源极电位也在VDD附近，差动对(MP1、MP2)不动作，这是可以理解的。在输入电压为约VTN～VDD-VTP(VTN：N沟道MOS晶体管的阈值电压，VTP：P沟道MOS晶体管的阈值电压)的时候，差动段(MP1、MP2)、(MN1、MN2)两方动作。

专利文献1：美国专利说明书(USP)5,311,145

专利文献2：特开平6-326529号公报

专利文献3：特公平6-91379号公报

发明内容

发明打算解决的课题

在把图2所示的现有运算放大器用于LCD源极驱动器的驱动放大器的场合，关于中间等级电平的电压(约VTN～VDD-VTP)中的振幅差偏差(振幅电压在各放大器中的电压差)的项目，因为第1差动段(MP1、MP2)和第2差动段(MN1、MN2)的偏置(オフセツト)电压被消除，所以成为良好的特性。然而，在振幅达到电源附近的场合，由于差动对(MP1、MP2)和差动对(MN1、MN2)独立动作(一方动作而另一方为非激活)，因而偏置电压不会被消除。因此，上述振幅差偏差这样的项目的特性就会变差，难以实现高精度化。

还有把1个耗尽型的N沟道晶体管差动对用于输入段的差动放大器。在此场合，因为域值电压是负的，所以输入电压大致可从负电源输入，在负电源电压侧表示良好的振幅差偏差特性。另一方面，由于域值电压是负的，因而正电源附近的输入就不可能了，不能实现Rail-to-Rail。根据上述情况，在现有技术中不存在表示良好的振幅差偏差特性并且实现Rail-to-Rail的差动放大器。

用于解决课题的方案

本申请所披露的发明，为了解决上述课题，大致构成如下。

本发明所涉及的差动放大器具备折叠渥尔曼负载电路作为接受输入信号的差动对的有源负载，上述差动对包含耗尽型(デイプレツシヨン型)的晶体管。

详细而言，本发明具备：由耗尽型的第1、第2N沟道MOS晶体管组成的差动对；供给上述差动对的电流的第1电流源；用于折叠连接上述差动对的输出对的、把晶体管对按2段渥尔曼方式连接而成的电流镜像电路；分别与上述电流镜像电路的输入端和输出端连接的第2、第3电流源；以及输入端与上述电流镜像电路的输出端连接，输出端与差动放大器的输出端子连接的放大段。在本发明中，上述耗尽型的N沟道MOS晶体管的阈值电压实质上设为-0.1V。上述耗尽型的N沟道MOS晶体管优选的是以非掺杂方式扩散。再有，构成差动对的耗尽型的第1、第2N沟道MOS晶体管具有背部栅极效应，负电源电压施加在背部栅极上。

本发明所涉及的显示装置用的驱动器，作为基于视频信号而在数据线上驱动输出灰度等级信号的输出放大器，具备上述本发明所涉及的上述差动放大器。

发明效果

根据本发明，在输入差动段中采用耗尽型MOS晶体管，输入电压就能从负电源电压开始输入。还有，根据本发明，可改善显示用数据驱动器的输出放大器的偏差，实现高精度化。

附图说明

图1是表示一般液晶显示装置的框图。

图2是表示现有运算放大器电路的构成的图。

图3是表示本发明的第1实施例的构成的图。

图4是表示本发明的第2实施例的构成的图。

图5是表示本发明的第3实施例的构成的图。

图6是表示本发明的第4实施例的构成的图。

图7是表示图5、图6中的电流镜像电路的构成的图。

图8是表示本发明的第5实施例的构成的图。

图9(A)、(B)是表示在LCD源极驱动器的驱动放大器中使用了现有电路和本发明的差动放大器的时候的振幅差偏差特性的图。

图10是示意地表示本实施例的耗尽型的N沟道MOS晶体管的断面构成的图。

标号说明

1    数据寄存器

2    锁存电路

3    D/A转换器

4    液晶灰度等级电压产生电路

5    电压跟随器

6    薄膜晶体管(TFT)

7    像素电容

210  初段(输入段)

220  中间段

230  最终段(输出段)

A1   缓冲器

BN1、BN2、BP1、BP2  偏压电压

CM  电流镜像电路

I1、I2、I3、I4、I5  恒流源

MN1～MN10  NMOS晶体管

MP1～MP10  PMOS晶体管

V1～V4  恒压源

具体实施方式

为更加详细述说上述本发明，以下参照附图来说明。本发明所涉及的差动放大器，具备：由耗尽型的N沟道MOS晶体管构成的差动对(MN1、MN2)；与上述差动对(MN1、MN2)的共用源极连接的恒流源(I1)；用于折叠连接差动对(MN1、MN2)的差动输出的2段纵砌构成的电流镜像电路(MP1、MP2及MP3、MP4)；分别与上述电流镜像电路的输入端和输出端连接的第2、第3恒流源(I2、I3)；以及输入端与电流镜像电路的输出端连接，输出端与差动放大器的输出端子(OUT)连接的缓冲放大器(A1)。

在本发明中，上述耗尽型的N沟道MOS晶体管的阈值电压设定为约-0.1V(例如也可以是-100mV±50mV的程度)。根据本发明，使得输入电压可从负电源电压开始输入，因而输入电压可就从负电源电压开始输入，在负电源电压附近也能消除偏置。在让差动放大器以约10V的程度的高电压动作的场合，在输入电压为正电源电压附近的时候，由于晶体管的背部栅极效应，栅极·源极间电压就成为约0.几V，由折叠连接的电流镜像电路来接受输入差动段的输出，由于这2个效应，大体上电源电压VDD的输入就成为可能。

在本发明中，上述电流镜像电路具备：源极与正电源端子VDD共连，栅极共连的第1、第2P沟道MOS晶体管(MP1、MP2)；栅极共连，源极分别与上述第1及第2P沟道MOS晶体管的漏极连接的第3及第4P沟道MOS晶体管(MP3、MP4)；以及在上述第3及第4P沟道MOS晶体管的共连的栅极和正电源端子间连接的第1恒压源(V1)，连接第1及第2P沟道MOS晶体管的共连的栅极和上述第3P沟道MOS晶体管的漏极而构成电流镜像电路的输入端子，上述第4P沟道MOS晶体管的漏极构成上述电流镜像电路的输出端子。

在本发明中也可以是具备以下部分的构成：漏极与上述第3P沟道MOS晶体管(MP3)的漏极和上述第1及第2P沟道MOS晶体管(MP1、MP2)的栅极共连的第3N沟道MOS晶体管(MN3)；在上述第3N沟道MOS晶体管(MN3)的栅极和负电源端子(VSS)间连接的第2恒压源(V2)；栅极与上述第2恒压源(V2)连接，漏极与上述第4P沟道MOS晶体管(MP4)的漏极连接的第4N沟道MOS晶体管(MN4)；源极与负电源端子(VSS)共连，栅极共连，漏极分别与上述第3及第4N沟道MOS晶体管(MN3、MN4)的源极连接的第5、第6N沟道MOS晶体管(MN5、MN6)；栅极和漏极与上述第5及第6N沟道MOS晶体管(MN5、MN6)的栅极共连，源极与负电源端子(VSS)共连的第7N沟道MOS晶体管(MN7)；在正电源端子(VDD)和上述第7N沟道MOS晶体管(MN7)的共连的栅极和漏极之间连接的第4恒流源(I4)；源极与上述第4N沟道MOS晶体管(MN4)的漏极和上述第4P沟道MOS晶体管(MP4)的漏极共连，漏极与上述第4N沟道MOS晶体管(MN4)的源极和上述第6N沟道MOS晶体管(MN6)的漏极共连的第5P沟道MOS晶体管(MP5)；源极与正电源端子(VDD)连接，栅极与上述第4P沟道MOS晶体管(MP4)的漏极共连，漏极与输出端子(OUT)连接的第6P沟道MOS晶体管(MP6)；源极与负电源端子(VSS)连接，栅极与上述第6N沟道MOS晶体管(MN6)的漏极共连，漏极与输出端子(OUT)连接的第8N沟道MOS晶体管(MN8)；以及在上述第5P沟道MOS晶体管(MP5)的栅极和正电源端子(VDD)之间连接的第3恒压源(V3)。

在本发明中，第2恒流源具备一端与上述电流镜像电路的输入端连接的浮游电流源(I5)，如果是输入端与上述浮游电流源的另一端连接，共用端子与负电源端子(GND)连接的第2电流镜像电路(CM)的话，也可以把上述第2电流镜像电路的输出作为上述第3恒流源。

在本发明中，缓冲放大器(A1)也可以是具备以下部分的构成：栅极与上述第2恒压源(V2)连接，漏极与上述第4P沟道MOS晶体管(MP4)的漏极连接的第4N沟道MOS晶体管(MN4)；源极与上述第4N沟道MOS晶体管(MN4)的漏极和上述第4P沟道MOS晶体管(MP4)的漏极共连，漏极与上述第4N沟道MOS晶体管(MN4)的源极和上述第6N沟道MOS晶体管(MN6)的漏极共连的第5P沟道MOS晶体管(MP5)；作为输出晶体管工作，源极与正电源端子(VDD)连接，栅极与上述第4P沟道MOS晶体管(MP4)的漏极共连，漏极与输出端子(OUT)连接的第6P沟道MOS晶体管(MP6)；同样作为输出晶体管工作，源极与负电源端子(VSS)连接，栅极与上述第6N沟道MOS晶体管(MN6)的漏极共连，漏极与输出端子(OUT)连接的第8N沟道MOS晶体管(MN8)；以及决定输出晶体管的静态电流，在上述第5P沟道MOS晶体管(MP5)的栅极和正电源端子(VDD)之间连接的第3恒压源(V3)。

在本发明中也可以是，上述浮游电流源由以下部分构成：栅极们共连的第9及第10N沟道MOS晶体管(MN9、MN10)；栅极们共连的第7及第8P沟道MOS晶体管(MP7、MP8)；正侧与上述第8P沟道MOS晶体管(MP8)的栅极和漏极共连，负侧与GND电位连接的第4恒压源(V4)；以及一端与正电源端子(VDD)连接，另一端与上述第10N沟道MOS晶体管(MN10)的栅极和漏极共连的第4恒流源(I4)，上述第10N沟道MOS晶体管(MN10)的源极和上述第8P沟道MOS晶体管(MP8)的源极共连，上述第9N沟道MOS晶体管(MN9)的源极和上述第7P沟道MOS晶体管(MP7)的源极共连，把上述第9N沟道MOS晶体管(MN9)的漏极和上述第7P沟道MOS晶体管(MP7)的漏极作为输出端子。以下就实施例进行说明。

实施例

图10是示意地表示本发明所涉及的耗尽型的N沟道MOS晶体管的一实施例的构成的断面的图。在P型的半导体基板上形成晶体管的N型的源极和漏极，对沟道区域不以P型的杂质(HV(high voltage)P_Well)进行离子注入，而是在基板杂质浓度的原样(称为「非掺杂」)的场合，还要看源极的杂质和基板杂质的浓度条件，不过，N沟道MOS晶体管表示耗尽型特性，此时的阈值电压成为约-0.1V。再有，把晶体管的背部栅极与负电源端子(VSS)连接，就能获得背部栅极效应。众所周知，背部栅极效应是指阈值电压与源极和背部栅极的电位差的变化对应而变化的效应。因为在晶体管的背部栅极上施加了负电源电压，所以在源极电压上升了10V程度的场合，就会产生显著的背部栅极效应，阈值电压从约-0.1V变为约+0.数V。未图示的其他的增强型的N沟道MOS晶体管的背部栅极与负电源端子(VSS)连接，P沟道MOS晶体管的背部栅极与正电源端子(VDD)连接。

图3是表示本发明的一实施例的差动放大器的构成的一个例子的图。参照图3，本实施例的差动放大器具备耗尽型的N沟道MOS晶体管MN1、MN2、电流源I1、I2、I3、P沟道MOS晶体管MP1、MP2、MP3、MP4、恒压源V1和缓冲放大器A1。

N沟道MOS晶体管MN1、MN2的源极们共连，各自的栅极与差动输入端In+、In-连接。恒流源I1连接在N沟道MOS晶体管MN1、MN2的共连的源极和负电源端子(VSS)间。还有，N沟道MOS晶体管MN1、MN2的背部栅极与负电源端子(VSS)连接。

P沟道MOS晶体管MP1、MP2的源极与正电源端子(VDD)共连，栅极们共连。P沟道MOS晶体管MP3、MP4的栅极们共连，各自的源极分别与P沟道MOS晶体管MP1、MP2的漏极连接。

N沟道MOS晶体管MN1的漏极与P沟道MOS晶体管MP1的漏极和P沟道MOS晶体管MP3的源极的连接点连接。

N沟道MOS晶体管MN2的漏极与P沟道MOS晶体管MP2的漏极和P沟道MOS晶体管MP4的源极的连接点连接。

恒压源V1连接在P沟道MOS晶体管MP3、MP4的共连的栅极和正电源端子(VDD)间。

恒流源I2的一端与P沟道MOS晶体管MP3的漏极和P沟道MOS晶体管MP1、MP2的共连的栅极连接，另一端与负电源端子VSS连接。

恒流源I3的一端与P沟道MOS晶体管MP4的漏极连接，另一端与负电源端子VSS连接。

缓冲放大器A1的输入端与P沟道MOS晶体管MP4的漏极连接，输出端与差动放大器的输出端子OUT连接。

在图3中，P沟道MOS晶体管MP1、MP2、MP3、MP4构成2段纵砌的渥尔曼电流镜像电路。

P沟道MOS晶体管(MP1、MP2的)的共连的栅极和P沟道MOS晶体管MP3的漏极共连，构成渥尔曼电流镜像电路的输入端子。并且，P沟道MOS晶体管(MP1、MP2)的共连的源极成为渥尔曼电流镜像电路的共用端子，P沟道MOS晶体管(MP4)的漏极成为渥尔曼电流镜像电路的输出端子。渥尔曼电流镜像电路做差动段输出的所谓有源负载的工作。在作为通常的有源负载而动作的时候，使用此渥尔曼电流镜像电路的输入端子和输出端子，而在折叠型的场合，在纵砌的电流镜像电路的途中，即，P沟道MOS晶体管(MP1、MP2)的各自的漏极上连接差动段的输出。这样，如下所述，可加大输入差动段的输入电压范围。

在这里，为了保持电流镜像电路的平衡，设定为恒流源(I1)和恒流源(I2)为相同电流值。

如图3一样构成的差动放大器，输入电压范围成为从大致负电源电压(VSS)到大致位差(VDD)，成为所谓可Rail-to-Rail的电路。

这样，把折叠连接与N沟道耗尽型MOS晶体管的差动段进行组合，从而在全部的输入电压下动作，参照图3对此进行说明。

首先说明能以1个差动段实现Rail-to-Rail的理由。在图3电路中，设为把反相输入端子(In-)与输出端子(OUT)连接起来的所谓电压跟随器电路连接，把输入到正相输入端子(In+)的电压设为Vin的话，能输入的电压范围由下式(1)给出。

V_DD-(V_{DS(sat)(MP1/2)}+V_{DS(sat)(MN1/2)}-V_GS(MN1/2))＞V_in＞V_GS(MN1/2)+V_DS(sat)(I2)----------(1)

此处，

V_{DS(sat)(MP1/2)}是在P沟道MOS晶体管MP1、MP2的饱和点的漏极-源极间电压。

V_{DS(sat)(MN1/2)}是在N沟道MOS晶体管MN1、MN2的饱和点的漏极-源极间电压。

V_DS(sat)(I2)是在构成电流源I2的N沟道MOS晶体管的饱和点的漏极-源极间电压(在5极管区域动作的极限电压)。

V_GS(MN1/2)是N沟道MOS晶体管MN1、MN2的栅极·源极间电压。

MOS晶体管的栅极·源极间电压V_GS，考虑到背部栅极的效应的话，由下式(2)表示。

$V_{\mathrm{GS}}=\sqrt{\frac{2I_D}{\mathrm{\β}}}+V_{T0}+\mathrm{\γ}\sqrt{V_B}---\left(2\right)$

$\mathrm{\β}=\frac{W}{A}{\mathrm{\μC}}_0,\mathrm{\γ}=\frac{\sqrt{2{\mathrm{\ϵ}}_0{\mathrm{\ϵ}}_{S}q{N}_A}}{C_0},C_0=\frac{{\mathrm{\ϵ}}_0{\mathrm{\ϵ}}_S}{t_0}$

μ：迁移率

C₀：每单位面积的绝缘体(氧化层)电容(F/cm²)

ε₀：自由空间的介电常数(8.86×10^-14F/cm)

ε_S：半导体的相对介电常数(3.9)

q：电子的电荷量(1.6×10^-12库仑)

V_T0：V_B＝0时的域值

I_D是漏极·源极间电流，V_D是漏极·源极间电压，β是增益系数，γ是表示基板偏压效应的系数。

输入Vin在0V附近的时候，N沟道MOS晶体管MN1、MN2的共用源极和背部栅极(在此场合是衬底)间的电压为0.1V的程度，几乎没有背部栅极效应。

从而，把式(2)代入式(1)右边的话，设

V_DS(sat)(I1)＝0.1V，

V_GS(MN1/2)也为约-0.1V，因而成为

V_in＞V_GS(MN1/2)+V_DS(sat)(I2)＝-0.1V+0.1V＝0V

可以看出可从大致0V(VSS)开始输入。

其次，对于电源电压VDD附近的输入电压，差动段的N沟道MOS晶体管MN1、MN2的共用源极和背部栅极间电压接受约VDD附近的电压。

在LCD源极驱动器的场合，此VDD为10V以上，由于(2)式的第3项的背部栅极效应，栅极和源极间电压也成为约+0.5V。把它代入(1)式的左边，就成为

V_DD-(V_{DS(sat)(MP1/2)}+V_{DS(sat)(MN1/2)}-V_GS(MN1/2))＝V_DD-(0.1V+0.1V-0.5V)＞V_in

可以看出输入电压可从VDD开始输入。

这样，晶体管的背部栅极和源极间的电位差增加，显著的背部栅极效应的影响和输入段的输出不由通常的作为有源负载的电流镜像电路接受，而是通过所谓折叠连接，由使用了耗尽型的晶体管的差动段也能把输入电压范围扩大到VDD。

在图3中，差动输入电压由P沟道MOS晶体管(MP1、MP2、MP3、MP4)所构成的电流镜像电路进行差动→单一变换，其单一变换所得的信号从P沟道MOS晶体管MP4的漏极输出。然后，通过缓冲放大器A1向输出端子OUT输出。

其次，说明本发明的第2实施例。图4是表示本发明的第2实施例的构成的图。图4是表示图3中的第2及第3恒流源I2、I3、缓冲放大器A1的具体例的图。参照图4，输入差动段，与上述实施例的构成同样，具备：源极共连，各自的栅极与In-、In+连接的N沟道耗尽型MOS晶体管MN1、MN2；以及在N沟道MOS晶体管(MN1、MN2)的共连的源极和负电源端子(VSS)间连接的恒流源I1。折叠渥尔曼电流镜像电路，与图3上述实施例同样，由P沟道MOS晶体管MP1、MP2、MP3、MP4组成。还有，N沟道MOS晶体管MN1、MN2的背部栅极与负电源端子(VSS)连接。

本实施例具备：电流源I4；N沟道MOS晶体管MN3、MN4、MN5、MN6、MN7、P沟道MOS晶体管MP5；以及作为构成缓冲放大器A1的电路的P沟道MOS晶体管MP6、N沟道MOS晶体管MN8、电压源V2、V3。

N沟道MOS晶体管MN3的漏极与MP3的漏极和MP1、MP2的共连的栅极连接，栅极与恒压源V2连接。

N沟道MOS晶体管MN5的源极与负电源VSS连接，漏极与N沟道MOS晶体管MN3的源极连接。

P沟道MOS晶体管MP5的源极与P沟道MOS晶体管MP4的漏极连接，栅极与恒压源V3连接。

N沟道MOS晶体管MN4的漏极与P沟道MOS晶体管MP4的漏极连接，栅极与恒压源V2连接。

N沟道MOS晶体管MN6的源极与负电源VSS连接，漏极与N沟道MOS晶体管MN4的源极和P沟道MOS晶体管MP5的漏极连接。

N沟道MOS晶体管MN7的源极与负电源VSS连接，栅极和漏极连接，与电流源I4的一端连接。电流源I4的另一端与电源VDD连接。

N沟道MOS晶体管MN5、MN6的栅极与N沟道MOS晶体管MN7的栅极共连。

P沟道MOS晶体管MP6的源极与电源VDD连接，栅极与P沟道MOS晶体管MP4的漏极、P沟道MOS晶体管MP5的源极和N沟道MOS晶体管MN4的漏极的共连点连接，漏极与输出端子OUT连接。

N沟道MOS晶体管MN8的源极与负电源VSS连接，栅极与MN6的漏极、MP5的漏极和MN4的源极的共连点连接，漏极与输出端子OUT连接。

在图4中，省略了有关N沟道MOS晶体管MN1、MN2和P沟道MOS晶体管MP1～MP4的说明。

N沟道MOS晶体管MN5～MN7构成2输出型电流镜像电路，这些晶体管的W/L(沟道宽度/沟道长度)的尺寸相同，N沟道MOS晶体管MN5、MN6的漏极电流与恒流源I4的电流值相同。

并且，按渥尔曼方式连接的N沟道MOS晶体管MN3的漏极电流与N沟道MOS晶体管MN5的漏极电流相同。N沟道MOS晶体管MN3不仅做提高输出阻抗的工作，而且还与N沟道MOS晶体管MN4一起，具有保持N沟道MOS晶体管MN5和N沟道MOS晶体管MN6的漏极·源极间电位一定的、提高这2个晶体管的恒流精度的效果。

与图2电路同样，N沟道MOS晶体管MN4和P沟道MOS晶体管MP5不仅构成了所谓浮游电流源(两端电位能自由设定的电流源)，而且还与电压源V1和电压源V2一起，具有决定构成输出晶体管的P沟道MOS晶体管MP6和N沟道MOS晶体管MN8的静态电流的作用。对于浮游电流源，以下说明详细情况。

在此电路构成中，按如下方式求得浮游电流源的值。

首先，与P沟道MOS晶体管MP5的栅极连接的恒压源V3的值与P沟道MOS晶体管MP5和P沟道MOS晶体管MP6的栅极·源极间电压V_GS(MP5)、V_GS(MP6)的和相等，所以下式(3)成立。

V₃＝V_GX(MP5)+V_GS(MP6)------(3)

(V_GS(MP5)：MP5的栅极、源极间电压，V_GS(MP6)：MP6的栅极、源极间电压)

MOS晶体管的栅极·源极间电压V_GS涉及漏极·源极间电流ID和增益系数(变压器传导)β、阈值VT，由下式(4)表示。

$V_{\mathrm{GS}}=\sqrt{\frac{{2I}_D}{\mathrm{\β}}}+V_T---\left(4\right)$

此处， $\mathrm{\β}=\frac{W}{L}\mathrm{\μ}{C}_0$

(W：栅极宽度，L：栅极长度，μ：迁移率，C₀：每单位面积的栅极氧化膜电容，V_T0：域值电压，I_D：漏极电流)

在差动对的N沟道MOS晶体管MN1、MN2按放大器动作的场合，两方的漏极电流相等。在此场合，各自的漏极电流成为I1/2。

一般而言，要使构成浮游电流源的MP5和MN4的漏极电流相等而决定恒压源V2、V3的偏压电压。把输出段的P沟道MOS晶体管MP6的静态电流设为I_idle(MP6)的话，静态电流I_idle(MP6)满足下式(5)。

$V_3=\sqrt{\frac{I_2}{{\mathrm{\β}}_{\left(\mathrm{MP}5\right)}}}+\sqrt{\frac{I_{\mathrm{idle}\left(\mathrm{MP}6\right)}}{{\mathrm{\β}}_{\left(\mathrm{MP}6\right)}}}+{2V}_T---\left(5\right)$

(β_(MP5)：MP5的β，β_(MP6)：MP6的β)

恒压源V3的详细电路未给出，不过，关于I_idle(MP6)可解式(5)。实际的式子复杂，因而省略。

同样，与N沟道MOS晶体管MN4的栅极连接的恒压源V2，不仅要使N沟道MOS晶体管MN4和P沟道MOS晶体管MP5各自的漏极电流相等，而且要成为N沟道MOS晶体管MN8的希望的静态电流，依此来设定恒压源V2。

按以上方式来设定浮游电流源。

恒压源V3和恒压源V2，例如使用2个MOS晶体管和恒流源来构成，因而在单元离散所导致的变动方面变强了。

其理由是，上述(5)式的左边的V3的式中出现与右边相同的「2VT」这样的项，所以此项在左边和右边被消去。

其次说明恒压源V1。恒压源V1是向P沟道MOS晶体管(MP3、MP4)的栅极供给偏压电压的东西。P沟道MOS晶体管(MP1、MP3)设为纵砌的，P沟道MOS晶体管MP3的漏极电压是VDD-V_GS(MP1)(V_GS(MP1)是MP1的源极·栅极间电压)。即，P沟道MOS晶体管MP1、MP3各自的源极和漏极间电压，2个加起来只是第1P沟道MOS晶体管(MP1)的栅极·源极间电压的量。在这样的状况下，需要设定恒压源V1，使P沟道MOS晶体管MP1～MP4的全部晶体管在5极管区域(饱和区域)动作。

作为直观性的理解，只要设定恒压源V1，使得P沟道MOS晶体管MP1、MP3各自的源极·漏极间电压都成为相同的电压，即各自的源极·漏极间电压成为V_GS(MP1)/2即可。

图5是表示图3所示的上述实施例的恒流源I2、I3的别的构成例的图。恒流源I2、I3要设为相同电流值，所以这些恒流源采用了浮游型的恒流源I5及第2电流镜像电路。另外，在图5中，对于与图3的要素相同的要素，付以相同的参照符号，同一部分的说明省略。

把图3的恒流源I2改为浮游型的恒流源I5，附加共用端子与GND连接，输入端子与浮游型的恒流源I5的一端连接的第2电流镜像电路。

第2电流镜像电路的输出端子做图3的电流源I3的工作，因而代替第3恒流源I3而连接第2电流镜像电路的输出。

作为差动放大器的基本动作，与图3的电路相同，所以动作的说明省略。图5的构成是在图3的构成中由浮游恒流源(I5)和第2电流镜像电路构成需要相同值的电流值的2个恒流源I2、I3。

第2电流镜像电路的输入端子上连接有浮游型的第5恒流源I5，因而第2电流镜像电路的输出电流也做相同电流值的恒流源的工作。结果，作为具有相同电流值的2个恒流源，一个由第5电流源I5，另一个由第2电流镜像电路的输出来对应。

图6是表示图5中的缓冲放大器(A1)的具体的构成的图。缓冲放大器(A1)设为与图4所示的构成(MP6、MN8)相同。

图7是表示由MOS晶体管构成图5、图6中的电流镜像电路的场合的具体电路构成的一个例子的图。作为电流镜像电路的代表性的电路构成，韦德拉(ウイドラ一)(也称为「外德拉(ワイドラ一)」型)是有名的。在2个MOS晶体管中把源极们共连作为电流镜像电路的共用端子，把栅极们连接起来，把一方晶体管的漏极和该共连的栅极连接，作为电流镜像电路的输入端子，把另一方的漏极作为电流镜像电路的输出端子。另外，当然也可以采用其他构成的电流镜像电路。

图8是表示由MOS晶体管构成图6中的浮游型的恒流源I5的场合的具体电路构成的一个例子的图。除了浮游型的恒流源I5以外，与图6相同，所以省略说明。浮游型恒流源由以下部分构成：栅极们共连的N沟道MOS晶体管MN9、MN10；栅极们共连的P沟道MOS晶体管MP7、MP8；正侧与P沟道MOS晶体管MP8的栅极和漏极共连，负侧与GND电位连接的恒压源V4；以及一端与正电源端子VDD连接，另一端与N沟道MOS晶体管MN10的栅极和漏极共连的恒流源I4，N沟道MOS晶体管MN10的源极和P沟道MOS晶体管MP8的源极共连，N沟道MOS晶体管MN9的源极和P沟道MOS晶体管MP7的源极共连，N沟道MOS晶体管MN9的漏极和P沟道MOS晶体管MP7的漏极分别成为输出端子。

大体而言，在MOS晶体管中漏极电流和源极电流相等。严格地讲，由于栅极·源极间电压不同，也存在一部分电流从漏极泄漏到基板的模式。

从而，串联连接的N沟道MOS晶体管MN10和P沟道MOS晶体管MP8分别以相同的漏极电流动作。即恒流源I4的电流值(＝I4)成为各个MOS晶体管的漏极电流。

同样，串联连接的N沟道MOS晶体管MN9和P沟道MOS晶体管MP7各自的漏极电流相等。在这里，恒压源V4是决定P沟道MOS晶体管MP7和N沟道MOS晶体管MN9的动作电压的偏压电压。最优选的是，使得P沟道MOS晶体管MP7的源极电位正好成为VDD/2来决定V4。设为N沟道MOS晶体管MN9和N沟道MOS晶体管MN10以相同的W/L尺寸构成，P沟道MOS晶体管MP7和P沟道MOS晶体管MP8以相同的W/L尺寸构成。

P沟道MOS晶体管MP7的栅极·源极间电压(V_GS(MP7))和N沟道MOS晶体管MN9的栅极·源极电压(V_GS(MN9))的和就会与P沟道MOS晶体管MP8的栅极·源极间电压(V_GS(MP8))和N沟道MOS晶体管MN10的栅极·源极间电压(V_GS(MN10))的和相等。

用式子表示为

V_GS(MP7)+V_GS(MN9)＝V_GS(MP8)+V_GS(MN10)

并且，在上式中，各个MOS晶体管的栅极·源极间电压V_GS，如上所述，可以由式(4)表示。

并且，N沟道MOS晶体管MN9的漏极电流I_D(MN9)和P沟道MOS晶体管(MP7)的漏极电流I_D(MP7)相等，因而结果为，

I_D(MP9)＝I_D(MP7)＝I₄

能实现浮游型的恒流源。

图9(A)、(B)是把现有电路所涉及的LCD源极驱动器的振幅差偏差和在LCD源极驱动器中适用了本发明的差动放大器的场合的振幅差偏差进行比较来表示的图表。横轴是灰度等级，以电压来表示的话是最左端为VDD的正中的电位，最右端为GND和VDD间振幅的场合。纵轴是振幅差偏差的值，全涂黑的带越窄，表示特性越好。在图9(A)的现有电路的振幅差偏差中，可以看出，在电源附近(相当于图表右端)偏差恶化。相比之下，在图9(B)中，电源附近的偏差，与图9(A)比较，飞跃性地提高了，这是能理解的。

本发明的差动放大器，在差动对中使用耗尽型N沟道晶体管，使用折叠型的负载电路作为其有源负载，从而能提供能实现Rail-to-Rail的电路。

这样，在LCD源极驱动器的驱动放大器中使用了差动放大器的场合，特别是电源附近的振幅差偏差这样的项目的特性能飞跃性地提高。即，以前为了实现Rail-to-Rail，具备N沟道MOS晶体管的差动对和P沟道MOS晶体管的差动对，对于中间层次的电平的电压和振幅达到电源附近的电压，电路动作是不同的，本发明的差动放大器追究这种振幅差偏差的恶化的原因，使用具有背部栅极效应的耗尽型N沟道晶体管作为差动对，而且采用折叠型的负载电路作为其有源负载。这样，在LCD源极驱动器的驱动放大器中采用了差动放大器的场合，就能提供特别是电源附近的振幅差偏差这种项目的特性飞跃性地提高，并且能实现Rail-to-Rail的电路，这是划时代的。

以上就上述实施例说明了本发明，当然，本发明不只限于上述实施例的构成，而是还包括在本发明的范围内本领域技术人员能做的各种变形、修正。例如，对于具有背部栅极效应的耗尽型N沟道晶体管，是在把背部栅极与负电源端子(VSS)连接了的场合，说明了背部栅极效应，不过，只要具有背部栅极效应即可，因而当然也可以在背部栅极和负电源端子(VSS)间施加一定电压。

Claims (16)

1.一种差动放大器，其特征在于具备：

由耗尽型的第1、第2N沟道MOS晶体管组成的差动对，上述耗尽型的第1、第2N沟道MOS晶体管的阈值电压被设定为即使当输入的信号在被提供的电压附近时上述差动放大器的偏置电压也能够被消除；

供给上述差动对的电流的第1电流源；

用于折叠连接上述差动对的输出对的、把晶体管对按多段渥尔曼方式连接而成的电流镜像电路；

分别与上述电流镜像电路的输入端和输出端连接的第2、第3电流源；以及

输入端与上述电流镜像电路的输出端连接，输出端与差动放大器的输出端子连接的放大段。

2.根据权利要求1所述的差动放大器，其特征在于，上述耗尽型的第1、第2N沟道MOS晶体管是具有背部栅极效应的耗尽型的晶体管。

3.根据权利要求2所述的差动放大器，其特征在于，上述耗尽型的第1、第2N沟道MOS晶体管的阈值电压设为-0.1V。

4.根据权利要求2所述的差动放大器，其特征在于，上述耗尽型的第1、第2N沟道MOS晶体管的阈值电压设为-0.1V±0.1V。

5.根据权利要求2所述的差动放大器，其特征在于，

上述电流镜像电路具备：

源极与正电源端子共连，栅极共连的第1及第2P沟道MOS晶体管；

栅极共连，源极分别与上述第1及第2P沟道MOS晶体管的漏极连接的第3及第4P沟道MOS晶体管；以及

在上述第3及第4P沟道MOS晶体管的共连的栅极和上述正电源端子之间连接的第1电压源，

连接上述第1及第2P沟道MOS晶体管的共连的栅极和上述第3P沟道MOS晶体管的漏极而构成上述电流镜像电路的输入端子，上述第4P沟道MOS晶体管的漏极构成上述电流镜像电路的输出端子。

6.根据权利要求2所述的差动放大器，其特征在于具备：

源极与正电源端子共连，栅极共连的第1及第2P沟道MOS晶体管；

栅极共连，源极分别与上述第1及第2P沟道MOS晶体管的漏极连接的第3、第4P沟道MOS晶体管；

在上述第3及第4P沟道MOS晶体管的共连的栅极和上述正电源端子之间连接的第1电压源；

漏极与上述第3P沟道MOS晶体管的漏极和上述第1及第2P沟道MOS晶体管的栅极共连的第3N沟道MOS晶体管；

在上述第3N沟道MOS晶体管的栅极和负电源端子间连接的第2电压源；

栅极与上述第2电压源连接，漏极与上述第4P沟道MOS晶体管的漏极连接的第4N沟道MOS晶体管；

源极与上述负电源端子共连，栅极共连，漏极分别与上述第3及第4N沟道MOS晶体管的源极连接的第5、第6N沟道MOS晶体管；

栅极和漏极与上述第5及第6N沟道MOS晶体管的栅极共连，源极与上述负电源端子连接的第7N沟道MOS晶体管；

在上述正电源端子和上述第7N沟道MOS晶体管的共连的栅极和漏极之间连接的第4电流源；

源极与上述第4N沟道MOS晶体管的漏极和上述第4P沟道MOS晶体管的漏极共连，漏极与上述第4N沟道MOS晶体管的源极和上述第6N沟道MOS晶体管的漏极共连的第5P沟道MOS晶体管；

源极与上述正电源端子连接，栅极与上述第4P沟道MOS晶体管的漏极共连，漏极与输出端子连接的第6P沟道MOS晶体管；

源极与上述负电源端子连接，栅极与上述第6N沟道MOS晶体管的漏极共连，漏极与输出端子连接的第8N沟道MOS晶体管；以及

在上述第5P沟道MOS晶体管的栅极和上述正电源端子之间连接的第3电压源。

7.根据权利要求2所述的差动放大器，其特征在于，

上述第2电流源，具备一端与上述电流镜像电路的输入端连接的浮游电流源，

上述第2电流源还具备输入端与上述浮游电流源的另一端连接，共用端子与负电源端子连接的别的电流镜像电路，

上述别的电流镜像电路的输出构成了上述第3电流源。

8.根据权利要求5所述的差动放大器，其特征在于，

上述第2、第3电流源分别具备源极与负电源端子连接，在栅极上共同被供给偏压电压的第5、第6N沟道MOS晶体管，

上述放大段具备：

栅极与第2电压源连接，漏极与上述第4P沟道MOS晶体管的漏极连接的第4N沟道MOS晶体管；

源极与上述第4N沟道MOS晶体管的漏极和上述第4P沟道MOS晶体管的漏极共连，漏极与上述第4N沟道MOS晶体管的源极和上述第6N沟道MOS晶体管的漏极共连的第5P沟道MOS晶体管；

源极与正电源端子连接，栅极与上述第4P沟道MOS晶体管的漏极共连，漏极与输出端子连接的第6P沟道MOS晶体管；

源极与上述负电源端子连接，栅极与上述第6N沟道MOS晶体管的漏极共连，漏极与输出端子连接的第8N沟道MOS晶体管；以及

在上述第5P沟道MOS晶体管的栅极和上述正电源端子之间连接的第3电压源。

9.根据权利要求7所述的差动放大器，其特征在于，

上述浮游电流源具备：

栅极们共连的第9及第10N沟道MOS晶体管；

栅极们共连的第7及第8P沟道MOS晶体管；

正侧与上述第8P沟道MOS晶体管的栅极和漏极共连，负侧与负电源端子连接的第4电压源；以及

一端与正电源端子连接，另一端与上述第10N沟道MOS晶体管的栅极和漏极共连的第4电流源，

上述第10N沟道MOS晶体管的源极和上述第8P沟道MOS晶体管的源极共连，

上述第9N沟道MOS晶体管的源极和上述第7P沟道MOS晶体管的源极共连，

上述第9N沟道MOS晶体管的漏极构成上述浮游电流源的上述一端，上述第7P沟道MOS晶体管的漏极构成上述浮游电流源的另一端。

10.根据权利要求1所述的差动放大器，其特征在于，负电源电压施加在上述耗尽型的晶体管的背部栅极上。

11.根据权利要求1所述的差动放大器，其特征在于，上述差动对的沟道的杂质浓度为基板杂质浓度。

12.根据权利要求1所述的差动放大器，其特征在于，上述差动对的阈值电压是与上述第1电流源的两端电压对应的负电压。

13.根据权利要求1所述的差动放大器，其特征在于，上述差动对的阈值电压是与负电压源和上述第1及第2N沟道MOS晶体管的共用的源极间电压对应的负电压。

14.根据权利要求1所述的差动放大器，其特征在于，上述耗尽型的晶体管是以非掺杂的方式作成的。

15.一种把权利要求1至14中任意一项所述的差动放大器作为驱动数据线的驱动电路来具备的显示装置用的数据驱动器。

16.一种具备权利要求15所述的数据驱动器的显示装置。

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