CN1707942A - 电压比较器电路 - Google Patents

电压比较器电路 Download PDF

Info

Publication number
CN1707942A
CN1707942A CNA2005100765752A CN200510076575A CN1707942A CN 1707942 A CN1707942 A CN 1707942A CN A2005100765752 A CNA2005100765752 A CN A2005100765752A CN 200510076575 A CN200510076575 A CN 200510076575A CN 1707942 A CN1707942 A CN 1707942A
Authority
CN
China
Prior art keywords
mos transistor
channel mos
differential
current
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100765752A
Other languages
English (en)
Other versions
CN100533961C (zh
Inventor
西村浩一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1707942A publication Critical patent/CN1707942A/zh
Application granted granted Critical
Publication of CN100533961C publication Critical patent/CN100533961C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
    • H03F3/45219—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45192—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45248—Indexing scheme relating to differential amplifiers the dif amp being designed for improving the slew rate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45366—Indexing scheme relating to differential amplifiers the AAC comprising multiple transistors parallel coupled at their gates only, e.g. in a cascode dif amp, only those forming the composite common source transistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45644—Indexing scheme relating to differential amplifiers the LC comprising a cross coupling circuit, e.g. comprising two cross-coupled transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45651—Indexing scheme relating to differential amplifiers the LC comprising two cascode current sources

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Manipulation Of Pulses (AREA)
  • Electronic Switches (AREA)

Abstract

一种差动放大器，以简单的构成来实现高速化的电压比较器。具有：具有输入来自输入端子In+、In－的差动电压，相反极性的第1差动对(MP1、MP2)和第2差动对(MN1、MN2)；使第1差动对的差动输出信号和第2差动对的差动输出信号相加的折叠式栅地－阴地放大器型的差动级；以及相对配置，分别在输入处接受折叠式栅地－阴地放大器型的差动级的差动输出，输出与输出端子共连的相反极性的第1电流镜像电路(CM1)和第2电流镜像电路(CM2)，折叠式栅地－阴地放大器型的差动级把第1差动对的差动输出信号和第2差动对的差动输出信号相加，把折叠式栅地－阴地放大器型的差动级的输出用所述第1和第2电流镜像电路分别折回，从输出端子输出。

Description

电压比较器电路
技术领域
本发明涉及差动放大器和具有该差动放大器的电压比较器电路，特别是涉及适用于高速的差动接口电路等的电压比较器电路。
技术背景
近来，高速的差动接口电路用于各种装置的有很多。例如在TFT_LCD(Thin Film Transistor Liquid Crystal Display)领域，作为LCD驱动器LSI和定时控制器LSI之间的接口，RSDS(Reduce SwingDifferencial Signaling：美国NS公司的注册商标)及mini-LVDS(miniVoltage Differencial Signaling：美国TI公司的注册商标)等正在进行标准化。它们的接收器电路中使用了具有差动输入的电压比较器电路。
电压比较器电路中输入的频率，RSDS为约85MHz的差动信号，mini-LVD为约200MHz的差动信号。还有，对于输入差动电压，差动信号成分为±50mV，同相信号成分为0.3V～VDD-0.5V的程度。
作为要求电压比较器电路所具有的特性，要求它们是满足这些规范的电路。可是，现在所发表的电路构成难以在满足同相信号成分的规格的同时，也满足动作速度。
图6是表示非专利文献1(IEEE J.Solid-State Circuits.vol.29 No.12.Dec.1994 pp 1505～1513)“A Compact Power-Efficient 3V CMOS Rail-to-Rail Input/Output Operational Amplifire for VLSI Cell Libraries”)记载的差动放大电路的构成的图。
参照图6，该差动放大器，在具有由第1P沟道MOS晶体管MP1和第2P沟道MOS晶体管MP2构成的第1差动对、由第1N沟道MOS晶体管MN1和第2N沟道MOS晶体管MN2构成的第2差动对而构成的差动放大电路中，具有：各自的栅极共连，且与第1电压源V1连接的第3和第4N沟道MOS晶体管MN3、MN4；各自的栅极共连，且各自的源极共连的第3和第4P沟道MOS晶体管MP3、MP4；各自的栅极共连，且与第2电压源V2连接的第5和第6P沟道MOS晶体管MP5、MP6；连接在上述第1差动对(MP1、MP2)的共连的源极和正电源VDD间的第1恒流源(供给电流I1)；连接在第2差动对(MN1、MN2)的共连的源极和负电源间的第2恒流源(供给电流I2)；连接在第3N沟道MOS晶体管MN3的源极和负电源间的第3恒流源(供给电流13)；以及连接在第4N沟道MOS晶体管MN4的源极和负电源间的第4恒流源(供给电流I4)。
构成第1差动对的第1和第2P沟道MOS晶体管MP1、MP2的漏极分别与第3和第4N沟道MOS晶体管MN3、MN4的源极连接。
还有，构成第2差动对的第1N沟道MOS晶体管MN1的漏极、第3P沟道MOS晶体管MP3漏极和第5P沟道MOS晶体管MP5的源极共连，构成第2差动对的第2N沟道MOS晶体管MN2的漏极、第4P沟道MOS晶体管MP4的漏极和第6P沟道MOS晶体管MP6的源极共连。
第3P沟道MOS晶体管MP3的栅极、第5P沟道MOS晶体管MP5的漏极和第3N沟道MOS晶体管MN3的漏极共连。
第1N沟道MOS晶体管MN1的栅极和第1P沟道MOS晶体管MP1的栅极共连而作为正相输入端子，第2N沟道MOS晶体管MN2的栅极和第2P沟道MOS晶体管MP2的栅极共连而作为反相输入端子。
第6P沟道MOS晶体管MP6的漏极和第4N沟道MOS晶体管MN4的漏极共连而作为输出端子。
电压比较器电路采用了差动放大器，可以作为电压比较器电路来使用图6的现有的差动放大器。然而，在实际作为电压比较器电路来使用图6的差动放大器的场合，需要进行波形整形。
为了波形整形的目的，需要在该差动放大电路的后级连接CMOS反相器。
图9是表示其具体构成的图。参照图9，对差动放大器的输出连接第1CMOS反相器INV1的输入端子。对第1CMOS反相器INV1的后级，作为波形整形目的，再串联连接第2和第3CMOS反相器INV2、INV3，把第3CMOS反相器INV3的输出作为最终输出。
图10是表示图9的CMOS反相器的具体电路构成的例子的图。参照图10，CMOS反相器具有源极与正电源VDD连接的P沟道晶体管MP1和漏极与P沟道MOS晶体管MP1的漏极连接而与输出端子连接、源极与负电源VSS(GND)连接的N沟道MOS晶体管MN1，P沟道MOS晶体管MP1和N沟道MOS晶体管MN1的栅极共连而与输入端子连接。
以下，对于作为电压比较器电路而使用了该差动放大器的情况进行分析。首先参照图7和图8，说明与由MOS晶体管构成的差动放大器有关的基本动作。图7是差动放大电路的基本电路构成，图8用于表示其输入电压对输出电流的直流转换特性。N沟道MOS晶体管MN1和MN2的源极共连，恒流源ISS连接在该共连的源极和负电源间。并且，MN1的栅极与电压源Vi1连接，MN2的栅极与电压源Vi2连接。此处把MN1和MN2的栅极-源极间电压分别设为VGS1和VGS2的话，根据输入电压的关系，下式(1)成立。
Vi1-VGS1+VGS2-Vi2＝0-----------------------(1)
并且，把漏极电流分别设为Id1、Id2，把MOS晶体管MN1和MN2的栅极宽度和栅极长度分别设为W和L，把漂移率设为μ，把单位面积的栅极氧化膜电容设为CO，把域值设为VT的话，跨导β(参照下式(2))、MOS晶体管MN1和MN2的栅极-源极间电压VGS1、VGS2由下式(3)、(4)给出。
β = W L μ C O - - - ( 2 )
V GS 1 = 2 I d 1 β + V T - - - ( 3 )
V GS 2 = 2 I d 2 β + V T - - - ( 4 )
此处，求偏置电流ISS完全转变为MN1晶体管一方的差动电压Vid的话，由(1)、(3)、(4)式导出下式(5)。
ΔV id = V i 1 - V i 2 = ( 2 I SS β - V T ) - V T = 2 I SS β - - - ( 5 )
并且，把Vi1＝Vi2时的栅极·源极间电压VGS设为VGS0的话，此时MN1和MN2的漏极电流都为ISS/2，能得到下式(6)。
V GS 01 = I SS β + V T - - - ( 6 )
从而，根据(5)式和(6)式，得到下式(7)。
∴ Δ V id = 2 ( V GS 0 - V T ) - - - ( 7 )
该(7)式为MOS差动级完全转变的条件式。这样，输入差动电压为(7)式所表示的值以上时，差动级的偏置电流源流过一方晶体管，另一方晶体管的电流为0。这就成为比较器动作。
但是，即使不这样完全转变，随本差动级的下级的构成而定，在此以下的差动电压也可充分地进行比较器的动作。这是由于该差动级具有充分的增益。图8是表示在该差动级中输入电压与构成差动级的漏极电流的关系曲线的图。
以下对图6的差动放大器进行详细说明。图6的差动放大器是所谓折叠式栅地-阴地放大器(フオ一ルデッドカスコ一ド)型的差动放大器电路。
该电路根据输入电压范围，有以下3种动作方式。
[1]<第1和第2差动对两方进行动作的场合>
把输入电压设为Vin，
VDD-(VGS(MP1/2)+VDS(sat)(I1))＞Vix＞VGS(MN1/2)+VDS(sat)(I2)-------(8)
在以下条件时，第1和第2差动对两方就成为动作状态：
VGS(MN1/2)：N沟道MOS晶体管MN1/2的栅极-源极间电压，
VDS(sat)(I2)：在构成电流源I2的N沟道MOS晶体管的饱和点的漏极-源极间电压(在5极管区域进行动作的临界的电压)，
VGS(MP1/2)：P沟道MOS晶体管MP1/2的栅极-源极间电压，
VDS(sat)(I1)：在构成电流源I1的P沟道MOS晶体管的饱和点的漏极-源极间电压(在5极管区域进行动作的临界的电压)。
首先假定输入了In+侧比In-高，且为(7)式以上的电压的话，该电路就进行电压比较器电路动作，因而第1差动对(MP1、MP2)的偏置电流I1全部流过第2P沟道MOS晶体管MP2一方。并且第1P沟道MOS晶体管MP1一方的电流为0。另一方面，第2差动对(MN1、MN2)的偏置电流I2全部流过第1N沟道MOS晶体管MN1一方。并且，第2N沟道MOS晶体管MN2一方的电流为0。如果看此时的各晶体管的偏置电流状态的话，把第3N沟道MOS晶体管MN3的漏极电流设为ID(MN3)，把第4N沟道MOS晶体管MN4的漏极电流设为ID(MN4)，则下式(9)、(10)成立。
ID(MN4)＝I4-I1----------------------------(9)
ID(MN3)＝I3   ---------------------------(10)
此处，I1、I3、I4的关系如下。
I3＝I4≥I1    ---------------------------(11)
另一方面，因为第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第3N沟道MOS晶体管MN3的漏极电流ID(MN3)相同，所以下式(12)成立。
ID(MP5)＝ID(MN3)-----------------------------(12)
还有，第3P沟道MOS晶体管MP3的漏极电流ID(MN3)是第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第1N沟道MOS晶体管MN1的漏极电流ID(MP1)的叠加，
ID(MP5)＝I3，
ID(MN1)＝I2，
因此，下式(13)成立。
ID(MP3)＝ID(MP5)+ID(MN1)＝I3+I2---------------(13)
第4P沟道MOS晶体管MP4与第3P沟道MOS晶体管MP3各自的栅极和源极共连，因而各自的漏极电流相等。因此，第4P沟道MOS晶体管MP4的漏极电流ID(MP4)由下式(14)给出。
ID(MP4)＝ID(MP3)＝I3+I2----------------------(14)
还有，第6P沟道MOS晶体管MP6的漏极电流ID(MP6)是从第4P沟道MOS晶体管MP4的漏极电流ID(MP4)中减去了第2N沟道MOS晶体管MN2的漏极电流ID(MN2)后的值，不过，在该状态下该ID(MN2)是0，因而由下式(15)给出。
ID(MP6)＝ID(MP4)-ID(MN2)＝I3+I2   ---------------(15)
第6P沟道MOS晶体管MP6的漏极和第4N沟道MOS晶体管MN4的漏极共连而成为输出端子，因而输出电流为上述(15)式和(9)式相减的值(ID(MP6)-ID(MN4))。即，输出端子成为高电平，此时的电流吐出能力Iout由下式(16)给出。
Iout＝(I3+I2)-(I4-I1)--------------------------(16)
此处，I3＝I4，结果，输出端电流Iout就成为具有
Iout＝I1+I2------------------------------------(17)
的电流吐出能力的高电平。电位上大致成为正电源的VDD。
其次，这次假定输入了In+侧比In-低且为(7)式以上的电压的话，本电路就进行电压比较器电路动作，因而第1差动对的偏置电流I1全部流过第1P沟道MOS晶体管MP1一方。并且第2P沟道MOS晶体管MP2一方的电流为0。另一方面，第2差动对的偏置电流I2全部流过第2N沟道MOS晶体管MN2一方。并且，第1N沟道MOS晶体管MN1一方的电流为0。如果看此时的各晶体管的偏置电流状态的话，把第3N沟道MOS晶体管MN3的漏极电流设为ID(MN3)，把第4N沟道MOS晶体管MN4的漏极电流设为ID(MN4)，则下式(18)、(19)成立。
ID(MN4)＝I4--------------------------(18)
ID(MN3)＝I3-I1------------------------(19)
另一方面，因为第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第3N沟道MOS晶体管MN3的漏极电流ID(MN3)相同，所以由下式(20)给出。
ID(MP5)＝ID(MN3)------------------------------(20)
还有，第3P沟道MOS晶体管MP3的漏极电流ID(MP3)是第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第1N沟道MOS晶体管MN1的漏极电流ID(MP1)的叠加，在该状态下ID(MP5)＝I3，ID(MN1)＝0，因此，下式(21)成立。
ID(MP3)＝ID(MP5)+ID(MN1)＝I3-I1------------------(21)
第4P沟道MOS晶体管MP4与第3P沟道MOS晶体管MP3各自的栅极和源极共连，因而各自的漏极电流相等。因此，第4P沟道MOS晶体管MP4的漏极电流ID(MP4)也由下式(22)给出。
ID(MP4)＝ID(MP3)＝I3-I1-------------------------(22)
还有，第6P沟道MOS晶体管MP6的漏极电流ID(MP6)是从第4P沟道MOS晶体管MP4的漏极电流ID(MP4)中减去了第2N沟道MOS晶体管MN2的漏极电流ID(MN2)后的值，在该状态下该ID(MN2)是I2，因而由下式(23)给出。
ID(MP6)＝ID(MP4)-ID(MN2)＝I3-I1-I2--------------(23)
同样，输出电流为(18)式和(23)式所示的电流的相减的值。即，输出端电流Iout以从输出端吐出的电流为正，由下式(24)给出。
Iout＝I4-(I3-I1-I2)------------------------------(24)
此处，由于I3＝I4，结果，输出端电流Iout就成为具有
Iout＝I1+I2-------------------------------------(25)
的电流吸入能力的低电平。电位大致为负电源(GND)的0V。
[2]<仅第1差动对进行动作的场合>
相对于上述[1]场合，在该场合的输入电压Vin为
0＜Vin＜VGS(MN1/2)+VDS(sat)(I2)-----------------------(26)
时，仅第1差动级进行动作。这是因为不能获得作为构成I2的恒流源而工作的MOS晶体管的漏极和源极间电压，成为I2＝0。结果第2差动级就不进行动作。此时的输出端子(OUT)上的驱动电流，详细的分析方法省略，不过，与[1]的场合同样分析的话，吐出电流/吸入电流都由下式(27)给出。
Iout＝I1------------------------------------------(27)
[3]<仅第2差动对进行动作的场合>
相对于上述[1]场合，在该场合的输入电压Vin为
VDD＞Vin＞VDD-(VGS(MP1/2)+VDS(sat)(I1))--------------(28)
时，仅第2差动级进行动作。这是因为不能获得作为构成I1的恒流源而工作的MOS晶体管的漏极和源极间电压，成为I1＝0。结果，第1差动级就不进行动作。此时的输出端子(OUT)上的驱动电流，详细的分析方法省略，不过，与[1]的场合同样分析的话，吐出电流/吸入电流都成为下式(29)。
Iout＝I2-----------------------------------------(29)
根据以上情况可知，输出的驱动能力，全部直接依赖于差动输入级的偏置电流值。
因而，为了提高驱动能力，只有提高差动级的偏置电流的方法。该驱动电流用于对与电压比较器电路的输出端子相连的寄生电容进行充电/放电。因此，动作速度依赖于该偏置电流。
输入频率上升的话，该差动放大器的输出就会接近正弦(sin)波。
因而，用于把该输出Sin波转换为矩形波的用于进行所谓波形整形的CMOS反相器电路与该差动放大器的后级连接。
CMOS反相器，作为域值设定为约VDD/2，因而CMOS反相器的输入波形以横切了该VDD/2时为界，在此以下时，输出为高电平(VDD)，在此以上时，输出为低电平(VSS(GND))。这样来进行波形整形。CMOS反相器为多级(此处3级)是因为1级不能完全进行波形整形。
另外，专利文献1中披露了，合成由P沟道MOS晶体管构成的差动放大器和由N沟道MOS晶体管构成的差动放大器的输出，使同相输入电压从电源电位扩大到了GND的构成。
[非专利文献1]IEEE J.Solid-State Circuits.vol.29 No.12.Dec.1994pp.1505～1513“A Compact Power-Efficient 3V CMOS Rail-to-RailInput/Output Operational Amplifire for VLSI Cell Libraries”
[专利文献1]特开平3-62712号公报
发明内容
[发明要解决的课题]
如上所述，要使使用了图7的差动放大器的电压比较器电路高速动作，需要增大第1电流源～第4电流源的电流值。结果，消耗功率就会变大。
还有，为了使输出端子的波形不振荡至满电源，与该电压比较器电路的后级连接的反相器的N沟道MOS晶体管和P沟道MOS晶体管两方同时导通，流过所谓贯通电流，进而引起漏极功率的增大。
再有，为了使图7的差动放大器高速动作而要提高输出驱动电流的话，驱动电流，由第1和第2恒流源决定，就需要使它们的电流I1、I2增加。结果，消耗功率就会增加。还有，输出端子波形不振荡至满电源，晶体管为纵积(縦積み)也是起因之一。
图11表示把该图7的差动放大器做成图9所示的构成，输入差动信号的频率为200MHz，差动振幅为+50mV，同相信号电压为0.3V时的各输出波形(模拟值)。
从图11可知，尽管输入差动信号的占空比是50％，但最终输出波形的占空比大大地偏离了50％。
因而，本发明是鉴于这样的问题点而提出的，其目的在于，以简单的电路构成，提供可进行高速动作的差动放大器和具有该差动放大器的电压比较器。
[用于解决课题的装置]
本申请所披露的发明，为了达到上述目的，大致如下。
本发明的一个方面(侧面)所涉及的差动放大器，具有：具有输入差动输入信号，由第1和第2电流源分别驱动的第1和第2导电型的第1和第2差动对的输入级差动级；构成上述第1和第2差动对的差动输出(对)的负载，使上述第1差动对的差动输出信号(对)和上述第2差动对的差动输出信号(对)分别相加而折回(折り返し)，进行差动输出的折叠式栅地-阴地放大器(folded cascode)型的差动级；以及在第1和第2电源间相对配置，分别在输入处接受上述折叠式栅地-阴地放大器型的差动级的差动输出(对)，输出与输出端子共连的第1和第2导电型的第1和第2电流镜像电路。
在本发明所涉及的差动放大器中，上述折叠式栅地-阴地放大器型的差动级也可以构成为：在上述第1电源和第2电源间，至少包括控制端子分别连接的第1至第3晶体管对和二个电流源，与上述第1电源侧连接的上述第1晶体管对和上述第2晶体管对构成栅地-阴地放大器电流镜像电路，上述第1差动对的差动输出(对)与上述第1晶体管对和上述第2晶体管对的各连接点连接，上述第2差动对的差动输出(对)与一端与上述第2电源共连的上述二个电流源的另一端和上述第3晶体管对的各连接点连接，上述第2晶体管对的一输出与上述第2电流镜像电路的输入端连接，上述第3晶体管对的一输出与上述第1电流镜像电路的输入端连接。
在本发明的又一方面所涉及的差动放大器中，上述折叠式栅地-阴地放大器型的差动级也可以构成为：在上述第1电源和第2电源间，至少包括控制端子分别连接的第1至第3晶体管对和二个电流源，与上述第2电源侧连接的上述第1晶体管对和上述第2晶体管对构成栅地-阴地放大器电流镜像电路，上述第1差动对的差动输出(对)与一端与上述第1电源共连的上述二个电流源的另一端和上述第3晶体管对的各连接点连接，上述第2差动对的差动输出(对)与上述第1晶体管对和上述第2晶体管对的各连接点连接，上述第2晶体管对的一输出与上述第1电流镜像电路的输入端连接，上述第3晶体管对的一输出与上述第2电流镜像电路的输入端连接。
在本发明的又一方面所涉及的差动放大器中，上述折叠式栅地-阴地放大器型的差动级也可以构成为：在上述第1电源和第2电源间，至少包括第3电流镜像电路、栅极彼此连接的第1晶体管对和二个电流源，上述第1差动对的差动输出(对)分别与上述第3电流镜像电路的输入端和上述第1电流镜像电路的输入端连接，上述第2差动对的差动输出(对)分别与上述第1晶体管对和上述二个电流源的各连接点连接，上述第1晶体管对的一输出与上述第2电流镜像电路的输入端连接，上述第3电流镜像电路的输出与上述第2电流镜像电路的输入端连接。
本发明的的再一方面(侧面)所涉及的电压比较器在上述差动放大器的输出级具有波形整形电路。波形整形电路由反相器或缓冲器电路构成。
[发明的效果]
根据本发明，采用具有输入差动级、折叠式栅地-阴地放大器差动级、在电源间相对配置的第1和第2电流镜像电路的简易构成，实现了高速动作。
根据本发明，使第1和第2电流镜像电路具有电流放大功能，从而使驱动能力增加，使高速动作成为可能。
根据本发明，以波形整形的目的，在差动放大器的输出的后级具有缓冲器，把缓冲器的输出作为电压比较器的输出。
附图说明
图1是表示本发明的第1实施例的差动放大器的电路构成的图。
图2是表示本发明的第2实施例的差动放大器的电路构成的图。
图3是表示本发明的第3实施例的差动放大器的电路构成的图。
图4是表示图1、图2、图3中的电流镜像电路的一构成的图。
图5是表示本发明中的模拟的输入输出波形的图。
图6是表示现有的差动放大电路的电路构成的图。
图7是表示现有的差动放大级的电路构成的图。
图8是表示图7中的输入输出特性的图。
图9是表示现有的电压比较器电路的例子的图。
图10是CMOS反相器的具体电路例的图。
图11是现有例中的模拟的输入输出波形图。
具体实施方式
以下参照附图，说明用于实施本发明的最佳方式。本发明具有：输入差动输入信号，具有相反极性的第1和第2差动对的输入差动级；与上述输入差动级的差动输出连接，把上述第1差动对的差动输出信号和上述第2差动对的差动输出信号相加的折叠式栅地-阴地放大器(folded Cascode：折叠式栅地-阴地放大器)型的差动级；以及在电源间相对配置，分别在输入处接受折叠式栅地-阴地放大器型的差动级的差动输出，输出与输出端子共连的相反极性的第1和第2电流镜像电路(CM1、CM2)。接受输入差动级的输出电压(差动输出)，折回进行电流输出的折叠式栅地-阴地放大器型的差动级把上述第1差动对的差动输出信号和上述第2差动对的差动输出信号相加，把上述折叠式栅地-阴地放大器型的差动级的输出用上述第1和第2电流镜像电路分别折回，从输出端子输出。使第1和第2电流镜像电路具有电流放大功能，从而使驱动能力增加，使高速动作成为可能。根据本发明，作为波形整形电路，在差动放大器的输出的后级具有多级反相器(或缓冲器电路)，把波形整形电路的输出作为电压比较结果输出。以下就实施例进行详细说明。
[实施例]
图1是表示本发明的第1实施例的差动放大器的等效电路的图。是具有正相输入和反相输入的电压比较电路所适用的差动放大器。参照图1，第1实施例的差动放大器具有：由源极共连的第1P沟道MOS晶体管MP1和第2P沟道MOS晶体管MP2构成的第1差动对；由源极共连的第1N沟道MOS晶体管MN1和第2N沟道MOS晶体管MN2构成的第2差动对；栅极共连而与第1电压源(V1)连接的第3和第4N沟道MOS晶体管MN3、MN4；栅极共连，源极共连而与正电源VDD连接的第3和第4P沟道MOS晶体管MP3、MP4；栅极共连而与第2电压源(V2)连接的第5和第6P沟道MOS晶体管MP5、MP6；输入与第4N沟道MOS晶体管MN4的漏极连接，共用端子与正电源VDD连接的第1电流镜像电路CM1；输入与第6P沟道MOS晶体管MP6的漏极连接，共用端子与负电源端子(GND)连接的第2电流镜像电路CM2；在构成第1差动对的P沟道晶体管MP1、MP2的共连的源极和正电源VDD间连接的第1恒流源(I1)；在构成第2差动对的N沟道MOS晶体管MN1、MN2的共连的源极和负电源(GND)间连接的第2恒流源(I2)；在第3N沟道MOS晶体管MN3的源极和负电源(GND)间连接的第3恒流源(I3)；以及在第4N沟道MOS晶体管MN4的源极和负电源(GND)间连接的第4恒流源(I4)。
构成第1差动对的第1P沟道MOS晶体管MP1的漏极与第3N沟道MOS晶体管MN3的源极连接，构成第1差动对的第2P沟道MOS晶体管MP2的漏极与第4N沟道MOS晶体管MN4的源极连接。
构成第2差动对的第1N沟道MOS晶体管MN1的漏极、第3P沟道MOS晶体管MP3的漏极和第5P沟道MOS晶体管MP5的源极共连，构成第2差动对的第2N沟道MOS晶体管MN2的漏极、第4P沟道MOS晶体管MP4的漏极和第6P沟道MOS晶体管MP6的源极共连，第3P沟道MOS晶体管MP3的栅极、第5P沟道MOS晶体管MP5的漏极和第3N沟道MOS晶体管MN3的漏极共连，第1电流镜像电路CM1的输出与第2电流镜像电路CM2的输出共连，作为输出端子OUT，第1P沟道MOS晶体管MP1的栅极与第1N沟道MOS晶体管MN1的栅极共连，作为反相输入端子In-，第2P沟道MOS晶体管MP2的栅极与第2N沟MOS晶体管MN2的栅极共连，作为正相输入端子In+。是把多级连接的CMOS反相器电路(未图示)与差动放大器电路的输出OUT连接，把最终级反相器的输出作为最终输出的电压比较器电路。此处，第1和第2电流镜像电路CM1、CM2的输入电流和输出电流比为1∶k(k＞1)。
此处，表示电流镜像电路的具体构成例。图4是图1的第1电流镜像电路CM1(电流吐出型)和第2电流镜像电路CM2(电流吸入型)的构成例。参照图4(A)，图1中的第1电流镜像电路CM1由2个P沟道MOS晶体管MP1和MP2构成，各自的源极和栅极互相共连。并且P沟道MOS晶体管MP1的栅极和漏极共连而构成电流镜像电路CM1的输入端子，P沟道MOS晶体管MP2的漏极成为电流镜像电路CM1的输出端子。并且，共连的源极构成电流镜像电路的共用端子。
其次，参照图4(B)，图1中的第2电流镜像电路CM2由2个N沟道MOS晶体管MN1和MN2构成，各自的源极和栅极互相共连。并且N沟道MOS晶体管MN1的栅极和漏极共连而构成电流镜像电路的输入端子，N沟道MOS晶体管MN2的漏极成为电流镜像电路CM2输出端子。并且，共连的源极构成电流镜像电路CM2共用端子。
其次，表示图1所示的使用了差动放大器的电压比较器电路的构成例。与图9所示的现有例相同，在差动放大器电路的后级，串联连接有3级CMOS反相器(图10)。
以下对图1的差动放大器进行详细说明。该差动放大器采用了所谓折叠式栅地-阴地放大器型的差动放大器。此处，说明本电路的动作。
<第1和第2差动对两方进行动作的场合>
首先，假定输入In-侧比In+高的电压，为(7)式以上的差动输入电压的话，图1的差动放大器就进行比较器的电路动作，因而第1差动对的偏置电流I1全部流过第2P沟道MOS晶体管MP2一方。并且第1P沟道MOS晶体管MP1一方的电流为0。另一方面，第2差动对的偏置电流I2全部流过第1N沟道MOS晶体管MN1一方。并且，第2N沟道MOS晶体管MN2一方的电流为0。如果看此时的各晶体管的偏置电流状态的话，把第3N沟道MOS晶体管MN3的漏极电流设为ID(MN3)，把第4N沟道MOS晶体管MN4的漏极电流设为ID(MN4)的话，第4N沟道MOS晶体管MN4的漏极电流ID(MN4)是从电流源I4的值中减去了第2P沟道MOS晶体管MP2的漏极电流ID(MP2)后的值，第3N沟道MOS晶体管MN3的漏极电流ID(MN3)是从电流源I3的值中减去了第1P沟道MOS晶体管MP1的漏极电流ID(MP1)后的值，分别由下式(30)、(31)给出。
ID(MN4)＝I4-ID(MP3)＝I4-I1-----------------------(30)
ID(MN3)＝I3-ID(MP1)＝I3--------------------------(31)
此处，I1、I3、I4的关系如下。
I3＝I4≥I1--------------------------------------(32)
另一方面，因为第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第3N沟道MOS晶体管MN3的漏极电流ID(MN3)相等，所以下式成立。
ID(MP5)＝ID(MN3)-------------------------------(33)
还有，第3P沟道MOS晶体管MP3的漏极电流ID(MN3)是第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第1N沟道MOS晶体管MN1的漏极电流ID(MN1)的叠加，ID(MP5)＝I3，ID(MN1)＝I2，因此，下式成立。
ID(MP3)＝ID(MP5)+ID(MN1)＝I3+I2------------------(34)
第4P沟道MOS晶体管MP4与第3P沟道MOS晶体管MP3各自的栅极和源极共连，因而各自的漏极电流相等。因此，第4P沟道MOS晶体管MP4的漏极电流ID(MP4)由下式给出。
ID(MP4)＝ID(MP3)＝I3+I2-------------------------(35)
还有，第6P沟道MOS晶体管MP6的漏极电流ID(MP6)是从第4P沟道MOS晶体管MP4的漏极电流ID(MP4)中减去了第2N沟道MOS晶体管MN2的漏极电流ID(MN2)后的值，在该状态下该ID(MN2)是0，因而由下式给出。
ID(MP6)＝ID(MP4)-ID(MN2)＝I3+I2----------------(36)
上述(30)式和(36)式所示的电流分别成为第1和第2电流镜像电路CM1、CM2的输入电流。此处，第1和第2电流镜像电路CM1、CM2的输入电流和输出电流比由下式给出。
输入电流∶输出电流＝1∶k  ---------------------(37)
此处，若具有k＞1的特性的话，输出端电流Iout就成为第1和第2电流镜像电路输出电流的叠加，因而以流入输出端的电流为正，由下式(38)给出。
Iout＝k(I3+I2)-k(I4-I1)-----------------------(38)
此处，由于I3＝I4，结果，输出端电流Iout就成为具有下式的电流吸入能力的低电平。
Iout＝k(I3+I2)-------------------------------(39)
电位上大致成为负电源(GND)的0V。
其次，假定输入了In-侧比In+低的电压的话，图1的电路就进行电压比较器电路动作，因而第1差动对的偏置电流I1全部流过第1P沟道MOS晶体管MP1一方。并且第2P沟道MOS晶体管MP2一方的电流为0。另一方面，第2差动对的偏置电流I2全部流过第2N沟道MOS晶体管MN2一方。并且，第1N沟道MOS晶体管MN1一方的电流为0。如果看此时的各晶体管的偏置电流状态的话，把第3N沟道MOS晶体管MN3的漏极电流设为ID(MN3)，把第4N沟道MOS晶体管MN4的漏极电流设为ID(MN4)，则分别由下式(40)、(41)给出。
ID(MN4)＝I4-ID(MP2)＝I4-----------------------(40)
ID(MN3)＝I3-ID(MP1)＝I3-I1--------------------(41)
另一方面，因为第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第3N沟道MOS晶体管MN3的漏极电流ID(MN3)相等，所以下式(42)成立。
ID(MP5)＝ID(MN3)-----------------------------(42)
还有，第3P沟道MOS晶体管MP3的漏极电流ID(MP3)是第5P沟道MOS晶体管MP5的漏极电流IAD(MP5)与第1N沟道MOS晶体管MN1的漏极电流ID(MN1)的叠加，在该状态下ID(MP5)＝I3-I1，ID(MN1)＝0，因此，下式(43)成立。
ID(MP3)＝ID(MP5)+ID(MN1)＝I3-I1-------------------(43)
第4P沟道MOS晶体管MP4与第3P沟道MOS晶体管MP3各自的栅极和源极共连，因而各自的漏极电流相等。因此，第4P沟道MOS晶体管MP4的漏极电流ID(MP4)也同样由下式(44)给出。
ID(MP4)＝ID(MP3)＝I3-I1--------------------------(44)
还有，第6P沟道MOS晶体管MP6的漏极电流ID(MP6)是从第4P沟道MOS晶体管MP4的漏极电流ID(MP4)中减去了第2N沟道MOS晶体管MN2的漏极电流ID(MN2)后的值，在该状态下该ID(MN2)是I2，因而由下式给出。
ID(MP6)＝ID(MP4)-ID(MN2)＝I3-I1-I2---------------(45)
上式(40)和(45)所示的电流分别成为第1和第2电流镜像电路CM1、CM2的输入电流。
因而，输出端电流Iout以从输出端吐出的电流为正，由下式(46)给出。
Iout＝kI4-k(I3-I1-I2)----------------------------(46)
此处，由于I3＝I4，结果，输出端电流Iout就成为具有下式(47)的电流吐出能力的高电平。
Iout＝k(I1+I2)-----------------------------------(47)
电位上大致成为正电源的VDD。
此处，由(39)式和(47)式可知，低电平时的吸入电流能力和高电平时的吐出电流能力是相同的值，因此即使在负载上有寄生电容的场合，对其进行了波形整形的数字波形也能获得占空比50％的输出。
以上的说明是由N沟道晶体管构成的差动对和由P沟道晶体管构成的差动对两方进行动作时的说明。输入差动信号的同相信号电压下降的话，由N沟道晶体管构成的差动对就不进行动作。相反，输入差动信号的同相信号电压上升的话，由P沟道晶体管构成的差动对就不进行动作。以下进行此时的动作说明。
<仅第1差动对进行动作的场合>
在图1中，对N沟道差动级进行偏置的电流源I2通常由N沟道MOS晶体管构成。此时，N沟道差动级进行正常动作的输入电压的最低电压Vin(min)由下式(48)给出。
Vin(min.)＝VGS(MN1/2)+VDS(sat)(I2)-------------------------(48)
VGS(MN1/2)：N沟道MOS晶体管MN1/2的栅极-源极间电压，
VDS(sat)(12)：在构成电流源I2的N沟道MOS晶体管的饱和点的漏极-源极间电压(在5极管区域进行动作的临界的电压)。
在输入电压为该Vin(min.)以下的场合，N沟道晶体管差动对不进行动作。因此，在该场合，仅P沟道晶体管差动对动作。在该状况下，首先，假定输入了In-侧比In+高的电压的话，第1差动对的偏置电流I1全部流过第2P沟道MOS晶体管MP2一方。并且第1P沟道MOS晶体管MP1一方的电流为0。另一方面，第2差动对一方在输入电压范围外，因而不动作。即，第1N沟道MOS晶体管MN1和第2N沟道MOS晶体管MN2两方的漏极电流为0。
如果看此时的各晶体管的偏置电流状态的话，把第3N沟道MOS晶体管MN3的漏极电流设为ID(MN3)，把第4N沟道MOS晶体管MN4的漏极电流设为ID(MN4)，则分别由下式(49)、(50)给出。
ID(MN4)＝I4-I1---------------------------------(49)
ID(MN3)＝I3------------------------------------(50)
另一方面，因为第5P沟道MOS晶体管MP5的漏极电流ID(MP5)
与第3N沟道MOS晶体管MN3的漏极电流ID(MN3)相同，所以下式(51)成立。
ID(MP5)＝ID(MN3)-------------------------------(51)
还有，第3P沟道MOS晶体管MP3的漏极电流ID(MP3)是第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第1N沟道MOS晶体管MN1的漏极电流ID(MN1)的叠加，在该状态下ID(MN1)＝0，因此，下式(52)成立。
ID(MP3)＝ID(MP5)＝I3---------------------------(52)
第4P沟道MOS晶体管MP4与第3P沟道MOS晶体管MP3各自的栅极和源极共连，因而各自的漏极电流相等。因此，第4P沟道MOS晶体管MP4的漏极电流ID(MP4)由下式(53)给出。
ID(MP4)＝ID(MP3)＝I3---------------------------(53)
还有，第6P沟道MOS晶体管MP6的漏极电流ID(MP6)是从第4P沟道MOS晶体管MP4的漏极电流ID(MP4)中减去了第2N沟道MOS晶体管MN2的漏极电流ID(MN2)后的值，在该状态下该ID(MN2)是0，因而下式(54)成立。
ID(MP6)＝ID(MP4)-ID(MN2)＝I3-------------------------(54)
因而，此时输出端子OUT变为低电平，此时的吸入电流能力Iout
由下式(55)给出。
Iout＝kI3-k(I4-I1)＝kI1-------------------------(55)
其次，这次假定输入了In-侧比In+低的电压的话，该电路就进行电压比较器电路动作，因而第1差动对的偏置电流I1全部流过第1P沟道MOS晶体管MP1一方。并且第2P沟道MOS晶体管MP2一方的电流为0。另一方面，第2差动对为输入电压范围外的输入电压，因而不进行动作。即，第1N沟道MOS晶体管MN1和第2N沟道MOS晶体管MN2两方的电流为0。如果看此时的各晶体管的偏置电流状态的话，把第3N沟道MOS晶体管MN3的漏极电流设为ID(MN3)，把第4N沟道MOS晶体管MN4的漏极电流设为ID(MN4)，则分别由下式(56)、(57)给出。
ID(MN4)＝I4-ID(MP2)＝I4------------------------(56)
ID(MN3)＝I3-ID(MP1)＝I3-I1---------------------(57)
另一方面，因为第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第3N沟道MOS晶体管MN3的漏极电流ID(MN3)相同，所以下式(58)成立。
ID(MP5)＝ID(MN3)-------------------------------(58)
还有，第3P沟道MOS晶体管MP3的漏极电流ID(MP3)是第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第1N沟道MOS晶体管MN1的漏极电流ID(MP1)的叠加，在该状态下ID(MN1)＝0，所以下式(59)成立。
ID(MP3)＝ID(MP5)＝I3-I1------------------------(59)
第4P沟道MOS晶体管MP4与第3P沟道MOS晶体管MP3各自的栅极和源极共连，因而各自的漏极电流相等。因此，第4P沟道MOS晶体管MP4的漏极电流ID(MP4)由下式(60)给出。
ID(MP4)＝ID(MP3)＝I3-I1--------------------------(60)
还有，第6P沟道MOS晶体管MP6的漏极电流ID(MP6)是从第4P沟道MOS晶体管MP4的漏极电流ID(MP4)中减去了第2N沟道MOS晶体管MN2的漏极电流ID(MN2)后的值，在该状态下该ID(MN2)是0，因而ID(MP6)由下式(61)给出。
ID(MP6)＝ID(MP4)-ID(MN2)＝I3-I1-----------------(61)
因而，此时输出端子OUT变为高电平，此时的吐出电流能力Iout由下式(62)给出。
Iout＝kI4-k(I3-I1)＝kI1------------------------(62)
<仅第2差动对进行动作的场合>
在图1中，对P沟道差动级进行偏置的电流源I1通常由P沟道MOS晶体管构成。此时，P沟道差动级进行正常动作的输入电压的最高电压Vin(max.)由下式(63)给出。
Vin(max.)＝VDD-VGS(MP1/2)+VDS(sat)(I1)---------(63)
VGS(MP1/2)：P沟道MOS晶体管MP1/2的栅极-源极间电压，
VDS(sat)(I1)：在构成电流源I1的P沟道MOS晶体管的饱和点的漏极-源极间电压(在5极管区域进行动作的临界的电压)。
在输入电压为该Vin(max.)以上的场合，P沟道晶体管差动对不进行动作。因此，在该场合，仅N沟道晶体管差动对动作。在该状况下，首先，假定输入了In-侧比In+高的电压的话，第2差动对的偏置电流I2全部流过第1N沟道MOS晶体管MN1一方。并且第2N沟道MOS晶体管MN2一方的电流为0。另一方面，第1差动对一方在输入电压范围外，因而不动作。即，第1P沟道MOS晶体管MP1和第2P沟道MOS晶体管MP2两方的电流为0。如果看此时的各晶体管的偏置电流状态的话，把第3N沟道MOS晶体管MN3的漏极电流设为ID(MN3)，把第4N沟道MOS晶体管MN4的漏极电流设为ID(MN4)，则下式(64)、(65)成立。
ID(MN4)＝I4-ID(MP2)＝I4------------------------(64)
ID(MN3)＝I3-ID(MP1)＝I3------------------------(65)
另一方面，因为第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第3N沟道MOS晶体管MN3的漏极电流ID(MN3)相同，所以下式(66)成立。
ID(MP5)＝ID(MN3)-------------------------------(66)
还有，第3P沟道MOS晶体管MP3的漏极电流ID(MP3)是第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第1N沟道MOS晶体管MN1的漏极电流ID(MN1)的叠加，因而在该状态下ID(MN1)＝I2，下式(67)成立。
ID(MP3)＝ID(MP5)+ID(MN1)＝I3+I2---------------(67)
第4P沟道MOS晶体管MP4与第3P沟道MOS晶体管MP3各自的栅极和源极共连，因而各自的漏极电流相等。因此，第4P沟道MOS晶体管MP4的漏极电流ID(MP4)由下式(68)给出。
ID(MP4)＝ID(MP3)＝I3+I2----------------------(68)
还有，第6P沟道MOS晶体管MP6的漏极电流ID(MP6)是从第4P沟道MOS晶体管MP4的漏极电流ID(MP4)中减去了第2N沟道MOS晶体管MN2的漏极电流ID(MN2)后的值，在该状态下该ID(MN2)是0，因而下式(69)成立。
ID(MP6)＝ID(MP4)-ID(MN2)＝I3+I2-------------------(69)
因而，此时输出端子OUT变为低电平，此时的吸入电流能力Iout，由于第1和第2电流镜像电路的输入输出电流比为1∶k，因而下式(70)成立。
Iout＝k(I3+I2)-kI4＝kI2--------------------------(70)
其次，这次假定输入了In-侧比In+低的电压的话，本实施例的电路就进行电压比较器电路动作，因而第2差动对的偏置电流I2全部流过第2N沟道MOS晶体管MN2一方。并且第1N沟道MOS晶体管MN1一方的电流为0。另一方面，第1差动对为输入电压范围外的输入电压，因而不进行动作。即，第1P沟道MOS晶体管MP1和第2P沟道MOS晶体管MP2两方的漏极电流为0。如果看此时的各晶体管的偏置电流状态的话，把第3N沟道MOS晶体管MN3的漏极电流设为ID(MN3)，把第4N沟道MOS晶体管MN4的漏极电流设为ID(MN4)，则由下式(71)、(72)给出。
ID(MN4)＝I4-ID(MP2)＝I4-----------------------(71)
ID(MN3)＝I3-ID(MP1)＝I3-----------------------(72)
另一方面，因为第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第3N沟道MOS晶体管MN3的漏极电流ID(MN3)相同，所以下式(73)成立。
ID(MP5)＝ID(MN3)----------------------------(73)
还有，第3P沟道MOS晶体管MP3的漏极电流ID(MP3)是第5P沟道MOS晶体管MP5的漏极电流ID(MP5)与第1N沟道MOS晶体管MN1的漏极电流ID(MP1)的叠加，在该状态下ID(MN1)＝0，所以下式(74)成立。
ID(MP3)＝ID(MP5)＝I3-------------------------(74)
第4P沟道MOS晶体管MP4与第3P沟道MOS晶体管MP3各自的栅极和源极共连，因而各自的漏极电流相等。因此，第4P沟道MOS晶体管MP4的漏极电流ID(MP4)由下式(75)给出。
ID(MP4)＝ID(MP3)＝I3-------------------------(75)
还有，第6P沟道MOS晶体管MP6的漏极电流ID(MP6)是从第4P沟道MOS晶体管MP4的漏极电流ID(MP4)中减去了第2N沟道MOS晶体管MN2的漏极电流ID(MN2)后的值，在该状态下该ID(MN2)＝I2，因而ID(MP6)由下式(76)给出。
ID(MP6)＝ID(MP4)-ID(MN2)＝I3-I2--------------(76)
因而，此时输出端子OUT变为高电平，此时的吐出电流能力Iout由下式(77)给出。
Iout＝kI4-k(I3-I2)＝kI2--------------------(77)
其次，对图4所示的电流镜像电路的动作进行说明。例如在图4(A)中，把第1、第2P沟道MOS晶体管MP1和MP2的栅极宽度分别设为WMP1、WMP2，栅极长度分别设为LMP1、LMP2时，下式(78)的关系成立。
W MP 1 L MP 1 : W MP 2 L MP 2 = 1 : k - - - ( 78 )
电流镜像电路的输入电流Iin和输出电流Iout的关系为下式(79)。
Iout＝kIik-----------------------------(79)
这由表示MOS晶体管的栅极-源极间电压VGS和漏极电流Id的关系的(2)式、(3)式、(4)式可知，漏极电流与W/L成比例。
图2是表示本发明的第2实施例的差动放大器的构成的图。图2的构成是把图1的P沟道MOS晶体管MP3、MP4分别改为N沟道MOS晶体管MN3、MN4，把图1的P沟道MOS晶体管MP5、MP6分别改为N沟道MOS晶体管MN5、MN6，把图7的吸入型电流源I3、I4和N沟道MOS晶体管MN3、MN4分别改为吐出型电流源I3、I4和P沟道MOS晶体管MP3、MP4，与图1的极性对称而构成。
参照图2，第2实施例的差动放大器，具有由第1P沟道MOS晶体管MP1和第2P沟道MOS晶体管MP2构成的第1差动对和由第1N沟道MOS晶体管MN1和第2N沟道MOS晶体管MN2构成的第2差动对，由以下部分构成：栅极共连，各自的源极共连的第3和第4N沟道MOS晶体管MN3、MN4；栅极共连，且与第1电压源连接的第5和第6N沟道MOS晶体管MN5、MN6；栅极共连，且与第2电压源连接的第3和第4P沟道MOS晶体管MP3、MP4；输入与第6N沟道MOS晶体管MN6的漏极连接，共用端子与正电源(VDD)连接的第1电流镜像电路CM1；输入与第4P沟道MOS晶体管MP4的漏极连接，共用端子与负电源端子(GND)连接的第2电流镜像电路CM2；连接在第1差动对的共连的源极和正电源VDD间的第1恒流源(I1)；连接在第2差动对的共连的源极和负电源(GND)间的第2恒流源(I2)；连接在第3P沟道MOS晶体管MP3的源极和正电源(VDD)间的第3恒流源(I3)；以及连接在第4P沟道MOS晶体管MP4的源极和正电源(VDD)间的第4恒流源(I4)，构成第1差动对的第1P沟道MOS晶体管MP1的漏极与第5N沟道MOS晶体管MN5的源极共连，构成第1差动对的第2P沟道MOS晶体管MP2的漏极与第6N沟道MOS晶体管MN6的源极共连，构成第2差动对的第1N沟道MOS晶体管MN1的漏极与第3P沟道MOS晶体管MP3的源极共连，构成第2差动对的第2N沟道MOS晶体管MN2的漏极与第4P沟道MOS晶体管MP4的源极共连，第3N沟道MOS晶体管MN3的栅极与第5N沟道MOS晶体管MN5的漏极和第3P沟道MOS晶体管MP3的漏极共连，第1电流镜像电路CM1的输出和第2电流镜像电路CM2的输出共连而作为输出端子OUT，第1P沟道MOS晶体管MP1的栅极和第1N沟道MOS晶体管MN1的栅极共连而作为反相输入端子In-，第2P沟道MOS晶体管MP2的栅极和第2N沟道晶体管MN2的栅极共连而作为正相输入端子In+。此处，第1和第2电流镜像电路CM1、CM2中，输入电流和输出电流比是1∶k(k＞1)。并且，与现有例相同，在差动放大器的后级，串联连接有3级CMOS反相器，构成电压比较器电路。
关于图2的动作，基本上与图1中的动作相同，只是电路为对称的，因而省略其说明。
图3是表示本发明的第3实施例的差动放大器的构成的图。参照图3，第3实施例的差动放大器，具有由第1P沟道MOS晶体管MP1和第2P沟道MOS晶体管MP2构成的第1差动对和由第1N沟道MOS晶体管MN1和第2N沟道MOS晶体管MN2构成的第2差动对，由以下部分构成：各自的栅极共连，且与第1电压源(V1)连接的第3和第4N沟道MOS晶体管MN3、MN4；连接在第1差动对的共连的源极和正电源VDD间的第1恒流源(I1)；连接在第2差动对的共连的源极和负电源(GND)间的第2恒流源(I2)；连接在第3N沟道MOS晶体管MN3的源极和负电源(GND)间的第3恒流源(I3)；连接在第4N沟道MOS晶体管MN4的源极和负电源(GND)间的第4恒流源(I4)；输入端子与第1N沟道MOS晶体管MN1的漏极和第3N沟道MOS晶体管MN3的漏极共连，共用端子与正电源(VDD)端子共连的第1电流镜像电路CM1；输入端子与第2N沟道MOS晶体管MN2的漏极和第4N沟道MOS晶体管MN4的漏极共连，共用端子与正电源VDD端子共连的第2电流镜像电路CM2；以及输入端子与第1电流镜像电路CM1的输出端子连接，共用端子与负电源(GND)端子连接的第3电流镜像电路CM3，第1P沟道MOS晶体管MP1的漏极与第3N沟道MOS晶体管MN3的源极连接，第2P沟道MOS晶体管MP2的漏极与第4N沟道MOS晶体管MN4的源极连接，第2电流镜像电路CM2的输出端子和第3电流镜像电路CM3的输出端子共连而作为输出端子OUT，第1P沟道MOS晶体管MP1的栅极和第1N沟道MOS晶体管MN1的栅极共连而作为反相输入端子In-，第2P沟道MOS晶体管MP2的栅极和第2N沟道MOS晶体管MN2的栅极共连而作为正相输入端子In+。第2和第3电流镜像电路CM2、CM3中，输入电流和输出电流比是1∶k(k＞1)。在差动放大器的后级，如图9所示，串联连接有3级CMOS反相器(图10)，构成电压比较器电路。
其次，说明图3所示的差动放大器的动作。在图3所示的差动放大器中，与图1、图2所示的差动放大器相同，根据输入电压也有3种方式，此处，作为代表，对于其中P沟道差动对和N沟道差动对两方进行动作的场合进行说明。
首先假定输入了In-侧比In+高的电压，且是上式(7)所示的以上的差动输入电压的话，图9电路就作为比较器进行动作。第1差动对的偏置电流I1全部流过第2P沟道MOS晶体管MP2一方。并且第1P沟道MOS晶体管MP1一方的电流为0。另一方面，第2差动对的偏置电流I2全部流过第1N沟道MOS晶体管MN1一方。并且，第2N沟道MOS晶体管MN2一方的电流为0。如果看此时的各晶体管的偏置电流状态的话，把第3N沟道MOS晶体管MN3的漏极电流设为ID(MN3)，把第4N沟道MOS晶体管MN4的漏极电流设为ID(MN4)的话，第4N沟道MOS晶体管MN4的漏极电流ID(MN4)是从电流源I4的值中减去了第2P沟道MOS晶体管MP2的漏极电流ID(MP2)后的值，第3N沟道MOS晶体管MN3的漏极电流ID(MN3)是从电流源I3的值中减去了第1P沟道MOS晶体管MP1的漏极电流ID(MP1)后的值，因而下式(80)、(81)成立。
ID(MN4)＝I4-ID(MP2)＝I4-I1---------------------(80)
ID(MN3)＝I3-ID(MP1)＝I3------------------------(81)
此处，I1、I3、I4的关系如下。
I3＝I4≥I1-------------------------------------(82)
其次，求第1电流镜像电路(CM1)的输入电流Iin(CM1)，该Iin(CM1)是第1N沟道MOS晶体管的漏极电流ID(MN1)和第3N沟道MOS晶体管的漏极电流ID(MN3)的和，与其相同的电流成为第1电流镜像电路的输出电流Iout(CM1)，因而使第1电流镜像电路的输入电流∶输出电流＝1∶1，下式(83)成立。
Iin(CM1)＝ID(MN1)+ID(MN3)＝I2+I3＝Iout(CM1)---------(83)
其次，求第2电流镜像电路(CM2)的输入电流Iin(CM2)，该Iin(CM2)是第2N沟道MOS晶体管的漏极电流ID(MN2)和第4N沟道MOS晶体管的漏极电流ID(MN4)的和，因而下式(84)成立。
Iin(CM2)＝ID(MN2)+ID(MN4)＝I4-I1--------------------(84)
并且，使第2电流镜像电路的输入电流∶输出电流＝1∶k的话，第2电流镜像电路的输入电流Iin(CM2)的k倍成为第2电流镜像电路的输出电流Iout(CM2)，因而下式(85)成立。
Iout(CM2)＝kIin(CM2)＝k(I4-I1)---------------------(85)
第3电流镜像电路(CM3)的输入端子与第1电流镜像电路的输出端子共连。因而第3电流镜像电路(CM3)的输入电流Iin(CM3)与第1电流镜像电路(CM1)的输出电流Iout(CM1)相等，因而下式(86)成立。
Iin(CM3)＝Iout(CM1)----------------------------------(86)
并且，使第3电流镜像电路的输入电流∶输出电流＝1∶k的话，第3电流镜像电路(CM3)的输入电流Iin(CM3)的k倍就成为第3电流镜像电路的输出电流Iout(CM3)，因而下式(87)成立。
Iout(CM3)＝kIin(CM3)＝k(I2+I3)------------------------(87)
因而输出端子OUT的输出电流Iout，在这种场合以流入输出端子的方向为正，是从第3电流镜像电路的输出电流Iout(CM3)中减去了第2电流镜像电路的输出电流Iout(CM2)后的值，为I3＝I4，下式(88)成立。
Iout＝Iout(CM3)-Iout(CM2)＝k(I2+I3)-k(I4-I1)＝k(I1+I2)--(88)
并且，输出端子OUT为低电平，电位上大致为负电源(GND)的0V。
其次，这次假定输入了In-侧比In+低的电压，图3的差动放大器就进行电压比较器电路动作，因而第1差动对的偏置电流I1全部流过第1P沟道MOS晶体管MP1一方。并且第2P沟道MOS晶体管MP2一方的电流为0。另一方面，第2差动对的偏置电流I2全部流过第2N沟道MOS晶体管MN2。并且，第1N沟道MOS晶体管MN1的电流为0。如果看此时的各晶体管的偏置电流状态的话，把第3N沟道MOS晶体管MN3的漏极电流设为ID(MN3)，把第4N沟道MOS晶体管MN4的漏极电流设为ID(MN4)，则下式(89)、(90)成立。
ID(MN4)＝I4-ID(MP2)＝I4-----------------------(89)
ID(MN3)＝I3-ID(MP1)＝I3-I1--------------------(90)
此处，I1、I3、I4的关系如下。
I3＝I4≥I1-----------------------(91)
其次，求第1电流镜像电路(CM1)的输入电流Iin(CM1)’该Iin(CM1)是第1N沟道MOS晶体管的漏极电流ID(MN1)和第3N沟道MOS晶体管的漏极电流ID(MN3)的和，与其相同的电流成为第1电流镜像电路的输出电流Iout(CM1)’因而使第1电流镜像电路的输入电流∶输出电流＝1∶1，下式(92)成立。
Iin(CM1)＝ID(MN1)+ID(MN3)＝I3-I1＝Iout(CM1)-------(92)
其次，求第2电流镜像电路(CM2)的输入电流Iin(CM2)，该Iin(CM2)是第2N沟道MOS晶体管的漏极电流ID(MN2)和第4N沟道MOS晶体管的漏极电流ID(MN4)的和，因而下式(93)成立。
Iin(CM2)＝ID(MN2)+ID(MN4)＝I2+I4--------------(93)
并且，使第2电流镜像电路的输入电流∶输出电流＝1∶k的话，第2电流镜像电路的输入电流Iin(CM2)的k倍就成为第2电流镜像电路的输出电流Iout(CM2)，因而下式(94)成立。
Iout(CM2)＝kIin(CM2)＝k(I2+I4)-------------------(94)
第3电流镜像电路(CM3)的输入端子与第1电流镜像电路的输出端子共连。因而第3电流镜像电路(CM3)的输入电流Iin(CM3)与第1电流镜像电路(CM1)的输出电流Iout(CM1)相等，因而下式(95)成立。
Iin(CM3)＝Iout(CM1)-----------------------------(95)
并且，使第3电流镜像电路的输入电流∶输出电流＝1∶k的话，第3电流镜像电路的输入电流Iin(CM3)的k倍就成为第3电流镜像电路的输出电流Iout(CM3)，因而下式(96)成立。
Iout(CM3)＝kIin(CM3)＝k(I3-I1)-------------------(96)
因而输出端子OUT的输出电流Iout，在这种场合以从输出端子流入的方向为正，是从第3电流镜像电路的输出电流Iout(CM3)中减去了第2电流镜像电路的输出电流Iout(CM2)后的值，为I3＝I4，下式(97)成立。
Iout＝Iout(CM2)-Iout(CM3)＝k(I2+I4)-k(I3-I1)＝k(I1+I2)--(97)
并且，输出端子OUT为高电平，电位上大致为正电源(VDD)的0V。这样来进行比较器的动作。
图5是表示本实施例的电路模拟结果的一个例子的图。图5中表示把图1差动放大器做成图9所示的构成，输入差动信号的频率为200MHz，差动振幅为±50mV，同相信号电压为0.3V时的各输出波形(模拟值)。从图5可知，根据本实施例，CMOS反相器的最终输出波形的占空比，大致(实质上)为50％。即，没有像作为现有构成的模拟结果的图11所示那样，大大地偏离50％。
如上所述，本实施例的电压比较器电路特别适合于电源电压低，且具有大输入电压范围的高速差动接口电路。根据本实施例的电路，以少的元件数、比较低的消耗功率，就能够实现输入电压范围大、高速的电压比较器电路。本发明适用于高速差动接口电路用的半导体集成电路装置。
以上就实施例说明了本发明，不过，本发明并不限于上述实施例的构成，当然也包括在本发明的范围内本领域技术人员能做的各种变形、修正。

Claims (20)

1.一种差动放大器，其特征在于具有：
具有输入差动输入信号，由第1和第2电流源分别驱动的第1和第2导电型的第1和第2差动对的输入级差动级；
构成所述第1和第2差动对的差动输出对的负载，使所述第1差动对的差动输出信号和所述第2差动对的差动输出信号分别相加而折回，进行差动输出的折叠式栅地—阴地放大器型的差动级；以及
在第1和第2电源间相对配置，分别在输入处接受所述折叠式栅地—阴地放大器型的差动级的差动输出对，输出与输出端子共连的第1和第2导电型的第1和第2电流镜像电路。
2.根据权利要求1所述的差动放大器，其特征在于，所述折叠式栅地—阴地放大器型的差动级：
在所述第1电源和第2电源间，至少包括控制端子分别连接的第1至第3晶体管对和二个电流源，与所述第1电源侧连接的所述第1晶体管对和所述第2晶体管对构成栅地—阴地放大器电流镜像电路，
所述第1差动对的差动输出对与所述第1晶体管对和所述第2晶体管对的各连接点连接，
所述第2差动对的差动输出对与一端与所述第2电源共连的所述二个电流源的另一端和所述第3晶体管对的各连接点连接，并且
所述第2晶体管对的一输出与所述第2电流镜像电路的输入端连接，所述第3晶体管对的一输出与所述第1电流镜像电路的输入端连接。
3.根据权利要求1所述的差动放大器，其特征在于，所述折叠式栅地—阴地放大器型的差动级：
在所述第1电源和第2电源间，至少包括控制端子分别连接的第1至第3晶体管对和二个电流源，与所述第2电源侧连接的所述第1晶体管对和所述第2晶体管对构成栅地—阴地放大器电流镜像电路，
所述第1差动对的差动输出对与一端与所述第1电源共连的所述二个电流源的另一端和所述第3晶体管对的各连接点连接，
所述第2差动对的差动输出对与所述第1晶体管对和所述第2晶体管对的各连接点连接，并且
所述第2晶体管对的一输出与所述第1电流镜像电路的输入端连接，所述第3晶体管对的一输出与所述第2电流镜像电路的输入端连接。
4.根据权利要求1所述的差动放大器，其特征在于，所述折叠式栅地—阴地放大器型的差动级：
在所述第1电源和第2电源间，至少包括第3电流镜像电路、栅极彼此连接的第1晶体管对和二个电流源，
所述第1差动对的差动输出对分别与所述第3电流镜像电路的输入端和所述第1电流镜像电路的输入端连接，
所述第2差动对的差动输出对分别与所述第1晶体管对和所述二个电流源的各连接点连接，并且
所述第1晶体管对的一输出与所述第2电流镜像电路的输入端连接，所述第3电流镜像电路的输出与所述第2电流镜像电路的输入端连接。
5.根据权利要求1至4中任意一项所述的差动放大器，其特征在于，所述第1和第2电流镜像电路的输出端的电流驱动能力是是输入端的电流驱动能力的k倍(此处，k为比1大的规定数)。
6.一种电压比较器，具有权利要求1至5中任意一项所述的差动放大器，具有接受所述差动放大器的输出的波形整形电路。
7.根据权利要求6所述的电压比较器，所述波形整形电路包括缓冲电路和/或反相器。
8.一种半导体集成电路装置，具有权利要求1至5中任意一项所述的差动放大器。
9.一种电压比较器，具有差动放大器和与所述差动放大器的输出串联连接了多级的反相器，其特征在于，
所述差动放大器具有：
由第1P沟道MOS晶体管和第2P沟道MOS晶体管构成的第1差动对；
由第1N沟道MOS晶体管和第2N沟道MOS晶体管构成的第2差动对；
各自的栅极共连而与第1电压源连接的第3和第4N沟道MOS晶体管；
各自的栅极共连，各自的源极共连的第3和第4P沟道MOS晶体管；
各自的栅极共连而与第2电压源连接的第5和第6P沟道MOS晶体管；
输入与所述第4N沟道MOS晶体管的漏极连接，共用端子与第1电源连接的第1电流镜像电路；
输入与所述第6P沟道MOS晶体管的漏极连接，共用端子与第2电源连接的第2电流镜像电路；
连接在所述第1差动对的共连的源极和第1电源间的第1恒流源；
连接在所述第2差动对的共连的源极和第2电源间的第2恒流源；
连接在所述第3N沟道MOS晶体管的源极和第2电源间的第3恒流源；以及
连接在所述第4N沟道MOS晶体管的源极和第2电源间的第4恒流源，
构成所述第1差动对的第1P沟道MOS晶体管的漏极与所述第3N沟道MOS晶体管的源极共连，
构成所述第1差动对的第2P沟道MOS晶体管的漏极与所述第4N沟道MOS晶体管的源极共连，
构成所述第2差动对的所述第1N沟道MOS晶体管的漏极、所述第3P沟道MOS晶体管的漏极和所述第5P沟道MOS晶体管的源极共连，
构成所述第2差动对的所述第2N沟道MOS晶体管的漏极、所述第4P沟道MOS晶体管的漏极和所述第6P沟道MOS晶体管的源极共连，
所述第3P沟道MOS晶体管的栅极、所述第5P沟道MOS晶体管的漏极和所述第3N沟道MOS晶体管的漏极共连，
所述第1电流镜像电路的输出和所述第2电流镜像电路的输出共连而作为输出端子，
所述第1P沟道MOS晶体管的栅极和所述第1N沟道MOS晶体管的栅极共连而作为反相输入端子，并且
所述第2P沟道MOS晶体管的栅极和所述第2N沟道MOS晶体管的栅极共连而作为正相输入端子。
10.一种电压比较器，具有差动放大器和与所述差动放大器的输出串联连接了多级的反相器，其特征在于，
所述差动放大器具有：
由第1P沟道MOS晶体管和第2P沟道MOS晶体管构成的第1差动对；
由第1N沟道MOS晶体管和第2N沟道MOS晶体管构成的第2差动对；
各自的栅极共连，各自的源极共连的第3和第4N沟道MOS晶体管；
各自的栅极共连而与第1电压源连接的第5和第6N沟道MOS晶体管；
各自的栅极共连而与第2电压源连接的第3和第4P沟道MOS晶体管；
输入与所述第6N沟道MOS晶体管的漏极连接，共用端子与第1电源连接的第1电流镜像电路；
输入与所述第4P沟道MOS晶体管的漏极连接，共用端子与第2电源端子连接的第2电流镜像电路；
连接在所述第1差动对的共连的源极和第1电源间的第1恒流源；
连接在所述第2差动对的共连的源极和第2电源间的第2恒流源；
连接在所述第3P沟道MOS晶体管的源极和第1电源间的第3恒流源；以及
连接在所述第4P沟道MOS晶体管的源极和第2电源间的第4恒流源，
构成所述第1差动对的第1P沟道MOS晶体管的漏极与所述第5N沟道MOS晶体管的源极和所述第3N沟道MOS晶体管的漏极共连，
构成所述第1差动对的第2P沟道MOS晶体管的漏极与所述第6N沟道MOS晶体管的源极和所述第4N沟道MOS晶体管的漏极共连，
构成所述第2差动对的第1N沟道MOS晶体管的漏极与所述第3P沟道MOS晶体管的源极共连，
构成所述第2差动对的第2N沟道MOS晶体管的漏极与所述第4P沟道MOS晶体管的源极共连，
所述第3N沟道MOS晶体管的栅极与所述第5N沟道MOS晶体管的漏极和所述第3P沟道MOS晶体管的漏极共连，
所述第1电流镜像电路的输出和所述第2电流镜像电路的输出共连而作为输出端子，
所述第1P沟道MOS晶体管的栅极和所述第1N沟道MOS晶体管的栅极共连而作为反相输入端子，并且
所述第2P沟道MOS晶体管的栅极和所述第2N沟道晶体管的栅极共连而作为正相输入端子。
11.根据权利要求9所述的电压比较器，所述第1和第2电流镜像电路中，输入电流和输出电流的比为输入电流∶输出电流＝1∶k(此处，k是大于1的数)。
12.根据权利要求10所述的电压比较器，所述第1和第2电流镜像电路中，输入电流和输出电流的比为输入电流∶输出电流＝1∶k(此处，k是大于1的数)。
13.一种电压比较器，具有差动放大器和与所述差动放大器的输出串联连接的多级反相器，其特征在于，
所述差动放大器具有：
由第1P沟道MOS晶体管和第2P沟道MOS晶体管构成的第1差动对；
由第1N沟道MOS晶体管和第2N沟道MOS晶体管构成的第2差动对；
各自的栅极共连而与第1电压源连接的第3和第4N沟道MOS晶体管；
连接在所述第1差动对的共连的源极和第1电源间的第1恒流源；
连接在所述第2差动对的共连的源极和第2电源间的第2恒流源；
连接在所述第3N沟道MOS晶体管的源极和第2电源间的第3恒流源；
连接在所述第4N沟道MOS晶体管的源极和第2电源间的第4恒流源，
输入端子与所述第1N沟道MOS晶体管的漏极和所述第3N沟道MOS晶体管的漏极共连，共用端子与第1电源端子共连的第1电流镜像电路；
输入端子与所述第2N沟道MOS晶体管的漏极和所述第4N沟道MOS晶体管的漏极共连，共用端子与第1电源端子共连的第2电流镜像电路；以及
输入端子与所述第1电流镜像电路的输出端子连接，共用端子与第2电源端子连接的第3电流镜像电路，
所述第1P沟道MOS晶体管的漏极与所述第3N沟道MOS晶体管的源极连接，
所述第2P沟道MOS晶体管的漏极与所述第4N沟道MOS晶体管的源极连接，
所述第2电流镜像电路的输出端子和所述第3电流镜像电路的输出端子共连而作为输出端子，
所述第1P沟道MOS晶体管的栅极和所述第1N沟道MOS晶体管的栅极共连而作为反相输入端子，并且
所述第2P沟道MOS晶体管的栅极和所述第2N沟道MOS晶体管的栅极共连而作为正相输入端子。
14.根据权利要求13所述的电压比较器，所述第2和第3电流镜像电路中，输入电流和输出电流的比为输入电流∶输出电流＝1∶k(此处，k是大于1的数)。
15.一种半导体集成电路装置，具有权利要求9所述的差动放大器。
16.一种半导体集成电路装置，具有权利要求10所述的差动放大器。
17.一种半导体集成电路装置，具有权利要求11所述的差动放大器。
18.一种半导体集成电路装置，具有权利要求12所述的差动放大器。
19.一种半导体集成电路装置，具有权利要求13所述的差动放大器。
20.一种半导体集成电路装置，具有权利要求14所述的差动放大器。
CNB2005100765752A 2004-06-09 2005-06-09 电压比较器电路 Expired - Fee Related CN100533961C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004171047 2004-06-09
JP2004171047A JP2005354266A (ja) 2004-06-09 2004-06-09 電圧比較器回路

Publications (2)

Publication Number Publication Date
CN1707942A true CN1707942A (zh) 2005-12-14
CN100533961C CN100533961C (zh) 2009-08-26

Family

ID=35459916

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100765752A Expired - Fee Related CN100533961C (zh) 2004-06-09 2005-06-09 电压比较器电路

Country Status (3)

Country Link
US (1) US7352243B2 (zh)
JP (1) JP2005354266A (zh)
CN (1) CN100533961C (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101534099A (zh) * 2008-03-13 2009-09-16 恩益禧电子股份有限公司 差分放大器
CN1992511B (zh) * 2005-12-28 2010-09-15 恩益禧电子股份有限公司 差动放大器和数据驱动器及显示装置
CN1992512B (zh) * 2005-12-28 2010-09-29 恩益禧电子股份有限公司 差动放大器及采用了它的显示装置
CN101154928B (zh) * 2006-09-21 2011-06-08 瑞萨电子株式会社 运算放大器及驱动液晶显示器的方法
CN102612218A (zh) * 2012-02-28 2012-07-25 李志鹏 多串发光二极管驱动控制器芯片
CN103762946A (zh) * 2014-01-08 2014-04-30 武汉邮电科学研究院 高速驱动放大器
CN105024698A (zh) * 2014-04-30 2015-11-04 奇景光电股份有限公司 电压感测电路
CN109286372A (zh) * 2018-09-19 2019-01-29 电子科技大学 一种高精度的振荡器电路
CN110417383A (zh) * 2019-08-05 2019-11-05 昆山锐芯微电子有限公司 比较器
CN117614423A (zh) * 2024-01-23 2024-02-27 杭州芯正微电子有限公司 一种高压输入高速电压比较器

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8159442B2 (en) * 2005-09-16 2012-04-17 Sharp Kabushiki Kaisha Liquid crystal display device
US7639227B2 (en) * 2006-04-25 2009-12-29 Himax Technologies Limited Integrated circuit capable of synchronizing multiple outputs of buffers
US7705825B2 (en) * 2006-07-31 2010-04-27 Xerox Corporation Method for measuring effective operation of gyricon display device
JP2008048039A (ja) * 2006-08-11 2008-02-28 Sharp Corp 演算増幅回路およびそれを用いた半導体装置
TWI321901B (en) * 2006-11-10 2010-03-11 Orise Technology Co Ltd Rail-to-rail class-ab operational amplifier
DE102007021254B4 (de) * 2007-05-07 2009-08-06 Texas Instruments Deutschland Gmbh Buffertreiber
US7859243B2 (en) * 2007-05-17 2010-12-28 National Semiconductor Corporation Enhanced cascode performance by reduced impact ionization
US20090160557A1 (en) * 2007-12-20 2009-06-25 Infineon Technologies Ag Self-biased cascode current mirror
JP2009246934A (ja) * 2008-03-13 2009-10-22 Nec Electronics Corp 差動増幅器
JP5298285B2 (ja) * 2009-03-03 2013-09-25 株式会社メガチップス レシーバ回路
KR101872310B1 (ko) * 2011-12-19 2018-07-02 에스케이하이닉스 주식회사 레일-투-레일 비교기 및 이를 이용한 ｐａｍ 수신장치 및 통신 시스템
JP6788401B2 (ja) * 2016-07-11 2020-11-25 新日本無線株式会社 コンパレータ
DE102018204782A1 (de) * 2018-03-28 2019-10-02 Robert Bosch Gmbh Detektorschaltung und System zur galvanisch-getrennten Übertragung digitaler Signale
CN111900975A (zh) * 2020-08-06 2020-11-06 中科亿海微电子科技（苏州）有限公司 一种将高电压域信号转变为低电压域信号的电平转换电路
CN113659813B (zh) * 2021-08-12 2023-11-17 广东省大湾区集成电路与系统应用研究院 一种驱动电路
CN116827320B (zh) * 2023-07-27 2024-01-26 江苏润石科技有限公司 一种快速响应的自适应电源转换电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01223807A (ja) * 1988-03-02 1989-09-06 Matsushita Electric Ind Co Ltd 出力回路
JPH0362712A (ja) 1989-07-31 1991-03-18 Ricoh Co Ltd Ｃｍｏｓ演算増幅器回路
JPH09270684A (ja) * 1996-03-29 1997-10-14 Nec Kansai Ltd 比較器
JP3809113B2 (ja) * 2001-03-12 2006-08-16 ローム株式会社 Ｃｍｏｓ演算増幅回路
US6433637B1 (en) * 2001-03-23 2002-08-13 National Semiconductor Corporation Single cell rail-to-rail input/output operational amplifier

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1992511B (zh) * 2005-12-28 2010-09-15 恩益禧电子股份有限公司 差动放大器和数据驱动器及显示装置
CN1992512B (zh) * 2005-12-28 2010-09-29 恩益禧电子股份有限公司 差动放大器及采用了它的显示装置
CN101154928B (zh) * 2006-09-21 2011-06-08 瑞萨电子株式会社 运算放大器及驱动液晶显示器的方法
CN101534099A (zh) * 2008-03-13 2009-09-16 恩益禧电子股份有限公司 差分放大器
CN102612218A (zh) * 2012-02-28 2012-07-25 李志鹏 多串发光二极管驱动控制器芯片
CN103762946B (zh) * 2014-01-08 2017-03-15 武汉邮电科学研究院 高速驱动放大器
CN103762946A (zh) * 2014-01-08 2014-04-30 武汉邮电科学研究院 高速驱动放大器
CN105024698A (zh) * 2014-04-30 2015-11-04 奇景光电股份有限公司 电压感测电路
CN105024698B (zh) * 2014-04-30 2018-07-31 奇景光电股份有限公司 电压感测电路
CN109286372A (zh) * 2018-09-19 2019-01-29 电子科技大学 一种高精度的振荡器电路
CN109286372B (zh) * 2018-09-19 2021-04-02 电子科技大学 一种高精度的振荡器电路
CN110417383A (zh) * 2019-08-05 2019-11-05 昆山锐芯微电子有限公司 比较器
CN110417383B (zh) * 2019-08-05 2023-03-21 锐芯微电子股份有限公司 比较器
CN117614423A (zh) * 2024-01-23 2024-02-27 杭州芯正微电子有限公司 一种高压输入高速电压比较器
CN117614423B (zh) * 2024-01-23 2024-03-29 杭州芯正微电子有限公司 一种高压输入高速电压比较器

Also Published As

Publication number Publication date
US7352243B2 (en) 2008-04-01
CN100533961C (zh) 2009-08-26
JP2005354266A (ja) 2005-12-22
US20050275459A1 (en) 2005-12-15

Similar Documents

Publication Publication Date Title
CN1707942A (zh) 电压比较器电路
CN1200510C (zh) 反馈型放大电路及驱动电路
CN1252914C (zh) 差动电路、放大电路及使用它们的显示装置
CN1183499C (zh) 驱动电路及驱动方法
CN1191565C (zh) 运算放大电路及驱动电路
CN1159846C (zh) 输出控制装置
CN1595796A (zh) 差分放大器及数据驱动器和显示装置
CN1941615A (zh) 差动放大器与数字/模拟转换器以及显示装置
CN1254008C (zh) 显示装置的放大器、驱动电路、便携电话和便携电子装置
CN1677846A (zh) 差动放大器、数字/模拟转换器和显示装置
CN1260881C (zh) 差动电路和放大电路以及使用该放大电路的显示装置
CN101043207A (zh) 差动放大器、数模转换器以及显示装置
CN1941616A (zh) 差动放大器、数字模拟变换器以及显示装置
CN1277247C (zh) 电平移动电路及包括其的显示装置
CN1440120A (zh) 低消耗电流的驱动电路
CN1948974A (zh) 半导体集成电路装置及电子装置
CN1766658A (zh) 电压检测电路、过电流检测电路、充电电流控制系统及电压检测方法
CN1397106A (zh) 高频放大器及混频器
CN1433144A (zh) 电路
CN1777026A (zh) 具有对称电路布局的电压比较器电路
CN1629760A (zh) 使输出电压稳定化的电流放大电路和具备其的液晶显示装置
CN1521714A (zh) 显示装置的驱动电路
CN1976229A (zh) 半导体集成电路及泄漏电流降低方法
CN1855701A (zh) 差动放大器、显示装置的数据驱动器
CN1741370A (zh) 放大器系统和方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090826

Termination date: 20130609