JP2017098594A - オーバードライブアンプ及び半導体装置 - Google Patents

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Abstract

【課題】小規模な回路を追加するだけで低消費電流と高速駆動の双方を満足するオーバードライブアンプを実現する【解決手段】オーバードライブアンプは、ゲートに入力信号が供給される入力トランジスタ（ＭＰ１２，ＭＮ１２）とゲートに出力信号が帰還される帰還入力トランジスタ（ＭＰ１１，ＭＮ１１）がフォールデッドカスコード接続された差動入力回路（１００）と、前記帰還入力トランジスタの電流経路にミラー入力電流経路が接続され前記入力トランジスタの電流経路にミラー出力電流経路が接続されたカレントミラー負荷（１０１）と、前記カレントミラー負荷のミラー出力電流経路から出力制御信号を入力する出力回路（１０２）と、オーバードライブ期間に前記出力制御信号による前記出力回路の出力を増強する方向のバイアス電流（Ｉｐ，Ｉｎ）を前記出力制御信号に基づいて前記カレントミラー負荷に流すオーバードライブ回路（１０３）と、を有する。【選択図】図１

Description

本発明は、オーバードライブアンプ更にはこれを備えて半導体装置に関し、例えばＬＣＤ（liquid crystal display）ドライブＩＣ（(Integrated Circuit）に適用して有効な技術に関する。
バッファアンプなどのドライブアンプによる負荷の駆動性能は負荷の近端と遠端で差があり、また、負荷の温度によっても差を生ずる。例えば、液晶表示パネルは複数の液晶表示素子が行列方向にマトリクス配置され、行方向の表示ライン単位で液晶表示素子の選択端子にゲート線が接続され、液晶表示素子のデータ端子には列方向単位でソースが接続される。複数のソース線は表示ラインが選択される度にドライブアンプによって駆動される。ソース線には抵抗性分や液晶表示素子の容量成分が分布し、遠端程負荷成分が大きくなり、ドライブアンプを高速動作させても、負荷近端の収束時間は短いがパネル負荷の影響で負荷遠端との収束時間に差を生じ、遠端の収束時間が遅くなる傾向にある。パネル負荷が大きい場合は負荷遠端の収束時間はパネル負荷のＲＣが支配的となり、ドライブアンプを高速化してもそれ以上の高速化が困難であった。
負荷近端と遠端での駆動収束時間の差は液晶表示パネルのサイズや許容消費電力の大きさなどに応じて顕在化し、また、低温環境下で生ずる場合もある。
そのような駆動収束時間の差に対して例えば特許文献１に記載されているオーバードライブが知られている。これは、表示階調の変化が生じたとき、変化の大きさに応じた補正値を階調値に加えた駆動データを用いて液晶を駆動することにより、ドライブアンプの駆動速度を改善しようとするものである。また、特許文献２にはロジック回路による制御を用いてオーバードライブのためのオーバードライブ電圧を生成するオーバードライブコントローラについて記載がある。
特開２００６−４７７６７号公報 特開２００３−２９７１３号公報
タブレットやスマートホンなどに搭載される液晶表示パネルの高精細化などにより、ＬＣＤドライブＩＣのソースアンプはより高速に液晶表示パネルの画素を駆動する必要があるが、携帯機器の場合には低消費電力が求められ、単にアンプを大型化して駆動能力を上げることによって高速化することは難しくなっている。このとき、上記特許文献に記載されるように、ディジタル的な処理によって駆動データを補正してソースアンプをオーバードライブさせて対処することが可能である。
しかしながら、本発明者の検討によれば、ディジタル的な処理によって駆動データを補正する場合には、データサンプリングや演算に少なからず時間を要し、補正の応答性を向上させるには限界のあることが明らかにされた。更に、オーバードライブコントローラのような専用ハードウェアを用いて応答速度を向上させようとすれば、回路規模や消費電力が増大することになる。
本発明の目的は、ドライブアンプに小規模な回路を追加するだけで低消費電流と高速駆動の双方を実現することができるオーバードライブ技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。
〔１〕＜オーバードライブ回路（図１，３，４，５，７〜１０参照）＞
オーバードライブアンプ（ＡＭＰ＿１〜ＡＭＰ＿８）は、ゲートに入力信号（Ｖｉｎ）が供給される入力トランジスタ（ＭＰ１２，ＭＮ１２）とゲートに出力信号（Ｖｏｕｔ）が帰還される帰還入力トランジスタ（ＭＰ１１，ＭＮ１１）がフォールデッドカスコード接続された差動入力トランジスタ対を有する差動入力回路（１００）と、前記帰還入力トランジスタの電流経路にミラー入力電流経路（ＭＩｐ、ＭＩｎ）が接続され前記入力トランジスタの電流経路にミラー出力電流経路（ＭＯｐ、ＭＯｎ）が接続されたカレントミラー負荷（１０１）と、前記カレントミラー負荷のミラー出力電流経路から出力制御信号（Ｖｐｏｎ，Ｖｎｏｎ）を入力する出力回路（１０２）と、オーバードライブ期間に前記出力制御信号による前記出力回路の出力を増強する方向のバイアス電流（Ｉｐ，Ｉｎ）を前記出力制御信号に基づいて前記カレントミラー負荷に流すオーバードライブ回路（１０３）と、を有する。
これによれば、差動入力回路、カレントミラー負荷及び出力回路は、入力信号（Ｖｉｎ）に対する出力信号（Ｖｏｕｔ）の負帰還制御機能を有する。即ち、Ｖｉｎ＞Ｖｏｕｔのとき出力信号（Ｖｏｕｔ）を高電圧方向に変化させ、Ｖｉ＜Ｖｏｕｔのとき出力信号（Ｖｏｕｔ）を低電圧方向に変化させる。この負帰還制御機能を有することを前提に、オーバードライブ期間にオーバードライブ回路は前記出力制御信号による前記出力回路の出力を増強する方向のバイアス電流をカレントミラー負荷に流すようになっている。特に、バイアス電流の電流量は前記出力制御信号に基づいて制御される。要するに、オーバードライブ期間にオーバードライブアンプそれ自体が、出力制御信号によって出力しようとする出力回路の出力を自律的に増強することができる。換言すれば、オーバードライブ可能な電圧幅に応じてオーバードライブ量を自己調整することができる。したがって、負荷の近端、遠端の収束時間のずれを最小限に抑えたり、温度環境によって変化する負荷の応答特性の影響を緩和したりするためなどに用いるオーバードライブアンプを、小規模な回路を追加するだけで低消費電流と高速駆動の双方を満足させて実現することができる。
〔２〕＜バイアス電流をミラー入力電流経路に供給（図１，３〜５、７〜１０参照）＞
項１において、前記出力回路は前記出力制御信号をゲートに受ける出力トランジスタ（ＭＰ０，ＭＮ０）を有し、前記オーバードライブ回路は、前記出力制御信号（Ｖｐｏｎ，Ｖｎｏｎ）に基づいて相互コンダクタンスが制御されるオーバードライブトランジスタ（ＮＰ１，ＭＮ１）と、前記オーバードライブトランジスタに直列され前記オーバードライブ期間にオン状態にされるスイッチトランジスタ（ＭＰ２，ＭＮ２）とを有し、前記スイッチトランジスタのオン状態で前記バイアス電流を前記カレントミラー負荷のミラー入力電流経路に流す。
これによれば、前記バイアス電流が前記カレントミラー負荷のミラー入力電流経路から引き抜かれるように流される場合に当該ミラー入力電流経路の電圧が下がり、前記バイアス電流が前記カレントミラー負荷のミラー入力電流経路に合流されるように流される場合に当該ミラー入力電流経路の電圧が上がる。このミラー入力電流経路の変化が、そのときの出力制御信号によって出力回路が出力しようとする出力を自律的に増強するようになっている。オーバードライブ期間はスイッチトランジスタのスイッチ制御によるオン動作期間で時間調整が可能になる。
〔３〕＜バイアス電圧に応ずるゲート・ドレイン間電圧の拡大量の選択制御＞
項２において、前記オーバードライブ回路は、前記オーバードライブトランジスタに直列接続されたバイアストランジスタ（ＭＰ３，ＭＮ３））を更に含み、前記バイアストランジスタはゲートに供給されるバイアス信号（ｐ＿ｂｓ１、ｎ＿ｂｓ１）の電圧に応じて相互コンダクタンスが決定される。
これによれば、オーバードライブ回路が出力するバイアス電流の電流量を可変に制御することができる。バイアス電流量の調整によって出力回路の出力増強（オーバードライブ電圧）が調整される。
〔４〕＜ｐＭＯＳカレントミラー回路とｎＭＯＳカレントミラー回路（図１，３〜５，７〜１０参照）＞
項３において、前記カレントミラー負荷は、浮遊電流源（１０１ｃ）と高電位電源（Ｖｄｄ）との間に接続されたｐＭＯＳカレントミラー回路（１０１ａ）と、前記浮遊電流源と低電位電源との間に接続されたｎＭＯＳカレントミラー回路（１０１ｂ）とを含む。ｐＭＯＳカレントミラー回路は、ゲートが共通接続され夫々ｐチャネル型ＭＯＳトランジスタからなるｐＭＯＳミラー入力トランジスタ（ＭＰ２１）とｐＭＯＳミラー出力トランジスタ（ＭＰ２２）を有し、前記ｐＭＯＳミラー入力トランジスタのゲート・ドレイン間が接続される。ｎＭＯＳカレントミラー回路は、ゲートが共通接続され夫々ｎチャネル型ＭＯＳトランジスタからなるｎＭＯＳミラー入力トランジスタ（ＭＮ２１）とｎＭＯＳミラー出力トランジスタ（ＭＮ２２）を有し、前記ｎＭＯＳミラー入力トランジスタのゲート・ドレイン間が接続される。前記出力回路は、前記ｐＭＯＳカレントミラー回路の前記ｐＭＯＳミラー出力トランジスタのドレインにゲートが接続されたｐチャネル型ＭＯＳトランジスタで成るｐＭＯＳ出力トランジスタ（ＭＰ０）に、前記ｎＭＯＳカレントミラー回路の前記ｎＭＯＳミラー出力トランジスタのドレインにゲートが接続されたｎチャネル型ＭＯＳトランジスタで成るｎＭＯＳ出力トランジスタ（ＭＮ０）が直列接続された、プッシュ・プル出力回路である。
これによれば、低電位電源から高電位電源に向う出力回路の出力波形と高電位電源から低電位電源に向う出力回路の出力波形の対称性を容易に実現することができる。
〔５〕＜ｐＭＯＳカレントミラー回路にｐＭＯＳオーバードライブ回路、ｎＭＯＳカレントミラー回路にｎＭＯＳオーバードライブ回路を結合（図１，３〜５参照）＞
項４において、前記オーバードライブ回路は、前記ｐＭＯＳカレントミラー回路に含まれるｐＭＯＳミラー入力トランジスタのドレインと前記高電位電源との間に接続されたｐＭＯＳオーバードライブ回路（１０３ａ，１０３ｃ）と、前記ｎＭＯＳカレントミラー回路に含まれるｎＭＯＳミラー入力トランジスタのドレインと前記低電位電源との間に接続されたｎＭＯＳオーバードライブ回路（１０３ｂ，１０３ｄ）とを有する。前記ｐＭＯＳオーバードライブ回路は、前記オーバードライブトランジスタ、前記スイッチトランジスタ、及びバイアストランジスタとして夫々ｐチャネル型ＭＯＳトランジスタで形成されたｐＭＯＳオーバードライブトランジスタ（ＭＰ１）、ｐＭＯＳスイッチトランジスタ（ＭＰ２）、及びｐＭＯＳバイアストランジスタ（ＭＰ３）を有する。前記ｎＭＯＳオーバードライブ回路は、前記オーバードライブトランジスタ、前記スイッチトランジスタ、及びバイアストランジスタとして夫々ｎチャネル型ＭＯＳトランジスタで形成されたｎＭＯＳオーバードライブトランジスタ（ＭＮ１）、ｎＭＯＳスイッチトランジスタ（ＭＮ２）、及びｎＭＯＳバイアストランジスタ（ＭＮ３）を有する。
これによれば、ｐＭＯＳオーバードライブ回路（１０３ａ）がｐＭＯＳカレントミラー回路（１０１ａ）のミラー電流入力経路に電流を供給すことによりミラー電流出力経路のドレイン電圧を降下させるように作用して、ｐＭＯＳ出力トランジスタ（ＭＰ０）の相互コンダクタンスを拡大させることにより、出力回路（１０２）が出力しようとするハイレベル出力が自律的に高電位側に増強される。また、ｎＭＯＳオーバードライブ回路（１０３ｂ）がｎＭＯＳカレントミラー回路（１０１ｂ）のミラー電流入力経路から電流を引き抜く方向に流すことによりミラー電流出力経路のドレイン電圧を上昇させるように作用して、ｎＭＯＳ出力トランジスタ（ＭＮ０）の相互コンダクタンスを拡大させることにより、出力回路（１０２）が出力しようとするローレベル出力が自律的に低電位側に増強される。
〔６〕＜スイッチトランジスタをオーバードライブ制御信号で直接制御（図１，３，４参照）＞
項５において、前記ｐＭＯＳオーバードライブ回路（１０３ａ）の前記ｐＭＯＳスイッチトランジスタ（ＭＰ２）はゲートにオーバードライブ制御信号（ＯＤ）の反転信号を入力する。前記ｎＭＯＳオーバードライブ回路（１０３ｂ）の前記ｎＭＯＳスイッチトランジスタ（ＭＮ２）はゲートに前記オーバードライブ制御信号を入力する。
これにより、オーバードライブ制御信号によってオーバードライブ期間を制御することができる。
〔７〕＜ｐＭＯＳスイッチトランジスタとｎＭＯＳスイッチトランジスタのスイッチ状態を排他制御（図５，６参照）＞
項５において、前記ｐＭＯＳオーバードライブ回路（１０３ｃ）の前記ｐＭＯＳスイッチトランジスタ（ＭＰ２）はゲートに前記オーバードライブ制御信号の反転信号（ＯＤ＿ｂ）と第１スイッチ制御信号（Ｖｐｓｗ＿ｂ）との論理和信号を入力する。前記ｎＭＯＳオーバードライブ回路（１０３ｄ）の前記ｎＭＯＳスイッチトランジスタ（ＭＮ２）はゲートに前記オーバードライブ制御信号（ＯＤ）と第２スイッチ制御信号（Ｖｎｓｗ＿ｂ）との論理積信号を入力する。前記第１スイッチ制御信号は前記ｐチャネル型ＭＯＳトランジスタで成るｐＭＯＳ出力トランジスタ（ＭＰ０）のゲート信号よりも遅くローレベルに変化され早くハイレベルに変化される信号であり、前記第２スイッチ制御信号は前記ｎチャネル型ＭＯＳトランジスタで成るｎＭＯＳ出力トランジスタ（ＭＮ０）のゲート信号よりも早くローレベルに変化され遅くローレベルに変化される信号である。即ち、前記第１スイッチ制御信号はＶｐｏｎの変化に対してＭＰ２を早くオフとし遅くオンにする。前記第２スイッチ制御信号はＶｎｏｎの変化に対してＭＮ２を早くオフとし遅くオンにする。
これによれば、項６の如くスイッチトランジスタ（ＭＰ２，ＭＮ２）をオーバードライブ制御信号で直接制御する場合にはオーバードライブ開始後、双方のスイッチトランジスタが共にオンになるため、出力制御信号（Ｖｐｏｎ，Ｖｎｏｎ）の電圧次第では双方のオーバードライブトランジスタ（ＭＰＰ１，ＭＮ１）が共にオンし、Ｖｉｎ＞Ｖｏｕｔ、Ｖｉｎ＜Ｖｏｕｔのいずれの場合でもバイアス電流（Ｉｐ，Ｉｎ）が流れる場合がある。本来の出力増強機能としては、オーバードライブ開始後Ｖｉｎ＞Ｖｏｕｔではバイアス電流Ｉｐのみ、Ｖｉｎ＜Ｖｏｕｔではバイアスでン流Ｉｎのみを流す方が効率がよい。したがって、本項の如く、Ｖｉｎ＞ＶｏｕｔではｐＭＯＳスイッチトランジスタ（ＭＰ２）のみをオンにし、Ｖｉｎ＜ＶｏｕｔではｎＭＯＳスイッチトランジスタ（ＭＮ２）のみをオンにすることで、バイアス電流Ｉｐ，Ｉｎのどちらか一方を流すようにすることができる。特に、前記ｐＭＯＳ出力トランジスタ（ＭＰ０）のゲート信号よりも遅くローレベルに変化される第１スイッチ制御信号を用いてｐＭＯＳオーバードライブ回路にバイアス電流Ｉｐを流し始め、前記ｎＭＯＳ出力トランジスタ（ＭＮ０）のゲート信号よりも遅くハイレベルに変化する前記第２スイッチ制御信号を用いてｎＭＯＳオーバードライブ回路にバイアス電流Ｉｎを流し始める。したがって、オーバードライブ開始直後にオーバードライブ方向が逆になる誤動作、即ち、バイアス電流Ｉｐを流すべき場合にバイアス電流Ｉｎが流れたり、逆にバイアス電流Ｉｎを流すべき場合にバイアス電流Ｉｐが流れたりする事態を防ぐことができる。要するに、オーバードライブ開始直後に誤ったオーバードライブをしないようにすることができる。
〔８〕＜ｐチャネル型の差動入力トランジスタ対とｎチャネル型の差動入力トランジスタ対（図１，５参照）＞
項５において、前記差動入力回路は、前記高電位電源と前記ｎＭＯＳカレントミラー回路との間に接続されたｐＭＯＳ差動入力トランジスタ対（１００ａ）と、前記低電位電源と前記ｐＭＯＳカレントミラー回路との間に接続されたｎＭＯＳ差動入力トランジスタ対（１００ｂ）とを前記差動入力トランジスタ対として含む。前記ｐＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｐチャネル型ＭＯＳトランジスタから成るｐＭＯＳ入力トランジスタ（ＭＰ１２）及びｐＭＯＳ帰還入力トランジスタ（ＭＰ１１）を含み、前記ｐＭＯＳ入力トランジスタのドレインが前記ｎＭＯＳミラー出力トランジスタ（ＭＮ２２）のドレインに接続され、前記ｐＭＯＳ帰還入力トランジスタのドレインが前記ｎＭＯＳミラー入力トランジスタ（ＭＮ２１）のドレインに接続される。前記ｎＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｎチャネル型ＭＯＳトランジスタから成るｎＭＯＳ入力トランジスタ（ＭＮ１２）及びｎＭＯＳ帰還入力トランジスタ（ＭＮ１１）を含み、前記ｎＭＯＳ入力トランジスタのドレインが前記ｐＭＯＳミラー出力トランジスタ（ＭＰ２２）のドレインに接続され、前記ｎＭＯＳ帰還入力トランジスタのドレインが前記ｐＭＯＳミラー入力トランジスタ（ＭＰ２１）のドレインに接続される。
これによれば、ｐＭＯＳ差動入力トランジスタ対の入力に応じてｎＭＯＳカレントミラー回路の状態を決定すると共にｎＭＯＳ差動入力トランジスタ対の入力に応じてｐＭＯＳカレントミラー回路の状態を決定することができるから、入力信号（Ｖｉｎ）に対する出力信号（Ｖｏｕｔ）の負帰還制御に高い応答性得ることができる。
〔９〕＜ｐチャネル型の差動入力トランジスタ対（図４参照）＞
項５において、前記差動入力回路の前記差動入力トランジスタ対は、前記高電位電源と前記ｎＭＯＳカレントミラー回路との間に接続されたｐＭＯＳ差動入力トランジスタ対である。前記ｐＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｐチャネル型ＭＯＳトランジスタから成るｐＭＯＳ入力トランジスタ及びｐＭＯＳ帰還入力トランジスタを含み、前記ｐＭＯＳ入力トランジスタのドレインが前記ｎＭＯＳミラー出力トランジスタのドレインに接続され、前記ｐＭＯＳ帰還入力トランジスタのドレインが前記ｎＭＯＳミラー入力トランジスタのドレインに接続される。
これによれば、項８に比べて低電位出力から高電位出力への負帰還制御の応答性は多少低下するが回路規模の縮小に資することができる。
〔１０〕＜ｎチャネル型の差動入力トランジスタ対（図３参照）＞
項５において、前記差動入力回路の前記差動入力トランジスタ対は前記低電位電源と前記ｐＭＯＳカレントミラー回路との間に接続されたｎＭＯＳ差動入力トランジスタ対である。前記ｎＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｎチャネル型ＭＯＳトランジスタから成るｎＭＯＳ入力トランジスタ及びｎＭＯＳ帰還入力トランジスタを含み、前記ｎＭＯＳ入力トランジスタのドレインが前記ｐＭＯＳミラー出力トランジスタのドレインに接続され、前記ｎＭＯＳ帰還入力トランジスタのドレインが前記ｐＭＯＳミラー入力トランジスタのドレインに接続される。
これによれば、項８に比べて高電位出力から低電位出力への負帰還制御の応答性は多少低下するが回路規模の縮小に資することができる。
〔１１〕＜ｐＭＯＳカレントミラー回路にｎＭＯＳオーバードライブ回路、ｎＭＯＳカレントミラー回路にｐＭＯＳオーバードライブ回路を結合（図７〜１０参照）＞
項４において、前記オーバードライブ回路は、前記ｐＭＯＳカレントミラー回路（１０１ａ）に含まれるｐＭＯＳミラー入力トランジスタ（ＭＰ２１）のドレインと前記低電位電源（ＶＳＳ）との間に接続されたｎＭＯＳオーバードライブ回路（１０３ｆ、１０３ｈ）と、前記ｎＭＯＳカレントミラー回路（１０１ｂ）に含まれるｎＭＯＳミラー入力トランジスタ（ＭＮ２１）のドレインと前記高電位電源（Ｖｄｄ）との間に接続されたｐＭＯＳオーバードライブ回路（１０３ｅ、１０３ｇ）とを有する。前記ｐＭＯＳオーバードライブ回路は、前記オーバードライブトランジスタ、前記スイッチトランジスタ、及びバイアストランジスタとして夫々ｐチャネル型ＭＯＳトランジスタで形成されたｐＭＯＳオーバードライブトランジスタ（ＭＰ１）、ｐＭＯＳスイッチトランジスタ（ＭＰ２）、及びｐＭＯＳバイアストランジスタ（ＭＰ３）を有する。前記ｎＭＯＳオーバードライブ回路は、前記オーバードライブトランジスタ、前記スイッチトランジスタ、及びバイアストランジスタとして夫々ｎチャネル型ＭＯＳトランジスタで形成されたｎＭＯＳオーバードライブトランジスタ（ＭＮ１）、ｎＭＯＳスイッチトランジスタ（ＭＮ２）、及びｎＭＯＳバイアストランジスタ（ＭＮ３）を有する。
これによれば、ｐＭＯＳオーバードライブ回路（１０３ｅ、１０３ｇ）がｎＭＯＳカレントミラー回路（１０１ｂ）のミラー電流入力経路に電流を供給すことによりミラー電流出力経路（ＭＯｎ）のドレイン電圧を降下させるように作用して、ｎＭＯＳ出力トランジスタ（ＭＮ０）の相互コンダクタンスを減少させることにより、出力回路（１０２）が出力しようとするハイレベル出力が自律的に高電位側に増強される。また、ｎＭＯＳオーバードライブ回路（１０３ｆ、１０３ｈ）がｐＭＯＳカレントミラー回路（１０１ａ）のミラー電流入力経路から電流を引き抜く方向に流すことによりミラー電流出力経路のドレイン電圧を上昇させるように作用して、ｐＭＯＳ出力トランジスタ（ＭＰ０）の相互コンダクタンスを減少させることにより、出力回路（１０２）が出力しようとするローレベル出力が自律的に低電位側に増強される。
〔１２〕＜スイッチトランジスタをオーバードライブ制御信号で直接制御（図７，９，１０参照）＞
項１１において、前記ｐＭＯＳオーバードライブ回路（１０３ｅ）の前記ｐＭＯＳスイッチトランジスタ（ＭＰ２）はゲートに前記オーバードライブ制御信号（ＯＤ）の反転信号を入力し、前記ｎＭＯＳオーバードライブ回路（１０３ｆ）の前記ｎＭＯＳスイッチトランジスタ（ＭＮ２）はゲートに前記オーバードライブ制御信号（ＯＤ）を入力する。
これにより、オーバードライブ制御信号によってオーバードライブ期間を制御することができる。
〔１３〕＜ｐＭＯＳスイッチトランジスタとｎＭＯＳスイッチトランジスタのスイッチを排他制御（図８参照）＞
項１１において、前記ｐＭＯＳオーバードライブ回路（１０３ｇ）の前記ｐＭＯＳスイッチトランジスタ（ＭＰ２）はゲートに前記オーバードライブ制御信号の反転信号（ＯＤ＿ｂ）と第１スイッチ制御信号（Ｖｐｓｗ＿ｂ）との論理和信号を入力し、前記ｎＭＯＳオーバードライブ回路（１０３ｈ）の前記ｎＭＯＳスイッチトランジスタ（ＭＮ２）はゲートに前記オーバードライブ制御信号（ＯＤ）と第２スイッチ制御信号（Ｖｎｓｗ＿ｂ）との論理積信号を入力する。前記第１スイッチ制御信号は前記ｐチャネル型ＭＯＳトランジスタで成るｐＭＯＳ出力トランジスタ（ＭＰ０）のゲート信号（Ｖｐｏｎ）よりも早く同期的に変化する信号であり、前記第２スイッチ制御信号は前記ｎチャネル型ＭＯＳトランジスタで成るｎＭＯＳ出力トランジスタ（ＭＮ０）のゲート信号（Ｖｎｏｎ）よりも早く同期的に変化する信号である。
これによれば、項７と同様に、オーバードライブ開始直後にオーバードライブ方向が逆になる誤動作を防いで、オーバードライブ開始直後に誤ったオーバードライブをしないようにすることができる。
〔１４〕＜ｐチャネル型の差動入力トランジスタ対とｎチャネル型の差動入力トランジスタ対（図７，８参照）＞
項１１において、前記差動入力回路は、前記高電位電源と前記ｎＭＯＳカレントミラー回路との間に接続されたｐＭＯＳ差動入力トランジスタ対と、前記低電位電源と前記ｐＭＯＳカレントミラー回路との間に接続されたｎＭＯＳ差動入力トランジスタ対とを前記差動入力トランジスタ対として含む。前記ｐＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｐチャネル型ＭＯＳトランジスタから成るｐＭＯＳ入力トランジスタ及びｐＭＯＳ帰還入力トランジスタを含み、前記ｐＭＯＳ入力トランジスタのドレインが前記ｎＭＯＳミラー出力トランジスタのドレインに接続され、前記ｐＭＯＳ帰還入力トランジスタのドレインが前記ｎＭＯＳミラー入力トランジスタのドレインに接続される。前記ｎＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｎチャネル型ＭＯＳトランジスタから成るｎＭＯＳ入力トランジスタ及びｎＭＯＳ帰還入力トランジスタを含み、前記ｎＭＯＳ入力トランジスタのドレインが前記ｐＭＯＳミラー出力トランジスタのドレインに接続され、前記ｎＭＯＳ帰還入力トランジスタのドレインが前記ｐＭＯＳミラー入力トランジスタのドレインに接続される。
これによれば、項８と同様に入力信号（Ｖｉｎ）に対する出力信号（Ｖｏｕｔ）の負帰還制御に高い応答性得ることができる。
〔１５〕＜ｐチャネル型の差動入力トランジスタ対（図９参照）＞
項１１において、前記差動入力回路の前記差動入力トランジスタ対は、前記高電位電源と前記ｎＭＯＳカレントミラー回路との間に接続されたｐＭＯＳ差動入力トランジスタ対である。前記ｐＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｐチャネル型ＭＯＳトランジスタから成るｐＭＯＳ入力トランジスタ及びｐＭＯＳ帰還入力トランジスタを含み、前記ｐＭＯＳ入力トランジスタのドレインが前記ｎＭＯＳミラー出力トランジスタのドレインに接続され、前記ｐＭＯＳ帰還入力トランジスタのドレインが前記ｎＭＯＳミラー入力トランジスタのドレインに接続される。
これによれば、項１４に比べて低電位出力から高電位出力への負帰還制御の応答性は多少低下するが回路規模の縮小に資することができる。
〔１６〕＜ｎチャネル型の差動入力トランジスタ対（図１０参照）＞
項１１において、前記差動入力回路の前記差動入力トランジスタ対は前記低電位電源と前記ｐＭＯＳカレントミラー回路との間に接続されたｎＭＯＳ差動入力トランジスタ対である。前記ｎＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｎチャネル型ＭＯＳトランジスタから成るｎＭＯＳ入力トランジスタ及びｎＭＯＳ帰還入力トランジスタを含み、前記ｎＭＯＳ入力トランジスタのドレインが前記ｐＭＯＳミラー出力トランジスタのドレインに接続され、前記ｎＭＯＳ帰還入力トランジスタのドレインが前記ｐＭＯＳミラー入力トランジスタのドレインに接続される。
これによれば、項１４に比べて高電位出力から低電位出力への負帰還制御の応答性は多少低下するが回路規模の縮小に資することができる。
〔１７〕＜半導体装置（図１４参照）＞
半導体装置（３）は並列動作される複数のオーバードライブアンプ（ＡＭＰ＿１〜ＡＭＰ＿８）を含んで１個の半導体基板に形成される。前記オーバードライブアンプは、ゲートに入力信号（Ｖｉｎ）が供給される入力トランジスタ（ＭＰ１２，ＭＮ１２）とゲートに出力信号（Ｖｏｕｔ）が帰還される帰還入力トランジスタ（ＭＰ１１，ＭＮ１１）がフォールデッドカスコード接続された差動入力トランジスタ対を有する差動入力回路（１００）と、前記帰還入力トランジスタの電流経路にミラー入力電流経路（ＭＩｐ、ＭＩｎ）が接続され前記入力トランジスタの電流経路にミラー出力電流経路（ＭＯｐ、ＭＯｎ）が接続されたカレントミラー負荷（１０１）と、前記カレントミラー負荷のミラー出力電流経路から出力制御信号（Ｖｐｏｎ，Ｖｎｏｎ）を入力する出力回路（１０２）と、オーバードライブ期間に前記出力制御信号による前記出力回路の出力を増強する方向のバイアス電流（Ｉｐ，Ｉｎ）を前記出力制御信号に基づいて前記カレントミラー負荷に流すオーバードライブ回路（１０３）と、を有する。
これによれば、オーバードライブアンプは項１と同様にオーバードライブ期間にオーバードライブアンプそれ自体が、出力制御信号によって出力しようとする出力回路の出力を自律的に増強することができるから、小規模な回路を追加するだけで低消費電流と高速駆動の双方が実現される。したがって、上記半導体装置は電池駆動のように低消費電力が要請される携帯機器などに搭載される駆動用途に好適である。更に、オーバードライブアンプそれ自体が、出力制御信号によって出力しようとする出力回路の出力を自律的に増強するから、並列動作される複数個のオーバードライブアンプの出力レベルが相違されていてもその相違に応じて自律的に適切なオーバードライブが行われる。
〔１８〕＜バイアス電流をカレントミラー負荷のミラー入力電流経路に供給（図１，３〜５、７〜１０参照）＞
項１７において、前記出力回路は前記入力信号をゲートに受ける出力トランジスタを有する。前記オーバードライブ回路は、前記出力制御信号に基づいて相互コンダクタンスが制御されるオーバードライブトランジスタと、前記オーバードライブトランジスタに直列され前記オーバードライブ期間にオン状態にされるスイッチトランジスタとを有し、前記スイッチトランジスタのオン状態で前記バイアス電流を前記カレントミラー負荷のミラー入力電流経路に流す。
これによれば項２と同様に作用効果を奏する。
〔１９〕＜レジスタ設定値でバイアストランジスタの相互コンダクタンス制御＞
項１８において、前記オーバードライブ回路は、前記オーバードライブトランジスタに直列接続されたバイアストランジスタを更に含み、前記バイアストランジスタはゲートに供給されるバイアス信号（ｐ＿ｂｓ１、ｎ＿ｂｓ１）の電圧に応じて相互コンダクタンスが決定され前記バイアス信号の電圧を決定する制御データが書換え可能に設定される制御レジスタ（１３）を有する。
これによれば、駆動負荷に応じてオーバードライブアンプのオーバードライブ能力、即ち、バイアス電流量の調整による出力回路の出力増強の度合いを、制御レジスタに書き込む制御データによって可変に設定することができる。
〔２０〕＜複数のオーバードライブアンプをソースドライバに適用したＬＣＤドライブＩＣ＞
項１９において、表示データに応ずる階調電圧信号を表示タイミングに同期して並列的に出力するソースドライバを有し、前記ソースドライバは複数の前記オーバードライブアンプを有し、夫々のオーバードライブアンプは、対応する外部端子から半導体装置の外部に階調電圧信号を出力するバッファアンプである。
これによれば、タブレットやスマートホンなどに搭載される液晶表示パネルのソース線負荷の近端、遠端の収束時間のずれを最小限に抑えることができる。大幅な回路変更なしにソースドライバのオーバードライブ動作が可能となる。また、そのドライブ電圧レベルの調整が可能となる。タブレットやスマートホンなどに搭載される液晶表示パネルの高精細化などに対して、より高速な、より応答性の優れた画素駆動を低消費電力でしかも回路規模を増大させることなく実現するのに好適である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、駆動可能な電圧幅に応じてオーバードライブ量を自己調整することができ、過剰なオーバードライブも抑制することが容易である。負荷の近端、遠端の収束時間のずれを最小限に抑えるためなどに用いるオーバードライブアンプを、小規模な回路を追加するだけで低消費電流と高速駆動の双方を満足させて実現することができる。
図１はオーバードライブアンプの第１の例を示す回路図である。 図２はオーバードライブアンプの動作波形を例示する波形図である。 図３はオーバードライブアンプの第２の例を示す回路図である。 図４はオーバードライブアンプの第３の例を示す回路図である。 図５はオーバードライブアンプの第４の例を示す回路図である。 図６はオーバードライブ開始直後にｐＭＯＳオーバードライブ回路とｎＭＯＳオーバードライブ回路の双方にオーバードライブ電流を流さないようにする制御信号の生成論理を例示する回路図である。 図７はオーバードライブアンプの第５の例を示す回路図である。 図８はオーバードライブアンプの第６の例を示す回路図である。 図９はオーバードライブアンプの第７の例を示す回路図である。 図１０はオーバードライブアンプの第８の例を示す回路図である。 図１１は液晶表示パネルのソース線負荷の説明図である。 図１２はソース線の近端と遠端の負荷駆動波形を例示する波形図である。 図１３は液晶表示パネルの一例を示す回路図である。 図１４はオーバードライブアンプをソース線ドライバに適用したＬＣＤドライブＩＣを例示するブロック図である。
以下にＡＭＰ＿１〜ＡＭＰ＿８で夫々例示される複数種類のオーバードライブアンプについて説明する。夫々のオーバードライブアンプＡＭＰ＿１〜ＡＭＰ＿８は差動入力回路１００、カレントミラー負荷１０１、出力回路１０２及びオーバードライブ回路１０３を備え、ボルテージフォロアアンプのようなバッファアンプを構成する。オーバードライブ回路１０３はオーバードライブ期間にバイアス電流を流すバイアス電流回路によって実現する。
《オーバードライブアンプＡＭＰ＿１》
図１に基づいて第１の例に係るオーバードライブアンプＡＭＰ＿１について説明する。
このオーバードライブアンプＡＳＭＰ＿１において、カレントミラー負荷１００は、特に制限されないが、浮遊電流源１０１ｃと高電位電源Ｖｄｄ（例えば＋１５Ｖのような正電源）との間に接続されたｐＭＯＳカレントミラー回路１０１ａと、浮遊電流源１０１ｃと低電位電源Ｖｓｓ（例えば−１５Ｖのような負電源）との間に接続されたｎＭＯＳカレントミラー回路１０１ｂによって構成される。ｐＭＯＳカレントミラー回路１０１ａは、ゲートが共通接続され夫々ｐチャネル型ＭＯＳトランジスタからなるｐＭＯＳミラー入力トランジスタＭＰ２１とｐＭＯＳミラー出力トランジスタＭＰ２２を有し、ｐＭＯＳミラー入力トランジスタＭＰ２１のゲート・ドレイン間が接続される。ｎＭＯＳカレントミラー回路１０１ｂは、ゲートが共通接続され夫々ｎチャネル型ＭＯＳトランジスタからなるｎＭＯＳミラー入力トランジスタＭＮ２１とｎＭＯＳミラー出力トランジスタＭＮ２２を有し、ｎＭＯＳミラー入力トランジスタＭＮ２１のゲート・ドレイン間が接続される。浮遊電流源１０１ｃは、ｐＭＯＳミラー入力トランジスタＭＰ２１のドレインとｎＭＯＳミラー入力トランジスタＭＮ２１のドレインとの間に直列配置されたｐＭＯＳトランジスタＭＰ２３及びｎＭＯＳトランジスタＭＮ２３と、ｐＭＯＳミラー出力トランジスタＭＰ２２のドレインとｎＭＯＳミラー出力トランジスタＭＮ２２のドレインとの間に直列配置されたｐＭＯＳトランジスタＭＰ２４及びｎＭＯＳトランジスタＭＮ２４とによって構成される。ｐＭＯＳトランジスタＭＰ２３のゲートにはバイアス電圧ｐ＿ｂｓ４が供され、ｎＭＯＳトランジスタＭＮ２３のゲートにはバイアス電圧ｎ＿ｂｓ４が供され、ｐＭＯＳトランジスタＭＰ２４のゲートにはバイアス電圧ｐ＿ｂｓ５が供され、ｎＭＯＳトランジスタＭＮ２４のゲートにはバイアス電圧ｎ＿ｂｓ５が供され、夫々のゲート・ソース間電圧に応じたオン抵抗を持った浮遊電流源として機能する。
図１において出力回路１０２は、特に制限されないが、ｐＭＯＳカレントミラー回路１０１ａの前記ｐＭＯＳミラー出力トランジスタＭＰ２２のドレインにゲートが接続されたｐチャネル型ＭＯＳトランジスタで成るｐＭＯＳ出力トランジスタＭＰ０に、前記ｎＭＯＳカレントミラー回路１０１ｂのｎＭＯＳミラー出力トランジスタＭＮ２２のドレインにゲートが接続されたｎチャネル型ＭＯＳトランジスタで成るｎＭＯＳ出力トランジスタＭＮ０が直列接続された、プッシュ・プル出力回路として構成される。ｐＭＯＳ出力トランジスタＭＰ０のゲート入力信号は出力制御信号Ｖｐｏｎとされ、ｎＭＯＳ出力トランジスタＭＮ０のゲート入力信号は出力制御信号Ｖｎｏｎとされる。
図１において差動入力回路１００は、特に制限されないが、前記高電位電源ＶｄｄとｎＭＯＳカレントミラー回路１０１ｂとの間にｐチャネル型の定電流源ＭＯＳトランジスタＭＰ１０を介して接続されたｐＭＯＳ差動入力トランジスタ対１００ａと、低電位電源ＶｓｓとｐＭＯＳカレントミラー回路１０１ａとの間にｎチャネル型の定電流源ＭＯＳトランジスタＭＮ１０を介して接続されたｎＭＯＳ差動入力トランジスタ対１００ｂとから成る。定電流源ＭＯＳトランジスタＭＰ１０はゲートにバイアス電圧ｐ＿ｂｓ３が印加され、定電流源ＭＯＳトランジスタＭＮ１０はゲートにバイアス電圧ｎ＿ｂｓ３が印加される。
前記ｐＭＯＳ差動入力トランジスタ対１００ａは、夫々ｐチャネル型ＭＯＳトランジスタから成るｐＭＯＳ入力トランジスタＭＰ１２及びｐＭＯＳ帰還入力トランジスタＭＰ１１を含み、ｐＭＯＳ入力トランジスタＭＰ１２のドレインがｎＭＯＳミラー出力トランジスタＭＮ２２のドレインに接続され、ｐＭＯＳ帰還入力トランジスタＭＰ１１のドレインがｎＭＯＳミラー入力トランジスタＭＮ２１のドレインに接続される。
ｎＭＯＳ差動入力トランジスタ対１００ｂは、夫々ｎチャネル型ＭＯＳトランジスタから成るｎＭＯＳ入力トランジスタＭＮ１２及びｎＭＯＳ帰還入力トランジスタＭＮ１１を含み、ｎＭＯＳ入力トランジスタＭＮ１２のドレインが前記ｐＭＯＳミラー出力トランジスタＭＰ２２のドレインに接続され、ｎＭＯＳ帰還入力トランジスタＭＮ１１のドレインがｐＭＯＳミラー入力トランジスタＭＰ２１のドレインに接続される。
オーバードライブ回路１０３はオーバードライブ期間に前記出力制御信号Ｖｐｏｎ，Ｖｎｏｎによる出力回路１０２の出力を増強する方向のバイアス電流Ｉｐ，Ｉｎを前記出力制御信号Ｖｐｏｎ，Ｖｎｏｎに基づいてカレントミラー負荷１０１に流すものである。図１の例では、オーバードライブ回路１０３は、ｐＭＯＳカレントミラー回路１０１ａに含まれるｐＭＯＳミラー入力トランジスタＭＰ２１のドレインと高電位電源Ｖｄｄとの間に接続されたｐＭＯＳオーバードライブ回路１０３ａと、ｎＭＯＳカレントミラー回路１０１ｂに含まれるｎＭＯＳミラー入力トランジスタＭＮ２１のドレインと低電位電源Ｖｓｓとの間に接続されたｎＭＯＳオーバードライブ回路１０３ｂとを有する。
ｐＭＯＳオーバードライブ回路は、夫々ｐチャネル型ＭＯＳトランジスタから成るオーバードライブトランジスタＭＰ１、スイッチトランジスタＭＰ２、及びバイアストランジスタＭＰ３の直列回路で構成される。オーバードライブトランジスタＭＰ１は制御信号Ｖｐｏｎによって相互コンダクタンスが制御される。スイッチトランジスタＭＰ２はオーバードライブ制御信号ＯＤの反転信号をゲートに受けてオーバードライブ期間にオン状態に制御される。バイアストランジスタＭＰ３はゲートに供給されるバイアス信号ｐ＿ｂｓ１の電圧に応じてその相互コンダクタンスが制御される。
ｎＭＯＳオーバードライブ回路は、夫々ｎチャネル型ＭＯＳトランジスタから成るｎＭＯＳオーバードライブトランジスタＭＮ１、ｎＭＯＳスイッチトランジスタＭＮ２、及びｎＭＯＳバイアストランジスタＭＮ３の直列回路で構成される。オーバードライブトランジスタＭＮ１は制御信号Ｖｎｏｎによって相互コンダクタンスが制御される。スイッチトランジスタＭＮ２はオーバードライブ制御信号ＯＤをゲートに受けてオーバードライブ期間にオン状態に制御される。バイアストランジスタＭＮ３はゲートに供給されるバイアス信号ｎ＿ｂｓ１の電圧に応じてその相互コンダクタンスが制御される。
図１のオーバードライブアンプＡＭＰ＿１の差動入力回路１００、カレントミラー負荷１０１及び出力回路１０２は、入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの負帰還制御機能を有する。即ち、Ｖｉｎ＞Ｖｏｕｔのとき出力信号Ｖｏｕｔを高電圧方向に変化させ、Ｖｉ＜Ｖｏｕｔのとき出力信号Ｖｏｕｔを低電圧方向に変化させる。この負帰還制御機能を有することを前提に、オーバードライブ期間にオーバードライブ回路１０３は前記出力制御信号Ｖｐｏｎ，Ｖｎｏｎによる出力回路１０２の出力を増強する方向のバイアス電流Ｉｐ，Ｉｎをカレントミラー負荷１０１ａ、１０１ｂに流すようになっている。
更に詳しくは、駆動時にＶｉｎ＞ＶｏｕｔになったときｐＭＯＳカレントミラー回路１０１ａの出力電流経路ＭＯｐに流れる電流が増え、ｎＭＯＳカレントミラー回路１０１ｂの入力電流経路ＭＩｎに流れる電流が増えることで、出力制御信号Ｖｐｏｎのレベルが下がって出力ＭＯＳトランジスタＭＰ０の相互コンダクタンスが大きくされ、出力制御信号Ｖｎｏｎのレベルが下がって出力ＭＯＳトランジスタＭＮ０の相互コンダクタンスが小さくされ、出力信号Ｖｏｕｔは高電圧方向に変化される。その時の出力制御信号Ｖｐｏｎ，ＶｎｏｎはオーバードライブトランジスタＭＰ１，ＭＮ１のゲートにも供給されているから、ｐＭＯＳオーバードライブトランジスタＭＰ１はオン、ｎＭＯＳオーバードライブトランジスタＭＮ１はオフにされることになり、オーバードライブ制御信号ＯＤがハイレベルにされたオーバードライブ期間において、ｐＭＯＳオーバードライブ回路１０３ａはｐＭＯＳカレントミラー回路１０１ａのミラー入力電流経路ＭＩｐにバイアス電流Ｉｐを供給し、ｎＭＯＳカレントミラー回路１０３ｂはバイアス電流Ｉｎを流さない。バイアス電流Ｉｐが供給されることにより、その分だけ出力制御信号Ｖｐｏｎのレベルが下がって出力信号Ｖｏｕｔはオフセット電圧ΔＶｏｓの上昇を生ずる（Ｖｏｕｔ＝Ｖｉｎ＋ΔＶｏｓ）。オーバードライブ期間でない場合はスイッチトランジスタＭＰ２，ＭＮ２が共にオフ状態にされるからバイアス電流はＩｐ，Ｉｎは流れず、出力信号Ｖｏｕｔの収束電圧は入力電圧Ｖｉｎになる。
一方、駆動時にＶｏｕｔ＞ＶｉｎになったときｎＭＯＳカレントミラー回路１０１ｂの出力電流経路ＭＯｎに流れる電流が増え、ｐＭＯＳカレントミラー回路１０１ａの入力電流経路ＭＩｐに流れる電流が増えることで、出力制御信号Ｖｎｏｎのレベルが上がって出力ＭＯＳトランジスタＭＮ０の相互コンダクタンスが大きくされ、出力制御信号Ｖｐｏｎのレベルが上がって出力ＭＯＳトランジスタＭＰ０の相互コンダクタンスが小さくされ、出力信号Ｖｏｕｔは低電圧方向に変化される。その時の出力制御信号Ｖｐｏｎ，ＶｎｏｎはオーバードライブトランジスタＭＰ１，ＭＮ１のゲートにも供給されているから、ｐＭＯＳオーバードライブトランジスタＭＰ１はオフ、ｎＭＯＳオーバードライブトランジスタＭＮ１はオンにされることになり、オーバードライブ制御信号ＯＤがハイレベルにされたオーバードライブ期間において、ｎＭＯＳオーバードライブ回路１０３ｂはｎＭＯＳカレントミラー回路１０１ａｂのミラー入力電流経路ＭＩｎからバイアス電流Ｉｎを引き抜き、ｐＭＯＳカレントミラー回路１０３ａはバイアス電流Ｉｐを流さない。バイアス電流Ｉｎが引き抜かれることにより、その分だけ出力制御信号Ｖｎｏｎのレベルが上がって出力信号Ｖｏｕｔはオフセット電圧ΔＶｏｓの降下を生ずる（Ｖｏｕｔ＝Ｖｉｎ−ΔＶｏｓ）。オーバードライブ期間でない場合はスイッチトランジスタＭＰ２，ＭＮ２が共にオフ状態にされるからバイアス電流はＩｐ，Ｉｎは流れず、出力信号Ｖｏｕｔの収束電圧は入力電圧Ｖｉｎになる。
例えばオーバードライブアンプＡＭＰ＿１を図１１のバッファアンプ５０に適用して負荷４０を駆動する場合を想定する。負荷４０として例えば多数の液晶表示素子が順次接続されたソース線などの長尺状の負荷を想定したとき、Ｒは負荷４０に寄生する抵抗成分を分布抵抗として示したものであり、Ｃは負荷４０に寄生若しくは接続する容量成分を分布容量として示したものである。オーバードライブアンプＡＭＰ＿１でこの負荷４０を一端から駆動したときの駆動波形が図２に例示される。図２には負荷４０の駆動波形が時刻ｔ０から始まるサイクルと時刻３から始まるサイクルの、併せて２サイクル分が例示される。時刻ｔ０で入力信号Ｖｉｎが低電位から高電位に変化され、これに追従してオーバードライブアンプＡＭＰ＿１の出力信号Ｖｏｕｔによって負荷が高電位側に駆動開始される。時間Ａを経過した時刻ｔ１でオーバードライブ制御信号ＯＤがハイレベルにされバイアス電流Ｉｐが流れて、出力制御信号Ｖｐｏｎ、Ｖｎｏｎが共にレベル低下し、出力信号Ｖｏｕｔは入力信号Ｖｉｎに前記オフセット電圧Ｖｏｓを加算した電圧を出力する。これにより、オーバードライブアンプＡＭＰ＿１の近端の負荷４０は入力信号Ｖｉｎ＋Ｖｏｓの電圧に駆動され、この増強された駆動電圧が伝播される遠端の負荷４０は大幅に遅延することなく入力電圧Ｖｉｎに駆動され、時間Ｂのオーバードライブ期間が終了される時刻ｔ２以降において負荷の近端及び遠端共に入力信号Ｖｉｎのレベルに収束される。時刻ｔ３では入力信号Ｖｉｎの極性が反転されて高電位から低電位に変化され、これに追従してオーバードライブアンプＡＭＰ＿１の出力信号Ｖｏｕｔによって負荷が低電位側に駆動開始される。時刻ｔ４でオーバードライブが開始されることにより、オーバードライブ制御信号ＯＤがハイレベルにされバイアス電流Ｉｎが流れて、出力制御信号Ｖｐｏｎ、Ｖｎｏｎが共にレベル上昇し、出力信号Ｖｏｕｔは入力信号Ｖｉｎから前記オフセット電圧Ｖｏｓを減算した電圧を出力する。これにより、オーバードライブアンプＡＭＰ＿１の近端の負荷４０は入力信号Ｖｉｎ−Ｖｏｓの電圧に駆動され、この増強された駆動電圧が伝播される遠端の負荷４０は大幅に遅延することなく入力電圧Ｖｉｎに駆動され、時間Ｂのオーバードライブ期間が終了される時刻ｔ５以降において負荷の近端及び遠端共に入力信号Ｖｉｎのレベルに収束される。このオーバードライ機能を用いなければ図１２に例示されるように負荷の遠端では駆動波形が入力信号Ｖｉｎに収束するのに時間を要し、負荷駆動の応答性が低下する。したがって、図２から明らかなように、バイアス電流Ｉｐ，Ｉｎを流すようにしたオーバードライブ機能によって負荷４０の遠端が目的とする到達電圧に収束する駆動時間を短縮することができる。
特に、バイアス電流Ｉｐ，Ｉｎの電流量は前記出力制御信号Ｖｐｏｎ，Ｖｎｏｎに基づいて制御される。要するに、オーバードライブ期間にオーバードライブアンプＡＭＰ＿１それ自体が、出力制御信号Ｖｐｏｎ，Ｖｎｏｎによって出力しようとする出力回路１０２の出力を自律的に増強しようとする。換言すれば、オーバードライブ可能な電圧幅に応じてオーバードライブ量を自己調整することができる。即ち、自律的に適切なオーバードライブを行うことができる。それ故に、ディジタル的な演算によって駆動データを補正してオーバードライブを行う場合のように回路規模や回路動作を大幅に増大させることを要しない。したがって、負荷の近端、遠端の収束時間のずれを最小限に抑えたり、温度環境によって変化する負荷の応答特性の影響を緩和したりするためなどに用いるオーバードライブを、ドライブアンプに小規模な回路を追加するだけで低消費電流と高速駆動の双方を満足させて実現することができる。
また、スイッチトランジスタＭＰ２，ＭＮ２のスイッチ制御によるオン動作期間でオーバードライブ期間の調整が可能であり、オーバードライブ制御信号ＯＤによってオーバードライブ期間を制御することができる。
また、バイアストランジスタＭＰ３，ＭＮ３の相互コンダクタンスはバイアス信号ｐ＿ｂｓ１、ｎ＿ｂｓ１で決定することができるから、オーバードライブ回路１０３が出力するバイアス電流Ｉｐ，Ｉｎの電流量を可変に制御することができ、このバイアス電流量の調整によって出力回路の出力増強（オーバードライブ電圧）が調整可能である。
ｐＭＯＳカレントミラー回路１０１ａ、浮遊電流源１０１ｃ及びｎＭＯＳカレントミラー回路１０１ｂによってカレントミラー回路１０１を構成したから、低電位電源から高電位電源に向う出力回路の出力波形と高電位電源から低電位電源に向う出力回路の出力波形の対象性を容易に実現することができる。
ｐＭＯＳ差動入力トランジスタ対１００ａの入力に応じてｎＭＯＳカレントミラー回路１０１ｂの状態を決定すると共にｎＭＯＳ差動入力トランジスタ対１００ｂの入力に応じてｐＭＯＳカレントミラー回路１０１ａの状態を決定するから、入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの負帰還制御に高い応答性得ることができる。
《オーバードライブアンプＡＭＰ＿２、ＡＭＰ＿３》
図１のオーバードライブアンプＡＭＰ＿１の変形例として図３のオーバードライブアンプＡＭＰ＿２と図４のオーバードライブアンプＡＭＰ＿３について説明する。
図３のオーバードライブアンプＡＭＰ＿２は差動入力回路１００をｎＭＯＳ差動入力トランジスタ対１００ｂだけで構成した点が図１と相違する。オーバードライブアンプＡＭＰ＿２によれば、図１に比べて高電位出力から低電位出力への負帰還制御の応答性は多少低下するが回路規模の縮小に資することができる。その他は図１と同様であるからその詳細な説明は省略する。特に、入力電圧Ｖｉｎの範囲がＶｓｓからＶｄｄのフルレンジでない場合に好適である。
図４のオーバードライブアンプＡＭＰ＿３は差動入力回路１００をｐＭＯＳ差動入力トランジスタ対１００ａだけで構成した点が図１と相違する。オーバードライブアンプＡＭＰ＿３によれば、図１に比べて低電位出力から高電位出力への負帰還制御の応答性は多少低下するが回路規模の縮小に資することができる。その他は図１と同様であるからその詳細な説明は省略する。特に、入力電圧Ｖｉｎの範囲がＶｓｓからＶｄｄのフルレンジでない場合に好適である。
《オーバードライブアンプＡＭＰ＿４》
図１のオーバードライブアンプＡＭＰ＿１の別の変形例として図５のオーバードライブアンプＡＭＰ＿４について説明する。
図５のオーバードライブアンプＡＭＰ＿４はｐＭＯＳスイッチトランジスタＭＰ２とｎＭＯＳスイッチトランジスタＭＮ２のスイッチ状態を排他制御するようにした点が図１と相違される。即ち、前記ｐＭＯＳオーバードライブ回路１０３ｃのｐＭＯＳスイッチトランジスタＭＰ２はゲートにオーバードライブ制御信号ＯＤの反転信号ＯＤ＿ｂと第１スイッチ制御信号Ｖｐｓｗ＿ｂとの論理和信号を入力する。ｎＭＯＳオーバードライブ回路１０３ｄのｎＭＯＳスイッチトランジスタＭＮ２はゲートにオーバードライブ制御信号ＯＤと第２スイッチ制御信号Ｖｎｓｗ＿ｂとの論理積信号を入力する。第１スイッチ制御信号Ｖｐｓｗ＿ｂはｐＭＯＳ出力トランジスタＭＰ０のゲート信号Ｖｐｏｎよりも遅くローレベルに変化され早くハイレベルに変化される信号であり、第２スイッチ制御信号Ｖｎｓｗ＿ｂはｎＭＯＳ出力トランジスタＭＮ０のゲート信号Ｖｎｏｎよりも早くローレベルに変化され遅くハイレベルに変化される信号である。即ち、前記第１スイッチ制御信号Ｖｐｓｗ＿ｂは出力制御信号Ｖｐｏｎの変化に対してｐＭＯＳスイッチトランジスタＭＰ２を早くオフとし遅くオンにする。第２スイッチ制御信号Ｖｎｓｗ＿ｂは出力制御信号Ｖｎｏｎの変化に対してｎＭＯＳスイッチトランジスタＭＮ２を早くオフとし遅くオンにする。
第１スイッチ制御信号Ｖｐｓｗ＿ｂは図６に例示されるコンパレータ１０３ｃで生成され、第２スイッチ制御信号Ｖｎｓｗ＿ｂは図６に例示されるコンパレータ１０３ｄで生成される。コンパレータ１０３ｃはゲートに出力制御信号Ｖｐｏｎを受けるｐチャネル型のｐＭＯＳトランジスタＭＰ３２とゲートに出力制御信号Ｖｎｏｎを受けるｎチャネル型のｎＭＯＳトランジスタＭＮ３２を直列接続したプッシュ・プル回路の出力Ｖｐｓｗを反転して第１スイッチ制御信号Ｖｐｓｗ＿ｂを生成する。ｐＭＯＳトランジスタＭＰ３２のトランジスタサイズをＷｐ／Ｌｐとすると、ｎＭＯＳトランジスタＭＮ３２のトランジスタサイズは（Ｗｎ＋α）／Ｌｎとされ、ｎＭＯＳトランジスタＭＮ３２のゲート幅がｐＭＯＳトランジスタＭＰ３２のゲート幅よりも寸法αだけ大きくされる。したがって、ｎＭＯＳトランジスタＭＮ３２は出力ＭＯＳトランジスタＭＮ０よりも早くオン状態にされ、遅くオフ状態にされる。換言すれば、第１スイッチ制御信号Ｖｐｓｗ＿ｂは出力制御信号Ｖｐｏｎの変化に対してｐＭＯＳスイッチトランジスタＭＰ２を早くオフとし遅くオンにする。
コンパレータ１０３ｄはゲートに出力制御信号Ｖｐｏｎを受けるｐチャネル型のｐＭＯＳトランジスタＭＰ３１とゲートに出力制御信号Ｖｎｏｎを受けるｎチャネル型のｎＭＯＳトランジスタＭＮ３１を直列接続したプッシュ・プル回路の出力Ｖｎｓｗを反転して第２スイッチ制御信号Ｖｎｓｗ＿ｂを生成する。ｎＭＯＳトランジスタＭＮ３１のトランジスタサイズをＷｎ／Ｌｎとすると、ｐＭＯＳトランジスタＭＰ３１のトランジスタサイズは（Ｗｐ＋α）／Ｌｐとされ、ｐＭＯＳトランジスタＭＰ３１のゲート幅がｎＭＯＳトランジスタＭＮ３１のゲート幅よりも寸法αだけ大きくされる。したがって、ｐＭＯＳトランジスタＭＰ３１は出力ＭＯＳトランジスタＭＰ０よりも早くオン状態にされ、遅くオフ状態にされる。換言すれば、第２スイッチ制御信号Ｖｎｓｗ＿ｂは出力制御信号Ｖｎｏｎの変化に対してｎＭＯＳスイッチトランジスタＭＮ２を早くオフとし遅くオンにする。
これによれば、図１の如くスイッチトランジスタＭＰ２，ＭＮ２をオーバードライブ制御信号ＯＤで直接制御する場合にはオーバードライブ開始後、双方のスイッチトランジスタＭＰ２，ＭＮ２が共にオンになるため、出力制御信号Ｖｐｏｎ，Ｖｎｏｎの電圧次第では双方のオーバードライブトランジスタＭＰＰ１，ＭＮ１が共にオンし、Ｖｉｎ＞Ｖｏｕｔ、Ｖｉｎ＜Ｖｏｕｔのいずれの場合でもバイアス電流Ｉｐ，Ｉｎが流れる場合がある。本来の出力増強機能としては、オーバードライブ開始後Ｖｉｎ＞Ｖｏｕｔではバイアス電流Ｉｐのみ、Ｖｉｎ＜Ｖｏｕｔではバイアスでン流Ｉｎのみを流す方が効率がよい。したがって、図５の如く、Ｖｉｎ＞ＶｏｕｔではｐＭＯＳスイッチトランジスタＭＰ２のみをオンにし、Ｖｉｎ＜ＶｏｕｔではｎＭＯＳスイッチトランジスタＭＮ２のみをオンにすることで、バイアス電流Ｉｐ，Ｉｎのどちらか一方を流すようにすることができる。特に、前記ｐＭＯＳ出力トランジスタＭＰ０のゲート信号Ｖｐｏｎよりも遅くローレベルに変化される第１スイッチ制御信号Ｖｐｓｗ＿ｂを用いてｐＭＯＳオーバードライブ回路１０３ｃにバイアス電流Ｉｐを流し始め、ｎＭＯＳ出力トランジスタＭＮ０のゲート信号Ｖｎｏｎよりも遅くハイレベルに変化する前記第２スイッチ制御信号Ｖｎｓｗ＿ｂを用いてｎＭＯＳオーバードライブ回路１０３ｄにバイアス電流Ｉｎを流し始める。したがって、オーバードライブ開始直後にオーバードライブ方向が逆になる誤動作、即ち、バイアス電流Ｉｐを流すべき場合にバイアス電流Ｉｎが流れたり、逆にバイアス電流Ｉｎを流すべき場合にバイアス電流Ｉｐが流れたりする事態を防ぐことができる。要するに、オーバードライブ開始直後に誤ったオーバードライブをしないようにすることができる。
その他は図１と同様であるからその詳細な説明は省略する。
《オーバードライブアンプＡＭＰ＿５》
図１のオーバードライブアンプＡＭＰ＿１の変形例として図７のオーバードライブアンプＡＭＰ＿５について説明する。
図７のオーバードライブアンプＡＭＰ＿５はオーバードライブ回路１０３を差動入力回路１００の帰還ＭＯＳトランジスタＭＰ１１、ＭＮ１１側に配置し、ｐＭＯＳカレントミラー回路１０１ａにｎＭＯＳオーバードライブ回路１０３ｆ、ｎＭＯＳカレントミラー回路１０１ｂにｐＭＯＳオーバードライブ回路１０２ｅを結合して構成した点が図１と相違する。すなわち、ｐＭＯＳカレントミラー回路１０１ａに含まれるｐＭＯＳミラー入力トランジスタＭＰ２１のドレインと前記低電位電源ＶＳＳとの間に接続されたｎＭＯＳオーバードライブ回路１０３ｆと、ｎＭＯＳカレントミラー回路１０１ｂに含まれるｎＭＯＳミラー入力トランジスタＭＮ２１のドレインと前記高電位電源Ｖｄｄとの間に接続されたｐＭＯＳオーバードライブ回路１０３ｅとを採用する。
ｐＭＯＳオーバードライブ回路１０３ｅは、ｐＭＯＳオーバードライブトランジスタＭＰ１、ｐＭＯＳスイッチトランジスタＭＰ２、及びｐＭＯＳバイアストランジスタＭＰ３を有する。ｎＭＯＳオーバードライブ回路１０３ｆは、ｎＭＯＳオーバードライブトランジスタＭＮ１、ｎＭＯＳスイッチトランジスタＭＮ２、及びｎＭＯＳバイアストランジスタＭＮ３を有する。
これによれば、ｐＭＯＳオーバードライブ回路１０３ｅがｎＭＯＳカレントミラー回路１０１ｂのミラー電流入力経路ＯＩｎに電流を供給すことによりそのミラー電流出力経路ＭＯｎのドレイン電圧を降下させるように作用して、ｎＭＯＳ出力トランジスタＭＮ０の相互コンダクタンスを減少させることにより、出力回路１０２が出力しようとするハイレベル出力が自律的に高電位側に増強される。また、ｎＭＯＳオーバードライブ回路１０３ｆがｐＭＯＳカレントミラー回路１０１ａのミラー電流入力経路ＭＩｐから電流を引き抜く方向に流すことによりそのミラー電流出力経路ＭＯｐのドレイン電圧を上昇させるように作用して、ｐＭＯＳ出力トランジスタＭＰ０の相互コンダクタンスを減少させることにより、出力回路１０２が出力しようとするローレベル出力が自律的に低電位側に増強される。
その他は図１と同様であるからその詳細な説明は省略する。
《オーバードライブアンプＡＭＰ＿６、ＡＭＰ＿７，ＡＭＰ＿８》
図８のオーバードライブアンプＡＭＰ＿６の図５のオーバードライブアンプＡＭＰ＿４の変形例であり、図９のオーバードライブアンプＡＭＰ＿７の図４のオーバードライブアンプＡＭＰ＿３の変形例であり、図１０のオーバードライブアンプＡＭＰ＿８の図３のオーバードライブアンプＡＭＰ＿２の変形例であり、夫々の変形例は図１のオーバードライブアンプＡＭＰ＿１に対する図７のオーバードライブアンプＡＭＰ＿５の変更と同様であり、オーバードライブ回路１０３を差動入力回路１００の帰還ＭＯＳトランジスタＭＰ１１、ＭＮ１１側に配置した点が相違するだけである。
図８のオーバードライブアンプＡＭＰ＿６にはオーバードライブ回路１０３ｇ、１０３ｈを採用する。オーバードライブ回路１０３ｇ、１０３ｈの構成は図５のオーバードライブ回路１０３ｃ、１０３ｄと同様の参照符号を付してその詳細な説明を省略する。その他は図１などと同様であるからその詳細な説明を省略する。
《ＬＣＤドライブＩＣ》
図１４には以上説明したオーバードライブアンプを適用したＬＣＤドライブＩＣ３の組み込みシステムが例示される。１は液晶パネルユニット、２はホスト装置である。液晶パネルユニット１は、液晶表示パネル７、その上に配置されたタッチパネル８、及び半導体装置の一例であるＬＣＤドライブＩＣ３を有する。ＬＣＤドライブＩＣ３は、特に制限されないが、公知のＣＭＯＳ集積回路製造技術を用いて単結晶シリコンなどの１個の半導体基板（チップ）に形成される。
ホスト装置２は表示データ、表示制御コマンド及びタッチ制御コマンドなどをＬＣＤドライブＩＣ３に与え、タッチ検出データやステータスなどをＬＣＤドライブＩＣ３から取得する。例えば携帯端末に適用される場合、ホスト装置２は携帯通信網等に接続可能な通信部、通信部を用いた通信プロトコル処理を行うプロトコルプロセッサ、プロトコルプロセッサの制御や種々のデータ処理制御を行うアプリケーションプロセッサ、及び補助記憶装置やその他外部インタフェース回路等の周辺装置を備えて成る。ホスト装置２はそれに限定されず、液晶パネルユニット１を用いる種々の電子機器とすることが可能である。
液晶表示パネル７は図１３に例示されるようにガラス基板上に複数個の表示素子４２がマトリクス状に形成され、夫々の表示素子４２はデータ端子とコモン端子を有する。夫々の表示素子４２は直列接続された薄膜トランジスタ４３、液晶電極に挟まれた液晶４４及び容量４５を有し、データ端子は薄膜トランジスタ４３のソースに結合し、コモン端子は一方の液晶電極に結合する。表示素子４２の選択端子は薄膜トランジスタ４３のゲートに結合する。表示素子４２のコモン端子には共通電位としてのコモン電圧ＶＣＯＭが与えられる。表示素子４２の選択端子は対応するゲート線４１に接続され、表示素子のデータ端子はゲート線４１に交差する方向に配置された対応するソース線４０に接続される。ゲート線４１の夫々における表示素子４２のラインが表示ラインとされ、表示ライン単位で表示素子４２の薄膜トランジスタ４３がオンされることによって表示ラインが選択される（表示ラインの走査）。表示ラインの選択期間（水平表示期間）毎にソース線４０から表示素子４２に表示データに応ずる階調駆動信号が与えられる。夫々の階調駆動信号は複数の階調電圧の中から表示データに応じて選択された電圧信号である。表示素子４２に印加された階調駆動信号の信号電荷は薄膜トランジスタ４３がオフされることによって、次に選択されるまで液晶４４の液晶電極間で形成される容量と共に容量４５に保持されて液晶のシャッタ状態を保つ。
タッチパネル８は、順次走査駆動される複数本のスキャン電極と、スキャン電極に交差的に配置された複数の検出電極を有し、電極間の交差部には既定の容量成分（検出容量）が形成されている。スキャン電極が順次駆動されたとき、駆動されたスキャン電極の近傍に被検体（例えば指）があるか否かに応ずる静電容量の相違に従って検出電極に現れる電荷が相違される。その電荷情報がスキャン毎に積分され、積分された信号の電荷の相違がタッチ検出信号として利用されることになる。
ＬＣＤドライブＩＣ３は、ホスト装置２にインタフェースされる入出力回路６、表示コントローラ４、タッチコントローラ５、レジスタ回路１０、制御回路１１、及びＯＤ（オーバードライブ）信号生成回路１２を有する。２５，２６，３３，３４は代表的に示された外部端子である。
入出力回路６はホスト装置２から表示制御コマンド及びタッチ制御コマンドなどのコマンドや制御データＣＮＴＤを入力して、コマンドをコマンドレジスタ（ＣＭＤＲＥＧ）１４に、制御データを制御レジスタ（ＣＮＴＲＥＧ）１３に格納する。
制御回路１１は入力されたコマンド及び制御データに基づいてＬＣＤドライブＩＣ３の動作を制御する。表示コントローラ４はホスト装置２から供給された画像データＤＳＰＤを画像メモリに格納する。表示動作が指示されると表示コントローラ４は、表示タイミングに同期してゲート信号発生回路２３で表示ラインを順次選択するための選択信号を生成すると共に、これに並行して、画像メモリ内の画像データに基づいてソース信号発生回路２１でソース線を駆動するためのソース信号を生成する。ゲートドライバ２４が選択信号に基づいて表示ラインを選択すると、これに同期してソースドライバ２２がソース信号に応じて液晶表示パネル７のソース線４０を駆動する。これにより、液晶表示パネル７には垂直同期期間毎に、フレーム単位で水平同期期間に同期して順次表示ラインの画素に輝度信号が書き込まれていく。２６は液晶表示パネル７のソース線に接続される外部端子（ソース線駆動端子）であり、ソースドライバ２２から出力されるソース線駆動信号の外部供給端子である。
制御回路１０は入力されたコマンドや制御データに基づいてタッチコントローラ５の動作を制御する。タッチコントローラ５は表示タイミングに同期して電極駆動信号発生回路３０でスキャン電極と検出電極の駆動信号を生成し、電極ドライバ３１で検出電極に初期電位を与えると共にスキャン電極を駆動して、当該スキャン電極と検出電極の交点近傍の静電容量に応ずる電荷信号をタッチ検出回路３２で検出電極毎に積分し、積分データをスキャンフレーム毎に蓄積し、これをタッチ検出データＴＣＨＤとしてホスト装置２に与える。ホスト装置２は与えられたタッチ検出データＴＣＨＤに基づいてスキャンフレーム毎にタッチの有無とタッチ座標を演算して、次のデータ処理に利用する。
ソースドライバ２２にはソース線４０毎にバッファアンプ５０が配置されている。バッファアンプ５０には以上説明してきたオーバードライブアンプＡＭＯＰ＿１乃至ＡＭＰ８のいずれかが採用されている。ＯＤ信号生成回路１２はオーバードライブ制御信号ＯＤ及びｐ＿ｂｓ１，ｎ＿ｂｓ１などのバイアス信号を生成してバッファアンプ５０に供給する。例えば、図２の時刻ｔ０〜ｔ３に代表されるサイクルは水平同期サイクルに同期した表示ライン単位のソース線駆動サイクルとされる。期間Ａ，Ｂは制御レジスタ１３に設定された制御データで可変可能に規定される。制御回路１１はその制御データを制御レジスタ１３から読み込んで、水平同期信号サイクルに同期して、時間Ａ，Ｂを確保するようにオーバードライブ制御信号ＯＤの生成タイミング信号をＯＤ信号生成回路１２に与える。また、制御レジスタ１３にはバイアス信号ｐ＿ｂｓ１、ｎ＿ｂｓ１の電圧レベルを指定する制御データが設定される。制御回路１１はその制御データを制御レジスタ１３から読み込んで、バイアス信号ｐ＿ｂｓ１、ｎ＿ｂｓ１の電圧レベルを指定する信号をＯＤ信号生成回路１２に与える。これによって、ＯＤ信号生成回路１２は液晶表示パネル７の表示タイミングに同期してオーバードライブアンプのオーバードライブ動作を制御する。特に、オーバードライブ開始タイミングを規定する図２の期間Ａを調整することで、ソース駆動開始時の液晶表示パネル７への突入電流を抑制することができる。
ＬＣＤドライブＩＣ３を用いることにより、タブレットやスマートホンなどに搭載される液晶表示パネル７のソース線負荷の近端、遠端の収束時間のずれを最小限に抑えることができる。また、そのドライブ電圧レベルの調整が可能となる。ドライブする電圧幅に応じてオーバードライブ量をバイアス電流Ｉｐ，Ｉｎに寄って自己調整することができるから、回路規模も増大することなく、オーバードライブが過剰になることもない。タブレットやスマートホンなどに搭載される液晶表示パネルの高精細化などに対して、より高速な、より応答性の優れた画素駆動を低消費電力でしかも回路規模を増大させることなく実現することができる。
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、差動アンプの基本構成は上記説明に限定されず、適宜変更可能である。例えば出力回路はプッシュ・プル回路に限定されるソースフォロア出力形態を採用することも可能である。また、オーバードライブ回路についてもバイアス電流を選択的に流すことができればその回路接続形態を種々変更可能である。電源は正の高電位電源Ｖｄｄと負の低電位電源Ｖｓｓを用いる場合に限定されない。グランドＧＮＤとＶｄｄ又はグランドとＶｓｓを用いる場合でもよい。
また、本発明のオーバードライブアンプはＬＣＤドライブＩＣに適用する場合に限定されず負荷を駆動する種々の用途に適用することができる。オーバードライブアンプは複数個を並列に動作させる用途ばかりではなく単体で負荷を駆動する用途にも利用可能であることは言うまでもない。
３ ＬＣＤドライブＩＣ
４ 表示コントローラ
７ 液晶表示パネル
１３ 制御レジスタ
２２ ソースドライバ
２６ ソース線駆動端子
４０ ソース線
５０ バッファアンプ
ＡＭＰ＿１〜ＡＭＰ＿８ オーバードライブアンプ
Ｖｉｎ 入力信号
ＭＰ１２ ｐＭＯＳ入力トランジスタ
ＭＮ１２ ｎＭＯＳ入力トランジスタ
Ｖｏｕｔ 出力信号
ＭＰ１１ ｐＭＯＳ帰還入力トランジスタ
ＭＮ１１ ｎＭＯＳ帰還入力トランジスタ
１００ 差動入力回路
１００ａ ｐＭＯＳ差動入力トランジスタ対
１００ｂ ｎＭＯＳ差動入力トランジスタ対
ＭＩｐ、ＭＩｎ ミラー入力電流経路
ＭＯｐ、ＭＯｎ ミラー出力電流経路（
１０１ カレントミラー負荷
１０１ａ ｐＭＯＳカレントミラー回路
１０１ｂ ｎＭＯＳカレントミラー回路
１０１ｃ 浮遊電流源
Ｖｐｏｎ，Ｖｎｏｎ 出力制御信号（
１０２ 出力回路
Ｉｐ，Ｉｎ バイアス電流
１０３ オーバードライブ回路
１０３ａ、１０３ｃ ｐＭＯＳオーバードライブ回路
１０３ｂ，１０３ｄ ｎＭＯＳオーバードライブ回路
１０３ｆ、１０３ｈ ｎＭＯＳオーバードライブ回路
１０３ｅ、１０３ｇ ｐＭＯＳオーバードライブ回路
ＭＰ０，ＭＮ０ 出力トランジスタ（
ＮＰ１，ＭＮ１ オーバードライブトランジスタ
ＭＰ２，ＭＮ２ スイッチトランジスタ
ＭＰ３，ＭＮ３ バイアストランジスタ
ｐ＿ｂｓ１、ｎ＿ｂｓ１ バイアス信号
Ｖｄｄ 高電位電源
Ｖｓｓ 低電位電源
ＭＰ２１ ｐＭＯＳミラー入力トランジスタ
ＭＰ２２ ｐＭＯＳミラー出力トランジスタ
ＭＮ２１ ｎＭＯＳミラー入力トランジスタ
ＭＮ２２ ｎＭＯＳミラー出力トランジスタ
ＭＰ０ ｐＭＯＳ出力トランジスタ
ＭＮ０ ｎＭＯＳ出力トランジスタ
ＭＰ１ ｐＭＯＳオーバードライブトランジスタ
ＭＰ２ ｐＭＯＳスイッチトランジスタ
ＭＰ３ ｐＭＯＳバイアストランジスタ
ＭＮ１ ｎＭＯＳオーバードライブトランジスタ
ＭＮ２ ｎＭＯＳスイッチトランジスタ
ＭＮ３ ｎＭＯＳバイアストランジスタ
ＯＤ オーバードライブ制御信号
Ｖｐｓｗ＿ｂ 第１スイッチ制御信号
Ｖｎｓｗ＿ｂ 第２スイッチ制御信号
ＭＰ１２ ｐＭＯＳ入力トランジスタ
ＭＰ１１ ｐＭＯＳ帰還入力トランジスタ
ＭＮ２１ ｎＭＯＳミラー入力トランジスタ
ＭＰ２２ ｐＭＯＳミラー出力トランジスタ

Claims (20)

  1. ゲートに入力信号が供給される入力トランジスタとゲートに出力信号が帰還される帰還入力トランジスタがフォールデッドカスコード接続された差動入力トランジスタ対を有する差動入力回路と、
    前記帰還入力トランジスタの電流経路にミラー入力電流経路が接続され前記入力トランジスタの電流経路にミラー出力電流経路が接続されたカレントミラー負荷と、
    前記カレントミラー負荷のミラー出力電流経路から出力制御信号を入力する出力回路と、
    オーバードライブ期間に前記出力制御信号による前記出力回路の出力を増強する方向のバイアス電流を前記出力制御信号に基づいて前記カレントミラー負荷に流すオーバードライブ回路と、を有するオーバードライブアンプ。
  2. 請求項１において、前記出力回路は前記入力信号をゲートに受ける出力トランジスタを有し、
    前記オーバードライブ回路は、前記出力制御信号に基づいて相互コンダクタンスが制御されるオーバードライブトランジスタと、前記オーバードライブトランジスタに直列され前記オーバードライブ期間にオン状態にされるスイッチトランジスタとを有し、前記スイッチトランジスタのオン状態で前記バイアス電流を前記カレントミラー負荷のミラー入力電流経路に流す、オーバードライブアンプ。
  3. 請求項２において、前記オーバードライブ回路は、前記オーバードライブトランジスタに直列接続されたバイアストランジスタを更に含み、前記バイアストランジスタはゲートに供給されるバイアス信号の電圧に応じて相互コンダクタンスが決定される、オーバードライブアンプ。
  4. 請求項３において、前記カレントミラー負荷は、浮遊電流源と高電位電源との間に接続されたｐＭＯＳカレントミラー回路と、前記浮遊電流源と低電位電源との間に接続されたｎＭＯＳカレントミラー回路とを含み、
    ｐＭＯＳカレントミラー回路は、ゲートが共通接続され夫々ｐチャネル型ＭＯＳトランジスタからなるｐＭＯＳミラー入力トランジスタとｐＭＯＳミラー出力トランジスタを有し、前記ｐＭＯＳミラー入力トランジスタのゲート・ドレイン間が接続され、
    ｎＭＯＳカレントミラー回路は、ゲートが共通接続され夫々ｎチャネル型ＭＯＳトランジスタからなるｎＭＯＳミラー入力トランジスタとｎＭＯＳミラー出力トランジスタを有し、前記ｎＭＯＳミラー入力トランジスタのゲート・ドレイン間が接続され、
    前記出力回路は、前記ｐＭＯＳカレントミラー回路の前記ｐＭＯＳミラー出力トランジスタのドレインにゲートが接続されたｐチャネル型ＭＯＳトランジスタで成るｐＭＯＳ出力トランジスタに、前記ｎＭＯＳカレントミラー回路の前記ｎＭＯＳミラー出力トランジスタのドレインにゲートが接続されたｎチャネル型ＭＯＳトランジスタで成るｎＭＯＳ出力トランジスタが直列接続された、プッシュ・プル出力回路である、オーバードライブアンプ。
  5. 請求項４において、前記オーバードライブ回路は、前記ｐＭＯＳカレントミラー回路に含まれるｐＭＯＳミラー入力トランジスタのドレインと前記高電位電源との間に接続されたｐＭＯＳオーバードライブ回路と、前記ｎＭＯＳカレントミラー回路に含まれるｎＭＯＳミラー入力トランジスタのドレインと前記低電位電源との間に接続されたｎＭＯＳオーバードライブ回路とを有し、
    前記ｐＭＯＳオーバードライブ回路は、前記オーバードライブトランジスタ、前記スイッチトランジスタ、及びバイアストランジスタとして夫々ｐチャネル型ＭＯＳトランジスタで形成されたｐＭＯＳオーバードライブトランジスタ、ｐＭＯＳスイッチトランジスタ、及びｐＭＯＳバイアストランジスタを有し、
    前記ｎＭＯＳオーバードライブ回路は、前記オーバードライブトランジスタ、前記スイッチトランジスタ、及びバイアストランジスタとして夫々ｎチャネル型ＭＯＳトランジスタで形成されたｎＭＯＳオーバードライブトランジスタ、ｎＭＯＳスイッチトランジスタ、及びｎＭＯＳバイアストランジスタを有する、オーバードライブアンプ。
  6. 請求項５において、前記ｐＭＯＳオーバードライブ回路の前記ｐＭＯＳスイッチトランジスタはゲートにオーバードライブ制御信号の反転信号を入力し、
    前記ｎＭＯＳオーバードライブ回路の前記ｎＭＯＳスイッチトランジスタはゲートに前記オーバードライブ制御信号を入力する、オーバードライブアンプ。
  7. 請求項５において、前記ｐＭＯＳオーバードライブ回路の前記ｐＭＯＳスイッチトランジスタはゲートに前記オーバードライブ制御信号の反転信号と第１スイッチ制御信号との論理和信号を入力し、
    前記ｎＭＯＳオーバードライブ回路の前記ｎＭＯＳスイッチトランジスタはゲートに前記オーバードライブ制御信号と第２スイッチ制御信号との論理積信号を入力し、
    前記第１スイッチ制御信号は前記ｐチャネル型ＭＯＳトランジスタで成るｐＭＯＳ出力トランジスタのゲート信号よりも早く同期的に変化する信号であり、
    前記第２スイッチ制御信号は前記ｎチャネル型ＭＯＳトランジスタで成るｎＭＯＳ出力トランジスタのゲート信号よりも早く同期的に変化する信号である、オーバードライブアンプ。
  8. 請求項５において、前記差動入力回路は、前記高電位電源と前記ｎＭＯＳカレントミラー回路との間に接続されたｐＭＯＳ差動入力トランジスタ対と、前記低電位電源と前記ｐＭＯＳカレントミラー回路との間に接続されたｎＭＯＳ差動入力トランジスタ対とを前記差動入力トランジスタ対として含み、
    前記ｐＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｐチャネル型ＭＯＳトランジスタから成るｐＭＯＳ入力トランジスタ及びｐＭＯＳ帰還入力トランジスタを含み、前記ｐＭＯＳ入力トランジスタのドレインが前記ｎＭＯＳミラー出力トランジスタのドレインに接続され、前記ｐＭＯＳ帰還入力トランジスタのドレインが前記ｎＭＯＳミラー入力トランジスタのドレインに接続され、
    前記ｎＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｎチャネル型ＭＯＳトランジスタから成るｎＭＯＳ入力トランジスタ及びｎＭＯＳ帰還入力トランジスタを含み、前記ｎＭＯＳ入力トランジスタのドレインが前記ｐＭＯＳミラー出力トランジスタのドレインに接続され、前記ｎＭＯＳ帰還入力トランジスタのドレインが前記ｐＭＯＳミラー入力トランジスタのドレインに接続される、オーバードライブアンプ。
  9. 請求項５において、前記差動入力回路の前記差動入力トランジスタ対は、前記高電位電源と前記ｎＭＯＳカレントミラー回路との間に接続されたｐＭＯＳ差動入力トランジスタ対であり、
    前記ｐＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｐチャネル型ＭＯＳトランジスタから成るｐＭＯＳ入力トランジスタ及びｐＭＯＳ帰還入力トランジスタを含み、前記ｐＭＯＳ入力トランジスタのドレインが前記ｎＭＯＳミラー出力トランジスタのドレインに接続され、前記ｐＭＯＳ帰還入力トランジスタのドレインが前記ｎＭＯＳミラー入力トランジスタのドレインに接続される、オーバードライブアンプ。
  10. 請求項５において、前記差動入力回路の前記差動入力トランジスタ対は前記低電位電源と前記ｐＭＯＳカレントミラー回路との間に接続されたｎＭＯＳ差動入力トランジスタ対であり、
    前記ｎＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｎチャネル型ＭＯＳトランジスタから成るｎＭＯＳ入力トランジスタ及びｎＭＯＳ帰還入力トランジスタを含み、前記ｎＭＯＳ入力トランジスタのドレインが前記ｐＭＯＳミラー出力トランジスタのドレインに接続され、前記ｎＭＯＳ帰還入力トランジスタのドレインが前記ｐＭＯＳミラー入力トランジスタのドレインに接続される、オーバードライブアンプ。
  11. 請求項４において、前記オーバードライブ回路は、前記ｐＭＯＳカレントミラー回路に含まれるｐＭＯＳミラー入力トランジスタのドレインと前記低電位電源との間に接続されたｎＭＯＳオーバードライブ回路と、前記ｎＭＯＳカレントミラー回路に含まれるｎＭＯＳミラー入力トランジスタのドレインと前記高電位電源との間に接続されたｐＭＯＳオーバードライブ回路とを有し、
    前記ｐＭＯＳオーバードライブ回路は、前記オーバードライブトランジスタ、前記スイッチトランジスタ、及びバイアストランジスタとして夫々ｐチャネル型ＭＯＳトランジスタで形成されたｐＭＯＳオーバードライブトランジスタ、ｐＭＯＳスイッチトランジスタ、及びｐＭＯＳバイアストランジスタを有し、
    前記ｎＭＯＳオーバードライブ回路は、前記オーバードライブトランジスタ、前記スイッチトランジスタ、及びバイアストランジスタとして夫々ｎチャネル型ＭＯＳトランジスタで形成されたｎＭＯＳオーバードライブトランジスタ、ｎＭＯＳスイッチトランジスタ、及びｎＭＯＳバイアストランジスタを有する、オーバードライブアンプ。
  12. 請求項１１において、前記ｐＭＯＳオーバードライブ回路の前記ｐＭＯＳスイッチトランジスタはゲートに前記オーバードライブ制御信号の反転信号を入力し、
    前記ｎＭＯＳオーバードライブ回路の前記ｎＭＯＳスイッチトランジスタはゲートに前記オーバードライブ制御信号を入力する、オーバードライブアンプ。
  13. 請求項１１において、前記ｐＭＯＳオーバードライブ回路の前記ｐＭＯＳスイッチトランジスタはゲートに前記オーバードライブ制御信号の反転信号と第１スイッチ制御信号との論理和信号を入力し、
    前記ｎＭＯＳオーバードライブ回路の前記ｎＭＯＳスイッチトランジスタはゲートに前記オーバードライブ制御信号と第２スイッチ制御信号との論理積信号を入力し、
    前記第１スイッチ制御信号は前記ｐチャネル型ＭＯＳトランジスタで成るｐＭＯＳ出力トランジスタのゲート信号よりも早く同期的に変化する信号であり、
    前記第２スイッチ制御信号は前記ｎチャネル型ＭＯＳトランジスタで成るｎＭＯＳ出力トランジスタのゲート信号よりも早く同期的に変化する信号である、オーバードライブアンプ。
  14. 請求項１１において、前記差動入力回路は、前記高電位電源と前記ｎＭＯＳカレントミラー回路との間に接続されたｐＭＯＳ差動入力トランジスタ対と、前記低電位電源と前記ｐＭＯＳカレントミラー回路との間に接続されたｎＭＯＳ差動入力トランジスタ対とを前記差動入力トランジスタ対として含み、
    前記ｐＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｐチャネル型ＭＯＳトランジスタから成るｐＭＯＳ入力トランジスタ及びｐＭＯＳ帰還入力トランジスタを含み、前記ｐＭＯＳ入力トランジスタのドレインが前記ｎＭＯＳミラー出力トランジスタのドレインに接続され、前記ｐＭＯＳ帰還入力トランジスタのドレインが前記ｎＭＯＳミラー入力トランジスタのドレインに接続され、
    前記ｎＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｎチャネル型ＭＯＳトランジスタから成るｎＭＯＳ入力トランジスタ及びｎＭＯＳ帰還入力トランジスタを含み、前記ｎＭＯＳ入力トランジスタのドレインが前記ｐＭＯＳミラー出力トランジスタのドレインに接続され、前記ｎＭＯＳ帰還入力トランジスタのドレインが前記ｐＭＯＳミラー入力トランジスタのドレインに接続される、オーバードライブアンプ。
  15. 請求項１１において、前記差動入力回路の前記差動入力トランジスタ対は、前記高電位電源と前記ｎＭＯＳカレントミラー回路との間に接続されたｐＭＯＳ差動入力トランジスタ対であり、
    前記ｐＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｐチャネル型ＭＯＳトランジスタから成るｐＭＯＳ入力トランジスタ及びｐＭＯＳ帰還入力トランジスタを含み、前記ｐＭＯＳ入力トランジスタのドレインが前記ｎＭＯＳミラー出力トランジスタのドレインに接続され、前記ｐＭＯＳ帰還入力トランジスタのドレインが前記ｎＭＯＳミラー入力トランジスタのドレインに接続される、オーバードライブアンプ。
  16. 請求項１１において、前記差動入力回路の前記差動入力トランジスタ対は前記低電位電源と前記ｐＭＯＳカレントミラー回路との間に接続されたｎＭＯＳ差動入力トランジスタ対であり、
    前記ｎＭＯＳ差動入力トランジスタ対は、前記入力トランジスタ及び帰還入力トランジスタとして夫々ｎチャネル型ＭＯＳトランジスタから成るｎＭＯＳ入力トランジスタ及びｎＭＯＳ帰還入力トランジスタを含み、前記ｎＭＯＳ入力トランジスタのドレインが前記ｐＭＯＳミラー出力トランジスタのドレインに接続され、前記ｎＭＯＳ帰還入力トランジスタのドレインが前記ｐＭＯＳミラー入力トランジスタのドレインに接続される、オーバードライブアンプ。
  17. 並列動作される複数個のオーバードライブアンプを含んで１個の半導体基板に形成され、
    前記オーバードライブアンプは、ゲートに入力信号が供給される入力トランジスタとゲートに出力信号が帰還される帰還入力トランジスタがフォールデッドカスコード接続された差動入力トランジスタ対を有する差動入力回路と、
    前記帰還入力トランジスタの電流経路にミラー入力電流経路が接続され前記入力トランジスタの電流経路にミラー出力電流経路が接続されたカレントミラー負荷と、
    前記カレントミラー負荷のミラー出力電流経路から出力制御信号を入力する出力回路と、
    オーバードライブ期間に前記出力制御信号による前記出力回路の出力を増強する方向のバイアス電流を前記出力制御信号に基づいて前記カレントミラー負荷に流すオーバードライブ回路と、を有する半導体装置。
  18. 請求項１７において、前記出力回路は前記入力信号をゲートに受ける出力トランジスタを有し、
    前記オーバードライブ回路は、前記出力制御信号に基づいて相互コンダクタンスが制御されるオーバードライブトランジスタと、前記オーバードライブトランジスタに直列され前記オーバードライブ期間にオン状態にされるスイッチトランジスタとを有し、前記スイッチトランジスタのオン状態で前記バイアス電流を前記カレントミラー負荷のミラー入力電流経路に流す、半導体装置。
  19. 請求項１８において、前記オーバードライブ回路は、前記オーバードライブトランジスタに直列接続されたバイアストランジスタを更に含み、
    前記バイアストランジスタはゲートに供給されるバイアス信号の電圧に応じて相互コンダクタンスが決定され、
    前記バイアス信号の電圧を決定する制御データが書換え可能に設定される制御レジスタを有する、半導体装置。
  20. 請求項１９において、表示データに応ずる階調電圧信号を表示タイミングに同期して並列的に出力するソースドライバを有し、
    前記ソースドライバは複数の前記オーバードライブアンプを有し、
    夫々のオーバードライブアンプは、対応する外部端子から半導体装置の外部に階調電圧信号を出力するバッファアンプである、半導体装置。
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