JP2017021230A - 半導体装置及び電子機器 - Google Patents

Abstract

【課題】ドライバ回路のバッファアンプに供給されるバイアス電圧のノイズによる変動に対してその電圧復帰の高速化を実現する。【解決手段】 複数ビットの駆動信号を並列出力するドライバ回路（２）は、ビット単位で前記駆動信号を出力する複数のドライブアンプ（１０）と、前記ドライブアンプに動作電流を流す電流源トランジスタのバイアス電圧を生成するバイアス電圧生成回路（１２，１２ａ，１２ｂ）と、前記バイアス電圧生成回路のバイアス電圧出力端子から前記複数のドライブアンプにバイアス電圧を供給する経路に配置された、差動入力を持つ負帰還型のバッファアンプ（１１，１１ａ，１１ｂ）と、を有する。ドライブアンプの出力動作に起因してバイアス電圧にノイズが載っても、その変動はバッファアンプによって速やかにもとの電圧に復帰される。【選択図】図１

Description

本発明は、複数ビットの駆動信号を並列出力するドライバ回路を備えた半導体装置及びこれを用いた電子機器に記関し、例えば液晶表示ドライバに適用して有効な技術に関する。

液晶表示ドライバは表示データに従って液晶パネルの表示ライン単位で複数のソース線を階調電圧信号で並列的に駆動する。その階調電圧信号を出力するドライバ回路は、ソース線毎に複数のバッファアンプ（ソースアンプ）を有する。夫々のバッファアンプに動作電流を流す電流源トランジスタにはバイアス電圧生成回路で生成されたバイアス電圧が供給される。特許文献１にはその電流源を可変電流源とし、低消費電力モードにおいて、動作電流の供給を減らしたり、遮断したりする技術について記載される。

特開２０１３−２５０３６１号公報

本発明者はバッファアンプの出力動作に起因するノイズによるバッファアンプのバイアス電圧への影響について検討した。並列配置されたバッファアンプの数は数百から千個に及び、その配列方向に夫々の電流源トランジスタにバイアス電圧生成回路からバイアス電圧を供給する信号配線が形成されている。そして、複数のバッファアンプの出力態様は表示画像に応じて区々である。これにより、複数のバッファアンプが逐次並列的に出力動作したとき寄生容量を介してバイアス電圧の信号経路にノイズを受けて電圧変動を生ずる虞のあることが本発明者によって見出された。そのようなバイアス電圧生成回路はカレントミラー回路によるミラー電流を用いて定電圧を生成すような回路であるから、その出力によって形成されるバイアス電圧に変動を生じても、カレントミラー回路から流れる電流では復帰に時間がかかる。この電圧変動によりバッファアンプに流れる動作電流が減った場合、バッファアンプの動作が遅くなり、表示駆動の性能が劣化してしまう。液晶表示パネルは高解像度化が進んでおり、高精細の液晶表示パネルでは画素に電圧を出力するバッファアンプの数が千個以上にもなり、また、高精細になるほど１表示ラインに階調電圧信号を出力するための時間も短くなるから、バッファアンプによる出力の収束時間の遅れは無視し得ない問題となる。

本発明の目的は、ドライバ回路のバッファアンプに供給されるバイアス電圧のノイズによる変動に対してその電圧復帰の高速化を実現することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。

〔１〕＜ドライブアンプのバイアス電圧供給経路にバッファアンプを配置＞
半導体装置（１）は、処理回路（３）と、前記処理回路の処理に基づいて複数ビットの駆動信号を並列出力するドライバ回路（２）とを有する。前記ドライバ回路は、ビット単位で前記駆動信号を出力する複数のドライブアンプ（１０）と、前記ドライブアンプに動作電流を流す電流源トランジスタのバイアス電圧を生成するバイアス電圧生成回路（１２，１２ａ，１２ｂ）と、前記バイアス電圧生成回路のバイアス電圧出力端子から前記複数のドライブアンプにバイアス電圧を供給する経路に配置された、差動入力を持つ負帰還型のバッファアンプ（１１，１１ａ，１１ｂ）と、を有する。

これによれば、ドライブアンプの出力動作に起因してバイアス電圧にノイズが載っても、その変動はバッファアンプによって速やかにもとの電圧に復帰される。バッファアンプの出力経路にノイズが載ってもその出力の収束時間に大幅な遅れを生じない。

〔２〕＜ボルテージフォロアアンプ＞
項１において、前記バイアス電圧生成回路（１２ａ）は、ゲート・ドレイン間が結合された定電流トランジスタ（ＭＮ１３）とミラー電流を流す負荷トランジスタ（ＭＰ１２）との接続ノードの電圧を前記バイアス電圧として出力する。前記バッファアンプ（１１）はその非反転入力端子が前記接続ノードに結合され、反転入力端子にその出力端子が帰還接続されて成る。

これによれば、バッファアンプとしてボルテージフォロアをバイアス電圧生成回路の出力側に配置するだけで項１の作用効果を得ることができる。

〔３〕＜バッファアンプの出力を定電流トランジスタに帰還してそのオフセットによる影響を緩和＞
項１において、前記バッファアンプは、その非反転入力端子が前記接続ノードに結合され、反転入力端子にその出力端子が帰還接続されて成る。前記バイアス電圧生成回路（１２ａ）は、定電流トランジスタ（ＭＮ１３ａ）とミラー電流を流す負荷トランジスタ（ＭＮ１２）との接続ノードの電圧を前記バイアス電圧として出力し、前記定電流トランジスタのゲートが前記バッファアンプの出力に帰還接続されて成る。

これによれば、バイアス電圧生成回路の定電流トランジスタはバイアス電圧に代えてバッファアンプの出力電圧が負帰還されるから、その帰還量にはバッファアンプのオフセットのオフセット分が加味される。したがって、ボルテージフォロアとしてのバッファアンプに無視し得ないオフセットがある場合にその影響を緩和することができる。

〔４〕＜バッファアンプのオフセットに応じてバイアス電圧を調整可能なバイアス電圧生成回路＞
項１において、前記バイアス電圧生成回路（１２ｂ）は、夫々ゲート・ドレイン間が結合され並列配置された複数の定電流トランジスタ（ＭＮ１３，ＭＮ１４，ＭＮ１６）と、前記複数の定電流トランジスタによる電流経路を選択データに基づいて選択する選択回路（ＭＮ１５，ＭＮ１７）と、前記複数の定電流トランジスタに共通接続されミラー電流を流す負荷トランジスタ（ＭＰ１２）とを有し、前記複数の定電流トランジスタと前記負荷トランジスタとが共通接続される接続ノードの電圧を前記バイアス電圧として出力する。

これによれば、バイアス電圧生成回路が出力するバイアス電圧は選択回路による電流経路の選択状態に応じて数段階の中から選択することができる。したがって、バッファアンプのオフセットに応じてバイアス電圧を増減することでその影響を緩和することができる。

〔５〕＜サイズの異なる定電流トランジスタによる電流経路をスイッチトランジスタで選択＞
項４において、前記複数の定電流トランジスタは相互に異なるトランジスタサイズを有する。前記選択回路は前記定電流トランジスタに直列接続されたスイッチトランジスタを有する。前記スイッチトランジスタは前記選択データに基づいてスイッチ制御される。

これによればオン状態にすべきスイッチトランジスタを選択することにより簡単にオフセットの影響を緩和することができる。

〔６〕＜電流経路の選択を行う選択データを入力する外部入力端子＞
項４において、前記半導体装置の外部から前記選択データを入力する外部入力端子（ＴＲＭ０，ＴＲＭ１）を有する。

これによれば、外部入力端子のプルアップ又はプルダウンなどによって選択回路による選択状態を決定することができる。

〔７〕＜電流経路の選択を行う選択データを書換え可能に保持する記憶回路＞
項４において、前記選択データを書換え可能に保する記憶回路（１３）を有する。

これによれば、選択回路による選択状態を決定するのにパワーオンリセット処理などで記憶回路に選択データを初期設定する動作を行えばよい。

〔８〕＜オフセットに応じて差動入力トランジスタのサイズ比可変のバッファアンプ＞
項１において、前記バッファアンプ（１１ｂ）は、反転入力端子の入力トランジスタ（ＭＮ２４）に対する非反転入力端子の入力トランジスタ（ＭＮ２６、ＭＮ２７，ＭＮ２９）のトランジスタサイズ比を選択データに基づいて選択する選択回路（ＭＮ２８，ＭＮ３０）を有する。

これによれば、反転入力端子側の入力トランジスタに対する非反転入力端子側の入力トランジスタのトランジスタサイズ比を選択回路で選択することによりバッファアンプのオフセット調整を行うことができる。

〔９〕＜非反転入力端子のサイズの異なる入力トランジスタをスイッチトランジスタで選択＞
項８において、前記非反転入力端子の入力トランジスタは相互にトランジスタサイズが相違されて並列された複数の入力トランジスタから成る。前記選択回路は前記入力トランジスタに直列接続されたスイッチトランジスタを有する。前記スイッチトランジスタは前記選択データに基づいてスイッチ制御される。

これによればオン状態にすべきスイッチトランジスタを選択することにより簡単にオフセットを調整することができる。

〔１０〕＜トランジスタサイズ比の選択を行う選択データを入力する外部入力端子＞
項８において、前記半導体装置の外部から前記選択データを入力する外部入力端子（ＴＲＭ０，ＴＲＭ１））を有する。

これによれば、外部入力端子のプルアップ又はプルダウンなどによって選択回路による選択状態を決定することができる。

〔１１〕＜トランジスタサイズ比の選択を行う選択データを書換え可能に保持する記憶回路＞
項８において、前記選択データを書換え可能に保する記憶回路（１３）を有する。

これによれば、選択回路による選択状態を決定するのにパワーオンリセット処理などで記憶回路に選択データを初期設定する動作を行えばよい。

〔１２〕＜ドライブアンプのバイアス電圧供給経路にバッファアンプを配置＞
電子機器（１００）は、表示データを出力するホスト装置（１０３）と、前記表示データを入力して液晶表示駆動信号を出力する液晶表示ドライバ（１ａ）と、前記液晶表示駆動信号を入力して画像表示を行う表示装置（１０２）とを有する。前記液晶表示ドライバは、表示データの処理回路（１１０〜１１５）と、前記処理回路による処理に基づいて複数ビットの液晶駆動信号を並列出力するドライバ回路（２ａ）とを有する。前記ドライバ回路は、ビット単位で前記駆動信号を出力する複数のドライブアンプ（１０）と、前記ドライブアンプに動作電流を流す電流源トランジスタ（ＭＮ６）のバイアス電圧を生成するバイアス電圧生成回路（１２１２ａ，１２ｂ）と、前記バイアス電圧生成回路のバイアス電圧出力端子から前記複数のドライブアンプにバイアス電圧を供給する経路に配置された、差動入力を持つ負帰還型のバッファアンプ（１１，１１ａ，１１ｂ）と、を有する。

これによれば、ドライブアンプの出力動作に起因してバイアス電圧にノイズが載っても、その変動はバッファアンプによって速やかにもとの電圧に復帰される。バッファアンプの出力経路にノイズが載ってもその出力の収束時間に大幅な遅れを生じない。これは、表示装置の高精細化の進展によって、表示ライン単位で階調電圧信号を出力する時間が更に短くなっても表示品質の劣化防止に資するものである。

〔１３〕＜ボルテージフォロアアンプ＞
項１２において、前記バイアス電圧生成回路（１２ａ）は、ゲート・ドレイン間が結合された定電流トランジスタ（ＭＮ１３）とミラー電流を流す負荷トランジスタ（ＭＰ１２）との接続ノードの電圧を前記バイアス電圧として出力する。前記バッファアンプ（１１）はその、非反転入力端子が前記接続ノードに結合され、反転入力端子にその出力端子が帰還接続されて成る。

これによれば、バッファアンプとしてボルテージフォロアをバイアス電圧生成回路の出力側に配置するだけで項１の作用効果を得ることができる。

〔１４〕＜バッファアンプの出力を定電流トランジスタに帰還してそのオフセットによる影響を緩和＞
項１２において、前記バッファアンプはその、非反転入力端子が前記接続ノードに結合され、反転入力端子にその出力端子が帰還接続されて成る。前記バイアス電圧生成回路（１２ａ）は、定電流トランジスタ（ＭＮ１３ａ）とミラー電流を流す負荷トランジスタ（ＭＮ１２）との接続ノードの電圧を前記バイアス電圧として出力し、前記定電流トランジスタのゲートが前記バッファアンプの出力に帰還接続されて成る。

これによれば、バイアス電圧生成回路の定電流トランジスタはバイアス電圧に代えてバッファアンプの出力電圧が負帰還されるから、その帰還量にはバッファアンプのオフセットのオフセット分が加味される。したがって、ボルテージフォロアとしてのバッファアンプに無視し得ないオフセットがある場合にその影響を緩和することができる。

〔１５〕＜バッファアンプのオフセットに応じバイアス電圧を調整可能なバイアス電圧生成回路＞
項１２において、前記バイアス電圧生成回路（１２ｂ）は、夫々ゲート・ドレイン間が結合され並列配置された複数の定電流トランジスタ（ＭＮ１３，ＭＮ１４，ＭＮ１６）と、前記複数の定電流トランジスタによる電流経路を選択データに基づいて選択する選択回路（ＭＮ１５，ＭＮ１７）と、前記複数の定電流トランジスタに共通接続されミラー電流を流す負荷トランジスタ（ＭＰ１２）とを有し、前記複数の定電流トランジスタと前記負荷トランジスタとが共通接続される接続ノードの電圧を前記バイアス電圧として出力する。

これによれば、バイアス電圧生成回路が出力するバイアス電圧は選択回路による電流経路の選択状態に応じて数段階の中から選択することができる。したがって、バッファアンプのオフセットに応じてバイアス電圧を増減することでその影響を緩和することができる。

〔１６〕＜サイズの異なる定電流トランジスタによる電流経路をスイッチトランジスタで選択＞
項１５において、前記複数の定電流トランジスタは相互に異なるトランジスタサイズを有する。前記選択回路は前記定電流トランジスタに直列接続されたスイッチトランジスタを有する。前記スイッチトランジスタは前記選択データに基づいてスイッチ制御される。

これによればオン状態にすべきスイッチトランジスタを選択することにより簡単にオフセットの影響を緩和することができる。

〔１７〕＜オフセットに応じて差動入力トランジスタのサイズ比可変のバッファアンプ＞
項１２において、前記バッファアンプ（１１ｂ）は、反転入力端子の入力トランジスタ（ＭＮ２４）に対する非反転入力端子の入力トランジスタ（ＭＮ２６、ＭＮ２７，ＭＮ２９）のトランジスタサイズ比を選択データに基づいて可変に選択する選択回路（ＭＮ２８，ＭＮ３０）を有する。

これによれば、反転入力端子側の入力トランジスタに対する非反転入力端子側の入力トランジスタのトランジスタサイズ比を選択回路で選択することによりバッファアンプのオフセット調整を行うことができる。

〔１８〕＜非反転入力端子のサイズの異なる入力トランジスタをスイッチトランジスタで選択＞
項１７において、前記非反転入力端子の入力トランジスタは相互にトランジスタサイズが相違されて並列された複数の入力トランジスタから成る。前記選択回路は前記入力トランジスタに直列接続されたスイッチトランジスタを有する。前記スイッチトランジスタは前記選択データに基づいてスイッチ制御される。

これによればオン状態にすべきスイッチトランジスタを選択することにより簡単にオフセットを調整することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、ドライバ回路のバッファアンプに供給されるバイアス電圧のノイズによる変動に対してバイアス電圧の電圧復帰を高速化することができる。

図１は本発明に係る半導体装置の第１の例を示す回路図である。 図２はドライブアンプの一例を示す回路図である。 図３はドライブアンプの別の例を示す回路図である。 図４はドライブアンプの出力動作によってドライブアンプへのバイアス電圧にノイズが載った場合の波形を例示する波形図である。 図５は本発明に係る半導体装置の第２の例を示す回路図である。 図６は本発明に係る半導体装置の第３の例を示す回路図である。 図７は選択データの値とそれによって選択される定電流ＭＯＳトランジスタのゲート幅との関係を例示する説明図である。 図８は記憶回路に選択データを保持する例を示す回路図である。 図９は本発明に係る半導体装置の第４の例を示す回路図である。 図１０は選択データの値とそれによって選択されるバイアス電圧の変動分との関係を例示する説明図である。 図１１は記憶回路に選択データを保持する例を示す回路図である。 図１２は電子機器の一例を示すブロック図である。 図１３は表示装置として液晶表示パネルの表示素子アレイを例示する回路図である。

図１には本発明に係る半導体装置の第１の例が示される。同図に示される半導体装置は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。ここでは半導体装置１に搭載される回路として代表的に、処理回路３と、処理回路３による処理に基づいて複数ビットの駆動信号ＤＳを並列出力するドライバ回路２とを例示する。処理回路３は具体的に限定されるものではなく、表示データを処理する回路、又はバス出力を処理する回路等、適宜の回路であってよい。特徴的な構成はドライバ回路２に含まれる。

ドライバ回路２は、ビット単位で前記駆動信号ＤＳを出力する複数のドライブアンプ１０と、ドライブアンプ１０に動作電流を流す電流源ＭＯＳトランジスタＭＮ６のバイアス電圧を生成するバイアス電圧生成回路１２と、バイアス電圧生成回路１２のバイアス電圧出力端子から前記複数のドライブアンプ１０にバイアス電圧を供給する経路に配置された、差動入力を持つ負帰還型のバッファアンプ１１と、を有する。Ｐは駆動信号ＤＳを半導体装置１の外部に出力する外部出力端子である。Ｃｓは寄生容量である。

バッファアンプ１１は例えばオペアンプの反転入力端子（−）にその出力端子が帰還されたボルテージフォロアによって構成される。バッファアンプ１１に不所望なオフセットがなければ非反転入力端子（＋）の入力電圧余出力電圧は等しくされる。ここでは便宜上、バイアス電圧生成回路１２が出力されるバイアス電圧をＶ１、バイアス電圧Ｖ１を受けてバッファアンプ１１が出力されるバイアス電圧をＶ２とする。尚、図１の標記ではドライブアンプ１０には電流源ＭＯＳトランジスタを明示的に図示してあるが、バッファアンプ１１には電流源ＭＯＳトランジスタの図示を省略してある。

ドライブアンプ１０は、図２に例示されるように、ｎチャネル型の差動入力ＭＯＳトランジスタＭＮ４，ＭＮ５にｐチャネル型の負荷ＭＯＳトランジスタＭＰ１，ＭＰ２が接続され、それに動作電流を流すｎチャネル型の定電流源ＭＯＳトランジスタＭＮ６が接続された差動アンプ回路と、差動アンプの出力を受けるｐチャネル型の駆動ＭＯＳトランジスタＭＰ３によって構成される。負荷ＭＯＳトランジスタＭＰ１，ＭＰ２はカレントミラー負荷を構成する。定電流源ＭＯＳトランジスタＭＮ６のゲートにはバイアス電圧Ｖ２が印加され、それによってドライブアンプ１０の動作電流が規定され、これによってドライブアンプ１０の駆動能力が決定される。ドライブイアンプ１０の構成は図２に限定されず、例えば図３のドライブアンプ１０ａのように構成しても良い。図２との相違点は、差動アンプ回路の出力に接続する出力段を、差動アンプの出力を受けるｐチャネル型の駆動ＭＯＳトランジスタＭＰ３にｎチャネル型の定電流源ＭＯＳトランジスタＭＮ７を接続して構成した点である。定電流源ＭＯＳトランジスタＭＮ６及びＭＮ７のゲートにはバイアス電圧Ｖ２を印加して、駆動アンプの駆動能力を決定する。

バイアス電圧生成回路１２は、特に制限されないが、カレントミラー負荷を構成するｐチャネル型の負荷ＭＯＳトランジスタＭＰ１に電流を流す定電流源２０と、その電流に応ずるミラー電流をカレントミラー負荷を構成する他方のｐチャネル型の負荷ＭＯＳトランジスタＭＰ２から受けるｎチャネル型の定電流ＭＯＳトランジスタＭＮ１３を有する。ＭＯＳトランジスタＭＰ１２とＭＯＳトランジスタＭＮ１３のコモンドレインはＭＯＳトランジスタＭＮ１３のゲートに結合され、そのコモンドレインの電圧Ｖ１をバッファアンプに非反転入力端子（＋）に与える。定電流源２０の具体的な構成は制限されず、例えば所定の基準電圧に基づいて定電流を生成する種々の回路を採用すればよい。尚、Ｖｄｄは電源電圧、Ｇｎｄは回路の接地電圧である。

図４にはドライブアンプ１０の出力動作によってバイアス電圧Ｖ２にノイズが載った場合の波形を例示する。破線で示す波形はバッファアンプ１１を設けたときのバイアス電圧Ｖ２の波形であり、Ｗ２は仮にバッファアンプ１１を設けなかったとした場合の場合バイアス電圧の波形である。図１に例示されるようにドライブアンプ１０の出力とバイアス電圧Ｖ２の信号配線との間の寄生容量Ｃｓを介して、ドライブアンプ１０の出力動作に起因する電圧変化がバイアス電圧Ｖ２に重畳されることによって、バッファアンプの出力動作に起因してバイアス電圧にノイズが載る。ここでは立ち下がりノイズを一例とする。バッファアンプ１１がなければ波形Ｗ２で示されるようにそのノイズによって波形が大きく立ち下がり、アンダーシュートから緩慢に元の電圧に復帰しようとする。ドライブアンプ１０の並列個数が多いほどレベル変化も大きく、また、バイアス電圧はカレントミラー回路によるミラー電流を定電流ＭＯＳトランジスタで受けて生成されるような電圧であるから、カレントミラー回路から流れる電流では変動したバイアス電圧の復帰に時間がかかる。これに対し、破線の波形Ｗ１で示すように、ドライブアンプ１０の出力動作に起因してバイアス電圧Ｖ２にノイズが載っても、その変動はバッファアンプ１１によって速やかにもとの電圧に復帰される。バッファアンプ１１の出力経路にノイズが載ってもその出力の収束時間に大幅な遅れを生じない。特に図示はしないが、立ち上がりノイズの場合も同様である。

図５には本発明に係る半導体装置の第２の例が示される。図１乃至図４に基づいて説明した第１の例とはバッファアンプのオフセットの影響を緩和するために帰還接続の構成が相違する。即ち、図５において、前記バイアス電圧生成回路１２ａは、定電流ＭＯＳトランジスタＭＮ１３ａとミラー電流を流す負荷ＭＯＳトランジスタＭＮ１２との接続ノードの電圧を前記バイアス電圧Ｖ１として出力し、定電流ＭＯＳトランジスタＭＮ１３ａのゲートをバッファアンプ１１ａの出力に帰還接続する。その他の構成は第１の例と同じであるからその詳細な説明は省略する。

図５の構成によれば、バイアス電圧生成回路１２ａの定電流ＭＯＳトランジスタＭＮ１３ａはバイアス電圧Ｖ１に代えてバッファアンプ１１ａの出力電圧Ｖ２が負帰還されるから、その帰還量にはバッファアンプ１１ａのオフセットのオフセット分が加味される。したがって、ボルテージフォロアとしてのバッファアンプ１１ａに無視し得ないオフセットがある場合にその影響を緩和することができる。

図６には本発明に係る半導体装置の第３の例が示される。図１乃至図４に基づいて説明した第１の例とはバッファアンプのオフセットに応じてバイアス電圧を調整可能なバイアス電圧生成回路を採用した点が相違する。即ち、図６において、バイアス電圧生成回路１２ｂは、定電流ＭＯＳトランジスタとして、夫々ゲート・ドレイン間が結合され並列配置された複数の定電流ＭＯＳトランジスタＭＮ１３，ＭＮ１４，ＭＮ１６を有し、定電流ＭＯＳトランジスタＭＮ１３，ＭＮ１４，ＭＮ１６による電流経路を選択データに基づいて選択する選択回路として、ＭＯＳトランジスタＭＮ１４に直列配置されたｎチャネル型のスイッチＭＯＳトランジスタＭＮ１５及びＭＯＳトランジスタＭＮ１６に直列配置されたｎチャネル型のスイッチＭＯＳトランジスタＭＮ１７を有する。複数の定電流ＭＯＳトランジスタＭＮ１３，ＭＮ１４，ＭＮ１６のコモンドレインには負荷ＭＯＳトランジスタＭＰ１２を介してミラー電流が流れ、定電流ＭＯＳトランジスタＭＮ１３，ＭＮ１４，ＭＮ１６と負荷ＭＯＳトランジスタＭＰ１２とのコモンドレインの電圧がバイアス電圧Ｖ１とされる。

スイッチＭＯＳトランジスタＭＮ１５、ＭＯＳ１７のゲートには半導体装置１の外部端子ＴＲＭ０，ＴＲＭ１から選択データＤＤ０，ＤＤ１が供給される。選択データＤＤ０，ＤＤ１は外部入力端子ＴＲＭ０，ＴＲＭ１のプルアップ又はプルダウンなどによって供給すればよい。

定電流ＭＯＳトランジスタＭＮ１３，ＭＮ１４，ＭＮ１６のそれぞれに流れる電流比が相違するように、例えば定電流ＭＯＳトランジスタＭＮ１３のゲート幅が０．８×Ｗ、定電流ＭＯＳトランジスタＭＮ１４のゲート幅が０．１×Ｗ、定電流ＭＯＳトランジスタＭＮ１６のゲート幅が０．２×Ｗとされる。Ｗは単位ゲート幅とする。

選択データＤＤ０，ＤＤ１の値とそれによって選択される定電流ＭＯＳトランジスタのゲート幅との関係が図７に例示される。選択態様はＳＭ１乃至ＳＭ４の４態様になる。したがって、バイアス電圧生成回路１２ｂが出力するバイアス電圧Ｖ１は選択データＤＤ０，ＤＤ１による電流経路の選択状態に応じて４段階の中から選択することができる。したがって、バッファアンプ１１のオフセットに応じてバイアス電圧Ｖ１を増減することでその影響を緩和することができる。しかも、オン状態にすべきスイッチＭＯＳトランジスタを選択することにより簡単にオフセットの影響を緩和することができる。

上記選択データＤＤ０，ＤＤ１は外部端子ＴＲＭ０，ＴＲＭ１から入力する場合に限定されず、図８に例示されるように、選択データＤＤ０，ＤＤ１を書換え可能に保する記憶回路１３を採用するようにしてもよい。記憶回路１３として所定の制御レジスタを割り当てる場合、半導体装置の製造段階又はシステム上で、選択データＤＤ０，ＤＤ１として所要の値を不揮発性メモリなどに一旦書き込み、パワーオンリセット処理毎に不揮発性記憶装置から制御レジスタに選択データＤＤ０，ＤＤ１を初期設定する動作を行えばよい。

図９には本発明に係る半導体装置の第４の例が示される。図１乃至図４に基づいて説明した第１の例とはオフセットに応じて差動入力トランジスタのサイズ比可変のバッファアンプを採用した点が相違する。即ち、図９において、バッファアンプ１１ｂは、ｎチャネル型の差動入力ＭＯＳトランジスタとして反転入力端子（−）側の入力ＭＯＳトランジスタＭＮ２４と、非反転入力端子側の入力ＭＯＳトランジスタＭＮ２６、ＭＮ２７，ＭＮ２９を備える。前記非反転入力端子の入力ＭＯＳトランジスタＭＮ２６、ＭＮ２７，ＭＮ２９は相互にトランジスタサイズが相違されて並列される。入力ＭＯＳトランジスタＭＮ２７にはｎチャネル型のスイッチＭＯＳトランジスタＭＮ２８が直列接続され、入力ＭＯＳトランジスタＭＮ２９にはｎチャネル型のスイッチＭＯＳトランジスタＭＮ３０が直列接続される。スイッチＭＯＳトランジスタＭＮ２８，ＭＮ３０は、反転入力端子（−）の入力ＭＯＳトランジスタＭＮ２４に対する非反転入力端子の入力ＭＯＳトランジスタのトランジスタサイズ比を選択データに基づいて選択する選択回路の一例である。トランジスタサイズ比はカレントミラー比と把握してもよい。ここではスイッチＭＯＳトランジスタＭＮ２８のゲートに供給されるデータＤＤ０とスイッチＭＯＳトランジスタＭＮ３０のゲートに供給されるデータＤＤ１が選択データとされる。

ＭＯＳトランジスタＭＮ２４のドレインと、ＭＯＳトランジスタＭＮ２６，ＭＮ２７、ＭＮ２９のコモンドレインにはｐチャネル型のカレントミラー負荷ＭＯＳトランジスタＭＰ２１，ＭＰ２２が接続され、それに動作電流を流すｎチャネル型の定電流源ＭＯＳトランジスタＭＮ２５がＭＯＳトランジスタＭＮ２４のソースとＭＯＳトランジスタＭＮ２６，ＭＮ２８，ＭＮ３０のコモンソースに接続されて、差動アンプを構成する。差動アンプの出力にはこれを受けるｐチャネル型の駆動ＭＯＳトランジスタＭＰ２３が設けられ、その出力が入力ＭＯＳトランジスタＭＮ２４のゲートに帰還接続される。駆動ＭＯＳトランジスタＭＰ２３の出力がバイアス電圧Ｖ２とされ、入力ＭＯＳトランジスタＭＮ２６，ＭＮ２７，ＭＮ２９のゲート入力がバイアス電圧Ｖ１とされる。

スイッチＭＯＳトランジスタＭＮ２８、ＭＯＳ３０のゲートには半導体装置１の外部端子ＴＲＭ０，ＴＲＭ１から選択データＤＤ０，ＤＤ１が供給される。選択データＤＤ０，ＤＤ１は外部入力端子ＴＲＭ０，ＴＲＭ１のプルアップ又はプルダウンなどによって供給すればよい。

例えば単位ゲート幅をＷとして、入力ＭＯＳトランジスタＭＮ２６のゲート幅を０．８×Ｗ、入力ＭＯＳトランジスタＭＮ２８のゲート幅を０．１×Ｗ、入力ＭＯＳトランジスタＭＮ２９のゲート幅を０．２×Ｗとすると、その電流経路の選択態様に応じて反転入力端子側（−）のＭＯＳゲート幅に対する非反転入力端子（＋）側のＭＯＳ入力ゲート幅に比、即ちカレントミラー比を可変可能となる。

選択データＤＤ０，ＤＤ１の値とそれによって選択される入力ＭＯＳトランジスタのゲート幅との関係が図１０に例示される。選択態様はＳＭ１乃至ＳＭ４の４態様になる。したがって、バッファアンプ１１ｂが出力するバイアス電圧Ｖ２は選択データＤＤ０，ＤＤ１による電流経路の選択状態に応じて４段階の中から選択することができる。したがって、バッファアンプ１１のオフセットに応じて出力バイアス電圧Ｖ２を入力バイアス電圧Ｖ１から増減することでその影響を緩和することができる。しかも、オン状態にすべきスイッチＭＯＳトランジスタを選択することにより簡単にオフセット調整を行うことができる。

上記選択データＤＤ０，ＤＤ１は外部端子ＴＲＭ０，ＴＲＭ１から入力する場合に限定されず、図１１に例示されるように、選択データＤＤ０，ＤＤ１を書換え可能に保する記憶回路１３を採用するようにしてもよい。記憶回路１３として所定の制御レジスタを割り当てる場合、半導体装置の製造段階又はシステム上で、選択データＤＤ０，ＤＤ１として所要の値を不揮発性メモリなどに一旦書き込み、パワーオンリセット処理毎に不揮発性記憶装置から制御レジスタに選択データＤＤ０，ＤＤ１を初期設定する動作を行えばよい。

図１２には上記ドライバ回路２を液晶表示ドライバに適用した場合の電子機器が例示される。電子機器１００は、表示データを出力するホスト装置１０３と、表示データを入力して液晶表示駆動信号を出力する液晶表示ドライバ１ａと、液晶表示駆動信号を入力して画像表示を行う表示装置１０２とを有し、例えば、スマートフォンなどの携帯通信機器、パーソナルコンピュータなどのデータ処理端末、テレビや電子看板などの表示端末などに適用される。

図１２において液晶表示ドライバ１ａは半導体装置１の具体例である。ドライバ回路２はソースドライバ２ａとして適用され、処理回路３は表示データの処理回路（１１０〜１１５）を一例とする。

液晶表示ドライバ１ａには表示データや制御コマンドをホスト装置１０３が与える。例えば携帯端末に適用される場合、例えばホスト装置１０３は携帯通信網等に接続可能な通信部と、通信部を用いた通信プロトコル処理を行うプロトコルプロセッサ、プロトコルプロセッサの制御や種々のデータ処理制御を行うアプリケーションプロセッサ、及び補助記憶装置やその他外部インタフェース回路等の周辺装置を備えて成る。ホスト装置１０３の具体的な構成はそれに限定されず、電子機器１００が実現しようとする機能に応じて種々変更可能である。

表示装置１０２は液晶表示パネルであり、図１３に例示されるように、ガラス基板上に複数個の表示素子１３０がマトリクス状に形成され、夫々の表示素子１３０はデータ端子１３１とコモン端子１３２を有する。夫々の表示素子１３０は直列接続された薄膜トランジスタ１３３と液晶電極に挟まれた液晶１３４を有し、データ端子１３１は薄膜トランジスタ１３３のソースに結合し、コモン端子１３２は一方の液晶電極に結合する。特に図示はしないが液晶電極は別の保持容量を構成してもよい。表示素子１３０の選択端子１３５は薄膜トランジスタ１３３のゲートに結合する。表示素子１３０のコモン端子１３２には共通電位としてのコモン電圧ＶＣＯＭが与えられる。表示素子１３０の選択端子１３５は対応するゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍに接続され、表示素子１３０のデータ端子はゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍに交差する方向に配置された対応するソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎに接続される。ゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍの夫々における表示素子１３０のラインが表示ラインとされ、表示ライン単位で表示素子１３０の薄膜トランジスタ１３３がオンされることによって表示ラインが選択される（表示ラインの走査）。表示ラインの選択期間（水平表示期間）毎にソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎから表示素子１３０に表示データに応ずる駆動信号ＤＳが与えられる。夫々の駆動信号ＤＳは複数の階調電圧の中から表示データに応じて選択された電圧信号である。表示素子１３０に印加された駆動信号ＤＳの信号電荷は薄膜トランジスタ１３３がオフされることによって、次に選択されるまで液晶１３４の液晶電極間で形成される容量に保持されて液晶１３４のシャッタ状態を保つ。

図１２において、液晶表示ドライバ１ａは、例えば、ホスト装置３から表示データを入力する画像データインタフェース回路１１１、制御データやコマンドの入出力を行う制御信号インタフェース回路１１０、前記インタフェース回路１１０，１１１に供給された表示データや制御データを処理する制御部１１２、制御部１１２の制御に基づいて表示データを表示フレーム単位で格納するフレームバッファメモリ１１３、制御部１１２の制御に基づいて表示データをラッチするデータラッチ回路１１４、階調電圧選択回路１１５、ソースドライバ２ａ、階調電圧生成回路１１７、ＶＣＯＭ生成回路１１８、電源回路１１９、及びゲート制御ドライバ１２０を有する。電源回路１１９は、特に制限されないが、ロジック動作用の外部電源電圧ＶＣＣと駆動用の外部電源電圧ＶＳＰ、ＶＳＮを入力して、ロジック用内部電源電圧、駆動用の内部電源電圧、及び基準電圧を生成して各部に供給する。データラッチ回路１１４は表示タイミングに同期して外部から供給された表示データ又はフレームバッファメモリ１１３から表示タイミングに同期して読み出された表示データを表示ライン単位でラッチする。階調電圧選択回路１１５はデータラッチ回路１１４のラッチされた表示データ１２４に基づいて画素単位で階調電圧を選択する。階調電圧生成回路１１７は複数の階調電圧を生成して階調電圧選択回路１１５に供給する。ソースドライバ２ａは階調電圧選択回路１１５で選択された階調電圧を駆動信号ＤＳとして複数のデータ出力端子から前記ソース電極Ｓｒｃ＿１〜Ｒｓｃ＿ｎに並列的に出力する。階調電圧選択回路１１５及びソースドライバ１１６は、階調電圧生成回路１１７で生成された複数の階調電圧を入力し、表示データに応じて選択した階調電圧を駆動信号として複数のデータ出力端子から並列的に出力するドライバ回路の一例とされる。ＶＣＯＭ生成回路１１８はコモン電圧ＶＣＯＭを生成して出力する。ゲート制御ドライバ１２０はゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍの内の一つを水平表示期間単位毎に順次切り替えて、それにゲート選択信号を出力する。

ドライバ回路２を適用したソースドライバ２ａを用いた液晶表示ドライバ１ａによれば、ドライブアンプ１０の出力動作に起因してバイアス電圧にノイズが載っても、その変動はバッファアンプ１１，１１ａによって速やかにもとの電圧に復帰される。バッファアンプ１１，１１ａの出力経路にノイズが載っても、その出力の収束時間に大幅な遅れを生じない。これは、表示装置１０２の高精細化の進展によって、表示ライン単位で階調電圧信号を出力する時間が更に短くなっても表示品質の劣化防止に資するものである。

以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、ドライブアンプ、バッファアンプ、及びバイアス電圧生成回路の具体的な回路構成は上記実施の形態に限定されず適宜変更可能である。バッファアンプのオフセットを調整するための具体的な回路構成も上記実施の形態に限定されず適宜変更可能である。バッファアンプはボルテージフォロアに限定されずオペアンプを用いた非反転増幅回路で構成することも可能である。半導体装置はシングルチップの構成に限定されず、マルチチップで構成されたモジュール化されたデバイスであってもよい。

１，１ａ 半導体装置
２，２ａ ドライバ回路
３ 処理回路
ＤＳ 駆動信号
１０ ドライブアンプ
１１，１１ａ、１１ｂ バッファアンプ
１２，１２ａ、１２ｂ バイアス電圧生成回路
Ｖ１ バッファアンプに入力されるバイアス電圧
Ｖ２ バッファアンプから出力されるバイアス電圧
ＭＰ１，ＭＰ２ 負荷ＭＯＳトランジスタ
ＭＰ３ 駆動ＭＯＳトランジスタ
ＭＮ４，ＭＮ５ 差動入力ＭＯＳトランジスタ
ＭＮ１３ａ 定電流トランジスタ
ＭＮ１３，ＭＮ１４，ＭＮ１６ 定電流ＭＯＳトランジスタ
ＭＮ１５、ＭＮ１７ スイッチＭＯＳトランジスタ
ＴＲＭ０，ＴＲＭ１ 外部端子
ＤＦＤ０，ＤＤ１ 選択データ
１３ 記憶回路
ＭＰ２１，ＭＰ２２ カレントミラー負荷ＭＯＳトランジスタ
ＭＰ２３ 駆動ＭＯＳトランジスタ
ＭＮ２４ 入力ＭＯＳトランジスタ
ＭＮ２５ 定電流ＭＯＳトランジスタ
ＭＮ２６、ＭＮ２７，ＭＮ２９ 入力ＭＯＳトランジスタ
ＭＮ２８、ＭＮ３０ スイッチＭＯＳトランジスタ
１００ 電子機器
１０２ 表示装置
１０３ ホスト装置
１１０ 制御信号インタフェース回路
１１１ 画像データインタフェース回路
１１２ 制御部
１１３ フレームバッファメモリ
１１４ データラッチ回路
１１５ 階調電圧選択回路
１１７ 階調電圧生成回路
１１８ ＶＣＯＭ生成回路
１１９ 電源回路
１２０ ゲート制御ドライバ

Claims (18)

1. 処理回路と、前記処理回路による処理に基づいて複数ビットの駆動信号を並列出力するドライバ回路とを有する半導体装置であって、
   前記ドライバ回路は、ビット単位で前記駆動信号を出力する複数のドライブアンプと、
   前記ドライブアンプに動作電流を流す電流源トランジスタのバイアス電圧を生成するバイアス電圧生成回路と、
   前記バイアス電圧生成回路のバイアス電圧出力端子から前記複数のドライブアンプにバイアス電圧を供給する経路に配置された、差動入力を持つ負帰還型のバッファアンプと、を有する、半導体装置。
2. 請求項１において、前記バイアス電圧生成回路は、ゲート・ドレイン間が結合された定電流トランジスタとミラー電流を流す負荷トランジスタとの接続ノードの電圧を前記バイアス電圧として出力し、
   前記バッファアンプは、その非反転入力端子が前記接続ノードに結合され、反転入力端子にその出力端子が帰還接続されて成る、半導体装置。
3. 請求項１において、前記バッファアンプは、その非反転入力端子が前記接続ノードに結合され、反転入力端子にその出力端子が帰還接続されて成り、
   前記バイアス電圧生成回路は、定電流トランジスタとミラー電流を流す負荷トランジスタとの接続ノードの電圧を前記バイアス電圧として出力し、前記定電流トランジスタのゲートが前記バッファアンプの出力に接続されて成る、半導体装置。
4. 請求項１において、前記バイアス電圧生成回路は、夫々ゲート・ドレイン間が結合され並列配置された複数の定電流トランジスタと、前記複数の定電流トランジスタによる電流経路を選択データに基づいて選択する選択回路と、前記複数の定電流トランジスタに共通接続されミラー電流を流す負荷トランジスタとを有し、前記複数の定電流トランジスタと前記負荷トランジスタとが共通接続される接続ノードの電圧を前記バイアス電圧として出力する、半導体装置。
5. 請求項４において、前記複数の定電流トランジスタは相互に異なるトランジスタサイズを有し、
   前記選択回路は前記定電流トランジスタに直列接続されたスイッチトランジスタを有し、
   前記スイッチトランジスタは前記選択データに基づいてスイッチ制御される、半導体装置。
6. 請求項４において、前記半導体装置の外部から前記選択データを入力する外部入力端子を有する、半導体装置。
7. 請求項４において、前記選択データを書換え可能に保する記憶回路を有する、半導体装置。
8. 請求項１において、前記バッファアンプは、反転入力端子の入力トランジスタに対する非反転入力端子の入力トランジスタのトランジスタサイズ比を選択データに基づいて選択する選択回路を有する、半導体装置。
9. 請求項８において、前記非反転入力端子の入力トランジスタは相互にトランジスタサイズが相違されて並列された複数の入力トランジスタから成り、
   前記選択回路は前記入力トランジスタに直列接続されたスイッチトランジスタを有し、
   前記スイッチトランジスタは前記選択データに基づいてスイッチ制御される、半導体装置。
10. 請求項８において、前記半導体装置の外部から前記選択データを入力する外部入力端子を有する、半導体装置。
11. 請求項８において、前記選択データを書換え可能に保する記憶回路を有する、半導体装置。
12. 表示データを出力するホスト装置と、前記表示データを入力して液晶表示駆動信号を出力する液晶表示ドライバと、前記液晶表示駆動信号を入力して画像表示を行う表示装置とを有する電子機器であって、
    前記液晶表示ドライバは、表示データの処理回路と、前記処理回路による処理に基づいて複数ビットの液晶駆動信号を並列出力するドライバ回路とを有し、
    前記ドライバ回路は、ビット単位で前記駆動信号を出力する複数のドライブアンプと、
    前記ドライブアンプに動作電流を流す電流源トランジスタのバイアス電圧を生成するバイアス電圧生成回路と、
    前記バイアス電圧生成回路のバイアス電圧出力端子から前記複数のドライブアンプにバイアス電圧を供給する経路に配置された、差動入力を持つ負帰還型のバッファアンプと、を有する、電子機器。
13. 請求項１２において、前記バイアス電圧生成回路は、ゲート・ドレイン間が結合された定電流トランジスタとミラー電流を流す負荷トランジスタとの接続ノードの電圧を前記バイアス電圧として出力し、
    前記バッファアンプはその、非反転入力端子が前記接続ノードに結合され、反転入力端子にその出力端子が帰還接続されて成る、電子機器。
14. 請求項１２において、前記バッファアンプはその、非反転入力端子が前記接続ノードに結合され、反転入力端子にその出力端子が帰還接続されて成り、
    前記バイアス電圧生成回路は、定電流トランジスタとミラー電流を流す負荷トランジスタとの接続ノードの電圧を前記バイアス電圧として出力し、前記定電流トランジスタのゲートが前記バッファアンプの出力に帰還接続されて成る、電子機器。
15. 請求項１２において、前記バイアス電圧生成回路は、夫々ゲート・ドレイン間が結合され並列配置された複数の定電流トランジスタと、前記複数の定電流トランジスタによる電流経路を選択データに基づいて選択する選択回路と、前記複数の定電流トランジスタに共通接続されミラー電流を流す負荷トランジスタとを有し、前記複数の定電流トランジスタと前記負荷トランジスタとが共通接続される接続ノードの電圧を前記バイアス電圧として出力する、電子機器。
16. 請求項１５において、前記複数の定電流トランジスタは相互に異なるトランジスタサイズを有し、
    前記選択回路は前記定電流トランジスタに直列接続されたスイッチトランジスタを有し、
    前記スイッチトランジスタは前記選択データに基づいてスイッチ制御される、電子機器。
17. 請求項１２において、前記バッファアンプは、反転入力端子の入力トランジスタに対する非反転入力端子の入力トランジスタのトランジスタサイズ比を選択データに基づいて可変に選択する選択回路を有する、電子機器。
18. 請求項１７において、前記非反転入力端子の入力トランジスタは相互にトランジスタサイズが相違されて並列された複数の入力トランジスタから成り、
    前記選択回路は前記入力トランジスタに直列接続されたスイッチトランジスタを有し、
    前記スイッチトランジスタは前記選択データに基づいてスイッチ制御される、電子機器。

Images