JP4672655B2 - 一定のオフセットを有する演算増幅器およびそのような演算増幅器を備える装置 - Google Patents

Description

本発明は、演算増幅器、および演算増幅器に基づく、たとえばＬＣＤソース・ドライバなどのシステムに関する。

液晶ディスプレイ(ＬＣＤ-liquid crystal display）の液晶(ＬＣ-liquid crystal）は、典型的にはＬＣ電圧と呼ばれる交流駆動電圧によって駆動され、この電圧のピークツーピーク電圧は、図１に示されるような透過−電圧曲線１０によって定義される。この図には透過率対ＬＣ電圧が示されている。交流ＬＣ電圧は、ＬＣの劣化を回避するために使用される。所望のグレー・レベルを得るために、当該の正の電圧ピーク１１と負の電圧ピーク１２との間の距離は、ＶＣＯＭと呼ばれる一定の電圧レベルで保たれる。図１では、ＬＣに印加される電圧が、２つの矢印１１および１２によって表わされ、第１の矢印１１は、正のＬＣ電圧の方向を指し、第２の矢印１２は、負のＬＣ電圧の方向を指す。

ＬＣ両端間のＬＣ電圧は、２つの異なる誤差を受ける。すなわち、目に見える薄いラインを結果として与えることがある差分誤差と、通常はちらつきをもたらす共通モード誤差である。

図２は、所与のオフセットに関して、ＬＣＤのソース・ドライバで発生する可能性があるＬＣ電圧の４つの「対［pairs］」の最悪の場合を示している。出力Ｎは、ピーク１３と１４の両方がそれぞれの最大オフセット１７に達するので、２^＊offsetの正の差分誤差を有し、出力Ｎ＋１は、ピーク１５と１６の両方がそれぞれの最小オフセット１８に達するので、−２^＊offsetの負の差分誤差を有する。２つの隣接するＬＣラインＮとＮ＋１との間の合計差分誤差は、第１のラインＮがＹ_Ｎによって駆動され、第２のラインＮ＋１がＹ_Ｎ＋１によって駆動される場合、
Ｙ_{Ｎ＿ＤＩＦＦ＿ＥＲＲ}−Ｙ_{Ｎ＋１＿ＤＩＦＦ＿ＥＲＲ}＝４^＊offset （１）
である。

これら２つの出力ＹＮおよびＹＮ＋１に関しては、駆動電圧１３〜１６の平均がＶＣＯＭに等しいので、共通電圧誤差は０である。

出力Ｎ＋２およびＮ＋３は、任意の差分誤差を有さない。ＬＣに印加される駆動電圧２１、２２の差は２つの目標電圧の差に等しく、しかし駆動電圧２１、２２は共通電圧誤差２５を有する。駆動電圧２３、２４の差は２つの目標電圧の差に等しく、しかし駆動電圧２３、２４は共通電圧誤差２６を有する。出力Ｎ＋２は、offsetの正の共通誤差２５を有し、出力Ｎ＋３は、−offsetの負の差分誤差２６を有する。２つの共通電圧誤差２５と２６の差は、
Ｙ_{Ｎ＿ＣＯＭＭ＿ＥＲＲ}−Ｙ_{Ｎ＋１＿ＣＯＭＭ＿ＥＲＲ}＝２^＊offset （２）
である。

所与のオフセットに関して、最大差分誤差電圧が、最大共通モード誤差の２倍である。

ＬＣは、共通モード電圧に対してよりも差分電圧に対してはるかに敏感であり、したがって、精密な差分ＬＣ電圧を提供することを可能にする駆動システムが必要である。

液晶（ＬＣ）は、上で説明したように、交流ＬＣ電圧によって駆動される必要があり、これは低い差分モード誤差を有するべきである。差分モード誤差を低減するための非常に単純な方法は、Ｐ側とＮ側の両方で、同じバッファでＬＣを駆動することである。理想的な場合、バッファはオフセットを有し、しかしながら、これは出力範囲に沿ってほぼ一定となる。ＬＣ両端間の電圧降下ΔＶは、
ΔＶ＝Ｖ_{ｇａｍｍａＰ}＋Ｖ_Offset−（Ｖ_{ｇａｍｍａＮ}＋Ｖ_Offset）＝Ｖ_{ｇａｍｍａＰ}−Ｖ_{ｇａｍｍａＮ} （３）
となる。

等式（３）から導き出すことができるように、用語「＋Ｖ_Offset−Ｖ_Offset」はゼロに等しいので、バッファ・オフセットに対する依存がなくなる。この方策は、レールツーレール演算増幅器を有する６ビット・ドライバで実施されている。この手法の欠点は、レールに近いと、ソース・ドライバの入力ステージの２つの入力ダブレットの一方がオフに切り換わり、さらに大きな差分誤差を結果として伴うことである。６ビット・ドライバでは、レールに近いビット幅はかなり大きい。余剰な誤差がビット幅の１／３を超えない場合、ＬＣＤ画面では、目に見える影響は見られない。

８ビット・デバイスでは状況は劇的に変化する。ガンマ曲線（図１参照）の任意の部分で、ビット幅が４分の１になる。従来のレールツーレール演算増幅器の精度は、そのような８ビット・デバイスには十分でない。

標準的なレールツーレール増幅器３０が図３に示されている。この図は、２つのトランジスタ・ダブレットによって構成される一般的なレールツーレール入力ステージ３０を示している。第１のトランジスタ・ダブレットは、２つのＰＭＯＳトランジスタＭ３、Ｍ４を備え、第２のトランジスタ・ダブレットは、２つのＮＭＯＳトランジスタＭ１、Ｍ２を備える。入力ステージ３１は、負および正の入力端子３２、３３を有する差動入力を有する。２つのトランジスタ・ダブレットの出力は、レールツーレール増幅器３０の第２のステージ３４に接続される。図３の右側に、２つのトランジスタ・ダブレットのダイナミック・レンジが例示されている。見ることができるように、中間範囲３５のみで、両方のトランジスタ・ダブレットが動作可能である。示される飽和電圧Ｖｓａｔは、適切に働くために電流源によって必要とされる電圧降下である。Ｖｇｓ_ＮＭＯＳおよびＶｇｓ_ＰＭＯＳは、ＮＭＯＳおよびＰＭＯＳトランジスタのゲート・ソース電圧である。

レールツーレール増幅器３０に存在する合計オフセットは、すべてのデバイスが動作可能であるとき、

である。

ここで、Ｋは、２つのトランジスタ・ダブレットの一方がオフに切り換えられるときの第２のステージ３４のオフセット寄与である。また、この等式（４）では、Ｇｍ_{１ＳＴ＿ＳＴＡＧＥ}＝Ｇｍ_ＮＭＯＳ＋Ｇｍ_ＰＭＯＳ、およびＧｍ_ＮＭＯＳ＝Ｇｍ_ＰＭＯＳも考慮される。この等式、および後続の等式では、接尾辞「Ｎ」または「ＮＭＯＳ」は、ＮＭＯＳトランジスタを表し、接尾辞「Ｐ」または「ＰＭＯＳ」は、ＰＭＯＳトランジスタを表す。

入力ステージ３１の相補トランジスタ・ダブレットの一方がオフに切り換わる場合、入力相互コンダクタンスＧｍ_{１ＳＴ＿ＳＴＡＧＥ}が半減するので、第２のステージ３４のオフセットへの寄与は２倍になる。入力ステージ３１のトランジスタ・ダブレットの一方がオフに切り換わり、Ｇｍ_ＮＭＯＳ≠Ｇｍ_ＰＭＯＳであるとき、ＰＭＯＳトランジスタＭ１、Ｍ２がオフに切り換わるときの第２のステージ３４のオフセット寄与がＫである場合、ＮＭＯＳトランジスタＭ３、Ｍ４がオフに切り換わるとき、合計オフセットは、

である。

ここで、最大差分誤差Δｅｒｒを計算することができる。すなわち、

両方の入力ＭＯＳトランジスタが働くとき、Ｇｍ_Ｎ＝Ｇｍ_Ｐ、Ｖｏｆｆ_Ｎ＝Ｖｏｆｆ_Ｐである場合、差分誤差は０である。差分誤差は、Ｖｏｆｆ_ＮＭＯＳ＝−Ｖｏｆｆ_ＰＭＯＳ、Ｇｍ_Ｎ≠Ｇｍ_Ｐのとき最大であり、

である。

図３に関連して説明されるソース・ドライバのような従来技術ソース・ドライバは、必要とされる精密な差分ＬＣ電圧を提供するようには設計されていない。例えばソース・ドライバで使用される従来の増幅器は、入力範囲全体にわたって一定のオフセットを提供しない。

したがって、本発明の目的は、増幅器が入力範囲全体にわたって一定のオフセットを有するように増幅器を改良することである。

本発明の別の目的は、従来の増幅器よりも液晶ディスプレイで使用するのに良く適した増幅器を提供することである。

特に、本発明は、関連技術の制限および欠点による問題を実質的になくすＬＣＤソース・ドライバを対象とする。

上で説明したような既知のシステムのこれらの欠点は、本明細書で説明され、特許請求される本発明によって減じられる、または取り除かれる。

本発明による装置は、請求項１で（特許）請求される［claimed］。

様々な有利な実施形態が、請求項２から９で（特許）請求される。

本発明による別の装置が、請求項１０で（特許）請求される。

様々な有利な装置が、請求項１１から１３で（特許）請求される。

本発明の追加の特徴および利点は、以下に続く説明に記載され、一部はその説明から明らかになろう。

本発明のより完全な説明のために、かつ本発明のさらなる目的および利点に関して、添付図面に関連付けてなされる以下の説明を参照する。

本発明の詳細な実施形態を取り扱う前に、ＬＣＤシステムの典型的なブロック図を取り扱う。

図４は、ＬＣＤシステムの典型的なブロック図を示している。ＬＶＤＳ［Low Voltage Differential Signaling―低電圧差動信号方式―］が、ホスト・コンピュータ（図４には図示されず）とパネル・モジュール４０との間のインターフェースとして使用される。典型的には、ＬＶＤＳ受信機機能４１が、パネル・タイミング制御装置４２内に統合される。ＲＳＤＳ［Reduced Swing differential signaling―振動低減差動信号方式―］バス４３が、送信回路として働くパネル・タイミング制御装置４２（ＴＣＯＮ）と、受信回路として働くソース・ドライバ・バンク４４との間に位置される。ＲＳＤＳは、ナショナル・セミコンダクター社［National Semiconductor Corporation］の登録商標である。ＲＳＤＳバス４３は、典型的には、８対の幅とクロック対とからなる差動バスであり、マルチドロップ・バス構成を有することがある。ソース・ドライバ・バンク４４は、複数のＲＳＤＳソース・ドライバ４４．１を備える。典型的には、ソース・ドライバ・バンク４４の各ソース・ドライバ４４．１は、アナログ出力信号を提供することによって、ディスプレイ・パネル４６のｎ列の電極（例えばｎ＝３８４または４８０である）に従事する。この例においては、各ソース・ドライバ４４．１が、ｎ＝４列の電極のみに従事する。ゲート・ドライバ４５．１のアレイを備えるゲート・ドライバ・アレイ４５が存在する。パネル４６の複数の行が、これらのゲート・ドライバ４５．１の任意のものによって駆動される。ゲート・ドライバ４５．１は、ある時間に画素の１つの行をオンにするように順次に活性化され、列に対して駆動されるアナログ電圧を、画素の各行に連続して印加できるようにする。パネル４６は、例えば６４０画素の幅と、４８０本の画素のライン（または行）とを有するＴＦＴ−ＬＣＤパネルであってもよい。ソース・ドライバ４４．１は、ビデオ・データをストローブするために、ＲＳＤＳバス４３を介して受信される差動クロック信号（ＣＬＫ＋およびＣＬＫ−）を使用するインターフェースを有する。

ＴＦＴ−ＬＣＤソース・ドライバ４４．１は、ＬＣＤ画素列にＬＣ電圧を供給する回路である。ＴＦＴ−ＬＣＤソース・ドライバ４４．１の機能を、図４を参照して説明する。デジタル・ビデオ信号が、ＴＦＴ−ＬＣＤソース・ドライバ４４．１に入力される。ディスプレイ装置４０を構成するアクティブ・マトリックス型液晶ディスプレイ・パネル４６では、ソース・ラインＯ１からＯＮおよびゲート・ラインＬ１からＬＭが、Ｎ×Ｍの行列の中に形成される。ラインの各交点に、薄膜トランジスタ［Thin Film Transistor―ＴＦＴ―］が置かれる。薄膜トランジスタは図４に示されていない。ソース・ラインＯ１からＯＮの電圧は、薄膜トランジスタを介して、画素電極Ｐに選択的に供給される。半導体集積回路によって形成されるゲート・ドライバ４５．１が、ゲート・ラインＬ１からＬＭにゲート信号を送達する。水平走査期間に、ソース・ドライバ４４．１は、差動バス４３を介して受信されるビデオ・データに従って発生される交流ＬＣ電圧（基準電圧とも呼ばれる）を供給する。すなわち、ソース・ドライバは、ＬＣＤ画素アレイにビデオ信号を供給する回路である。

本発明によれば、差動入力信号の範囲全体にわたって一定のオフセットを有する回路が提供される。

以下のセクションでは、レールツーレール［rail-to-rail］入力ステージを有し、かつ本発明にしたがって入力範囲全体で一定のオフセットを有する演算増幅器を取り扱う。入力ステージは、従来技術のシステムと同様に、２つのトランジスタ・ダブレット［tablet―対―］を備える。本発明によれば、所与の入力信号に関して、必要とされるトランジスタ・ダブレットのみが使用される。接地に近い入力信号を有する場合、ＰＭＯＳトランジスタ・ダブレットのみを使用し、供給電圧ＶＣＣに近い入力信号を有する場合、ＮＭＯＳトランジスタ・ダブレットのみを使用する。本発明によれば、使用されていない（アイドル［idle］）トランジスタ・ダブレットが、アクティブ状態で維持される。このことの目的は、アイドル・トランジスタ・ダブレットの相互コンダクタンス（Ｇｍ）を常に一定に保ち、使用されているトランジスタ・ダブレットの相互コンダクタンスと値を等しく保つことである。ソース・ドライバに関しては、本発明による可能な解決策は、以下のものである。正のガンマ・データのためにＮＭＯＳトランジスタ・ダブレットが使用され、負のガンマのためにＰＭＯＳトランジスタ・ダブレットが使用される。このように入力ステージを使用すると、ＮＭＯＳトランジスタ・ダブレットとＰＭＯＳトランジスタ・ダブレットとの相互コンダクタンスが同じである場合、すなわちＧｍ_ＮＭＯＳ＝Ｇｍ_ＰＭＯＳである場合にのみ、オフセットは一定のままである。

図５Ａおよび図５Ｂは、レールツーレール入力ステージ５０を用いて一定のオフセットを得る方法を例示する。

ＣＭＯＳ技術によれば、装置は、ＮＭＯＳ型とＰＭＯＳ型両方の複数のＭＯＳトランジスタを備える。図面および説明では、ＮＭＯＳトランジスタが接頭辞「Ｎ」で示され、ＰＭＯＳトランジスタが接頭辞「Ｐ」で示される。

本発明による第１の装置が、図５Ａおよび図５Ｂに図示されている。これらの図には、ソース・ドライバの入力ステージ５０が図示されている。入力ステージ５０は、アナログ入力信号Ｉｎ＋、Ｉｎ−を受信するための第１の差動入力５２．１、５３．１を有するＮＭＯＳトランジスタ・ダブレットＮ１、Ｎ２を備える。入力ステージ５０は、さらに、入力信号Ｉｎ＋、Ｉｎ−を受信するための第２の差動入力５２．２、５３．２を有するＰＭＯＳトランジスタ・ダブレットＰ３、Ｐ４を備える。入力信号Ｉｎ＋、Ｉｎ−を第１のトランジスタ・ダブレットＮ１、Ｎ２に、または第２のダブレットＰ３、Ｐ４に向けることができるように、アナログ入力信号Ｉｎ＋、Ｉｎ−を第１の差動入力５２．１、５３．１に、または、第２の差動入力５２．２、５３．２に選択的に向ける切換え手段が採用される。切換え機能は、切換え信号、好ましくはデジタル切換え信号によって制御される。簡単にするために、切換え手段は図５Ａおよび図５Ｂに図示されていない。切換え手段に関するさらなる詳細は、図６に関連して与えられる。

図５Ａは、差動入力信号Ｉｎ＋、Ｉｎ−がＰＭＯＳトランジスタ・ダブレットＰ３、Ｐ４に向けられる状況を示し、図５Ｂは、差動入力信号Ｉｎ＋、Ｉｎ−がＮＭＯＳトランジスタ・ダブレットＮ１、Ｎ２に向けられる状況を示す。４つのトランジスタＮ１、Ｎ２、Ｐ３、Ｐ４のドレイン５５．１〜５５．４が、第２のステージ５４に接続されている。第２のステージ５４は、典型的には増幅器を備える。差動入力５２．１、５２．２、５３．１、５３．２に正のガンマ・データが加えられるか、または負のガンマが加えられるかに関わらず、ＮＭＯＳトランジスタ・ダブレットの相互コンダクタンスＧｍ_ＮＭＯＳとＰＭＯＳトランジスタ・ダブレットの相互コンダクタンスＧｍ_ＰＭＯＳとが同じであることを保証するために、アイドル・トランジスタ・ダブレット、すなわち使用されていない一方のトランジスタ・ダブレットがアクティブに保たれる。すなわち、第１のトランジスタ・タブレットが入力信号を処理する間、他方のトランジスタ・ダブレットの相互コンダクタンスＧｍが一定に保たれる。

本発明を使用する任意の増幅器の精度は、トランジスタ・ダブレットＮ１、Ｎ２、およびＰ３、Ｐ４のＧｍ_ＮＭＯＳとＧｍ_ＰＭＯＳとがどれほど良く合致されるかに依存する。以下のように、拡散プロセス中にＧｍ精度にどのパラメータが影響を及ぼす可能性があるかを説明する。Ｇｍは、以下の公式を用いて計算することができる。

２つのＧｍの比は、

である。

Ｃ_ｏｘおよびＩ_Ｄは同じである。簡単にするために、トランジスタのＷおよびＬに対する幾何的な誤差が小さい（通常は、入力トランジスタがかなり大きい）と仮定する場合、誤差の主な原因は、ＮＭＯＳおよびＰＭＯＳトランジスタの移動度での拡散のプロセスであり、これらのトランジスタは、ほぼ互いに独立している。

移動度は、典型的な値に関して＋／−１５％変化する可能性がある。したがって、前述の比は、

となる。

Ｇｍが同一でない場合、オフセットは一定のままではない。第１のステージ５１および第２のステージ５４の寄与がどれほど大きいかを計算することができる。第１のステージ５１のオフセットへの寄与を計算することから始めることができる。正のガンマ曲線に関して、オフセットは、

となる。

負のガンマ曲線に関して、オフセットは、

となる。

第２のステージ５４のオフセットへの寄与は、正のガンマ曲線に関してＶｏｆｆ_{２ＮＤ＿Ｐ}＝Ｋである場合、負のガンマ曲線に関して、

である。

差分誤差は、正のガンマ曲線の値が駆動されるときのオフセットと、負のガンマ曲線の値が駆動されるときのオフセットとの差である。すなわち、
Δｅｒｒ＝Ｖｏｆｆ_{１ＳＴ＿Ｎ}＋Ｖｏｆｆ_{２ＮＤ＿Ｎ}−（Ｖｏｆｆ_{１ＳＴ＿Ｐ}＋Ｖｏｆｆ_{２ＮＤ＿Ｐ}） （１５）
等式（１４）で前に計算されたものをこの数式（１５）に入れると、

を得る。

である場合、次いで

となり、したがって、前述の等式（１６）は、

となる。

最大差分誤差が、第２のステージ５４の演算増幅器の最大オフセットの約１５％となるという結果が生じる。別の利点が存在し、しかし明らかではない。差分誤差の最後の数式（１７）をよく見ると、

となっている。

数式（１８）は、２つの因子から構成され、一方は、主に移動度に依存し、他方は、ランダム・オフセットに依存し、したがって２つのトランジスタ・ダブレットのトランジスタの表面上、およびトランジスタの酸化物内部に存在する不純物に最も大きく依存する。これら２つの因子は統計的に互いに独立しており、したがって、誤差の発生は個々の事象の確率の積である。

実際的な例を用いると、これを説明するのはかなり簡単である。

であることを見た。

最大合計オフセットがＶ_{ｏｆｆＴＯＴ}＝３０ｍＶであり、かつ与えられた値が４σ値であるという仮定に基づいて、最大差分誤差は、
Δｅｒｒ＝±０．１５・３０＝±４．５ｍＶ （２０）
となる。

２つの因子が互いに独立しているので、この事象の発生は確率の積となり、したがって８σ値である。これは、現行および将来のＩＣにおいて存在する入力ステージの歩留まりを何倍にも増加するのに寄与する。

上の数式から、数式（１８）で表現される本発明によるシステムの差分誤差が、数式（７）で表現される従来技術システムの最大差分誤差よりも顕著に小さくなることを導き出すことができる。

異なる実施形態が図６に図示されている。この図には、折返しカスコード・レールツーレール入力ステージ６１とレールツーレール出力ステージ増幅器を備える第２のステージ６４とを備える装置が示されている。図６における出力ステージ増幅器の完全な説明のために、以下の参考文献を参照してほしい。１９９８年１０月刊行のＩＥＥＥジャーナル、Ｖｏｌ．２９、１４８２−１４９６頁の、ド・ランゲン・Ｋ．Ｊ．他［de Langen K.J. et al.］、「ＶＬＳＩ用の小型低電圧電力効率的演算増幅器セル［Compact Low-Voltage Power-Efficient Operational Amplifier Cells for VLSI］」、ソリッドステート回路［Solid-State Circuits］。

入力ステージ６１は、入力信号ＩＮ＋、ＩＮ−を受信するための、第１の差動入力６２．１、６３．１を有するＮＭＯＳトランジスタ・ダブレットＮ１、Ｎ２を備えている。入力ステージ６１は、さらに、入力信号ＩＮ＋、ＩＮ−を受信するための、第２の差動入力６２．２、６３．２を有するＰＭＯＳトランジスタ・ダブレットＰ３、Ｐ４を備える。トランジスタＰ７、Ｐ８、Ｐ９およびＮ１１、Ｎ１２、Ｎ１３が、折返しカスコード入力ステージ６１を完成させる。トランジスタの対Ｐ９、Ｎ１３は、折返しブランチ内（Ｐ７からＮ１１、およびＰ８からＮ１２）、ならびにＰ５およびＰ６を通る２つのトランジスタ・ダブレットＰ３、Ｐ４、およびＮ１、Ｎ２内のバイアス電流を固定する電圧源の役割を果たす。第２のステージ６４は、トランジスタＰ１０、Ｎ１４、Ｐ１６、およびＮ１５によって構成されるクラスＡＢ出力ステージである。トランジスタＰ１０およびＮ１４は、２つの出力トランジスタＰ１６およびＮ１５のゲートを適切にバイアスするための電圧レベル・シフタの役割を果たして、出力トランジスタＰ１６およびＮ１５の定常状態バイアス電流を制御する。

アナログ入力信号ＩＮ＋、ＩＮ−を第１のトランジスタ・ダブレットＮ１、Ｎ２に、または第２のダブレットＰ３、Ｐ４に向けることができるように、アナログ入力信号を第１の差動入力６２．１、６３．１に、または第２の差動入力６２．２、６３．２に選択的に向ける切換え手段が採用される。切換え機能は、入力６５．１、６５．２に加えられる切換え信号、好ましくはデジタル切換え信号によって制御される。この例では、切換え信号は、２つの状態、すなわちΦまたは

を有する。切換え手段は、８個のスイッチＳ１〜Ｓ８を備える。スイッチＳ１〜Ｓ８は、トランジスタによって実現されるものであってよい。切換え信号Φが加えられる場合、スイッチＳ１、Ｓ３、Ｓ５、およびＳ７が閉じ、スイッチＳ２、Ｓ４、Ｓ６、およびＳ８は開いたままである。信号

がスイッチＳ２、Ｓ４、Ｓ６、およびＳ８に加えられる場合、これらのスイッチは閉じられ、スイッチＳ１、Ｓ３、Ｓ５、およびＳ７は開いている。すなわち、Φがアクティブである場合、ＰＭＯＳトランジスタ・ダブレットＰ３、Ｐ４が入力信号ＩＮ＋およびＩＮ−を処理する。同時に、第１の差動入力６３．１、６２．１が、ノード６６．１で利用可能にされている基準電圧ＲＥＦ＿ＨＩＧＨに接続されるので、ＮＭＯＳトランジスタ・ダブレットＮ１、Ｎ２はアクティブのままである。

がアクティブである場合、ＮＭＯＳトランジスタ・ダブレットＮ１、Ｎ２が入力信号ＩＮ＋およびＩＮ−を処理する。同時に、第２の差動入力６３．２、６２．２が基準電圧ＲＥＦ＿ＬＯＷに接続されるので、ＰＭＯＳトランジスタ・ダブレットＰ３、Ｐ４はアクティブのままである。基準電圧ＲＥＦ＿ＬＯＷは、ノード６６．２で利用可能にされている。

正の供給レールは、例えばＶ_ＤＤであってよく、負の供給レールは、例えばＶ_ＳＳであってよい。装置の出力ＯＵＴは、位相Φおよび

に応じて、フィードバック・ループ６８、ならびにスイッチＳ１およびＳ２を介して戻って、負の差動入力端子６１．２、６２．２に接続される。

図６の装置７０は、図７に例示されるように簡略化することができる。この装置は、差動入力ＩＮ＋、ＩＮ−、および出力ＯＵＴを備える。出力ＯＵＴと負の入力ＩＮ−との間にフィードバック・ループ６８が存在する。入力ステージ６１が、増幅器６４内部の長方形枠として示されている。また、この図では、位相入力６５．１、６５．２を見ることができる。これらの位相入力６５．１、６５．２に加えられる制御信号が、入力ステージ６１のトランジスタ・ダブレットの動作を制御する。

ｎ個の装置７０を有するソース・ドライバ・バンク８０の一部が、図８に図式的に例示されている。差動入力信号ＩＮ１＋、ＩＮ２＋、ＩＮ３＋ないしＩＮｎ＋、および、ＩＮ１−、ＩＮ２−、ＩＰ３−ないしＩＮｎ−が、ｎ個の装置７０の差動入力に供給される。差動入力信号は、バス８１を介して受信される。このバス８１は、例えば図４におけるバス４３と同一であってよい。これらの差動入力信号は、ＬＣＤ画面の当該の列を制御するために使用される。各装置７０が、三角形として示される増幅器６４と、三角形内部の長方形枠として示される入力ステージ６１とを備える。入力ステージ６１は、図８では見ることができない２つのトランジスタ・ダブレットを有し、これらのトランジスタ・ダブレットは、差動入力信号を代替的に処理する。制御信号Φおよび

が、図８に例示されるように装置７０の当該の端子に加えられる。これらの制御信号の状態に応じて、差動入力信号は、入力ステージのＮＭＯＳトランジスタ・ダブレットに、またはＰＭＯＳトランジスタ・ダブレットに向けられる。アイドル・トランジスタ・ダブレットをアクティブに保つために、２つの基準電圧ＲＥＦ＿ＨＩＧＨおよびＲＥＦ＿ＬＯＷが、２つの供給ライン６６．１、６６．２を介して入力ステージ６１に提供される。

本発明による装置は、図９に例示されるような制御信号発生器９０を備えてもよい。制御信号発生器９０は、バス９１を介してデータを受信する。データは、たとえば、ディスプレイ制御装置によって送られる。バス９１は、図４におけるバス４３と同一であってもよい。装置９０は、２つの位相信号Φおよび

を発生させるために論理回路を備える。これらの位相信号が、ｎ個の装置７０に供給される。

上述したように、かつ図から導き出すことができるように、本発明は、入力ステージのトランジスタ・ダブレットがどれもオフに切り換えられることがない装置を提供する。差動入力信号が２つのトランジスタ・ダブレットの一方によって処理される間、アイドル・トランジスタ・ダブレットと呼ばれる他方のトランジスタ・ダブレットがアクティブに保たれる。アイドル・トランジスタ・ダブレットは、一時的にそれぞれの基準電圧（ＨＩＧＨ＿ＲＥＦまたはＬＯＷ＿ＲＥＦ）に接続され、他方のトランジスタ・ダブレットは、一時的に差動入力に接続される。

本発明は、入力／出力範囲全体にわたって一定のオフセットを提供することを可能にする。本発明による装置は、高精度の差分電圧を提供する。

本発明による装置は、例えば薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）ソース・ドライバでの使用に良く適しており、これは、これらのドライバが、欠陥またはアーティファクトを回避するようにフラット・ディスプレイを駆動するために、高精度の差分電圧を必要とするからである。

本発明の回路は、現行の解像度（ＶＧＡおよびＵＸＧＡ）および将来の解像度を有するディスプレイ・アプリケーションのためのソース・ドライバにおける使用に良く適している。

明確にするために別個の実施形態の文脈で説明される本発明の様々な特徴は、また、単一の実施形態において組み合わせて提供することもできることを理解されたい。逆に、簡潔にするために単一の実施形態の文脈で説明される本発明の様々な特徴は、また、別個または任意の適切な副次的組合せにより提供することもできる。

図面および明細書には、本発明の好ましい実施形態が記載されており、特定の用語が使用されるが、そのようにして与えられる説明は、全般的かつ説明的の意味合いでのみ術語を使用しており、限定の目的ではない。

ＬＣＤディスプレイで使用される典型的な透過対電圧曲線を示す図である。 ＬＣＤディスプレイのソース・ドライバに存在する可能性がある４つの駆動電圧の最悪の場合を示す図である。 ＬＣＤディスプレイで使用される従来のレールツーレール入力ステージのブロック図である。 従来のＬＣＤディスプレイのブロック図である。 ＰＭＯＳトランジスタ・ダブレットが使用される場合の本発明によるレールツーレール入力ステージの概略ブロック図である。 ＮＭＯＳトランジスタ・ダブレットが使用される場合の本発明によるレールツーレール入力ステージの概略ブロック図である。 本発明による別の実施形態の概略ブロック図である。 図６に例示される実施形態の概略ブロック図である。 本発明によるソース・ドライバの一部の概略ブロック図である。 本発明による制御信号発生器の概略ブロック図である。

Claims (13)

1. 入力信号を受信するための第１の差動入力（５２．１，５３．１；６２．１，６３．１）を有するＮＭＯＳトランジスタ・ダブレット（Ｎ１，Ｎ２）と、入力信号を受信するための第２の差動入力（５２．２，５３．２；６２．２，６３．２）を有するＰＭＯＳトランジスタ・ダブレット（Ｐ３，Ｐ４）と、アナログ入力信号を受信し、アナログ入力信号を前記第１の差動入力（５２．１，５３．１；６２．１，６３．１）または前記第２の差動入力（５２．２，５３．２；６２．２，６３．２）に選択的に向けるための切換え手段とを有する入力ステージ（５０；６１）を備える装置（８０）であって、前記切換え手段が、切換え信号によって制御され、前記ＮＭＯＳトランジスタ・ダブレット（Ｎ１，Ｎ２）の相互コンダクタンスと前記ＰＭＯＳトランジスタ・ダブレット（Ｐ３，Ｐ４）の相互コンダクタンスとが等しく、
   前記ＮＭＯＳトランジスタ・ダブレットのトランジスタは、レールツーレール出力ステージ増幅器を備えた第２のステージ（５４）に使用時に接続されるドレイン（５５．１、５５．２）および使用時に負の供給レールに接続されるソースを有し、前記ＰＭＯＳトランジスタ・ダブレットのトランジスタは、使用時に前記第２のステージ（５４）に接続されるドレイン（５５．３、５５．４）および使用時に正の供給レール（Ｖｃｃ）に接続されるソースを有する、装置。
2. 前記切換え手段が、前記入力信号が正のガンマ・データを有する場合には、前記入力信号を前記第１の差動入力に向け、前記入力信号が負のガンマ・データを有する場合には、前記入力信号を前記第２の差動入力に向ける請求項１に記載の装置。
3. 前記ＮＭＯＳトランジスタ・ダブレットが２つのＮＭＯＳトランジスタを備え、各ＮＭＯＳトランジスタがゲートを有し、前記２つのＮＭＯＳトランジスタの第１のトランジスタのゲートが第１の入力ノードに接続可能であり、前記２つのＮＭＯＳトランジスタの第２のトランジスタのゲートが第２の入力ノードに接続可能であり、前記ＰＭＯＳトランジスタ・ダブレットが２つのＰＭＯＳトランジスタを備え、各ＰＭＯＳトランジスタがゲートを有し、前記２つのＰＭＯＳトランジスタの第１のトランジスタのゲートが前記第１の入力ノードに接続可能であり、前記２つのＰＭＯＳトランジスタの第２のトランジスタのゲートが前記第２の入力ノードに接続可能である、請求項１または２に記載の装置。
4. 前記２つのＮＭＯＳトランジスタの前記第１のトランジスタの前記ゲートが、第１の基準電圧でバイアスされた第１の基準ノードに接続可能であり、前記２つのＮＭＯＳトランジスタの前記第２のトランジスタの前記ゲートが、第２の基準電圧でバイアスされた第１の基準ノードに接続可能であり、前記２つのＰＭＯＳトランジスタの前記第１のトランジスタの前記ゲートが、第２の基準電圧でバイアスされた第２の基準ノードに接続可能であり、前記２つのＰＭＯＳトランジスタの前記第２のトランジスタの前記ゲートが、前記第２の基準ノードに接続可能である請求項３に記載の装置。
5. 前記入力ステージがレールツーレール入力ステージである請求項１に記載の装置。
6. 前記切換え手段が、前記入力信号を前記第１の差動入力または前記第２の差動入力に選択的に向けるために複数のスイッチを備える、請求項１に記載の装置。
7. 前記切換え信号がデジタル切換え信号である請求項１または２に記載の装置。
8. トランジスタがスイッチとして働く請求項１から４の何れか一項に記載の装置。
9. 前記ＮＭＯＳトランジスタ・ダブレットおよび前記ＰＭＯＳトランジスタ・ダブレットが、折返しカスコード・レールツーレール入力ステージの一部であり、前記折返しカスコード・レールツーレール入力ステージが、レールツーレール出力ステージ増幅器を備える第２のステージに接続されている請求項１または２に記載の装置。
10. 前記請求項１から９の何れか一項に記載の装置を複数有するソース・ドライバ・バンクを備え、さらに入力信号を受信するためのバスを備える装置。
11. さらに、ゲート・ドライバ・バンクと、ＬＣＤパネルとを備える請求項１０に記載の装置。
12. 前記切換え信号を発生するための制御信号発生器をさらに備える請求項１０または１１に記載の装置。
13. パネル・モジュールの一部である請求項１０から１２の何れかに記載の装置。

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