KR100607772B1 - 구동 파워가 높은 전압 폴로워형 연산 증폭기를 포함하는드라이버와 그것을 이용한 표시 장치 - Google Patents

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Abstract

본 발명은 현재 입력 데이터(D1)를 수신하여 출력 신호(DL1)를 생성하기 위한 전압 폴로워형 연산 증폭기(2417)와, 상기 현재 입력 데이터의 전이 상태를 검출하여 상기 현재 입력 데이터가 증가하면 제1의 펄스 신호를 생성하고 상기 현재 입력 데이터가 감소하면 제2의 펄스 신호를 생성하는 전이 상태 검출 회로(2411, 2421)와, 상기 전이 상태 검출 회로와 상기 전압 폴로워형 연산 증폭기 사이에 접속되며, 상기 제1 및 제2의 펄스 신호에 따라 상기 전압 폴로워형 연산 증폭기를 통해 흐르는 대응하는 부하 전류를 증가시키는 스위치 회로(2415, 2416)를 포함한다.
드라이버 회로, 표시 장치

Description

구동 파워가 높은 전압 폴로워형 연산 증폭기를 포함하는 드라이버와 그것을 이용한 표시 장치{DRIVER INCLUDING VOLTAGE-FOLLOWER-TYPE OPERATIONAL AMPLIFIER WITH HIGH DRIVING POWER AND DISPLAY APPARATUS USING THE SAME}
도 1은 종래기술에 의한 LCD 장치를 도시하는 회로도.
도 2는 도 1의 드라이버의 상세 회로도.
도 3은 본 발명에 의한 LCD 장치의 실시예를 도시하는 회로도.
도 4는 도 3의 전압 폴로워형 연산 증폭기 및 스위치의 제1의 실시예를 도시하는 상세 회로도.
도 5는 도 3의 LCD 장치의 동작을 설명하기 위한 타이밍도.
도 6은 도 3의 드라이버의 제2의 실시예의 상세 회로도.
도 7은 도 3의 드라이버의 제3의 실시예의 상세 회로도.
도 8은 도 3의 드라이버의 제4의 실시예의 상세 회로도.
도 9는 도 4의 드라이버의 변형예의 회로도.
도 10은 도 6의 드라이버의 변형예의 회로도.
도 11은 도 7의 드라이버의 변형예의 회로도.
도 12는 도 8의 드라이버의 변형예의 회로도.
도 13은 도 4, 도 6, 도 7, 및 도 8의 회로의 출력단의 변형예의 회로도.
도 14는 도 9, 도 10, 도 11, 및 도 12의 회로의 출력단의 변형예의 회로도.
기술분야
본 발명은 액정 표시(LCD) 장치 등과 같은 표시 장치의 데이터선(신호선)을 구동하는데 사용되는 전압 폴로워형(voltage-follower-type) 연산 증폭기를 포함하는 드라이버에 관한 것이다.
종래기술
하나의 박막 트랜지스터(TFT)와 하나의 픽셀 커패시터에 의해 각각 형성된 복수의 픽셀이 복수의 데이터선(또는 신호선)과 복수의 게이트선(또는 주사선) 사이의 교점에 제공되는 액티브 매트릭스형 LCD 장치 등과 같은 표시 장치에 있어서, 드라이버는 데이터선을 구동하기 위해 제공된다.
종래 기술에 의한 드라이버는 넓은 입력 레인지(range)를 실현하기 위한 2개의 병렬 차동 증폭기에 의해 형성된 입력단(input stage)과, 넓은 출력 레인지를 실현하기 위한 싱글 엔드 푸시풀 회로(single-end push-pull circuit)에 의해 형성된 출력단(output stage)으로 나누어지는 전압 폴로워형 연산 증폭기에 의해 구성된다. 또한, 전이 상태를 평형 상태로 급격히 수속하기 위해, 구동 능력은 출력단의 피드백 제어를 사용하여 입력단의 차동 증폭기를 통해 흐르는 바이어스 전류를 증가시킴으로써 향상된다(JP-A-11-088076을 참조). 상기 내용은 이하에서 보다 상 세히 설명될 것이다.
그러나, 상기 종래기술에 의한 드라이버에 있어서, 전이 상태가 평행 상태로 급격히 수속되면, 구동 능력은 바이어스 전류를 증가시킴으로써 향상되고, 그로 인해 전력 소비가 늘어나게 된다.
본 발명은 전력 소비를 증가시키지 않고 구동 능력이 향상 가능한 드라이버를 제공함을 목적으로 한다.
본 발명의 다른 목적은 드라이버 등을 포함하는 표시 장치에 사용되는 데이터선 드라이버를 제공함을 목적으로 한다.
본 발명에 따른 드라이버에 있어서, 전압 폴로워형 연산 증폭기는 현재 입력 데이터를 수신하여 출력 신호를 생성한다. 전이 상태 검출 회로는 현재 입력 데이터에서 전이 상태를 검출하여 현재 입력 데이터가 증가되는 경우에는 제1의 펄스 신호를 생성하고 현재 입력 데이터가 감소되는 경우에는 제2의 펄스 신호를 생성한다. 스위치 회로는 상기 제1 및 제2의 펄스 신호에 따라 전압 폴로워형 연산 증폭기를 통해 흐르는 대응하는 부하 전류를 증가시킨다.
본 발명의 양호한 실시예를 기술하기 이전에, 도 1 및 도 2를 참조하여 종래기술에 의한 LCD 장치가 설명될 것이다.
종래기술에 의한 LCD 장치를 설명하는 도 1에 있어서, 참조 번호 1은 m×n(여기서, 예를들면 m은 640이고 n은 480)의 도트를 구비하는 패널을 나타낸다. 즉, 패널(1)은 데이터선 드라이버 회로(2)에 의해 구동되는 M개의 데이터선(또는 신호선)(DL1, DL2, ..., DLm)과, 게이트선 드라이버 회로(3)에 의해 구동되는 N개의 게이트선(또는 주사선)(GL1, GL2, ..., GLn)과, 상기 데이터선(DL1, DL2, ..., DLm)과 상기 게이트선(GL1, GL2, ..., GLn) 사이의 하나의 교점에 각각 위치하는 m×n개의 픽셀(Pij)(i=1, 2, ..., m; J=1, 2, ..., n)을 포함한다. 상기 픽셀(PAij) 각각은 Q22 등과 같은 하나의 박막 트랜지스터(TFT)(Qij)와, 상기 TFT(Qij)와 공통 전압(VCOM)이 인가되는 공통 전극 사이에 접속된 액정을 포함하는 C22 등과 같은 하나의 픽셀 커패시터(Cij)에 의해 구성된다.
데이터선 구동 회로(2)는 수평 클록 신호(HCK)에 동기하여 수평 시작 펄스 신호(HST)를 시프팅하여 래치 신호(LA1, LA2, ..., LAm)를 순차적으로 생성하기 위한 시프트 레지스터 회로(21)와, 상기 래치 신호(LA1, LA2, ..., LAm)에 따라 8비트 계조 영상 신호(VD)를 래치하여 디지털 영상 데이터(D1, D2, ..., Dm)을 각각 생성하기 위한 데이터 레지스터 회로(221, 222, ..., 22m)과, 상기 디지털 영상 데이터(D1, D2, ..., Dm)에 관한 D/A 변환을 각각 실행하기 위한 디지털/아날로그(D/A) 컨버터(231, 232, ..., 23m)과, 상기 D/A 컨버터(231, 232, ..., 23m)의 아날로그 출력 전압을 각각 증폭하여 대응하는 데이터선(DL1, DL2, ..., DLm)에 공급하기 위한 드라이버(241, 242, ..., 24m)에 의해 구성된다.
따라서, 디지털 영상 신호(D1, D2, ..., Dm)에 대응하는 아날로그 영상 신호는 데이터선(DL1, DL2, ..., DLm)에 각각 공급된다.
게이트선 드라이버 회로(3)는 수직 클록 신호(VCK)에 동기하여 수직 시작 펄스 신호(VST)를 시프팅하여 게이트선(GL1, GL2, ..., GLn)상에 게이트선 신호를 순차적으로 생성하기 위한 시프트 레지스터 회로에 의해 구성된다.
신호 처리 유닛(4)은 신호(HST, HCK, VD, VST, VCK 등)를 데이터선 드라이버 회로(2) 및 게이트선 드라이버 회로(3)에 공급하도록 마련된다.
드라이버(241, 242, ..., 24m) 각각은 도 2에 도시된 바와 같은 전압 폴로워형 연산 증폭기에 의해 구성된다(JP-A-11-088076호 참조).
도 2에 있어서, 전압 폴로워형 연산 증폭기는 입력단(ST1)과 출력단(ST2)으로 나누어진다.
입력단(ST1)은 고전위측 전원 단자(VDD) 및 저전위측 전원 단자(VSS) 사이에서 병렬로 접속된 2개의 차동 증폭기(DA1, DA2)에 의해 구성된다.
차동 증폭기(DA1)는 입력 단자(IN+, IN-)에 접속된 게이트와 전류원(I1)에 접속된 공통 소스를 구비하는 N채널 MOS 트랜지스터(N1, N2)에 의해 형성된 차동 트랜지스터 쌍과, P채널 MOS 트랜지스터(P1, P2)에 의해 형성된 전류 미러 회로와, P채널 MOS 트랜지스터(P3, P4)에 의해 형성된 전류 미러 회로에 의해 구성된다.
전류 미러 회로(P1, P2)에 있어서, P채널 MOS 트랜지스터(P1)의 드레인은 입력으로서 작용하며 N채널 MOS 트랜지스터(N1)의 드레인에 접속되고, P채널 MOS 트랜지스터(P2)의 드레인은 출력으로서 작용한다.
전류 미러 회로(P3, P4)에 있어서, P채널 MOS 트랜지스터(P3)의 드레인은 입 력으로서 작용하며 N채널 MOS 트랜지스터(N2)의 드레인에 접속되고, P채널 MOS 트랜지스터(P4)의 드레인은 출력으로서 작용한다.
또한, 전류원(I1)은 저전위측 전원 단자(VSS)에 접속되고, P채널 MOS 트랜지스터(P1, P2, P3, P4)의 소스는 고전위측 전원 단자(VDD)에 접속된다. 상기 경우에, P채널 MOS 트랜지스터(P1, P3)는 차동 증폭기(DA1)의 능동 부하로서 작용한다.
반면에, 차동 증폭기(DA2)는 입력 단자(IN-, IN+)에 접속된 게이트와 전류원(I2)에 접속된 공통 소스를 구비하는 P채널 MOS 트랜지스터(P5, P6)에 의해 형성된 차동 트랜지스터 쌍과, N채널 MOS 트랜지스터(N3, N4)에 의해 형성된 전류 미러 회로에 의해 구성된다.
전류 미러 회로(N3, N4)에 있어서, N채널 MOS 트랜지스터(N3)의 드레인은 입력으로서 작용하며 P채널 MOS 트랜지스터(P5)의 드레인에 접속되고, N채널 MOS 트랜지스터(N4)의 드레인은 출력으로서 작용한다.
또한, 전류원(I2)은 고전위측 전원 단자(VDD)에 접속되고, N채널 MOS 트랜지스터(N3, N4)의 소스는 저전위측 전원 단자(VSS)에 접속된다. 상기 경우에, N채널 MOS 트랜지스터(N3, N4)는 차동 증폭기(DA2)의 능동 부하로서 작용한다.
전류 미러 회로(P1, P2)의 출력, 즉 P채널 MOS 트랜지스터(P2)의 드레인은 전류 미러 회로(N3, N4)의 입력, 즉 N채널 MOS 트랜지스터(N3)의 드레인에 접속된다. 또한, 전류 미러 회로(P3, P4)의 출력, 즉 P채널 MOS 트랜지스터(P4)의 드레인은 전류 미러 회로(N3, N4)의 출력, 즉 N채널 MOS 트랜지스터(N4)의 드레인에 접속된다.
또한, N채널 MOS 트랜지스터(N5)는 전류원(I1)에 병렬로 접속되어 차동 증폭기(DA1)를 통해 흐르는 바이어스 전류를 증가시키고, P채널 MOS 트랜지스터(P7)는 전류원(I2)에 병렬로 접속되어 차동 증폭기(DA2)를 통해 흐르는 바이어스 전류를 증가시킨다. 즉, 입력 단자(IN+)에서의 전압이 입력 단자(IN-)에서의 전압에 가까운 평형 상태에 있어서, 차동 증폭기(DA1)를 통해 흐르는 바이어스 전류는 전류원(I1)에 의해서만 결정되고 차동 증폭기(DA2)를 통해 흐르는 바이어스 전류는 전류원(I2)에 의해서만 결정된다.
반면에, 입력 단자(IN+)에서의 전압이 입력 단자(IN-)에서의 전압보다 높거나 낮은 전이 상태에 있어서, 상기 전이 상태를 평형 상태로 급격히 수속하기 위해서, N채널 MOS 트랜지스터(N5) 또는 P채널 MOS 트랜지스터(P7)는 출력단(ST2)의 내부 신호의 피드백에 의해서 온 상태가 되어 대응하는 바이어스 전류를 실질적으로 증가시키고, 그에 따라, 구동 능력을 향상시킨다. 상기 설명은 후술 될 것이다.
출력단(ST2)은 고전위측 전원 단자(VDD)와 저전위측 전원 단자(VSS) 사이에 직렬로 접속된 N채널 MOS 트랜지스터(N11)와 P채널 MOS 트랜지스터(P11)에 의해 형성된 싱글 엔드 푸시풀 회로(single-end push-pull circuit)와, N채널 MOS 트랜지스터(N11)의 드레인과 게이트 사이에 접속된 위상 보상 커패시터(C1)에 의해 구성된다. 입력단(ST1)의 출력 전압, 즉 P채널 MOS 트랜지스터(P4)와 N채널 MOS 트랜지스터(N4)의 드레인에서의 전압은 N채널 MOS 트랜지스터(N11)의 게이트에 인가되고, 입력단(ST1)의 출력 전압은 N채널 MOS 트랜지스터(N12, N13) 및 전류원(I11, I12)에 의해 형성된 레벨 시프트 회로를 경유하여 P채널 MOS 트랜지스터(P11)의 게이트 에 공급된다.
N채널 MOS 트랜지스터(N11)의 게이트 전압은 입력단(ST1)의 N채널 MOS 트랜지스터(N5)에 피드백되고, P채널 MOS 트랜지스터(P11)의 게이트 전압은 입력단(ST1)의 P채널 MOS 트랜지스터(P7)에 피드백된다.
입력 단자(IN+)에서의 전압이 출력 단자(OUT)(즉, 입력 단자(IN-))에서의 전압 보다 더 낮다면, P채널 MOS 트랜지스터(P11)의 드레인 전압(즉, N채널 MOS 트랜지스터(N11)의 게이트 전압)이 증가되어, N채널 MOS 트랜지스터(N5)는 온 상태가 되고 그에 따라 차동 증폭기(DA1)를 통해 흐르는 바이어스 전류를 증가시킨다. 따라서, 차동 증폭기(DA1)의 구동 능력이 향상된다.
반면에, 입력 단자(IN+)에서의 전압이 출력 단자(OUT)(즉, 입력 단자(IN-))에서의 전압 보다 더 높다면, N채널 MOS 트랜지스터(N2)의 드레인 전압은 증가되고, P채널 MOS 트랜지스터(P4)의 드레인 전압(즉, 레벨 시프트 회로(N12, N13, I11, I12)의 입력 전압)은 감소된다. 따라서, 레벨 시프트 회로(N12, N13, I11, I12)의 출력 전압(즉, P채널 MOS 트랜지스터(P11)의 게이트 전압)은 감소되고, P채널 MOS 트랜지스터(P7)는 온 상태로 되고 그에 따라 차동 증폭기(DA2)를 통해 흐르는 바이어스 전류를 증가시킨다. 따라서, 차동 증폭기(DA2)의 구동 능력이 향상된다.
그러나, 도 2의 드라이버에서, 전이 상태에서 바이어스 전류를 증가시킴에 의해 구동 능력이 향상되기 때문에, 전류 미러 회로((P1, P2), (P3, P4), (N3, N4))를 통해 흐르는 부하 전류 뿐만 아니라 차동 트랜지스터 쌍((N1, N2), (P5, P6))을 통해 흐르는 전류 또한 증가되어 전력 소비가 현저하게 커진다.
본 발명에 의한 LCD 장치의 실시예를 도시하는 도 3에 있어서, 도 1의 드라이버(241, 242, ...)는 드라이버(241', 242', ...)로 각각 대체된다.
드라이버(241')(242', ...)는 래치 신호(LA1)(LA2, ...)에 따라 데이터 레지스터 회로(221)(222, ...)의 디지털 영상 데이터(D1)(D2, ...)를 래치하여 디지털 영상 데이터(D1')(D2', ...)를 생성하기 위한 데이터 레지스터 회로(2411)(2421, ...)에 의해 구성된다. 즉, 디지털 영상 데이터(D1')(D2', ...)는 하나의 수평 기간 이전의 디지털 영상 데이터(D1)(D2, ...)의 이전 데이터이다. 드라이버(241')(242', ...)는 디지털 영상 데이터(D1)(D2, ...)와 디지털 영상 데이터(D1')(D2', ...)를 비교하기 위한 디지털 비교기(2412)(2422, ...)와, 2개의 원숏(one-shot) 장치(단안정 멀티바이브레이터(2413, 2414)(2423, 2424, ...)와, 스위치(2415, 2416)(2425, 2426, ...)와, 전압 폴로워형 연산 증폭기(2417)(2427, ...)로 구성된다.
D1과 같은 디지털 영상 데이터가 D1' 등과 같은 디지털 영상 데이터 보다 더 큰 경우에, 2412 등과 같은 디지털 비교기의 출력 신호(S1)는 높다. 반면에, D1 등과 같은 디지털 영상 데이터가 D1' 등과 같은 디지털 영상 데이터 보다 더 크지 않는 경우에, 2412 등과 같은 디지털 비교기의 출력 신호(S1)는 낮다.
2413 등과 같은 원숏 회로는 디지털 비교기(2412)의 출력 신호(S1)의 상승 엣지에서 트리거링되고, 2414 등과 같은 원숏 회로는 디지털 비교기(2412)의 출력 신호(S1)의 하강 엣지에서 트리거링된다. 따라서, 디지털 영상 데이터(D1)가 증가 되어 D1 〉D1'로 되는 경우에, 디지털 비교기(2412)의 출력 신호(S1)는 로우(low)에서 하이(high)로 스위칭된다. 그 결과, 원숏 회로(2413)는 지속 기간이 τ인 펄스 신호를 생성하여 스위치(2415)를 온 상태로 한다. 반면에, 디지털 영상 데이터(D1)가 감소되어 D1〈 D1'로 되는 경우에, 디지털 비교기(2412)의 출력 신호(S1)는 하이에서 로우로 스위칭된다. 그 결과, 원숏 회로(2414)는 지속 기간이 τ인 펄스 신호를 생성하여 스위치(2416)를 온 상태로 한다.
스위치(2415, 2416) 각각이 P채널 MOS 트랜지스터 또는 PNP형 바이폴라 트랜지스터에 의해 형성된다면, 원숏 회로(2413, 2414)로부터 생성된 펄스 신호는 로우(low)이다. 반면에, 스위치(2415, 2416) 각각이 N채널 MOS 트랜지스터 또는 NPN형 바이폴라 트랜지스터에 의해 형성된다면, 원숏 회로(2413, 2414)로부터 생성된 펄스 신호는 하이(high)이다.
도 3의 전압 폴로워형 연산 증폭기(2417) 및 스위치(2415, 2416)의 제1의 예의 상세 회로도인 도 4에 있어서, 도 2의 P채널 MOS 트랜지스터(P7) 및 N채널 MOS 트랜지스터(N5)는 생략된다. 그 대신에, 도 3의 스위치(2415)가 고전위측 전원선(VDD)과 전류 미러 회로(N3, N4)의 입력 사이에 접속되고, 도 3의 스위치(2416)가 고전위측 전원선(VDD)과 전류 미러 회로(N3, N4)의 출력 사이에 접속된다.
도 3 및 도 4의 LCD 장치의 동작이 도 5와 관련하여 이하 설명된다. 제1의 수평 기간(T1)에 있어서, 데이터 레지스터 회로(221)에 격납된 디지털 영상 데이터(D1)는 평행 상태, 즉 D1 = D1' = DA이고 따라서 데이터 선(DL1)에서의 전압 은 평행 상태, 즉 DL1 = VA이라고 가정한다.
먼저, 제2의 수평 기간에 속하는 시간(t1)에서, 데이터 레지스터 회로(221)에 격납된 디지털 영상 데이터(D1)는 DA로부터 DB로 증가되어, D1 = DB이고 D1' = DA가 된다. 따라서, 차동 트랜지스터 쌍(N1, N2) 및 차동 트랜지스터 쌍(P5, P6)이 불균형인 평형 상태를 제어 입력한다. 그 결과, 데이터 선(DL1)에서의 전압은 점선(X1)으로 표시된 바와 같이 상승한다. 추가로, 상기 경우에, 디지털 비교기(2412)의 출력 신호(S1)가 로우에서 하이로 스위칭되는 경우에, 원숏 회로(2413)는 로우 펄스 신호를 생성하여 스위치(2415)를 온 상태로 만든다. 여기서, 스위치(2415)는 P채널 MOS 트랜지스터 또는 NPN형 바이폴라 트랜지스터이기 때문에, 상기 펄스 신호는 로우이다. 그러나, 스위치(2415)가 N채널 MOS 트랜지스터 또는 PNP형 바이폴라 트랜지스터인 경우에, 상기 펄스는 하이이다. 그 결과, 전류는 고전위측 전원선(VDD)으로부터 스위치(2415)를 경유하여 전류 미러 회로(N3, N4)의 입력에 공급되어, 전류 미러 회로(N3, N4)를 통해 흐르는 부하 전류는 증가된다. 그 결과, 전류 미러 회로(N3, N4)의 출력 전압, 즉 N채널 MOS 트랜지스터(N4)의 드레인 전압이 시간 주기(τ) 동안에 풀 다운된다. 따라서, N채널 MOS 트랜지스터(N6)의 게이트 전압이 풀 다운되고 또한 P채널 MOS 트랜지스터(P11)의 게이트 전압이 풀 다운 되어, 데이터 선(DL1)에서의 전압은 결국에는 실선(X2)에 의해 도시된 바와 같이 증가되고, 그에 따라 디지털 영상 데이터(DB)에 대응하는 전압(VB)으로 급격히 수속한다.
따라서, 차동 증폭기(DA1)의 구동 능력은 스위치(2415)를 사용하여 전류 미 러 회로(N3, N4)를 통해 흐르는 부하 전류를 실질적으로 증가시킴으로써 향상된다. 이 경우에, 전류원(I2)를 통해 흐르는 바이어스 전류는 증가되지 않아 차동 트랜지스터 쌍(P5, P6)을 통해 흐르는 전류는 증가되지 않고 이는 전력 소비의 감소로 이어진다.
다음에, 제3의 수평 기간에 속하는 시간(t2))에서, 데이터 레지스터 회로(221)에 격납된 디지털 영상 데이터(D1)는 DB로부터 DC로 감소되어, D1 = DC이고 D1' = DB가 된다. 따라서, 차동 트랜지스터 쌍(N1, N2) 및 차동 트랜지스터 쌍(P5, P6)이 불균형인 평형 상태를 제어 입력한다. 그 결과, 데이터 선(DL1)에서의 전압은 점선(Y1)으로 표시된 바와 같이 하강한다. 추가로, 상기 경우에, 디지털 비교기(2412)의 출력 신호(S1)가 하이에서 로우로 스위칭되는 경우에, 원숏 회로(2414)는 로우 펄스 신호를 생성하여 스위치(2416)를 온 상태로 만든다. 여기서, 스위치(2416)는 P채널 MOS 트랜지스터 또는 NPN형 바이폴라 트랜지스터이기 때문에, 상기 펄스 신호는 로우이다. 그러나, 스위치(2416)가 N채널 MOS 트랜지스터 또는 PNP형 바이폴라 트랜지스터인 경우에, 상기 펄스는 하이이다. 그 결과, 전류는 고전위측 전원선(VDD)으로부터 스위치(2416)를 경유하여 전류 미러 회로(N3, N4)의 출력에 공급되어, 전류 미러 회로(N3, N4)를 통해 흐르는 부하 전류는 증가된다. 그러나, 그 경우에, N채널 MOS 트랜지스터(N4)의 게이트 전압은 N채널 MOS 트랜지스터(N4)를 포화 상태로 만들 정도로 증가되지 않기 때문에, N채널 MOS 트랜지스터(N4)의 드레인 전압은 시간 주기(τ) 동안에 풀 업된다. 따라서, N채널 MOS 트랜지스터(N11)의 게이트 전압은 풀업되고, 또한 피스터(P8)의 게이트 전압이 풀 업 되어, 데이터 선(DL1)에서의 전압은 결국에는 실선(Y2)에 의해 도시된 바와 같이 감소되고, 그에 따라 디지털 영상 데이터(DC)에 대응하는 전압(VC)으로 급격히 수속한다.
따라서, 차동 증폭기(DA1)의 구동 능력은 스위치(2416)를 사용하여 N채널 MOS 트랜지스터(N4)를 통해 흐르는 부하 전류를 실질적으로 증가시킴으로써 향상된다. 이 경우에도, 전류원(I2)를 통해 흐르는 바이어스 전류는 증가되지 않아 차동 트랜지스터 쌍(P5, P6)을 통해 흐르는 전류는 증가되지 않고 이는 전력 소비의 감소로 이어진다.
도 3의 전압 폴로워형 연산 증폭기(2417) 및 스위치(2415, 2416)의 제2의 예의 상세 회로도인 도 6에 있어서, 도 3의 스위치(2415)는 저전위측 전원선(VSS)과 전류 미러 회로(N3, N4)의 출력 사이에 접속되고, 도 3의 스위치(2416)는 도 4의 전류 미러 회로(N3, N4)의 출력과 고전위측 전원선(VDD) 사이에 접속된다.
도 3 및 도 6의 LCD 장치의 동작이 도 5와 관련하여 이하 설명된다. 제1의 수평 기간(T1)에 있어서, 데이터 레지스터 회로(221)에 격납된 디지털 영상 데이터(D1)는 평행 상태, 즉 D1 = D1' = DA이고 따라서 데이터 선(DL1)에서의 전압은 평행 상태, 즉 DL1 = VA이라고 가정한다.
먼저, 제2의 수평 기간에 속하는 시간(t1)에서, 데이터 레지스터 회로(221)에 격납된 디지털 영상 데이터(D1)는 DA로부터 DB로 증가되어, D1 = DB이고 D1' = DA가 된다. 따라서, 상기 제어는 차동 트랜지스터 쌍(N1, N2) 및 차동 트랜지스터 쌍(P5, P6)이 불균형인 평형 상태를 입력한다. 그 결과, 데이터 선(DL1)에서의 전 압은 점선(X1)으로 표시된 바와 같이 상승한다. 추가로, 상기 경우에, 디지털 비교기(2412)의 출력 신호(S1)가 로우에서 하이로 스위칭되는 경우에, 원숏 회로(2413)는 펄스 신호를 생성하여 스위치(2415)를 온 상태로 만든다. 그 결과, 전류는 전류 미러 회로(N3, N4)의 출력으로부터 스위치(2415)를 경유하여 저전위측 전원선(VSS)에 공급되어 N채널 MOS 트랜지스터(N4)를 통해 흐르는 부하 전류는 증가된다. 그 결과, 전류 미러 회로(N3, N4)의 출력 전압, 즉 N채널 MOS 트랜지스터(N4)의 드레인 전압이 시간 주기(τ) 동안에 풀 다운된다. 따라서, N채널 MOS 트랜지스터(N11)의 게이트 전압이 풀 다운되고 또한 P채널 MOS 트랜지스터(P11)의 게이트 전압이 풀 다운 되어, 데이터 선(DL1)에서의 전압은 결국에는 실선(X2)에 의해 도시된 바와 같이 증가되고, 그에 따라 디지털 영상 데이터(DB)에 대응하는 전압(VB)으로 급격히 수속한다.
따라서, 차동 증폭기(DA1)의 구동 능력은 스위치(2415)를 사용하여 전류 미러 회로(N3, N4)를 통해 흐르는 부하 전류를 실질적으로 증가시킴으로써 향상된다. 이 경우에, 전류원(I2)를 통해 흐르는 바이어스 전류는 증가되지 않아 차동 트랜지스터 쌍(P5, P6)을 통해 흐르는 전류는 증가되지 않고 이는 전력 소비의 감소로 이어진다.
다음에, 제3의 수평 기간에 속하는 시간(t2))에서, 데이터 레지스터 회로(221)에 격납된 디지털 영상 데이터(D1)는 DB로부터 DC로 감소되어, D1 = DC이고 D1' = DB가 된다. 따라서, 차동 트랜지스터 쌍(N1, N2) 및 차동 트랜지스터 쌍(P5, P6)이 불균형인 평형 상태를 제어 입력한다. 그 결과, 데이터 선(DL1)에서 의 전압은 점선(Y1)으로 표시된 바와 같이 하강한다. 추가로, 상기 경우에, 디지털 비교기(2412)의 출력 신호(S1)가 하이에서 로우로 스위칭되는 경우에, 원숏 회로(2414)는 펄스 신호를 생성하여 스위치(2416)를 온 상태로 만든다. 그 결과, 전류는 고전위측 전원선(VDD)으로부터 스위치(2416)를 경유하여 전류 미러 회로(N3, N4)의 출력에 공급되어, 전류 미러 회로(N3, N4)를 통해 흐르는 부하 전류는 증가된다. 그러나, 그 경우에, N채널 MOS 트랜지스터(N4)의 게이트 전압은 N채널 MOS 트랜지스터(N4)를 포화 상태로 만들 정도로 증가되지 않기 때문에, N채널 MOS 트랜지스터(N4)의 드레인 전압은 시간 주기(τ) 동안에 풀 업된다. 따라서, N채널 MOS 트랜지스터(N11)의 게이트 전압은 풀업되고, 또한 피스터(P8)의 게이트 전압이 풀 업 되어, 데이터 선(DL1)에서의 전압은 결국에는 실선(Y2)에 의해 도시된 바와 같이 감소되고, 그에 따라 디지털 영상 데이터(DC)에 대응하는 전압(VC)으로 급격히 수속한다.
따라서, 차동 증폭기(DA1)의 구동 능력은 스위치(2416)를 사용하여 N채널 MOS 트랜지스터(N4)를 통해 흐르는 부하 전류를 실질적으로 증가시킴으로써 향상된다. 이 경우에도, 전류원(I2)를 통해 흐르는 바이어스 전류는 증가되지 않아 차동 트랜지스터 쌍(P5, P6)을 통해 흐르는 전류는 증가되지 않고 이는 전력 소비의 감소로 이어진다.
도 3의 전압 폴로워형 연산 증폭기(2417) 및 스위치(2415, 2416)의 제3의 예의 상세 회로도인 도 7에 있어서, 도 3의 스위치(2415)는 도 4의 전류 미러 회로(N3, N4)의 출력과, 저전위측 전원선(VSS) 사이에 접속되고, 도 3의 스위치(2416)는 도 4의 전류 미러 회로(N3, N4)의 입력과 저전위측 전원선(VSS) 사이에 접속된다.
도 3 및 도 7의 LCD 장치의 동작이 도 5와 관련하여 이하 설명된다. 제1의 수평 기간(T1)에 있어서, 데이터 레지스터 회로(221)에 격납된 디지털 영상 데이터(D1)는 평행 상태, 즉 D1 = D1' = DA이고 따라서 데이터 선(DL1)에서의 전압은 평행 상태, 즉 DL1 = VA이라고 가정한다.
먼저, 제2의 수평 기간에 속하는 시간(t1)에서, 데이터 레지스터 회로(221)에 격납된 디지털 영상 데이터(D1)는 DA로부터 DB로 증가되어, D1 = DB이고 D1' = DA가 된다. 따라서, 차동 트랜지스터 쌍(N1, N2) 및 차동 트랜지스터 쌍(P5, P6)이 불균형인 평형 상태를 제어 입력한다. 그 결과, 데이터 선(DL1)에서의 전압은 점선(X1)으로 표시된 바와 같이 상승한다. 추가로, 상기 경우에, 디지털 비교기(2412)의 출력 신호(S1)가 로우에서 하이로 스위칭되는 경우에, 원숏 회로(2413)는 펄스 신호를 생성하여 스위치(2415)를 온 상태로 만든다. 그 결과, 전류는 전류 미러 회로(N3, N4)의 출력으로부터 스위치(2415)를 경유하여 저전위측 전원선(VSS)에 공급되어 N채널 MOS 트랜지스터(N4)를 통해 흐르는 부하 전류는 증가된다. 그 결과, 전류 미러 회로(N3, N4)의 출력 전압, 즉 N채널 MOS 트랜지스터(N4)의 드레인 전압이 시간 주기(τ) 동안에 풀 다운된다. 따라서, N채널 MOS 트랜지스터(N11)의 게이트 전압이 풀 다운되고 또한 P채널 MOS 트랜지스터(P11)의 게이트 전압이 풀 다운 되어, 데이터 선(DL1)에서의 전압은 결국에는 실선(X2)에 의해 도시된 바와 같이 증가되고, 그에 따라 디지털 영상 데이 터(DB)에 대응하는 전압(VB)으로 급격히 수속한다.
따라서, 차동 증폭기(DA1)의 구동 능력은 스위치(2415)를 사용하여 전류 미러 회로(N3, N4)를 통해 흐르는 부하 전류를 실질적으로 증가시킴으로써 향상된다. 이 경우에, 전류원(I2)를 통해 흐르는 바이어스 전류는 증가되지 않아 차동 트랜지스터 쌍(P5, P6)을 통해 흐르는 전류는 증가되지 않고 이는 전력 소비의 감소로 이어진다.
다음에, 제3의 수평 기간에 속하는 시간(t2))에서, 데이터 레지스터 회로(221)에 격납된 디지털 영상 데이터(D1)는 DB로부터 DC로 감소되어, D1 = DC이고 D1' = DB가 된다. 따라서, 차동 트랜지스터 쌍(N1, N2) 및 차동 트랜지스터 쌍(P5, P6)이 불균형인 평형 상태를 제어 입력한다. 그 결과, 데이터 선(DL1)에서의 전압은 점선(Y1)으로 표시된 바와 같이 하강한다. 추가로, 상기 경우에, 디지털 비교기(2412)의 출력 신호(S1)가 하이에서 로우로 스위칭되는 경우에, 원숏 회로(2414)는 펄스 신호를 생성하여 스위치(2416)를 온 상태로 만든다. 그 결과, 전류는 전류 미러 회로(N3, N4)의 입력으로부터 스위치(2416)를 경유하여 저전위측 전원선(VSS)에 공급되어, N채널 MOS 트랜지스터(N4)를 통해 흐르는 부하 전류는 증가된다. 그 결과, N채널 MOS 트랜지스터(N4)의 드레인 전압은 시간 주기(τ) 동안에 풀 업된다. 따라서, N채널 MOS 트랜지스터(N11)의 게이트 전압은 풀업되고, 또한 피일일의 게이트 전압이 풀 업 되어, 데이터 선(DL1)에서의 전압은 결국에는 실선(Y2)에 의해 도시된 바와 같이 감소되고, 그에 따라 디지털 영상 데이터(DC)에 대응하는 전압(VC)으로 급격히 수속한다.
따라서, 차동 증폭기(DA1)의 구동 능력은 스위치(2416)를 사용하여 N채널 MOS 트랜지스터(N4)를 통해 흐르는 부하 전류를 실질적으로 증가시킴으로써 향상된다. 이 경우에도, 전류원(I2)를 통해 흐르는 바이어스 전류는 증가되지 않아 차동 트랜지스터 쌍(P5, P6)을 통해 흐르는 전류는 증가되지 않고 이는 전력 소비의 감소로 이어진다.
도 3의 전압 폴로워형 연산 증폭기(2417) 및 스위치(2415, 2416)의 제4의 예의 상세 회로도인 도 8에 있어서, 도 3의 스위치(2415)는 도 4의 전류 미러 회로(N3, N4)의 입력과, 고전위측 전원선(VDD) 사이에 접속되고, 도 3의 스위치(2416)는 도 4의 전류 미러 회로(N3, N4)의 입력과 저전위측 전원선(VSS) 사이에 접속된다.
도 3 및 도 8의 LCD 장치의 동작이 도 5와 관련하여 이하 설명된다. 제1의 수평 기간(T1)에 있어서, 데이터 레지스터 회로(221)에 격납된 디지털 영상 데이터(D1)는 평행 상태, 즉 D1 = D1' = DA이고 따라서 데이터 선(DL1)에서의 전압은 평행 상태, 즉 DL1 = VA이라고 가정한다.
먼저, 제2의 수평 기간에 속하는 시간(t1)에서, 데이터 레지스터 회로(221)에 격납된 디지털 영상 데이터(D1)는 DA로부터 DB로 증가되어, D1 = DB이고 D1' = DA가 된다. 따라서, 차동 트랜지스터 쌍(N1, N2) 및 차동 트랜지스터 쌍(P5, P6)이 불균형인 평형 상태를 제어 입력한다. 그 결과, 데이터 선(DL1)에서의 전압은 점선(X1)으로 표시된 바와 같이 상승한다. 추가로, 상기 경우에, 디지털 비교기(2412)의 출력 신호(S1)가 로우에서 하이로 스위칭되는 경우에, 원숏 회로(2413)는 펄스 신호를 생성하여 스위치(2415)를 온 상태로 만든다. 그 결과, 전류는 고전위측 전원선(VDD)으로부터 스위치(2415)를 경유하여 전류 미러 회로(N3, N4)의 입력에 공급되어 전류 미러 회로(N3, N4)를 통해 흐르는 부하 전류는 증가된다. 그 결과, 전류 미러 회로(N3, N4)의 출력 전압, 즉 N채널 MOS 트랜지스터(N4)의 드레인 전압이 시간 주기(τ) 동안에 풀 다운된다. 따라서, N채널 MOS 트랜지스터(N11)의 게이트 전압이 풀 다운되고 또한 P채널 MOS 트랜지스터(P11)의 게이트 전압이 풀 다운 되어, 데이터 선(DL1)에서의 전압은 결국에는 실선(X2)에 의해 도시된 바와 같이 증가되고, 그에 따라 디지털 영상 데이터(DB)에 대응하는 전압(VB)으로 급격히 수속한다.
따라서, 차동 증폭기(DA1)의 구동 능력은 스위치(2415)를 사용하여 전류 미러 회로(N3, N4)를 통해 흐르는 부하 전류를 실질적으로 증가시킴으로써 향상된다. 이 경우에, 전류원(I2)를 통해 흐르는 바이어스 전류는 증가되지 않아 차동 트랜지스터 쌍(P5, P6)을 통해 흐르는 전류는 증가되지 않고 이는 전력 소비의 감소로 이어진다.
다음에, 제3의 수평 기간에 속하는 시간(t2))에서, 데이터 레지스터 회로(221)에 격납된 디지털 영상 데이터(D1)는 DB로부터 DC로 감소되어, D1 = DC이고 D1' = DB가 된다. 따라서, 차동 트랜지스터 쌍(N1, N2) 및 차동 트랜지스터 쌍(P5, P6)이 불균형인 평형 상태를 제어 입력한다. 그 결과, 데이터 선(DL1)에서의 전압은 점선(Y1)으로 표시된 바와 같이 하강한다. 추가로, 상기 경우에, 디지털 비교기(2412)의 출력 신호(S1)가 하이에서 로우로 스위칭되는 경우에, 원숏 회로(2414)는 펄스 신호를 생성하여 스위치(2416)를 온 상태로 만든다. 그 결과, 전류는 전류 미러 회로(N3, N4)의 입력으로부터 스위치(2416)를 경유하여 저전위측 전원선(VSS)에 공급되어, N채널 MOS 트랜지스터(N4)를 통해 흐르는 부하 전류는 증가된다. 그 결과, N채널 MOS 트랜지스터(N4)의 드레인 전압은 시간 주기(τ) 동안에 풀 다운된다. 따라서, N채널 MOS 트랜지스터(N11)의 게이트 전압은 풀업되고, 또한 P채널 MOS 트랜지스터(P11)의 게이트 전압이 풀 업 되어, 데이터 선(DL1)에서의 전압은 결국에는 실선(Y2)에 의해 도시된 바와 같이 감소되고, 그에 따라 디지털 영상 데이터(DC)에 대응하는 전압(VC)으로 급격히 수속한다.
따라서, 차동 증폭기(DA1)의 구동 능력은 스위치(2416)를 사용하여 N채널 MOS 트랜지스터(N4)를 통해 흐르는 부하 전류를 실질적으로 증가시킴으로써 향상된다. 이 경우에도, 전류원(I2)를 통해 흐르는 바이어스 전류는 증가되지 않아 차동 트랜지스터 쌍(P5, P6)을 통해 흐르는 전류는 증가되지 않고 이는 전력 소비의 감소로 이어진다.
도 3의 전압 폴로워형 연산 증폭기(2417) 및 스위치(2415, 2416)의 제5의 예의 상세 회로도인 도 9에 있어서, 전압 폴로워형 연산 증폭기(241')는 입력단(ST1')과 출력단(ST2')으로 나누어진다.
입력단(ST1')은 고전위측 전원 단자(VDD)와 저전위측 전원 단자(VSS) 사이에 병렬로 접속된 2개의 차동 증폭기(DA1', DA2')에 의해 구성된다.
차동 증폭기(DA1')는 입력 단자(IN+, IN-)에 접속된 게이트와 전류원(I1)에 접속된 공통 소스를 구비하는 P채널 MOS 트랜지스터(P1', P2') 의해 형성된 차동 트랜지스터 쌍과, N채널 MOS 트랜지스터(N1', N2')에 의해 형성된 전류 미러 회로와, N채널 MOS 트랜지스터(N3', N4')에 의해 형성된 전류 미러 회로에 의해 구성된다.
전류 미러 회로(N1', N2')에 있어서, N채널 MOS 트랜지스터(N1')의 드레인은 입력으로서 작용하며 P채널 MOS 트랜지스터(P1')의 드레인에 접속되고, N채널 MOS 트랜지스터(N2')의 드레인은 출력으로서 작용한다.
또한, 전류원(I1')은 고전위측 전원 단자(VDD)에 접속되고, N채널 MOS 트랜지스터(N1', N2', N3', N4')의 소스는 저전위측 전원 단자(VSS)에 접속된다. 상기 경우에, N채널 MOS 트랜지스터(N1', N3')는 차동 증폭기(DA2')의 능동 부하로서 작용한다.
반면에, 차동 증폭기(DA2')는 입력 단자(IN-, IN+)에 접속된 게이트와 전류원(I2')에 접속된 공통 소스를 구비하는 N채널 MOS 트랜지스터(N5', N6')에 의해 형성된 차동 트랜지스터 쌍과, P채널 MOS 트랜지스터(P3', P4')에 의해 형성된 전류 미러 회로에 의해 구성된다.
전류 미러 회로(P3', P4')에 있어서, P채널 MOS 트랜지스터(P3'의 드레인은 입력으로서 작용하며 N채널 MOS 트랜지스터(N5')의 드레인에 접속되고, P채널 MOS 트랜지스터(P4')의 드레인은 출력으로서 작용한다.
또한, 전류원(I2')은 저전위측 전원 단자(VSS)에 접속되고, P채널 MOS 트랜지스터(P3', P4')의 소스는 고전위측 전원 단자(VDD)에 접속된다. 상기 경우에, P채널 MOS 트랜지스터(P3', P4')는 차동 증폭기(DA2')의 능동 부하로서 작용한다.
전류 미러 회로(P3', P4')의 입력, 즉 P채널 MOS 트랜지스터(P3')의 드레인은 전류 미러 회로(N1', N2')의 출력, 즉 N채널 MOS 트랜지스터(N1')의 드레인에 접속된다. 또한, 전류 미러 회로(P3', P4')의 출력, 즉 P채널 MOS 트랜지스터(P4')의 드레인은 전류 미러 회로(N3', N4')의 출력, 즉 N채널 MOS 트랜지스터(N4')의 드레인에 접속된다.
출력단(ST2')은 고전위측 전원 단자(VDD)와 저전위측 전원 단자(VSS) 사이에 직렬로 접속된 N채널 MOS 트랜지스터(N11')와 P채널 MOS 트랜지스터(P11')에 의해 형성된 싱글 엔드 푸시풀 회로(single-end push-pull circuit)와, P채널 MOS 트랜지스터(P11')의 게이트와 드레인 사이에 접속된 위상 보상 커패시터(C1')에 의해 구성된다. 입력단(ST1')의 출력 전압, 즉 P채널 MOS 트랜지스터(P4')와 N채널 MOS 트랜지스터(N4')의 드레인에서의 전압은 P채널 MOS 트랜지스터(P11')의 게이트에 인가되고, 입력단(ST1')의 출력 전압은 P채널 MOS 트랜지스터(P12', P13') 및 전류원(I11', I12')에 의해 형성된 레벨 시프트 회로를 경유하여 N채널 MOS 트랜지스터(N11')의 게이트에 공급된다.
도 6, 7, 및 8의 회로의 변형예인 도 10, 11, 및 12에 있어서, 도 6, 7, 및 8의 입력단(ST1)과 출력단(ST2)은 입력단(ST1')과 출력단(ST2')으로 변형된 것으로서, 도 6, 7, 및 8의 N-채널 MOS 트랜지스터(N1, N2, ...)는 P채널 MOS 트랜지스터(P1', P2', ...)로 각각 대체되었고, 도 6, 7, 및 8의 P채널 MOS 트랜지스터(P1, P2, ...)는 N채널 MOS 트랜지스터(N1', N2', ...)로 각각 대체되었다. 또한, 도 6, 7, 및 8의 전류원(I1, I2, I11, I12) 및 커패시터(C1)는 전류원(I1', I2', I11', I12') 및 커패시터(C1')로 각각 대체되었다.
도 9, 10, 11, 및 12의 회로의 동작은 도 4, 6, 7, 및 8과 각각 동일하다.
또한, 도 4, 6, 7, 8, 9, 10, 11, 및 12에 있어서, N채널 MOS 트랜지스터 각각은 NPN형 바이폴라 트랜지스터로 대체될 수 있고, P채널 MOS 트랜지스터 각각은 PNP형 바이폴라 트래지스터로 대체될 수 있다.
또한, 도 4, 6, 7, 및 8에 있어서, 다른 싱글 엔드 푸시풀 회로는 출력단(ST2)에 적용될 수 있다. 예를 들면, 도 13에 설명된 바와 같이, 출력단(ST2)은 고전위측 전원선(VDD)과 저전위측 전원선(VSS) 사이에 직렬 접속된 N채널 MOS 트랜지스터(N21)와 P채널 MOS 트랜지스터(P21)에 의해 형성된 싱글 푸시풀 회로에 의해 구성된다. 또한, P채널 MOS 트랜지스터(P22, P23, P24), N채널 MOS 트랜지스터(N22, N23), 및 전류원(I21)이 마련된다. 상기 경우에, P채널 MOS 트랜지스터(P22) 및 N채널 MOS 트랜지스터(N22)는 인버터를 형성하고, P채널 MOS 트랜지스터(P23) 및 N채널 MOS 트랜지스터(N23)는 인버터를 형성하고, P채널 MOS 트랜지스터(P24) 및 전류원(I21)은 인버터를 형성한다. 따라서, 입력단(ST1)의 출력 전압은 인버터(P22, N22) 및 인버터(P23, N23)를 경유하여 N채널 MOS 트랜지스터(N21)의 게이트에 공급되고, 입력단(ST1)의 출력 전압은 인버터(P22, N22) 및 인버터(P24, I21)를 경유하여 P채널 MOS 트랜지스터(P21)의 게이트에 공급된다.
반면에, 도 9, 10, 11, 및 12에 있어서, 다른 싱글 엔드 푸시풀 회로는 출력단(ST2')에 적용될 수 있다. 예를 들면, 도 14에 설명된 바와 같이, 출력단(ST2') 은 고전위측 전원선(VDD)과 저전위측 전원선(VSS) 사이에 직렬 접속된 N채널 MOS 트랜지스터(N21')와 P채널 MOS 트랜지스터(P21')에 의해 형성된 싱글 푸시풀 회로에 의해 구성된다. 또한, P채널 MOS 트랜지스터(P22', P23'), N채널 MOS 트랜지스터(N22', N23', N24'), 및 전류원(I21')이 마련된다. 상기 경우에, P채널 MOS 트랜지스터(P22') 및 N채널 MOS 트랜지스터(N22')는 인버터를 형성하고, P채널 MOS 트랜지스터(P23') 및 N채널 MOS 트랜지스터(N23')는 인버터를 형성하고, P채널 MOS 트랜지스터(P24') 및 전류원(I21')은 인버터를 형성한다. 따라서, 입력단(ST1)의 출력 전압은 인버터(P22', N22') 및 인버터(I21', N24')를 경유하여 N채널 MOS 트랜지스터(N21')의 게이트에 공급되고, 입력단(ST1')의 출력 전압은 인버터(P22', N22') 및 인버터(P23', N23')를 경유하여 P채널 MOS 트랜지스터(P21')의 게이트에 공급된다.
상술한 바와 같이, 본 발명에 따르면, 전이 상태에서, 바이어스 전류를 증가함이 없이 부하 전류만을 증가시킴으로써 전이 상태를 안정 상태로 급격히 수속할 수 있기 때문에, 구동 능력이 향상되고 소비 전력이 감소될 수 있다.

Claims (22)

  1. 현재 입력 데이터(current input data)(D1)를 수신하여 출력 신호(DL1)를 생성하기 위한 전압 폴로워형 연산 증폭기(2417)와,
    상기 현재 입력 데이터의 전이 상태를 검출하여 상기 현재 입력 데이터가 증가하면 제1의 펄스 신호를 생성하고 상기 현재 입력 데이터가 감소하면 제2의 펄스 신호를 생성하는 전이 상태 검출 회로(2411, 2421)와,
    상기 전이 상태 검출 회로와 상기 전압 폴로워형 연산 증폭기 사이에 접속되며, 상기 제1 및 제2의 펄스 신호에 따라 상기 전압 폴로워형 연산 증폭기를 통해 흐르는 대응하는 부하 전류를 증가시키는 스위치 회로(2415, 2416)를 포함하는 것을 특징으로 하는 드라이버.
  2. 제 1항에 있어서, 상기 전이 상태 검출 회로는,
    상기 현재 입력 데이터의 이전 입력 데이터(previous input data)(D1')를 격납하는 데이터 레지스터 회로(2411)와,
    상기 데이터 레지스터 회로에 접속되며, 상기 이전 입력 데이터와 상기 현재 입력 데이터를 비교하는 비교기(2412)와,
    상기 비교기에 접속되며, 상기 현재 입력 데이터가 상기 이전 입력 데이터보다 더 큰 경우에 상기 제1의 펄스 신호를 생성하는 제1의 펄스 신호 생성 회로(2413)와,
    상기 비교기에 접속되며, 상기 현재 입력 데이터가 상기 이전 입력 데이터보다 더 작은 경우에 상기 제2의 펄스 신호를 생성하는 제2의 펄스 신호 생성 회로(2414)를 포함하는 것을 특징으로 하는 드라이버.
  3. 제 2항에 있어서,
    상기 제1의 펄스 생성 회로는 상기 비교기의 출력 신호의 상승 엣지에서 트리거링되는 원숏 회로(2413)를 포함하고, 상기 제2의 펄스 생성 회로는 상기 비교기의 출력 신호의 하강 엣지에서 트리거링 되는 원숏 회로(2414)를 포함하는 것을 특징으로 하는 드라이버.
  4. 제 2항에 있어서, 상기 스위치 회로는,
    상기 제1의 펄스 생성 회로에 접속되며, 상기 제1의 펄스 신호에 의해 온 상태로 되는 제1의 스위치(2415)와,
    상기 제2의 펄스 생성 회로에 접속되며, 상기 제2의 펄스 신호에 의해 온 상태로 되는 제2의 스위치(2416)를 포함하는 것을 특징으로 하는 드라이버.
  5. 제 4항에 있어서,
    상기 제1 및 제2의 스위치 각각은 MOS 트랜지스터를 포함하는 것을 특징으로 하는 드라이버.
  6. 제 4항에 있어서,
    상기 제1 및 제2의 스위치 각각은 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 드라이버.
  7. 제 1항에 있어서, 상기 전압 폴로워형 연산 증폭기는,
    제1 및 제2의 전원선(VDD, VSS; VSS, VDD)과,
    상기 제1 및 제2의 전원선에 각각 접속되는 제1 및 제2의 전류원(I1, I2; I1', I2')과,
    상기 제1의 전류원에 접속되며, 상기 현재 입력 데이터(IN+)와 상기 출력 신호(IN-)를 차동 증폭하는 제1 도전형의 차동 트랜지스터 쌍(N1, N2; P1', P2')과,
    상기 제2의 전류원에 접속되며, 상기 출력 신호와 상기 현재 입력 데이터를 차동 증폭하는 제2 도전형의 차동 트랜지스터 쌍(P5, P6; N5', N6')과,
    상기 제1의 전원선에 접속되며, 상기 제1의 차동 트랜지스터 쌍의 반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제1의 전류 미러 회로(P1, P2; N1', N2')와,
    상기 제1의 전원선에 접속되며 상기 제1의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제2의 전류 미러 회로(P3, P4; N3', N4')와,
    상기 제2의 전원선에 접속되며, 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력 을 포함하는 상기 제1 도전형의 제3의 전류 미러 회로(N3, N4; P3', P4')와,
    상기 제1의 전원선과 상기 제2의 전원선 사이에 접속되며, 상기 제3의 전류 미러 회로의 출력에서의 전압을 수신하여 상기 출력 신호를 생성하는 싱글 엔드 푸시 풀 회로(ST2, ST2')와,
    상기 제1 및 제2의 펄스 신호에 따라 실질적으로 증가하는 상기 제3의 전류 미러 회로를 통해 흐르는 부하 전류를 포함하는 것을 특징으로 하는 드라이버.
  8. 제 4항에 있어서, 상기 전압 폴로워형 연산 증폭기는,
    제1 및 제2의 전원선(VDD, VSS; VSS, VDD)과,
    상기 제2 및 제1의 전원선에 각각 접속되는 제1 및 제2의 전류원(I1, I2; I1', I2')과,
    상기 제1의 전류원에 접속되며, 상기 현재 입력 데이터(IN+)와 상기 출력 신호(IN-)를 차동 증폭하는 제1 도전형의 차동 트랜지스터 쌍(N1, N2; P1', P2')과,
    상기 제2의 전류원에 접속되며, 상기 출력 신호와 상기 현재 입력 데이터를 차동 증폭하는 제2 도전형의 차동 트랜지스터 쌍(P5, P6; N5', N6')과,
    상기 제1의 전원선에 접속되며, 상기 제1의 차동 트랜지스터 쌍의 반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제1의 전류 미러 회로(P1, P2; N1', N2')와,
    상기 제1의 전원선에 접속되며 상기 제1의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력 을 포함하는 상기 제2 도전형의 제2의 전류 미러 회로(P3, P4; N3', N4')와,
    상기 제2의 전원선에 접속되며, 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제1 도전형의 제3의 전류 미러 회로(N3, N4; P3', P4')와,
    상기 제1의 전원선과 상기 제2의 전원선 사이에 접속되며, 상기 제3의 전류 미러 회로의 출력에서의 전압을 수신하여 상기 출력 신호를 생성하는 싱글 엔드 푸시 풀 회로(ST2, ST2')를 포함하고,
    상기 제1의 스위치는 상기 제1의 전원선과 상기 제1의 전류 미러 회로의 출력 사이에 접속되고,
    상기 제2의 스위치는 상기 제1의 전원선과 상기 제2의 전류 미러 회로의 출력 사이에 접속되는 것을 특징으로 하는 드라이버.
  9. 제 4항에 있어서, 상기 전압 폴로워형 연산 증폭기는,
    제1 및 제2의 전원선(VDD, VSS; VSS, VDD)과,
    상기 제2 및 제1의 전원선에 각각 접속되는 제1 및 제2의 전류원(I1, I2; I1', I2')과,
    상기 제1의 전류원에 접속되며, 상기 현재 입력 데이터(IN+)와 상기 출력 신호(IN-)를 차동 증폭하는 제1 도전형의 차동 트랜지스터 쌍(N1, N2; P1', P2')과,
    상기 제2의 전류원에 접속되며, 상기 출력 신호와 상기 현재 입력 데이터를 차동 증폭하는 제2 도전형의 차동 트랜지스터 쌍(P5, P6; N5', N6')과,
    상기 제1의 전원선에 접속되며, 상기 제1의 차동 트랜지스터 쌍의 반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제1의 전류 미러 회로(P1, P2; N1', N2')와,
    상기 제1의 전원선에 접속되며 상기 제1의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제2의 전류 미러 회로(P3, P4; N3', N4')와,
    상기 제2의 전원선에 접속되며, 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제1 도전형의 제3의 전류 미러 회로(N3, N4; P3', P4')와,
    상기 제1의 전원선과 상기 제2의 전원선 사이에 접속되며, 상기 제3의 전류 미러 회로의 출력에서의 전압을 수신하여 상기 출력 신호를 생성하는 싱글 엔드 푸시 풀 회로(ST2, ST2')를 포함하고,
    상기 제1의 스위치는 상기 제2의 전원선과 상기 제3의 전류 미러 회로의 출력 사이에 접속되고,
    상기 제2의 스위치는 상기 제1의 전원선과 상기 제2의 전류 미러 회로의 출력 사이에 접속되는 것을 특징으로 하는 드라이버.
  10. 제 4항에 있어서, 상기 전압 폴로워형 연상 증폭기는,
    제1 및 제2의 전원선(VDD, VSS; VSS, VDD)과,
    상기 제2 및 제1의 전원선에 각각 접속되는 제1 및 제2의 전류원(I1, I2; I1', I2')과,
    상기 제1의 전류원에 접속되며, 상기 현재 입력 데이터(IN+)와 상기 출력 신호(IN-)를 차동 증폭하는 제1 도전형의 차동 트랜지스터 쌍(N1, N2; P1', P2')과,
    상기 제2의 전류원에 접속되며, 상기 출력 신호와 상기 현재 입력 데이터를 차동 증폭하는 제2 도전형의 차동 트랜지스터 쌍(P5, P6; N5', N6')과,
    상기 제1의 전원선에 접속되며, 상기 제1의 차동 트랜지스터 쌍의 반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제1의 전류 미러 회로(P1, P2; N1', N2')와,
    상기 제1의 전원선에 접속되며 상기 제1의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제2의 전류 미러 회로(P3, P4; N3', N4')와,
    상기 제2의 전원선에 접속되며, 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제1 도전형의 제3의 전류 미러 회로(N3, N4; P3', P4')와,
    상기 제1의 전원선과 상기 제2의 전원선 사이에 접속되며, 상기 제3의 전류 미러 회로의 출력에서의 전압을 수신하여 상기 출력 신호를 생성하는 싱글 엔드 푸시 풀 회로(ST2, ST2')를 포함하고,
    상기 제1의 스위치는 상기 제2의 전원선과 상기 제3의 전류 미러 회로의 출력 사이에 접속되고,
    상기 제2의 스위치는 상기 제2의 전원선과 상기 제3의 전류 미러 회로의 입 력사이에 접속되는 것을 특징으로 하는 드라이버.
  11. 제 4항에 있어서, 상기 전압 폴로워형 연상 증폭기는,
    제1 및 제2의 전원선(VDD, VSS; VSS, VDD)과,
    상기 제2 및 제1의 전원선에 각각 접속되는 제1 및 제2의 전류원(I1, I2; I1', I2')과,
    상기 제1의 전류원에 접속되며, 상기 현재 입력 데이터(IN+)와 상기 출력 신호(IN-)를 차동 증폭하는 제1 도전형의 차동 트랜지스터 쌍(N1, N2; P1', P2')과,
    상기 제2의 전류원에 접속되며, 상기 출력 신호와 상기 현재 입력 데이터를 차동 증폭하는 제2 도전형의 차동 트랜지스터 쌍(P5, P6; N5', N6')과,
    상기 제1의 전원선에 접속되며, 상기 제1의 차동 트랜지스터 쌍의 반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제1의 전류 미러 회로(P1, P2; N1', N2')와,
    상기 제1의 전원선에 접속되며 상기 제1의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제2의 전류 미러 회로(P3, P4; N3', N4')와,
    상기 제2의 전원선에 접속되며, 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제1 도전형의 제3의 전류 미러 회로(N3, N4; P3', P4')와,
    상기 제1의 전원선과 상기 제2의 전원선 사이에 접속되며, 상기 제3의 전류 미러 회로의 출력에서의 전압을 수신하여 상기 출력 신호를 생성하는 싱글 엔드 푸시 풀 회로(ST2, ST2')를 포함하고,
    상기 제1의 스위치는 상기 제1의 전원선과 상기 제1의 전류 미러 회로의 출력 사이에 접속되고,
    상기 제2의 스위치는 상기 제2의 전원선과 상기 제3의 전류 미러 회로의 입력사이에 접속되는 것을 특징으로 하는 드라이버.
  12. 표시 장치에서 복수의 데이터선(DL1, DL2, ...)을 구동하는 데이터선 드라이버 회로에 있어서,
    래치 신호(LA1, LA2, ...)를 생성하는 시프트 레지스터 회로(21)와,
    상기 시프트 레지스터 회로에 접속되며, 상기 래치 신호의 각각의 하나에 동기하여 현재 입력 데이터를 각각 래치하는 복수의 데이터 레지스터 회로(221, 222, ...)와,
    상기 데이터 레지스터 회로의 하나에 각각 접속되며, 상기 현재 입력 데이터에 대한 디지털/아날로그 변환을 실행하는 복수의 디지털/아날로그 컨버터(231, 232, ...)와,
    상기 디지털/아날로그 컨버터로부터의 아날로그 출력 전압을 수신하여 상기 데이터선에 대한 출력 신호를 생성하는 복수의 드라이버(241', 242', ...)를 포함하고,
    상기 드라이버 각각은,
    상기 디아터의 하나에 접속되며, 상기 아날로그 출력 전압의 하나를 수신하여 상기 출력 신호를 생성하는 전압 폴로워형 연산 증폭기(2417)와,
    상기 현재 입력 데이터의 각각의 하나의 전이 상태를 검출하여 상기 현재 입력 데이터의 각각의 하나가 증가하면 제1의 펄스 신호를 생성하고 상기 현재 입력 데이터의 각각의 하나가 감소하면 제2의 펄스 신호를 생성하는 전이 상태 검출 회로(2411, 2421)와,
    상기 전이 상태 검출 회로와 상기 전압 폴로워형 연산 증폭기 사이에 접속되며, 상기 제1 및 제2의 펄스 신호에 따라 상기 전압 폴로워형 연산 증폭기를 통해 흐르는 대응하는 부하 전류를 증가시키는 스위치 회로(2415, 2416)를 포함하는 것을 특징으로 데이터선 드라이버 회로.
  13. 제 12항에 있어서, 상기 전이 상태 검출 회로는,
    상기 데이터 레지스터 회로의 각각의 하나에 접속되며, 상기 래치의 각각의 하나에 동기하여 상기 현재 입력 데이터의 각각의 하나의 이전 입력 데이터(D1')를 래치하는 추가의 데이터 레지스터 회로(2411)와,
    상기 추가의 데이터 레지스터 회로와 상기 데이터 레지스터 회로의 각각의 하나에 접속되며, 상기 이전 입력 데이터와 상기 현재 입력 데이터를 비교하는 비교기(2412)와,
    상기 비교기에 접속되며, 상기 현재 입력 데이터가 상기 이전 입력 데이터보다 더 큰 경우에 상기 제1의 펄스 신호를 생성하는 제1의 펄스 신호 생성 회로(2413)와,
    상기 비교기에 접속되며, 상기 현재 입력 데이터가 상기 이전 입력 데이터보다 더 작은 경우에 상기 제2의 펄스 신호를 생성하는 제2의 펄스 신호 생성 회로(2414)를 포함하는 것을 특징으로 하는 데이터선 드라이버 회로.
  14. 제 13항에 있어서,
    상기 제1의 펄스 생성 회로는 상기 비교기의 출력 신호의 상승 엣지에서 트리거링되는 원숏 회로(2413)를 포함하고, 상기 제2의 펄스 생성 회로는 상기 비교기의 출력 신호의 하강 엣지에서 트리거링 되는 원숏 회로(2414)를 포함하는 것을 특징으로 하는 데이터선 드라이버 회로.
  15. 제 13항에 있어서, 상기 스위치 회로는,
    상기 제1의 펄스 생성 회로에 접속되며, 상기 제1의 펄스 신호에 의해 온 상태로 되는 제1의 스위치(2415)와,
    상기 제2의 펄스 생성 회로에 접속되며, 상기 제2의 펄스 신호에 의해 온 상태로 되는 제2의 스위치(2416)를 포함하는 것을 특징으로 하는 데이터선 드라이버 회로.
  16. 제 15항에 있어서,
    상기 제1 및 제2의 스위치 각각은 MOS 트랜지스터를 포함하는 것을 특징으로 하는 데이터선 드라이버 회로.
  17. 제 15항에 있어서,
    상기 제1 및 제2의 스위치 각각은 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 데이터선 드라이버 회로.
  18. 제 15항에 있어서, 상기 전압 폴로워형 연산 증폭기는,
    제1 및 제2의 전원선(VDD, VSS; VSS, VDD)과,
    상기 제1 및 제2의 전원선에 각각 접속되는 제1 및 제2의 전류원(I1, I2; I1', I2')과,
    상기 제1의 전류원에 접속되며, 상기 현재 입력 데이터(IN+)와 상기 출력 신호(IN-)를 차동 증폭하는 제1 도전형의 차동 트랜지스터 쌍(N1, N2; P1', P2')과,
    상기 제2의 전류원에 접속되며, 상기 출력 신호와 상기 현재 입력 데이터를 차동 증폭하는 제2 도전형의 차동 트랜지스터 쌍(P5, P6; N5', N6')과,
    상기 제1의 전원선에 접속되며, 상기 제1의 차동 트랜지스터 쌍의 반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제1의 전류 미러 회로(P1, P2; N1', N2')와,
    상기 제1의 전원선에 접속되며 상기 제1의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제2의 전류 미러 회로(P3, P4; N3', N4')와,
    상기 제2의 전원선에 접속되며, 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제1 도전형의 제3의 전류 미러 회로(N3, N4; P3', P4')와,
    상기 제1의 전원선과 상기 제2의 전원선 사이에 접속되며, 상기 제3의 전류 미러 회로의 출력에서의 전압을 수신하여 상기 출력 신호를 생성하는 싱글 엔드 푸시 풀 회로(ST2, ST2')와,
    상기 제1 및 제2의 펄스 신호에 따라 실질적으로 증가하는 상기 제3의 전류 미러 회로를 통해 흐르는 부하 전류를 포함하는 것을 특징으로 하는 데이터선 드라이버 회로.
  19. 제 15항에 있어서, 상기 전압 폴로워형 연산 증폭기는,
    제1 및 제2의 전원선(VDD, VSS; VSS, VDD)과,
    상기 제2 및 제1의 전원선에 각각 접속되는 제1 및 제2의 전류원(I1, I2; I1', I2')과,
    상기 제1의 전류원에 접속되며, 상기 현재 입력 데이터(IN+)와 상기 출력 신호(IN-)를 차동 증폭하는 제1 도전형의 차동 트랜지스터 쌍(N1, N2; P1', P2')과,
    상기 제2의 전류원에 접속되며, 상기 출력 신호와 상기 현재 입력 데이터를 차동 증폭하는 제2 도전형의 차동 트랜지스터 쌍(P5, P6; N5', N6')과,
    상기 제1의 전원선에 접속되며, 상기 제1의 차동 트랜지스터 쌍의 반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 출력 을 포함하는 상기 제2 도전형의 제1의 전류 미러 회로(P1, P2; N1', N2')와,
    상기 제1의 전원선에 접속되며 상기 제1의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제2의 전류 미러 회로(P3, P4; N3', N4')와,
    상기 제2의 전원선에 접속되며, 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제1 도전형의 제3의 전류 미러 회로(N3, N4; P3', P4')와,
    상기 제1의 전원선과 상기 제2의 전원선 사이에 접속되며, 상기 제3의 전류 미러 회로의 출력에서의 전압을 수신하여 상기 출력 신호를 생성하는 싱글 엔드 푸시 풀 회로(ST2, ST2')를 포함하고,
    상기 제1의 스위치는 상기 제1의 전원선과 상기 제1의 전류 미러 회로의 출력 사이에 접속되고,
    상기 제2의 스위치는 상기 제1의 전원선과 상기 제2의 전류 미러 회로의 출력 사이에 접속되는 것을 특징으로 하는 데이터선 드라이버.
  20. 제 15항에 있어서, 상기 전압 폴로워형 연산 증폭기는,
    제1 및 제2의 전원선(VDD, VSS; VSS, VDD)과,
    상기 제2 및 제1의 전원선에 각각 접속되는 제1 및 제2의 전류원(I1, I2; I1', I2')과,
    상기 제1의 전류원에 접속되며, 상기 현재 입력 데이터(IN+)와 상기 출력 신 호(IN-)를 차동 증폭하는 제1 도전형의 차동 트랜지스터 쌍(N1, N2; P1', P2')과,
    상기 제2의 전류원에 접속되며, 상기 출력 신호와 상기 현재 입력 데이터를 차동 증폭하는 제2 도전형의 차동 트랜지스터 쌍(P5, P6; N5', N6')과,
    상기 제1의 전원선에 접속되며, 상기 제1의 차동 트랜지스터 쌍의 반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제1의 전류 미러 회로(P1, P2; N1', N2')와,
    상기 제1의 전원선에 접속되며 상기 제1의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제2의 전류 미러 회로(P3, P4; N3', N4')와,
    상기 제2의 전원선에 접속되며, 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제1 도전형의 제3의 전류 미러 회로(N3, N4; P3', P4')와,
    상기 제1의 전원선과 상기 제2의 전원선 사이에 접속되며, 상기 제3의 전류 미러 회로의 출력에서의 전압을 수신하여 상기 출력 신호를 생성하는 싱글 엔드 푸시 풀 회로(ST2, ST2')를 포함하고,
    상기 제1의 스위치는 상기 제2의 전원선과 상기 제3의 전류 미러 회로의 출력 사이에 접속되고,
    상기 제2의 스위치는 상기 제1의 전원선과 상기 제2의 전류 미러 회로의 출력 사이에 접속되는 것을 특징으로 하는 데이터선 드라이버 회로.
  21. 제 15항에 있어서, 상기 전압 폴로워형 연상 증폭기는,
    제1 및 제2의 전원선(VDD, VSS; VSS, VDD)과,
    상기 제2 및 제1의 전원선에 각각 접속되는 제1 및 제2의 전류원(I1, I2; I1', I2')과,
    상기 제1의 전류원에 접속되며, 상기 현재 입력 데이터(IN+)와 상기 출력 신호(IN-)를 차동 증폭하는 제1 도전형의 차동 트랜지스터 쌍(N1, N2; P1', P2')과,
    상기 제2의 전류원에 접속되며, 상기 출력 신호와 상기 현재 입력 데이터를 차동 증폭하는 제2 도전형의 차동 트랜지스터 쌍(P5, P6; N5', N6')과,
    상기 제1의 전원선에 접속되며, 상기 제1의 차동 트랜지스터 쌍의 반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제1의 전류 미러 회로(P1, P2; N1', N2')와,
    상기 제1의 전원선에 접속되며 상기 제1의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제2의 전류 미러 회로(P3, P4; N3', N4')와,
    상기 제2의 전원선에 접속되며, 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제1 도전형의 제3의 전류 미러 회로(N3, N4; P3', P4')와,
    상기 제1의 전원선과 상기 제2의 전원선 사이에 접속되며, 상기 제3의 전류 미러 회로의 출력에서의 전압을 수신하여 상기 출력 신호를 생성하는 싱글 엔드 푸시 풀 회로(ST2, ST2')를 포함하고,
    상기 제1의 스위치는 상기 제2의 전원선과 상기 제3의 전류 미러 회로의 출력 사이에 접속되고,
    상기 제2의 스위치는 상기 제2의 전원선과 상기 제3의 전류 미러 회로의 입력사이에 접속되는 것을 특징으로 하는 데이터선 드라이버 회로.
  22. 제 15항에 있어서, 상기 전압 폴로워형 연상 증폭기는,
    제1 및 제2의 전원선(VDD, VSS; VSS, VDD)과,
    상기 제2 및 제1의 전원선에 각각 접속되는 제1 및 제2의 전류원(I1, I2; I1', I2')과,
    상기 제1의 전류원에 접속되며, 상기 현재 입력 데이터(IN+)와 상기 출력 신호(IN-)를 차동 증폭하는 제1 도전형의 차동 트랜지스터 쌍(N1, N2; P1', P2')과,
    상기 제2의 전류원에 접속되며, 상기 출력 신호와 상기 현재 입력 데이터를 차동 증폭하는 제2 도전형의 차동 트랜지스터 쌍(P5, P6; N5', N6')과,
    상기 제1의 전원선에 접속되며, 상기 제1의 차동 트랜지스터 쌍의 반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 비반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제1의 전류 미러 회로(P1, P2; N1', N2')와,
    상기 제1의 전원선에 접속되며 상기 제1의 차동 트랜지스터 쌍의 비반전 출력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제2 도전형의 제2의 전류 미러 회로(P3, P4; N3', N4')와,
    상기 제2의 전원선에 접속되며, 상기 제2의 차동 트랜지스터 쌍의 비반전 출 력에 접속된 입력, 및 상기 제2의 차동 트랜지스터 쌍의 반전 출력에 접속된 출력을 포함하는 상기 제1 도전형의 제3의 전류 미러 회로(N3, N4; P3', P4')와,
    상기 제1의 전원선과 상기 제2의 전원선 사이에 접속되며, 상기 제3의 전류 미러 회로의 출력에서의 전압을 수신하여 상기 출력 신호를 생성하는 싱글 엔드 푸시 풀 회로(ST2, ST2')를 포함하고,
    상기 제1의 스위치는 상기 제1의 전원선과 상기 제1의 전류 미러 회로의 출력 사이에 접속되고,
    상기 제2의 스위치는 상기 제2의 전원선과 상기 제3의 전류 미러 회로의 입력사이에 접속되는 것을 특징으로 하는 데이터선 드라이버 회로.
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