JP3520418B2

JP3520418B2 - 演算増幅回路、駆動回路及び演算増幅回路の制御方法

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Publication number: JP3520418B2
Application number: JP2002026558A
Authority: JP
Inventors: 克彦牧
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-02-04
Filing date: 2002-02-04
Publication date: 2004-04-19
Anticipated expiration: 2022-02-04
Also published as: JP2003229725A; US20030146788A1; US6753731B2

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算増幅回路、駆
動回路及び演算増幅回路の制御方法に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】従来よ
り、携帯電話機などの電子機器に用いられる液晶パネル
（電気光学装置）として、単純マトリクス方式の液晶パ
ネルと、薄膜トランジスタ（Thin FilmTransistor：以
下、ＴＦＴと略す）などのスイッチング素子を用いたア
クティブマトリクス方式の液晶パネルとが知られてい
る。

【０００３】単純マトリクス方式は、アクティブマトリ
クス方式に比べて低消費電力化が容易であるという利点
がある反面、多色化や動画表示が難しいという不利点が
ある。一方、アクティブマトリクス方式は、多色化や動
画表示に適しているという利点がある反面、低消費電力
化が難しいという不利点がある。

【０００４】そして、近年、携帯電話機などの携帯型電
子機器では、高品質な画像の提供のために、多色化、動
画表示への要望が強まっている。このため、これまで用
いられてきた単純マトリクス方式の液晶パネルに代え
て、アクティブマトリクス方式の液晶パネルが用いられ
るようになってきた。

【０００５】さて、アクティブマトリクス方式の液晶パ
ネルでは、表示パネルのデータ線を駆動するデータ線駆
動回路の中に、出力バッファとして機能する演算増幅回
路（オペアンプ）を設けることが望ましい。そして、従
来は、このような演算増幅回路として、ＡＢ級（プッシ
ュプル方式）の演算増幅回路が用いられてきた。

【０００６】しかしながら、従来のＡＢ級の演算増幅回
路では、電流の流れる経路が多いため、無駄に消費され
る電流が多く、消費電力が大きいという欠点があった。
また、消費電力を低減すべく、電流を絞ると、今度は、
応答速度の低下や周波数特性の悪化などの事態を招く。

【０００７】本発明は以上のような技術的課題に鑑みて
なされたものであり、その目的とするところは、低消費
電力でＡＢ級動作等が可能な演算増幅回路、これを用い
た駆動回路及び演算増幅回路の制御方法を提供すること
にある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明は、差動信号の差分値を増幅する差動部と、第
１の電源側に設けられる第１導電型の第１の駆動トラン
ジスタと、該第１の駆動トランジスタに直列に第２の電
源側に設けられ、前記差動部の出力ノードの電圧に基づ
いてそのゲート電極が制御される第２導電型の第２の駆
動トランジスタとを有する出力部と、前記第１の駆動ト
ランジスタのゲート電極が接続される第１のノードに、
所与の第１の電圧を設定する電圧設定回路と、前記差動
部の出力ノードと前記第１のノードとの間に設けられる
第１の容量素子とを含み、前記電圧設定回路が、前記第
１のノードに前記第１の電圧を設定し、その後に、前記
第１の容量素子が、前記差動部の出力ノードの電圧変化
を前記第１のノードに伝えることを特徴とする。

【０００９】本発明では、第１導電型（例えばＰ型又は
Ｎ型）の第１の駆動トランジスタのゲート電極が接続さ
れる第１のノードに、電圧設定回路が第１の電圧（例え
ばしきい値電圧により得られる電圧等）を設定する。そ
して、その後に、差動部の出力ノードの電圧変化が、第
１の容量素子を介して第１のノードに伝えられる。この
ようにすれば、例えば、第１の電圧に差動部の出力ノー
ドの電圧変化が重畳された電圧を、第１の駆動トランジ
スタのゲート電極に印加できる。これにより、低消費電
力でＡＢ級動作等が可能な演算増幅回路を実現できる。

【００１０】なお、第１、第２の駆動トランジスタのド
レイン電極の間や、差動部の出力ノードと第１の容量素
子の間や、差動部の出力ノードと第２の駆動トランジス
タのゲート電極の間などに、他の素子（例えばスイッチ
ング素子等）を設けてもよい。また、差動部に入力され
る第１の差動信号としては、前段の回路からの入力信号
を考えることができ、第２の差動信号としては、出力部
からの出力信号を考えることができる。

【００１１】また本発明は、前記電圧設定回路が、前記
差動部の出力ノードと前記第１の容量素子との間に設け
られる第１のスイッチング素子と、前記第１の駆動トラ
ンジスタのドレイン電極と前記出力部の出力ノードとの
間に設けられる第２のスイッチング素子とを含んでもよ
く、前記第１、第２のスイッチング素子が、前記第１の
ノードに前記第１の電圧が設定される前にオフになり、
前記第１のノードに前記第１の電圧が設定された後にオ
ンになるようにしてもよい。

【００１２】このようにすれば、第１のノードへの第１
の電圧の設定を適正に行うことが可能になる。

【００１３】また本発明は、前記電圧設定回路が、前記
第１のノードと前記第１の駆動トランジスタのドレイン
電極との間に設けられる第３のスイッチング素子を含ん
でもよく、前記第３のスイッチング素子をオンになるこ
とで、前記第１のノードに前記第１の電圧が設定される
ようにしてもよい。

【００１４】このようにすれば、第１の駆動トランジス
タのゲート電極とドレイン電極を接続することにより生
成される電圧を、第１の電圧として第１のノードに設定
できるようになる。

【００１５】なお、電圧設定回路が所与の電圧（定電
圧）を生成し、その生成された電圧を第１の電圧として
第１のノードに設定してもよい。

【００１６】また本発明は、前記電圧設定回路が、前記
第１のノードと前記第２の電源との間に設けられる第４
のスイッチング素子を含んでもよく、前記第４のスイッ
チング素子をオンになることで、前記第１のノードに前
記第２の電源の電圧が設定され、その後に前記第４のス
イッチング素子がオフになり、前記第３のスイッチング
素子がオンになるようにしてもよい。

【００１７】この場合、１つの第４のスイッチング素子
を、複数の演算増幅回路に対して共通に設けてもよい。

【００１８】なお、第１〜第４のスイッチング素子のオ
ン、オフを制御するスイッチング制御回路を設けてもよ
い。

【００１９】また本発明は、前記第１の電源と前記第１
のノードの間に設けられる第２の容量素子を含んでもよ
い。

【００２０】なお、第１の駆動トランジスタのゲート容
量を、第２の容量素子として代用してもよい。

【００２１】また本発明は、前記第１の電圧が、第１導
電型のトランジスタのしきい値電圧に基づき得られる電
圧であってもよい。

【００２２】この場合に、第１の電圧は、第１の駆動ト
ランジスタのしきい値電圧に基づいて生成してもよい
し、他の第１導電型のトランジスタのしきい値電圧に基
づいて生成してもよい。

【００２３】また本発明は、複数の走査線と複数のデー
タ線と走査線及びデータ線により特定される画素電極と
を有する電気光学装置を駆動するための駆動回路であっ
て、各データ線毎に設けられる上記のいずれかの演算増
幅回路と、各データ線毎に設けられ、前記演算増幅回路
によりインピーダンス変換されるデータ電圧を生成する
データ電圧生成回路とを含み、前記演算増幅回路の前記
第１のノードへの前記第１の電圧の設定が、第Ｋの走査
期間から第Ｋ＋１の走査期間への切替期間において行わ
れることを特徴とする。

【００２４】この場合に、１又は複数の走査線（走査期
間）毎に、対向電極（画素電極と電気光学物質を挟んで
対向する電極）の電圧を反転させてもよい。

【００２５】また本発明は、前記切替期間において、前
記演算増幅回路の出力ノードがハイインピーダンス状態
に設定されるようにしてもよい。

【００２６】このようなハイインピーダンス状態の設定
は、出力部（演算増幅回路）の出力ノードとデータ線の
間に第６のスイッチング素子（例えばトランスファーゲ
ート）を設け、この第６のスイッチング素子を切替期間
においてオフにすることで実現できる。

【００２７】また本発明は、差動信号の差分値を増幅す
る差動部と、第１の電源側に設けられる第１導電型の第
１の駆動トランジスタと、該第１の駆動トランジスタに
直列に第２の電源側に設けられ、前記差動部の出力ノー
ドの電圧に基づいてそのゲート電極が制御される第２導
電型の第２の駆動トランジスタとを有する出力部とを含
む演算増幅回路の制御方法であって、前記第１の駆動ト
ランジスタのゲート電極が接続される第１のノードに第
１の電圧を設定し、その後に、前記差動部の出力ノード
の電圧変化を、第１の容量素子により前記第１のノード
に伝えることを特徴とする。

【００２８】また本発明は、前記差動部の出力ノードと
前記第１の容量素子との間の第１の接続と、前記第１の
駆動トランジスタのドレイン電極と前記出力部の出力ノ
ードとの間の第２の接続を、前記第１のノードに前記第
１の電圧が設定される前にオフにし、前記第１のノード
に前記第１の電圧が設定された後にオンにしてもよい。

【００２９】また本発明は、前記第１のノードと前記第
１の駆動トランジスタのドレイン電極との間の第３の接
続をオンにすることで、前記第１のノードに前記第１の
電圧を設定するようにしてもよい。

【００３０】また本発明は、前記第１のノードと前記第
２の電源との間の第４の接続をオンにすることで、前記
第１のノードに前記第２の電源の電圧を設定し、その後
に、前記第４の接続をオフにし、前記第３の接続をオン
にするようにしてもよい。

【００３１】また本発明は、前記第１の電圧を、第１導
電型のトランジスタのしきい値電圧に基づき得られる電
圧に設定してもよい。

【００３２】

【発明の実施の形態】以下、本実施形態について図面を
用いて詳細に説明する。

【００３３】なお、以下に説明する本実施形態は、特許
請求の範囲に記載された本発明の内容を不当に限定する
ものではない。また本実施形態で説明される構成の全て
が本発明の解決手段として必須であるとは限らない。

【００３４】１．液晶装置図１に本実施形態の演算増幅回路を適用した液晶装置の
ブロック図の例を示す。

【００３５】この液晶装置５１０（広義には表示装置）
は、表示パネル５１２（狭義にはＬＣＤ（Liquid Cryst
al Display）パネル）、データ線駆動回路５２０（狭義
にはソースドライバ）、走査線駆動回路５３０（狭義に
はゲートドライバ）、コントローラ５４０、電源回路５
４２を含む。なお、液晶装置５１０にこれらの全ての回
路ブロックを含める必要はなく、その一部の回路ブロッ
クを省略する構成にしてもよい。

【００３６】ここで表示パネル５１２（広義には電気光
学装置）は、複数の走査線（狭義にはゲート線）と、複
数のデータ線（狭義にはソース線と）と、走査線及びデ
ータ線により特定される画素電極を含む。この場合、デ
ータ線に薄膜トランジスタＴＦＴ（Thin Film Transist
or、広義にはスイッチング素子）を接続し、このＴＦＴ
に画素電極を接続することで、アクティブマトリクス型
の液晶装置を構成できる。

【００３７】より具体的には、表示パネル５１２はアク
ティブマトリクス基板（例えばガラス基板）に形成され
る。このアクティブマトリクス基板には、図１のＹ方向
に複数配列されそれぞれＸ方向に伸びる走査線Ｇ₁〜Ｇ_M
（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれ
ぞれＹ方向に伸びるデータ線Ｓ₁〜Ｓ_N（Ｎは２以上の自
然数）とが配置されている。また、走査線Ｇ_K（１≦Ｋ
≦Ｍ、Ｋは自然数）とデータ線Ｓ_L（１≦Ｌ≦Ｎ、Ｌは
自然数）との交差点に対応する位置に、薄膜トランジス
タＴＦＴ_KL（広義にはスイッチング素子）が設けられて
いる。

【００３８】ＴＦＴ_KLのゲート電極は走査線Ｇ_Kに接続
され、ＴＦＴ_KLのソース電極はデータ線Ｓ_Lに接続さ
れ、ＴＦＴ_KLのドレイン電極は画素電極ＰＥ_KLに接続さ
れている。この画素電極ＰＥ_KLと、画素電極ＰＥ_KLと液
晶素子（広義には電気光学物質）を挟んで対向する対向
電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬ
_KL（液晶素子）及び補助容量ＣＳ_KLが形成されている。
そして、ＴＦＴ_KL、画素電極ＰＥ_KL等が形成されるアク
ティブマトリクス基板と、対向電極ＶＣＯＭが形成され
る対向基板との間に液晶が封入され、画素電極ＰＥ_KLと
対向電極ＶＣＯＭの間の印加電圧に応じて液晶素子の透
過率が変化するようになっている。

【００３９】なお、対向電極ＶＣＯＭに与えられる電圧
（第１、第２のコモン電圧）は、電源回路５４２により
生成される。また、対向電極ＶＣＯＭを対向基板上にベ
タに形成せずに、各走査線に対応するように帯状に形成
してもよい。

【００４０】データ線駆動回路５２０は、画像データに
基づいて表示パネル５１２のデータ線Ｓ₁〜Ｓ_Nを駆動す
る。一方、走査線駆動回路５３０は、表示パネル５１２
の走査線Ｇ₁〜Ｇ_Mを順次走査駆動する。

【００４１】コントローラ５４０は、図示しない中央処
理装置（Central Processing Unit：以下、ＣＰＵと略
す）等のホストにより設定された内容に従って、データ
線駆動回路５２０、走査線駆動回路５３０及び電源回路
５４２を制御する。

【００４２】より具体的には、コントローラ５４０は、
データ線駆動回路５２０及び走査線駆動回路５３０に対
しては、例えば動作モードの設定や内部で生成した垂直
同期信号や水平同期信号の供給を行い、電源回路５４２
に対しては、対向電極ＶＣＯＭの電圧の極性反転タイミ
ングの制御を行う。

【００４３】電源回路５４２は、外部から供給される基
準電圧に基づいて、表示パネル５１２の駆動に必要な各
種の電圧（階調電圧）や、対向電極ＶＣＯＭの電圧を生
成する。

【００４４】なお、図１では、液晶装置５１０がコント
ローラ５４０を含む構成になっているが、コントローラ
５４０を液晶装置５１０の外部に設けてもよい。或い
は、コントローラ５４０と共にホストを液晶装置５１０
に含めるようにしてもよい。また、データ線駆動回路５
２０、走査線駆動回路５３０、コントローラ５４０、電
源回路５４２の一部又は全部を表示パネル５１２上に形
成してもよい。

【００４５】１．１データ線駆動回路図２に、図１のデータ線駆動回路５２０の構成例を示
す。

【００４６】データ線駆動回路５２０は、シフトレジス
タ５２２、ラインラッチ５２４、５２６、ＤＡＣ５２８
（ディジタル・アナログ変換回路。広義にはデータ電圧
生成回路）、出力バッファ５２９（演算増幅回路）を含
む。

【００４７】シフトレジスタ５２２は、各データ線に対
応して設けられ、順次接続された複数のフリップフロッ
プを含む。このシフトレジスタ５２２は、クロック信号
ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持す
ると、順次クロック信号ＣＬＫに同期して隣接するフリ
ップフロップにイネーブル入出力信号ＥＩＯをシフトす
る。

【００４８】ラインラッチ５２４には、コントローラ５
４０から例えば１８ビット（６ビット（階調データ）×
３（ＲＧＢ各色））単位で画像データ（ＤＩＯ）が入力
される。ラインラッチ５２４は、この画像データ（ＤＩ
Ｏ）を、シフトレジスタ２２の各フリップフロップで順
次シフトされたイネーブル入出力信号ＥＩＯに同期して
ラッチする。

【００４９】ラインラッチ５２６は、コントローラ５４
０から供給される水平同期信号ＬＰに同期して、ライン
ラッチ５２４でラッチされた１水平走査単位の画像デー
タをラッチする。

【００５０】ＤＡＣ５２８は、各データ線に供給すべき
アナログのデータ電圧を生成する。具体的にはＤＡＣ５
２８は、ラインラッチ５２６からのデジタルの画像デー
タに基づいて、図１の電源回路５４２からの階調電圧の
いずれかを選択し、デジタルの画像データに対応するア
ナログのデータ電圧を出力する。

【００５１】出力バッファ５２９は、ＤＡＣ５２８から
のデータ電圧をバッファリングしてデータ線に出力し、
データ線を駆動する。具体的には、出力バッファ５２９
は、各データ線毎に設けられたボルテージフォロワ接続
の演算増幅回路ＯＰＣ₁〜ＯＰＣ_Nを含み、これらの各演
算増幅回路ＯＰＣ₁〜ＯＰＣ_Nが、ＤＡＣ５２８からのデ
ータ電圧をインピーダンス変換して、各データ線に出力
する。

【００５２】なお、図２では、デジタルの画像データを
デジタル・アナログ変換して、出力バッファ５２９を介
してデータ線に出力する構成にしているが、アナログの
映像信号をサンプル・ホールドして、出力バッファ５２
９を介してデータ線に出力する構成にしてもよい。

【００５３】１．２走査線駆動回路図３に、図１の走査線駆動回路５３０の構成例を示す。

【００５４】走査線駆動回路５３０は、シフトレジスタ
５３２、レベルシフタ５３４、出力バッファ５３６を含
む。

【００５５】シフトレジスタ５３２は、各走査線に対応
して設けられ、順次接続された複数のフリップフロップ
を含む。このシフトレジスタ５３２は、クロック信号Ｃ
ＬＫに同期してイネーブル入出力信号ＥＩＯをフリップ
フロップに保持すると、順次クロック信号ＣＬＫに同期
して隣接するフリップフロップにイネーブル入出力信号
ＥＩＯをシフトする。ここで入力されるイネーブル入出
力信号ＥＩＯは、コントローラ５４０から供給される垂
直同期信号である。

【００５６】レベルシフタ５３４は、シフトレジスタ５
３２からの電圧のレベルを、表示パネル５１２の液晶素
子とＴＦＴのトランジスタ能力とに応じた電圧のレベル
にシフトする。この電圧レベルとしては、例えば２０Ｖ
〜５０Ｖの高い電圧レベルが必要になる。

【００５７】出力バッファ５３６は、レベルシフト５３
４によってシフトされた走査電圧をバッファリングして
走査線に出力し、走査線を駆動する。

【００５８】２．演算増幅回路２．１反転駆動さて、液晶素子には、直流電圧を長時間印加すると劣化
するという性質がある。このため、液晶素子に印加する
電圧の極性を所定期間毎に反転させる駆動方式が必要に
なる。このような駆動方式としては、図４に示すよう
に、フレーム反転駆動、走査（ゲート）ライン反転駆
動、データ（ソース）ライン反転駆動、ドット反転駆動
などがある。

【００５９】ここで、走査ライン反転駆動では、液晶素
子に印加される電圧が走査期間毎（１又は複数の走査線
毎）に極性反転される。例えば、第Ｋの走査期間（第Ｋ
の走査線の選択期間）では正極性の電圧が液晶素子に印
加され、第Ｋ＋１の走査期間では負極性の電圧が印加さ
れ、第Ｋ＋２の走査期間では正極性の電圧が印加され
る。一方、次のフレームにおいては、今度は、第Ｋの走
査期間では負極性の電圧が液晶素子に印加され、第Ｋ＋
１の走査期間では正極性の電圧が印加され、第Ｋ＋２の
走査期間では負極性の電圧が印加されるようになる。

【００６０】そして、この走査ライン反転駆動では、対
向電極ＶＣＯＭの電圧が走査期間毎に極性反転される。

【００６１】より具体的には図５に示すように、正極の
期間Ｔ１（第１の期間）では対向電極ＶＣＯＭの電圧は
ＶＣ１（第１のコモン電圧）になり、負極の期間Ｔ２
（第２の期間）ではＶＣ２（第２のコモン電圧）にな
る。

【００６２】ここで、正極の期間Ｔ１は、データ線Ｓ
（画素電極）の電圧が対向電極ＶＣＯＭの電圧よりも高
くなる期間である。この期間Ｔ１では液晶素子に正極性
の電圧が印加されることになる。一方、負極の期間Ｔ２
は、データ線Ｓの電圧が対向電極ＶＣＯＭの電圧よりも
低くなる期間である。この期間Ｔ２では液晶素子に負極
性の電圧が印加されることになる。また、ＶＣ２は、所
与の電圧を基準としてＶＣ１を極性反転した電圧であ
る。

【００６３】このようにＶＣＯＭを極性反転すること
で、表示パネルの駆動に必要な電圧を低くすることがで
きる。これにより、駆動回路の耐圧を低くでき、駆動回
路の製造プロセスの簡素化、低コスト化を図れる。

【００６４】しかしながら、このようにＶＣＯＭを極性
反転する手法では、回路の低消費電力化という観点か
ら、以下に説明するような課題がある。

【００６５】例えば図５のＡ１、Ａ２に示すように、期
間Ｔ１から期間Ｔ２に切り替わった場合に、データ線Ｓ
の電圧は低電位側に変化する場合（Ａ１）があると共
に、高電位側に変化する場合（Ａ２）もある。同様に、
図５のＡ３、Ａ４に示すように、期間Ｔ２から期間Ｔ１
に切り替わった場合にも、データ線Ｓの電圧は高電位側
に変化する場合（Ａ３）もあると共に、低電位側に変化
する場合（Ａ４）もある。

【００６６】例えば、期間Ｔ１でのデータ線Ｓの階調が
６３であり、期間Ｔ２での階調も６３である場合には、
図５のＡ１に示すようにデータ線Ｓの電圧は低電位側に
変化する。一方、期間Ｔ１でのデータ線Ｓの階調が０で
あり、期間Ｔ２での階調も０である場合には、データ線
Ｓの電圧は高電位側に変化することになる。

【００６７】このように、アクティブマトリクス型液晶
装置においてＶＣＯＭを極性反転する場合には、データ
線Ｓの電圧の変化方向が、階調レベルに依存してしま
う。

【００６８】このため、従来のアクティブマトリクス型
液晶装置では、データ線の駆動のための演算増幅回路
（図２の出力バッファ５２９が含むＯＰＣ₁〜ＯＰＣ_N）
として、図６に示すような構成のＡＢ級（プッシュプル
方式）の演算増幅回路が用いられていた。

【００６９】このＡＢ級の演算増幅回路は、差動部６１
０とレベルシフタ６２０と出力部６３０を含む。

【００７０】ここで差動部６１０は、差動信号（ＶＩ
Ｎ、ＯＵＴ）の差分値を増幅する。レベルシフタ６２０
は、差動部６１０の出力ノードＮＱ１の電圧をレベルシ
フトして、ノードＮ１に出力する。出力部６３０は、ノ
ードＮ１がそのゲート電極に接続されるＰ型駆動トラン
ジスタＰＴ５５と、ノードＮＱ１がそのゲート電極に接
続されるＮ型駆動トランジスタＮＴ５５と、位相補償用
の容量素子ＣＣを含む。

【００７１】図６に示す従来のＡＢ級演算増幅回路で
は、出力部６３０が、Ｐ型の駆動トランジスタＰＴ５５
とＮ型の駆動トランジスタＮＴ５５の両方を有する。従
って、図５のＡ１、Ａ４の場合には、Ｎ型駆動トランジ
スタＮＴ５５が働くことで、データ線Ｓの電圧を低電位
側に速やかに引き下げることが可能になる。一方、図５
のＡ２、Ａ３の場合には、Ｐ型駆動トランジスタＰＴ５
５が働くことで、データ線Ｓの電圧を高電位側に速やか
に引き上げることが可能になる。従って、対向電極ＶＣ
ＯＭを極性反転させながら走査ライン反転駆動を行う液
晶装置では、データ線駆動回路の出力バッファが含む演
算増幅回路として、ほとんどの場合、図６の構成のＡＢ
級演算増幅回路が用いられていた。

【００７２】しかしながら、この図６のＡＢ級演算増幅
回路では、電流の流れる経路が電流Ｉ１、Ｉ２、Ｉ３の
経路というように３本あるため、無駄に消費される電流
が多く、消費電力が大きいという欠点がある。また、こ
の種のＡＢ級演算増幅回路では、駆動トランジスタＰＴ
５５、ＮＴ５５のゲート電極を適正に制御するために、
電流経路が４本以上になる構成の回路も多く、このよう
な回路構成の場合には消費電力は更に大きくなる。ま
た、消費電力を低減すべく、これらの経路で流れる電流
を絞ると、今度は、増幅率や応答速度の低下や、周波数
特性の悪化などの事態を招く。

【００７３】そして、この図６の演算増幅回路は、図２
に示すように各データ線に対応して多数設けられてい
る。このため、各演算増幅回路の消費電力が増えると、
液晶装置の消費電力は、演算増幅回路の個数の分だけ増
えてしまい、低消費電力化の大きな妨げになるという課
題があった。

【００７４】そこで本実施形態では、このような課題を
解決するために、以下に説明するような構成の演算増幅
回路を採用している。

【００７５】２．２演算増幅回路の低消費電力化図７（Ａ）に本実施形態の演算増幅回路の構成例を示
す。

【００７６】この演算増幅回路は、差動部１０と電圧設
定部２０と出力部３０を含む。

【００７７】ここで差動部１０は差動信号（第１、第２
の差動信号）の差分値を増幅する。ボルテージフォロワ
接続を例にとれば、演算増幅回路の出力ＶＱ（第２の差
動信号）が差動部１０に帰還される。差動部１０は、前
段の回路（図２のＤＡＣ５２８）からの入力ＶＩＮ（第
１の差動信号）と、帰還されたＶＱ（第２の差動信号）
の差分値（差分電圧）を増幅し、増幅された電圧をノー
ドＮＱ１に出力する。

【００７８】出力部３０は、ＶＤＤ（第１の電源）側に
設けられたＰ型駆動トランジスタＰＴ１５（第１導電型
の第１の駆動トランジスタ）を含む。また、ＰＴ１５に
直列にＶＳＳ（第２の電源）側に設けられたＮ型駆動ト
ランジスタＮＴ１５（第２導電型の第２の駆動トランジ
スタ）を含む。

【００７９】ここで、Ｐ型駆動トランジスタＰＴ１５の
ゲート電極（ノードＮ１）と差動部１０の出力ノードＮ
Ｑ１の間には、容量素子Ｃ１（第１の容量素子）が設け
られる。また、Ｎ型駆動トランジスタＮＴ１５のゲート
電極は、差動部１０の出力ノードＮＱ１により制御され
る。

【００８０】電圧設定回路２０は、駆動トランジスタＰ
Ｔ１５のゲート電極が接続されるノードＮ１に、プログ
ラミング電圧（広義には第１の電圧）を設定する。この
プログラミング電圧は、例えば、Ｐ型（広義には第１導
電型）トランジスタのしきい値電圧に基づき生成され
る。

【００８１】本実施形態では、演算増幅回路の出力ＶＱ
（データ線）の電圧を変化させる前に、電圧設定回路２
０がノードＮ１にプログラミング電圧を設定する。その
後に、差動部１０の出力ノードＮＱ１の電圧変化（ＡＣ
成分）が、容量素子Ｃ１（容量カップリング）によりノ
ードＮ１に伝達される。これにより、プログラミング電
圧（ＤＣ成分）にＮＱ１の電圧変化（ＡＣ成分）が重畳
された電圧が、駆動トランジスタＰＴ１５のゲート電極
に印加され、演算増幅回路の出力ＶＱが変化する。

【００８２】図７（Ａ）の構成によれば、図６に示すよ
うなレベルシフタ６２０が不要になる。従って、電流Ｉ
２が流れる経路が無くなるため、図６の構成に比べて演
算増幅回路の消費電力を低減できる。

【００８３】また、図６の構成では、レベルシフタ６２
０の経路で流れる電流Ｉ２を減らそうとすると、出力部
６３０の経路で流れる電流Ｉ３が増加し、逆に、Ｉ３を
減らそうとすると、Ｉ２が増加してしまうという問題が
ある。このため、回路設計が難しい。

【００８４】これに対して図７（Ａ）の構成では、回路
設計の際に電流Ｉ２については考慮する必要がなく、出
力部６３０の経路で流れる電流Ｉ３だけを考慮すればよ
いため、省電力化のための回路設計を容易化できる。

【００８５】そして図７（Ａ）の構成では、ノードＮ１
の電圧が、（ＶＤＤ−ＶＴＨ）程度となるプログラミン
グ電圧に予め設定される（ＶＴＨはＰ型トランジスタの
しきい値電圧）。従って、図６と同様に、演算増幅回路
をＡＢ級動作（プッシュプル動作）させることができ
る。従って、図５のＡ１、Ａ４の場合には、Ｎ型駆動ト
ランジスタＮＴ１５が働くことで、データ線Ｓの電圧を
低電位側に速やかに引き下げることができる。一方、図
５のＡ２、Ａ３の場合には、Ｐ型駆動トランジスタＰＴ
１５が働くことで、データ線Ｓの電圧を高電位側に速や
かに引き上げることができる。従って、対向電極ＶＣＯ
Ｍを極性反転させながら走査ライン反転駆動を行う場合
にも、データ線の電圧を目標電圧に速やかに設定できる
ようになる。

【００８６】なお、図７（Ｂ）に示すように、出力部３
０の出力ノードＮＱ２とＶＱの間に、トランスファーゲ
ートＴＧ（第６のスイッチング素子）を設けることが望
ましい。このトランスファーゲートＴＧは、Ｐ型トラン
ジスタとＮ型トランジスタのドレイン電極及びソース電
極同士を接続することで構成され、制御信号ＣＴＬによ
りオン・オフ制御される。

【００８７】トランスファーゲートＴＧをオフにするこ
とで、演算増幅回路の出力ＶＱ（ＶＱに接続されるデー
タ線）をハイインピーダンス状態に設定できる。具体的
には、第Ｋの走査線が選択される第Ｋの走査期間から、
第Ｋ＋１の走査線が選択される第Ｋ＋１の走査期間への
切替期間（切替タイミングを含む所与の長さの期間）に
おいて、トランスファーゲートＴＧをオフにし、演算増
幅回路の出力ＶＱをハイインピーダンス状態に設定す
る。図４の走査ライン反転駆動を例にとれば、対向電極
ＶＣＯＭの電圧レベルの極性が切り替わるタイミング
で、ＴＧをオフにし、ＶＱをハイインピーダンス状態に
設定する。

【００８８】このようなトランスファーゲートＴＧを設
ければ、ノードＮ１の電圧が未だ不確定な場合に、適切
でない電圧がデータ線に伝わるのを防止できる。即ち、
ノードＮ１へのプログラミング電圧（第１の電圧）の設
定時には、演算増幅回路の出力ＶＱをハイインピーダン
ス状態に設定し、プログラミング電圧の設定後に、ノー
ドＮＱ１の電圧変化に応じた電圧をデータ線に出力でき
るようになる。

【００８９】２．３演算増幅回路の詳細例図８に演算増幅回路の詳細な構成例を示す。なお、本発
明の演算増幅回路は、図８の全ての素子を含む必要はな
く、その一部を省略する構成とすることもできる。また
図８に示されていない他の素子を付加することもでき
る。

【００９０】図８において差動部１０は、そのゲート電
極にバイアス電圧ＶＢＳＰが印加されるＰ型トランジス
タＰＴ１１（電流源）を含む、また、そのゲート電極
（第１、第２の入力端子）にＶＩＮ（第１の差動信号）
が入力されるＰ型トランジスタＰＴ１２と、ノードＮＱ
２の信号（第２の差動信号）が入力されるＰ型トランジ
スタＰＴ１３を含む。また、そのゲート電極にノードＮ
Ｑ１が共通接続されるＮ型トランジスタＮＴ１１、ＮＴ
１２を含む。なお、差動部１０は、少なくとも差動信号
の差分値を増幅できる回路であればよく、図８とは異な
る種々の構成の回路を採用できる。

【００９１】出力部３０は、ＶＤＤ（第１の電源）、Ｖ
ＳＳ（第２の電源）の間に直列に設けられるＰ型駆動ト
ランジスタＰＴ１５、Ｎ型駆動トランジスタＮＴ１５を
含む。そして、駆動トランジスタＰＴ１５のゲート電極
が接続されるノードＮ１（第１のノード）と、ノードＮ
２の間には、容量素子Ｃ１（第１の容量素子）が設けら
れる。また、ノードＮ１とＶＤＤ（第１の電源）の間に
は容量素子Ｃ２（第２の容量素子）が設けられる。な
お、ＣＣは位相補償用の容量素子である。

【００９２】電圧設定回路２０は、差動部１０の出力ノ
ードＮＱ１とノードＮ２の間に設けられるスイッチング
素子ＳＷ１（第１のスイッチング素子）を含む。このＳ
Ｗ１は例えばトランスファーゲートＴＧ１で構成でき
る。また電圧設定回路２０は、駆動トランジスタＰＴ１
５のドレイン電極と出力部３０の出力ノードＮＱ２の間
に設けられるスイッチング素子ＳＷ２（第２のスイッチ
ング素子）を含む。このＳＷ２は例えばトランスファー
ゲートＴＧ２で構成できる。また電圧設定回路２０は、
駆動トランジスタＰＴ１５のドレイン電極とノードＮ１
との間に設けられるスイッチング素子ＳＷ３（第３のス
イッチング素子）を含む。このスイッチング素子ＳＷ３
は例えばＰ型トランジスタＰＴ３で構成できる。また電
圧設定回路２０は、ノードＮ１とＶＳＳ（第２の電源）
の間に設けられるスイッチング素子ＳＷ４（第４のスイ
ッチング素子）を含む。このＳＷ４は例えばＮ型トラン
ジスタＮＴ４で構成できる。

【００９３】なお、スイッチング素子ＳＷ１〜ＳＷ４
は、図示しないスイッチング制御回路によりオン・オフ
制御される。即ち、スイッチング制御回路からの制御信
号が、ＳＷ１〜ＳＷ４を構成するＴＧ１、ＴＧ２、ＰＴ
３、ＮＴ４のゲート電極に入力され、これによりＳＷ１
〜ＳＷ４がオン・オフ制御される。

【００９４】次に図８の演算増幅回路の動作について図
９、図１０を用いて説明する。

【００９５】まず、図９のＥ１に示すように、演算増幅
回路の出力ＶＱをハイインピーダンス（ＨＩＺ）状態に
設定する（ＶＱと信号線Ｓを非接続にする）。これは、
図７（Ｂ）のトランスファーゲートＴＧをオフにするこ
とで実現される。

【００９６】図９では、Ｅ２に示す切替タイミングで対
向電極ＶＣＯＭの電圧の極性が反転する。本実施形態で
は、この切替タイミングを含む所与の長さの切替期間Ｔ
Ｓにおいて、出力ＶＱをハイインピーダンス状態にす
る。また、Ｅ３に示すように、前段の回路（図２のＤＡ
Ｃ５２８）からの入力ＶＩＮは、この切替期間ＴＳ内に
おいて変化する。

【００９７】次に、図９のＥ４、Ｅ５に示すように、ス
イッチング素子ＳＷ１、ＳＷ２をオフにする。これによ
り、図８のノードＮＱ１の電圧がノードＮ１に伝わるの
が防止されると共に、駆動トランジスタＰＴ１５のドレ
イン電極の電圧がノードＮＱ２に伝わるのが防止され
る。

【００９８】次に、図９のＥ６に示すようにスイッチン
グ素子ＳＷ４をオンにする。これにより、図１０のＦ１
に示すように、ノードＮ１の電圧がＶＳＳ（０Ｖ）に設
定される。

【００９９】次に、図９のＥ７に示すようにスイッチン
グ素子ＳＷ３をオンにする。これにより、駆動トランジ
スタＰＴ１５のゲート電極とドレイン電極が接続され
る。そして、このようにゲート電極とドレイン電極が接
続されると、駆動トランジスタＰＴ１５がオンになるこ
とで、図１０のＦ２に示すようにノードＮ１の電圧がＶ
ＳＳから増加する。そして、Ｆ３に示すように、ノード
Ｎ１の電圧がＶＤＤ−ＶＴＨ付近に設定される。即ち、
駆動トランジスタＰＴ１５のしきい値電圧ＶＴＨに基づ
き生成されるプログラミング電圧（ＶＤＤ−ＶＴＨ）
が、ノードＮ１に設定される。

【０１００】次に、図９のＥ８、Ｅ９に示すように、ス
イッチング素子ＳＷ１、ＳＷ２をオンにする。そして、
Ｅ１０に示すように、トランスファーゲートＴＧ（図７
（Ｂ）をオンにして、演算増幅回路の出力ＶＱをハイイ
ンピーダンス状態から出力イネーブル状態に戻す。この
ようにすることで、図１０のＦ４に示すように、演算増
幅回路が通常のＡＢ級動作を行うようになる。これによ
り、入力ＶＩＮの電圧（ＤＡＣ５２８からの電圧）が、
ボルテージフォロワ接続の演算増幅回路によりインピー
ダンス変換（バッファリング）されて、データ線に印加
されるようになる。

【０１０１】図１１に、本実施形態の演算増幅回路のノ
ードＮＱ１、ＮＱ２、Ｎ１の電圧変化（出力イネーブル
状態に戻した後の電圧変化）についてのシミュレーショ
ン結果を示し、図１２に、図６の従来のＡＢ級演算増幅
回路についてのシミュレーション結果を示す。

【０１０２】図１１、図１２を比較すれば明らかなよう
に、本実施形態によれば、図６に示すようなレベルシフ
タ６２０を設けなくても、ＡＢ級動作が可能になる。

【０１０３】即ち、図５のＡ１、Ａ４の場合には、その
ゲート電極（ノードＮＱ１）の電圧が０Ｖ〜１．０Ｖ程
度の範囲で変化するＮ型駆動トランジスタＮＴ１５が働
くことで、データ線Ｓの電圧を低電位側に速やかに引き
下げることができる。また、図５のＡ２、Ａ３の場合に
は、そのゲート電極（ノードＮ１）の電圧が３．０〜
４．０Ｖ程度の範囲で変化するＰ型駆動トランジスタＰ
Ｔ１５が働くことで、データ線Ｓの電圧を高電位側に速
やかに引き上げることができる。

【０１０４】このように本実施形態では、低消費電力で
ＡＢ級動作が可能な演算増幅回路を実現できる。

【０１０５】２．４第１の変形例図１３に、本実施形態の演算増幅回路の第１の変形例を
示す。図１３が図８と異なるのは、図１３では図８の容
量素子Ｃ２が設けられていない点である。

【０１０６】即ち図１３では、図８の容量素子Ｃ２を、
例えば駆動トランジスタＰＴ１５のゲート容量やノード
Ｎ１の配線容量（寄生容量）で代用している。駆動トラ
ンジスタＰＴ１５のゲート容量が十分に大きい場合に
は、図１３の構成を採用してもよい。

【０１０７】２．５第２の変形例図１４に、本実施形態の演算増幅回路の第２の変形例を
示す。図１４が図８と異なるのは、図１３では、ＶＤＤ
（第１の電源）とノードＮ１の間に直列に、容量素子Ｃ
３（第３の容量素子）とスイッチング素子ＳＷ５（第５
のスイッチング素子）が新たに設けられている点であ
る。

【０１０８】例えば図１０のＦ５に示すようにスイッチ
ング素子ＳＷ１がオフからオンになると、容量素子Ｃ１
による容量カップリングにより、Ｆ６に示すようにノー
ドＮ１の電圧が下がる。この結果、Ｆ４に示すように、
ＡＢ級の動作時において、ノードＮ１の電圧が、プログ
ラミング電圧（ＶＤＤ−ＶＴＨ）よりも低い電圧レベル
で変化するようになる。

【０１０９】駆動トランジスタＰＴ１５、ＮＴ１５の経
路で流れる貫通電流を減少させて、消費電力化を図るた
めには、ノードＮ１の電圧を、プログラミング電圧（Ｖ
ＤＤ−ＶＴＨ）付近に設定することが望ましい。即ち、
駆動トランジスタＰＴ１５が弱いオンの状態で、演算増
幅回路をＡＢ級動作させる。従って、このためには、図
１０のＦ６に示す電圧降下を、なるべく少なくすること
が望ましい。

【０１１０】図１４の構成によれば、スイッチング素子
ＳＷ５を制御することで、電源ＶＤＤとノードＮ１の間
の容量（Ｃ２＋Ｃ３）を可変に制御できる。これによ
り、図１０のＦ６に示す電圧降下を少なくすることが可
能になり、消費電力を更に低減できる。

【０１１１】２．６第３の変形例図１５に、本実施形態の演算増幅回路の第３の変形例を
示す。図８は、差動信号（ＶＩＮ、ＮＱ２）をＰ型のト
ランジスタＰＴ１２、ＰＴ１３で受けるタイプの演算増
幅回路であるのに対して、図１５は、差動信号をＮ型の
トランジスタＮＴ２２、ＮＴ２３で受けるタイプの演算
増幅回路である。

【０１１２】より具体的には、図１５の差動部１０は、
ゲート電極にバイアス電圧ＶＢＳＮが印加されるＮ型ト
ランジスタＮＴ２１（電流源）と、ゲート電極にＶＩ
Ｎ、ＮＱ２が接続されるＮ型トランジスタＮＴ２２、Ｎ
Ｔ２３と、ゲート電極にＮＱ１が共通接続されるＰ型ト
ランジスタＰＴ２１、ＰＴ２２を含む、出力部３０は、
ＶＳＳ（第１の電源）とＶＤＤ（第２の電源）の間に直
列に設けられるＮ型駆動トランジスタＮＴ２５（第１の
駆動トランジスタ）、Ｐ型駆動トランジスタＰＴ２５
（第２の駆動トランジスタ）を含む。そして、ノードＮ
１、Ｎ２の間には、容量素子Ｃ１（第１の容量素子）が
設けられ、ノードＮ１とＶＳＳ（第１の電源）の間には
容量素子Ｃ２（第２の容量素子）が設けられる。

【０１１３】電圧設定回路２０は、ノードＮＱ１、Ｎ２
の間に設けられ、トランスファーゲートＴＧ１で構成さ
れるスイッチング素子ＳＷ１（第１のスイッチング素
子）を含む。また、駆動トランジスタＮＴ２５のドレイ
ン電極とノードＮＱ２の間に設けられ、トランスファー
ゲートＴＧ２で構成されるスイッチング素子ＳＷ２（第
２のスイッチング素子）を含む。また、駆動トランジス
タＮＴ２５のドレイン電極とノードＮ１との間に設けら
れ、Ｎ型トランジスタＮＴ３で構成されるスイッチング
素子ＳＷ３（第３のスイッチング素子）を含む。また、
ノードＮ１とＶＤＤ（第２の電源）の間に設けられ、Ｐ
型トランジスタＰＴ４で構成されるスイッチング素子Ｓ
Ｗ４（第４のスイッチング素子）を含む。

【０１１４】図１５の構成によっても、低消費電力でＡ
Ｂ級動作が可能な演算増幅回路を実現できる。なお、図
１５の構成の場合には、ノードＮ１に印加するプログラ
ミング電圧は、例えば（ＶＳＳ＋ＶＴＨ）付近の電圧に
なる。

【０１１５】２．７第４の変形例図１６に、本実施形態の演算増幅回路の第４の変形例を
示す。

【０１１６】図８では、スイッチング素子ＳＷ３を設
け、ＳＷ３をオンにすることで、ノードＮ１にプログラ
ミング電圧を設定している。

【０１１７】これに対して図１６では、演算増幅回路に
スイッチング素子ＳＷ３を設けずに、その代わりに、し
きい値電圧に応じた電圧（定電圧）を生成する電圧生成
回路４０を設けている。そして、スイッチング素子ＳＷ
４を、ノードＮ１と電圧生成回路４０の出力ノードＮＱ
３の間に設けている。

【０１１８】図１６の電圧生成回路４０は、ゲート電極
とドレイン電極が接続されたＰ型トランジスタＰＴ２６
（第１導電型のトランジスタ）と、ＰＴ２６に直列に設
けられた電流源ＩＳを含む。ここで電流源ＩＳは、バイ
アス電圧がゲート電極に入力されたＮ型トランジスタ
や、抵抗素子などに基づいて実現できる。

【０１１９】この電圧生成回路４０によれば、ノードＮ
Ｑ３に、しきい値電圧に応じたプログラミング電圧（Ｖ
ＤＤ−ＶＴＨ）を生成できる。そして、例えば図９のＥ
６のタイミングでスイッチング素子ＳＷ４をオンにする
ことで、ノードＮ１に、プログラミング電圧（ＶＤＤ−
ＶＴＨ）を設定できる。これにより、図８と同様の動作
を実現できる。

【０１２０】なお、電圧生成回路４０は図１６の回路構
成に限定されない。例えば、別の回路構成により、しき
い値電圧（Ｐ型又はＮ型トランジスタのしきい値電圧）
に応じた電圧（定電圧）を生成してもよい。或いは、液
晶装置（広義には電気光学装置）を駆動するための多値
の駆動電圧（多値の電源電圧）を生成する回路を、図１
６の電圧生成回路４０として用いてもよい。即ち、これ
らの多値の駆動電圧のうち、プログラミング電圧である
（ＶＤＤ−ＶＴＨ）或いは（ＶＳＳ＋ＶＴＨ）に近い電
圧を、ノードＮＱ３に印加するようにしてもよい。

【０１２１】２．８第５の変形例図１７に、本実施形態の演算増幅回路の第５の変形例を
示す。

【０１２２】図１７では、スイッチング素子ＳＷ４（第
４のスイッチング素子）を、図２の出力バッファ５２９
に含まれる複数（２以上）の演算増幅回路ＯＰＣ₁〜Ｏ
ＰＣ_Nで共有して使用している。即ち、演算増幅回路Ｏ
ＰＣ₁〜ＯＰＣ_NのノードＮ１と電源ＶＳＳとの間に、共
通のスイッチング素子ＳＷ４を設ける。

【０１２３】このようにすれば、複数の演算増幅回路に
対して、スイッチング素子ＳＷ４を１つだけ設ければ済
むようになるため、演算増幅回路の小規模化を図れる。

【０１２４】２．９第６の変形例図１８に、本実施形態の演算増幅回路の第６の変形例を
示す。図１８は、図１６と図１７の構成を組み合わせた
変形例である。

【０１２５】図１８では、各演算増幅回路にスイッチン
グ素子ＳＷ３を設けずに、その代わりに、しきい値電圧
に応じた電圧を生成する電圧生成回路４０を設けてい
る。

【０１２６】この場合に、電圧生成回路４０を、複数の
演算増幅回路に対して共通に使用する。また、スイッチ
ング素子ＳＷ４も、複数の演算増幅回路に対して共通に
使用する。

【０１２７】このようにすれば、スイッチング素子ＳＷ
４や電圧生成回路４０を、複数の演算増幅回路に対して
例えば１つだけ設ければ済むようになる。また、スイッ
チング素子ＳＷ３を演算増幅回路に設けなくても済むよ
うになる。これにより、演算増幅回路を更に小規模化で
きる。

【０１２８】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【０１２９】例えば本実施形態では、ＴＦＴを用いたア
クティブマトリクス型液晶装置の出力バッファに本発明
の演算増幅回路を適用する場合について説明したが、本
発明はこれに限定されない。例えば、出力バッファ以外
の回路（電源回路等）に適用したり、アクティブマトリ
クス型液晶装置以外の液晶装置に適用したり、エレクト
ロルミネッセンス（ＥＬ）装置、有機ＥＬ装置、プラズ
マディスプレイ装置などの電気光学装置に適用すること
も可能である。

【０１３０】また、演算増幅回路の構成も、図７
（Ａ）、（Ｂ）、図８、図１３〜図１８等で説明した構
成に限定されず、これらの均等な種々の構成を採用でき
る。例えば、図７（Ａ）、（Ｂ）、図８、図１３〜図１
８に示す構成を組み合わせた演算増幅回路にしてもよ
い。

【０１３１】また、本発明は、走査ライン反転駆動に限
らず、他の反転駆動方式を採用する場合にも適用可能で
ある。

【０１３２】また、明細書中の記載において広義な用語
（第１の電源、第２の電源、第１導電型、第２導電型、
電気光学装置等）として引用された用語（ＶＤＤ、ＶＳ
Ｓ、Ｐ型、Ｎ型、液晶装置等）は、明細書中の他の記載
においても広義な用語に置き換えることができる。

【０１３３】また、本発明のうち従属請求項に係る発明
においては、従属先の請求項の構成要件の一部を省略す
る構成とすることもできる。また、本発明の１の独立請
求項に係る発明の要部を、他の独立請求項に従属させる
こともできる。

【図面の簡単な説明】

【図１】液晶装置の構成例を示すブロック図である。

【図２】データ線駆動回路の構成例を示すブロック図で
ある。

【図３】走査線駆動回路の構成例を示すブロック図であ
る。

【図４】液晶装置における種々の反転駆動方式について
説明するための図である。

【図５】対向電極、データ線の電圧レベルの変化につい
て示すタイミング波形図である。

【図６】従来のＡＢ級演算増幅回路の構成例を示す図で
ある。

【図７】図７（Ａ）、（Ｂ）は、本実施形態の演算増幅
回路の構成例を示す図である。

【図８】本実施形態の演算増幅回路の詳細な構成例を示
す図である。

【図９】本実施形態の演算増幅回路の動作について説明
するためのタイミング波形図である。

【図１０】本実施形態の演算増幅回路の動作について説
明するためのタイミング波形図である。

【図１１】本実施形態の演算増幅回路のシミュレーショ
ン結果について示す図である。

【図１２】従来のＡＢ級演算増幅回路のシミュレーショ
ン結果について示す図である。

【図１３】本実施形態の演算増幅回路の第１の変形例を
示す図である。

【図１４】本実施形態の演算増幅回路の第２の変形例を
示す図である。

【図１５】本実施形態の演算増幅回路の第３の変形例を
示す図である。

【図１６】本実施形態の演算増幅回路の第４の変形例を
示す図である。

【図１７】本実施形態の演算増幅回路の第５の変形例を
示す図である。

【図１８】本実施形態の演算増幅回路の第６の変形例を
示す図である。

【符号の説明】

Ｇ走査線（ゲート線）Ｓデータ線（ソース線）ＴＦＴ薄膜トランジスタ（スイッチング素子）ＶＣＯＭ対向電極ＯＰＣ演算増幅回路ＶＤＤ、ＶＳＳ電源ＰＴ１１、ＰＴ１２、ＰＴ１３Ｐ型トランジスタＮＴ１１、ＮＴ１２Ｎ型トランジスタＰＴ２１、ＰＴ２２Ｐ型トランジスタＮＴ２１、ＮＴ２２，ＮＴ２３Ｎ型トランジスタＰＴ１５、ＮＴ１５駆動トランジスタＰＴ２５、ＮＴ２５駆動トランジスタＳＷ１〜ＳＷ５スイッチング素子Ｃ１、Ｃ２、Ｃ３容量素子ＮＱ１、ＮＱ２、Ｎ１ノード１０差動部２０電圧設定回路３０出力部４０電圧生成回路５１０液晶装置（表示装置）５１２表示パネル（電気光学装置）５２０データ線駆動回路（ソースドライバ）５２２シフトレジスタ５２４ラインラッチ５２６ラインラッチ５２８ＤＡＣ（データ電圧生成回路）５２９出力バッファ（演算増幅回路）５３０走査線駆動回路（ゲートドライバ）５３２シフトレジスタ５３４レベルシフタ５３６出力バッファ５４０コントローラ５４２電源回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０３Ｆ 3/18 Ｈ０３Ｆ 3/18

Claims

(57)【特許請求の範囲】

【請求項１】差動信号の差分値を増幅する差動部と、第１の電源側に設けられる第１導電型の第１の駆動トラ
ンジスタと、該第１の駆動トランジスタに直列に第２の
電源側に設けられ、前記差動部の出力ノードの電圧に基
づいてそのゲート電極が制御される第２導電型の第２の
駆動トランジスタとを有する出力部と、前記第１の駆動トランジスタのゲート電極が接続される
第１のノードに、所与の第１の電圧を設定する電圧設定
回路と、前記差動部の出力ノードと前記第１のノードとの間に設
けられる第１の容量素子とを含み、前記電圧設定回路が、前記第１のノードに前記第１の電
圧を設定し、その後に、前記第１の容量素子が、前記差
動部の出力ノードの電圧変化を前記第１のノードに伝え
ることを特徴とする演算増幅回路。
【請求項２】請求項１において、前記電圧設定回路が、前記差動部の出力ノードと前記第１の容量素子との間に
設けられる第１のスイッチング素子と、前記第１の駆動トランジスタのドレイン電極と前記出力
部の出力ノードとの間に設けられる第２のスイッチング
素子とを含み、前記第１、第２のスイッチング素子が、前記第１のノー
ドに前記第１の電圧が設定される前にオフになり、前記
第１のノードに前記第１の電圧が設定された後にオンに
なることを特徴とする演算増幅回路。
【請求項３】請求項１又は２において、前記電圧設定回路が、前記第１のノードと前記第１の駆動トランジスタのドレ
イン電極との間に設けられる第３のスイッチング素子を
含み、前記第３のスイッチング素子をオンになることで、前記
第１のノードに前記第１の電圧が設定されることを特徴
とする演算増幅回路。
【請求項４】請求項３において、前記電圧設定回路が、前記第１のノードと前記第２の電源との間に設けられる
第４のスイッチング素子を含み、前記第４のスイッチング素子をオンになることで、前記
第１のノードに前記第２の電源の電圧が設定され、その
後に前記第４のスイッチング素子がオフになり、前記第
３のスイッチング素子がオンになることを特徴とする演
算増幅回路。
【請求項５】請求項１乃至４のいずれかにおいて、前記第１の電源と前記第１のノードの間に設けられる第
２の容量素子を含むことを特徴とする演算増幅回路。
【請求項６】請求項１乃至５のいずれかにおいて、前記第１の電圧が、第１導電型のトランジスタのしきい
値電圧に基づき得られる電圧であることを特徴とする演
算増幅回路。
【請求項７】複数の走査線と複数のデータ線と走査線
及びデータ線により特定される画素電極とを有する電気
光学装置を駆動するための駆動回路であって、各データ線毎に設けられる請求項１乃至６のいずれかの
演算増幅回路と、各データ線毎に設けられ、前記演算増幅回路によりイン
ピーダンス変換されるデータ電圧を生成するデータ電圧
生成回路とを含み、前記演算増幅回路の前記第１のノードへの前記第１の電
圧の設定が、第Ｋの走査期間から第Ｋ＋１の走査期間へ
の切替期間において行われることを特徴とする駆動回
路。
【請求項８】請求項７において、前記切替期間において、前記演算増幅回路の出力ノード
がハイインピーダンス状態に設定されることを特徴とす
る駆動回路。
【請求項９】差動信号の差分値を増幅する差動部と、第１の電源側に設けられる第１導電型の第１の駆動トラ
ンジスタと、該第１の駆動トランジスタに直列に第２の
電源側に設けられ、前記差動部の出力ノードの電圧に基
づいてそのゲート電極が制御される第２導電型の第２の
駆動トランジスタとを有する出力部と、を含む演算増幅回路の制御方法であって、前記第１の駆動トランジスタのゲート電極が接続される
第１のノードに第１の電圧を設定し、その後に、前記差
動部の出力ノードの電圧変化を、第１の容量素子により
前記第１のノードに伝えることを特徴とする演算増幅回
路の制御方法。
【請求項１０】請求項９において、前記差動部の出力ノードと前記第１の容量素子との間の
第１の接続と、前記第１の駆動トランジスタのドレイン
電極と前記出力部の出力ノードとの間の第２の接続を、
前記第１のノードに前記第１の電圧が設定される前にオ
フにし、前記第１のノードに前記第１の電圧が設定され
た後にオンにすることを特徴とする演算増幅回路の制御
方法。
【請求項１１】請求項９又は１０において、前記第１のノードと前記第１の駆動トランジスタのドレ
イン電極との間の第３の接続をオンにすることで、前記
第１のノードに前記第１の電圧を設定することを特徴と
する演算増幅回路の制御方法。
【請求項１２】請求項１１において、前記第１のノードと前記第２の電源との間の第４の接続
をオンにすることで、前記第１のノードに前記第２の電
源の電圧を設定し、その後に、前記第４の接続をオフに
し、前記第３の接続をオンにすることを特徴とする演算
増幅回路の制御方法。
【請求項１３】請求項９乃至１２のいずれかにおい
て、前記第１の電圧を、第１導電型のトランジスタのしきい
値電圧に基づき得られる電圧に設定することを特徴とす
る演算増幅回路の制御方法。