JP2002140041A

JP2002140041A - 表示装置の駆動回路

Info

Publication number: JP2002140041A
Application number: JP2000331524A
Authority: JP
Inventors: Tatsumi Fujiyoshi; 達巳藤由
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2000-10-30
Filing date: 2000-10-30
Publication date: 2002-05-17

Abstract

(57)【要約】【課題】Ｄ／Ａ変換器の消費電力を低く抑え、また、
回路規模を削減し、かつ高速動作が可能な液晶表示装置
の駆動回路を提供する。【解決手段】階調電圧制御部4はNAND回路4A〜4Dで構
成され、対向電極駆動回路9がL出力で、出力期間制御信
号OUTがHの場合、画像信号D0〜D3の反転画像信号DB0〜D
B3を出力する。電圧発生部７はソースがVDDに接続さ
れ、ドレインがデータ線DTに接続されたｐ型のＭＯＳト
ランジスタPT0〜PT3で構成され、各ゲートに反転画像信
号DB0〜DB3が入力されている。階調電圧制御部5はAND回
路5A〜5Dで構成され、対向電極駆動回路9がH出力で、か
つ出力期間制御信号OUTがHの場合、画像信号D0〜D3を内
部画像号DD0〜DD3で出力する。電圧発生部8はソースがV
SSに接続され、ドレインがデータ線DTに接続されたｎ型
のMOSトランジスタNT0〜NT3で構成され、各ゲートに内
部画像信号DD0〜DD3が入力されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｄ／Ａ変換回路か
ら構成されるソース駆動回路であり、液晶表示装置等の
駆動に適用される表示装置の駆動回路に係わるものであ
る。

【０００２】

【従来の技術】電気光学材料として液晶を用いた液晶表
示装置は、ＣＲＴ（Cathode-Ray Tube）に代わる表示デ
バイスとして、コンピュータ，携帯情報端末，テレビ及
び携帯電話等に多用されるようになってきている。液晶
表示装置の表示部は、ソース駆動回路から画像信号が出
力されるデータ線と、ゲートドライバから書込信号が出
力される走査線とが交差する部分に表示素子が形成され
ている。ソース駆動回路は、外部から入力されるデジタ
ル値の画像信号を、画像信号の階調度に対応したアナロ
グ値（電圧値）に変換して、データ線へ出力する。

【０００３】ここで、各表示素子は、上記書込信号によ
りＯＮ状態（導通状態）となるスイッチング素子と、こ
のスイッチング素子を介して上記画像信号（アナログ
値）が書き込まれる画素電極とから構成されている。こ
の画素電極は、液晶層を介して対向電極と対向してお
り、スイッチング素子がオフ状態（非導通状態）となっ
た後、画像信号（階調信号）の電圧に応じた電荷を、液
晶層自身の容量性や蓄積容量などによって維持する。こ
のため、画素電極に蓄積される電荷量に対応して、液晶
表示装置の表示部の画素毎に、画素電極に対応した部分
の液晶の配向状態が調整され、各表示素子の表示される
階調度が制御される。

【０００４】したがって、各表示素子が電荷を一定時間
蓄積しているのため、各画素電極の液晶層及び上記蓄積
容量に電荷を蓄積させるのは一定のタイミング毎で良
い。各表示素子に対する画像信号に対応する電荷量の蓄
積を行うとき、まず、走査線駆動として、ゲートドライ
バが書込信号により行単位にスイッチング素子を順次Ｏ
Ｎ状態とし、この表示素子の選択期間において、ソース
駆動回路が列単位にスイッチング素子へ画像信号を出力
する。このようにして、書込信号により、液晶表示装置
の表示部における行単位の表示素子に、画像信号に対応
する電荷量を蓄積していくことができ、走査線とデータ
線とを複数の表示素子に対して共通化した時分割マルチ
プレックス駆動が行われる。

【０００５】

【発明が解決しようとする課題】しかしながら、ソース
駆動回路に用いられるＤ／Ａ変換回路には、例えば、図
１３に示すように、デジタルデータをアナログデータへ
変換する機能部分を抵抗ステリングＳＲで構成した場
合、この抵抗ストリングＳＲに常時電流を流す必要があ
り、かつ、回路配線の寄生容量やゲートの入力容量など
に基づくセトリング時間の制約により、抵抗ストリング
ＳＲに流す電流の最小値に限度があった。すなわち、従
来のＤ／Ａ変換回路は、消費電力を低下させるために、
抵抗ストリングＳＲに常時流す電流値を減少させると、
デジタルデータからアナログデータへの変換速度が遅く
なり、表示装置の駆動に用いることが出来ない。このた
め、抵抗ストリングにより構成された従来のＤ／Ａ変換
回路は、ソース駆動回路の低消費電力化を図る上での妨
げの要因となっていた。図１２において、ＴFはスイッチ
ング素子であり、薄膜トランジスタ（ＴＦＴ）などが用
いられる。薄膜トランジスタＴFは、液晶表示装置のガ
ラス基板上に形成されている。また、Ｃccは、表示部２
００の表示素子において、蓄積容量と、画素電極とこの
電極に対向する対向電極との間に挟まれた液晶層により
形成される容量とを合計した容量値である。

【０００６】また、従来のＤ／Ａ変換器では、デコーダ
回路１２０が、抵抗ストリングＳＲの中間タップＴＰ
（抵抗と抵抗との接続点）の電圧の中から、画像データ
（階調データ）Ｄ0，Ｄ1，Ｄ2，Ｄ3に基づいてデコード
し（１６階調の場合）、この画像データに対応する電圧
をスイッチにより選択している。このため、従来のＤ／
Ａ変換器は、画像の濃度を示す階調数分の数のスイッチ
が必要となり、多階調表示の場合にスイッチを形成する
領域の面積比が大きくなり、ＩＣのチップサイズを増大
させる要因となっている。

【０００７】さらに、従来のＤ／Ａ変換器は、抵抗スト
リングＳＲから直接に表示部２００へ電流を供給するこ
とができない（出力インピーダンスが高い）。よってイ
ンピーダンス変換を演算増幅回路１２１で行い、表示部
２００へ電圧として出力している。このため、この演算
増幅回路１２１における差動増幅部及び出力バッファー
部のそれぞれにおいても、抵抗ストリングと同様に、セ
トリング時間等の制約から定電流源ＣＩを用いて一定値
以上のアイドリング電流を流す必要があり、低消費電力
化を図る上での妨げとなっている。

【０００８】本発明はこのような背景の下になされたも
ので、Ｄ／Ａ変換器の消費電力を低く抑え、また、回路
規模を削減し、かつ高速動作が可能な表示装置の駆動回
路を提供する事にある。

【０００９】

【課題を解決するための手段】本発明の電流駆動部は、
複数のビットで構成された外部から供給されるディジタ
ル階調信号を、制御信号の入力される期間に、各々出力
するゲート回路（デコーダ１）と、前記各ビットが該ゲ
ート回路からそれぞれ対応するゲートに入力され、ソー
スが所定の電圧に接続され、各々のドレインが共通出力
端子に接続された複数のＭＯＳトランジスタからなるＭ
ＯＳトランジスタ群と、前記共通出力端子（表示素子が
接続されたデータ線に接続される端子）の電位を初期化
する初期化手段とを有し、前記ＭＯＳトランジスタ群が
前記ディジタル階調信号に対応した階調電圧をデータ線
へ出力することにより、表示素子に対する充放電時に、
出力極性制御信号によりＭＯＳトランジスタ群により、
階調度に対応した電位の方向に電荷を充放電させること
ができ、ＭＯＳトランジスタの駆動電流以外のアイドリ
ング電流は流れず電力消費を最小限にする事が可能とな
る。

【００１０】本発明の電流駆動部は、複数のビットで構
成され、外部から供給されるディジタル階調信号を、制
御信号の入力される期間に、各々出力するゲート回路
と、前記各ビットが該ゲート回路からそれぞれ対応する
ゲートに入力され、ソースが第１の電圧（高電位ＶＤ
Ｄ）に接続され、各々のドレインが共通出力端子に接続
された複数の第１のＭＯＳトランジスタからなる第１の
ＭＯＳトランジスタ群（ｎチャネル型のＭＯＳトランジ
スタ群）と、前記各ビットが該ゲート回路からそれぞれ
対応するゲートに入力され、ソースが第２の電圧（低電
位ＶＳＳ）に接続され、各々のドレインが前記共通出力
端子に接続された複数の第２のＭＯＳトランジスタから
なる第２のＭＯＳトランジスタ群（ｐチャネル型のＭＯ
Ｓトランジスタ群）と、前記共通出力端子の電位を初期
化する初期化手段とを有し、前記ゲート回路が選択信号
に基づき、前記第１のＭＯＳトランジスタ群または前記
第２のＭＯＳトランジスタ群のいずれへ、前記階調信号
を出力するかを選択し、選択されたＭＯＳトランジスタ
群が前記階調信号に対応した階調電圧を前記共通出力端
子へ出力することにより、表示素子に対する充放電時の
みに、出力極性制御信号により第１のＭＯＳトランジス
タ群により第１の電位の方向に電荷を充放電するか、ま
たは第２１〜第２ｎのＭＯＳトランジスタにより第２の
電位の方向に電荷を充放電させることができ、前記ＭＯ
Ｓトランジスタの駆動電流以外のアイドリング電流は流
れず電力消費を最小限にする事が可能となる。また、本
発明の電流駆動部は、前期ＭＯＳトランジスタの飽和領
域での定電流特性を利用しており、出力期間の制御信号
でＭＯＳトランジスタのＯＮ時間が決定されるため、Ｍ
ＯＳトランジスタのＯＮ状態の時間を一定にすると、表
示素子の画素電極に、ディジタルのｎビットの階調度の
画像信号に対応した出力電位を設定できる事になる。さ
らに、本発明の電流駆動部は、最大の出力電圧がＭＯＳ
トランジスタを定電流源と見なした時、データ線を介し
て表示素子へ出力される最大電流と、出力期間との積を
データ線及び表示素子などの容量性負荷の容量値で除し
た値であるので、最大電流量に対応した上記容量性負荷
の大きさにより、出力期間の長さを設定できる。

【００１１】本発明の電流駆動部は、前記共通出力端子
の電位の初期化が、前記階調電圧を変化させるとき、前
記制御信号が入力される前に行われるため、繰り返し入
力されるディジタルのｎビットの階調度の画像信号に対
応する電圧に表示素子を駆動する事が可能となる。本発
明の電流駆動部は、前記共通出力端子を初期化する電位
が、前記第１のＭＯＳトランジスタ群が選択される場合
に前記第２の電圧であり、前記第２のＭＯＳトランジス
タ群が選択される場合に前記第１の電圧であるか、また
は、何れのＭＯＳトランジスタ群が選択される場合も、
前記第１の電圧と前記第２の電圧との間にある値である
ため、表示素子を第１の電位の方向と第２の電位の方向
とに交互に駆動する場合、表示素子に蓄積された階調度
の電位が初期化の電位の方向に対応しているため、充放
電の途中の過程のと見なすことができるため、初期化に
よる容量性負荷の電荷の充放電による無効な電力消費を
更に削減することが出来る。

【００１２】本発明の電流駆動部は、前記ＭＯＳトラン
ジスタ群の各々のＭＯＳトランジスタが、前記階調信号
が入力されたときに、それぞれ重みづけされた電流値の
電流を流すため、画像信号のディジタルのｎビット階調
度に対応して、駆動される表示素子に与えられる電圧レ
ベルの数を、階調度に併せて増やすことが可能となる。
本発明の電流駆動部は、前記第１のＭＯＳトランジスタ
群の各々の第１のＭＯＳトランジスタ、及び前記第２の
ＭＯＳトランジスタ群の各々の第２のＭＯＳトランジス
タが、前記階調信号が入力されたときに、それぞれ重み
づけされた電流値の電流を流すことため、画像信号のデ
ィジタルのｎビット階調度に対応して、駆動される表示
素子に与えられる電圧レベルの数を、階調度に併せて増
やすことが可能となる。

【００１３】本発明の電流駆動部は、前記重みづけが２
のべき乗の数値を乗ずることで設定されているため、デ
ィジタルのｎビットの画像信号に対応して前記画像信号
の示す階調度に対応して、表示素子を２ⁿレベルの種類
に電圧で駆動する事が可能となる。本発明の電流駆動部
は、階調信号の示す階調に応じて、前記共通出力端子の
電位の最小値を設定する調整電流を流す、前記ＭＯＳト
ランジスタ群と並列に接続された他のＭＯＳトランジス
タを具備しているため、ディジタルｎビットの画像信号
が全て「Ｌ」のレベルである場合においても電流を出力
する事ができ、液晶表示素子の素子特性に応じた駆動電
圧範囲を設定する事が可能となる。本発明の電流駆動部
は、階調信号の示す階調に応じて、前記共通出力端子の
電位の最小値を設定する調整電流を流す、前記第１のＭ
ＯＳトランジスタ群と並列に接続された第３のＭＯＳト
ランジスタと、階調信号の示す階調に応じて、前記共通
出力端子の電位の最小値を設定する調整電流を流す、前
記第２のＭＯＳトランジスタ群と並列に接続された第４
のＭＯＳトランジスタとを具備することで、ディジタル
のｎビットの画像信号が全て「Ｌ」レベルである場合に
おいても電流を出力することができ、液晶表示装置の表
示素子の素子特性に応じた駆動電圧範囲を設定する事が
可能となる。本発明の電流駆動部はこれらの構成により
従来の表示装置の駆動回路におけるＤ／Ａ変換回路と出
力回路との機能が実現可能となり、表示装置の回路規模
の大幅な削減が可能となる。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態が
用いられる液晶表示装置の構成を示すブロック図であ
る。この図において、表示制御回路１００は、例えば、
同期信号に同期して入力される画像信号をソースドライ
バ１０１へ転送し、かつ、ゲートドライバへ走査開始パ
ルスを含む各種制御信号を出力する。ソースドライバ１
０１は、画素毎に順次送信されるディジタルの上記画像
信号（階調信号）を、走査線１ライン分の画像信号を取
り込む毎にアナログ電圧変換して、表示部１０３の表示
素子に列単位に接続されたデータ線へ、ゲートドライバ
の出力する書込信号に同期させて出力する。

【００１５】ゲートドライバ１０２は、前記走査開始パ
ルスに基づき、画像信号を表示素子に書き込むための上
記書込信号（走査信号）を生成して順次走査線へ出力す
る。各々の走査線には、データ線の本数に相当する個数
の表示素子が接続されている。すなわち、走査線とデー
タ線との交差した部分に表示素子が形成されている。電
源回路１０４は、液晶表示装置を駆動するために必要な
電圧及び電流を生成して、ソースドライバ１０１及びゲ
ートドライバ１０２へ供給する。ここで、各表示素子
は、上記書込信号によりＯＮ状態（導通状態）となるス
イッチング素子と、このスイッチング素子を介して上記
画像信号が書き込まれる画素電極と液晶層とから構成さ
れている。この画素電極は、液晶層を介して対向電極と
対向して容量成分を形成しており、スイッチング素子が
ＯＦＦ状態（非導通状態）となった後、画像信号（階調
信号）の電圧に応じた電荷を、液晶層自身の容量性や蓄
積容量などによって維持する。このため、画素電極に蓄
積される電荷量に対応して、画素電極の電位が設定さ
れ、画素電極と対向電極との間に発生する電界により、
表示部１０３の画素毎に液晶の配向状態が調整され、各
表示素子の透過率が調整されることで階調度が制御され
る。

【００１６】したがって、各表示素子が電荷を一定時間
蓄積しているため、各画素電極の液晶層及び上記蓄積容
量に電荷を蓄積させるのは、電荷がリークで消失しない
時間の一定のタイミング毎で良い。各表示素子に対する
画像信号に対応する電荷量の蓄積を行うとき、まず、走
査線駆動として、ゲートドライバ１０２が書込信号によ
り行単位に各表示素子のスイッチング素子を順次ＯＮ状
態とし、この表示素子の選択期間において、ソースドラ
イバ１０１が列単位にスイッチング素子へ画像信号を出
力する。そして、表示制御回路１００は、書込信号によ
り、表示部１０３における行単位の表示素子に、画像信
号に対応する電荷量を蓄積することができ、走査線とデ
ータ線とを複数の表示素子に対して共通化した時分割マ
ルチプレックス駆動を行う。

【００１７】ここで、ソースドライバ１０１は、各行単
位に走査線へ書込信号が出力されている期間に、画像信
号を各列単位のデータ線に出力する必要がある。すなわ
ち、この走査線の走査のタイミング（書き込み信号の出
力タイミング）に合わせて、データ線に画像信号を出力
するため、ソースドライバ１０１は図２に示す各回路ブ
ロックから構成されている。すなわち、シフトレジスタ
１１０は、行単位の書き込み開始時に入力されるスター
トパルスを、クロックに同期して１ビットづつシフト
（図で左方向）させ、スタートパルスの保持されている
レジスタからゲート信号ＧＴを順次出力する。そして、
データレジスタ１１１は、シフトレジスタ１１０の出力
するゲート信号ＧＴを出力する位置、すなわち、スター
トパルスが保持されているレジスタ（データ線の位置を
示す）の位置に対応するレジスタに画像信号を順次格納
させる。

【００１８】ここで、データレジスタ１１１は、表示素
子１行分（１走査線分）における画素数に対応した数の
レジスタを有しており、かつ、画像信号が階調を示す複
数のビットで構成されたデジタル信号であるため、画像
信号の階調度を示すビット数に対応した複数のビットを
記憶できるよう構成されている。また、１走査線分の画
像信号を複数個のソースドライバのカスケード接続によ
り、各ソースドライバに分けて格納される場合もある。
すなわち、走査線方向にデータ線を複数のグループに分
割し、この各グループに対応させて、ソースドライバを
設ける。そして、スタートパルスがシフトレジスタ１１
０の最後のレジスタまでシフトされ、すなわち、データ
レジスタ１１１に１走査線分の画像信号が格納される
と、ラッチ１１２は、書込信号の直前に入力されるラッ
チ信号により、データレジスタ１１１に蓄積されている
１走査線分、すなわちデータ線数に対応した画像信号を
ラッチする。ここで、ラッチ１１２におけるデータ線毎
の記億単位であるラッチのビット数は、データレジスタ
１１１のレジスタと同様に、画像信号の階調度を示すビ
ット数に対応した複数のビットを記憶できるよう構成さ
れている。その後シフトレジストは表示制御回路１００
が送出する次のスタートパルスが入力されるまで待機
し、新たなスタートパルスが入力されると、再びデータ
レジスタ１１１に対する新たな画像信号の入力処理を開
始する。

【００１９】これにより、電流駆動部１１４は、書込信
号に同期して入力される制御信号により、入力される画
像信号の示す階調度に対応した電圧を液晶素子へ供給す
るため、内蔵のＤ／Ａ機能により、画像信号のデジタル
値の示す階調度を、アナログの電圧に変換し、この電圧
に対応する電流を、共通出力端子ＣＯＭＴを介してデー
タ線へ流す。そして、この階調度に対応する電流を、対
応するデータ線を介して各表示素子の画素電極に供給
し、１走査線毎の書込信号により、行単位の表示素子の
スイッチング素子をＯＮ状態として、各画素電極へ階調
度に対応した電荷を蓄積する。この様にして、上述した
一連の動作が１画面の走査線分繰り返され、１画面の表
示が行われ、以降、画面単位で上述の処理が繰り返され
る。

【００２０】次に、図を用いて、電流駆動部１１４の構
成を詳細に説明する。図３は、図２における電流駆動部
１１４のデータ線１本分を駆動する部分の構成を示すブ
ロック図である。実際には、１本の走査線当たりの表示
素子の数の分だけ、図３に示す回路が電流駆動部１１４
に設けられている。また、説明を簡単にする為、画像信
号は１画素あたり４ビット（階調度として１６階調）と
して構成している。例えば、デコーダ１は、１６階調の
濃度に対応する電圧値の制御を行う回路であり、（＋）
の極性の階調度を示す階調電圧を制御する電圧制御部
４，と、（−）の極性の階調度を示す階調電圧を制御す
る電圧制御部５から構成されており、階調電圧発生部６
の発生する階調電圧の値の制御を行う。

【００２１】ここで、（＋）の極性の階調度とは、初期
化された電位より階調度に対応する電位が高い場合、す
なわち、初期化した電位から電荷の充電（蓄積）を行
い、設定した電位の示す階調度を言う。また、（−）の
極性の階調度とは、初期化された電位より階調度に対応
する電位が低い場合、すなわち、初期化した電位から電
荷の放電を行い設定した電位の示す階調度を言う。表示
素子における階調度を示す画素電極及び対向電極の間の
電位差は、（＋）及び（−）の極性の階調度において、
電圧の絶対値としては同様の値である。階調電圧発生部
６は、階調電圧制御部４からの電圧制御信号に基づき、
（＋）の極性の階調度の電圧を発生する電圧発生部７
と、階調電圧制御部５からの電圧制御信号に基づき、
（−）の極性の階調度の電圧を発生する電圧発生部８と
から構成されている。

【００２２】階調電圧制御部４は、４つの３入力のＮＡ
ＮＤ回路４Ａ，４Ｂ，４Ｃ，４Ｄから構成されており、
出力極性制御信号ＰＯＬが「Ｈ」レベルであり（対向電
極駆動回路９が「Ｌ」レベル出力）、かつ出力期間制御
信号ＯＵＴが「Ｈ」レベルの場合、ＮＡＮＤ回路４Ａ，
４Ｂ，４Ｃ，４Ｄ各々が、入力される画像信号Ｄ0，Ｄ
1，Ｄ2，Ｄ3の負論理の画像信号ＤＢ0，ＤＢ1，ＤＢ2，
ＤＢ3を、電圧発生部７へ、レベルシフタ１０を介して
出力する。電圧発生部７は、ソース電極が高電位ＶＤＤ
に接続され、ドレインが共通出力端子ＣＯＭＴを介しデ
ータ線ＤＴに接続されたｐチャネル型のＭＯＳトランジ
スタＰＴ0，ＰＴ1，ＰＴ2，ＰＴ3（ｐチャネル型のＭＯ
Ｓトランジスタ群）から構成され、この各ＭＯＳトラン
ジスタのゲートに負論理の画像信号ＤＢ0，ＤＢ1，ＤＢ
2，ＤＢ3がそれぞれ入力されている。

【００２３】データ線ＤＴは、薄膜トランジスタＴF及
び薄膜トランジスタＴFFの一端へ接続されている。そ
して、薄膜トランジスタＴF及び薄膜トランジスタＴFF
は、他端が各々表示素子ＬＤ，ＬＤＤの画素電極に接続
され、ゲートに各々走査線ＲＴ，ＲＴＴが接続されてい
る。薄膜トランジスタＴF及び薄膜トランジスタＴFF
は、液晶表示装置のガラス基板に形成されている。ま
た、駆動するデータ線は配線寄生容量，ＴＦＴトランジ
スタＴF，ＴFFの寄生容量など電気的には容量性負荷と
してみなすことが出来る。表示素子ＬＤ及びＬＤＤの画
素電極は、上記薄膜トランジスタを介して共通出力端子
ＣＯＭＴに接続され、一方、表示素子ＬＤ，ＬＤＤの対
向電極の端子は対向電極駆動回路９に接続され、この対
向電極駆動回路９から矩形波の電圧が印加される。

【００２４】階調電圧制御部５は、４つの３入力のＡＮ
Ｄ回路５Ａ，５Ｂ，５Ｃ，５Ｄから構成されており、出
力極性制御信号ＰＯＬが「Ｌ」レベルであり（対向電極
駆動回路９が「Ｈ」レベル出力）、かつ出力期間制御信
号ＯＵＴが「Ｈ」レベルの場合、ＡＮＤ回路５Ａ，５
Ｂ，５Ｃ，５Ｄ各々が、入力される画像信号Ｄ0，Ｄ1，
Ｄ2，Ｄ3を内部画像号ＤＤ0，ＤＤ1，ＤＤ2，ＤＤ3とし
て電圧発生部８へ、レベルシフタ１０を介して出力す
る。電圧発生部８は、ソース電極が低電位ＶＳＳに接続
され、ドレインが共通出力端子ＣＯＭＴを介してデータ
線ＤＴに接続されたｎチャネル型のＭＯＳトランジスタ
ＮＴ0，ＮＴ1，ＮＴ2，ＮＴ3（ｎチャネル型のＭＯＳト
ランジスタ群）から構成され、この各ＭＯＳトランジス
タのゲートに内部画像信号ＤＤ0，ＤＤ1，ＤＤ2，ＤＤ3
がそれぞれ入力されている。

【００２５】出力電圧初期化用のｐチャネル型のＭＯＳ
トランジスタＰＴＲ，最小電流設定用のｐチャネル型の
ＭＯＳトランジスタＰＴＢは、各々、ソースが高電位Ｖ
ＤＤに接続され、ドレインがデータ線ＤＴに接続されて
いる。また、ＭＯＳトランジスタＰＴＲのゲートには制
御部２から制御信号ＰＲが入力され、ＭＯＳトランジス
タＰＴＢのゲートには制御部２から制御信号ＰＢが入力
されている。同様に、ｎチャネル型のＭＯＳトランジス
タＮＴＲ，最小電流設定用のｎチャネル型のＭＯＳトラ
ンジスタＮＴＢは、各々、ソースが低電位ＶＳＳに接続
され、ドレインがデータ線ＤＴに接続されている。ま
た、ＭＯＳトランジスタＮＴＲのゲートには制御部２か
ら制御信号ＮＲが入力され、ＭＯＳトランジスタＮＴＢ
のゲートには制御部２から制御信号ＮＢが入力されてい
る。

【００２６】上述した階調電圧制御部４及び階調電圧制
御部５の構成にける各ＭＯＳトランジスタの構成につい
て説明する。図４に、ｎチャネル型のＮＭＯＳトランジ
スタのＶｄｓ−Ｉｄｓ特性を示す。この図において、Ｖ
ｇｓ＞Ｖｔｈで且つＶｄｓ＞（Ｖｇｓ−Ｖｔｈ）の時の
動作領域を飽和領域といい次式が成り立つ。Ｉds ＝（１／２）・μ_n・Ｃ_ox・（Ｗ／Ｌ）・（Ｖgs−Ｖth²）……（１）ただしμ_nは電子の移動度、Ｃ_oxはゲート酸化膜容量、
Ｗはチャンネル幅、Ｌはチャンネル長である。この
（１）式より、ｎチャネル型のＭＯＳトランジスダは、
飽和領域において、Ｖdsが変化しても他のパラメータが
変化しなければ、Ｉdsが図４に示す様に一定である定電
流特性となる。また、ｐチャネル型のＭＯＳトランジス
タもＶgs，Ｖds，Ｖth，Ｉdsの極性が逆になる事以外
は、上述したｎチャネル型のトランジスタと同様の特性
を示す。

【００２７】ここで、レベルシフタ１０は、液晶表示装
置を駆動する電圧値や駆動極性反転方式に応じて入力さ
れる内部画像信号ＤＤ0〜ＤＤ3，及び反転画像信号ＤＢ
0〜ＤＢ3の電圧レベルを変換する。ただし、液晶表示装
置の駆動電圧が低い場合や、駆動極性反転方式の種類に
よっては、電圧レベルの変換が必要ない場合もあり、こ
の場合レベルシフタ１１１をソースドライバ１０１内に
設ける必要がない。すなわち、飽和領域でＭＯＳトラン
ジスタを動作させるためには、Ｖds＞（Ｖgs−Ｖth）で
あるから、これらのＭＯＳトランジスタ群において、ス
イッチ動作と定電流源としての機能を持たせ、かつ電源
電圧の効率的利用を考慮すると、「Ｖgs−Ｖth」の値は
出来るだけ小さい方が飽和領域として動作するＶdsの範
囲が広くなり好ましい。本発明における信号振幅の関係
を図５に示す。ここで、ｐチャネル型のＭＯＳトランジ
スタＰＴ0，ＰＴ1，ＰＴ２，ＰＴ３のトランジスタ群を
ＰＴnとして表し、ｎチャンネル型のＭＯＳトランジス
タＮＴ0，ＮＴ1，ＮＴ2，ＮＴ3のトランジスタ群をＮＴ
nとして表す。

【００２８】これにより、階調選択部１からの信号の振
幅Ｖlogicは、レベルシフタ１０によって必要な電圧Ｖl
ogic2に変換される。この電圧Ｖlogic2は、電源電圧範
囲（ＶＤＤ〜ＶＳＳの範囲）と同じ範囲に設定すること
により、ＭＯＳトランジスタのＯＮ時の電圧Ｖgsの大き
さを、電圧Ｖlogic2とすることができる。さらに、本実
施形態においては、ＭＯＳトランジスタのＶthの大きさ
を出力範囲Ｖoutよりも大きくし、かつ、ＭＯＳトラン
ジスタのＶthの大きさを電圧Ｖlogic2より小さく設定す
ることにより、電流の供給が必要なときのみＭＯＳトラ
ンジスタをオン状態とすることが可能となり、カレント
ミラー回路などを使用した定電流回路の構成をとる必要
がなくなり、容量性負荷を駆動する電流以外のアイドリ
ング電流が不要となる。一方、液晶駆動電圧が小さくて
済む場合には、出力電圧範囲が小さくなりＶlogic＝Ｖl
ogic2が可能となるため、レベルシフタ１０を必要とし
ない場合がある。

【００２９】この定電流特性を利用した電流加算回路を
考えてみる。図６の（a）に示す様にＣ_loadの初期電圧
を「０」としＶＤＤから定電流源によりＣ_loadにＩ
_chargeIなる電流値で充電した場合、容量Ｃ_loadに蓄積
される電圧は時間と共に上昇し図７のＡの様な直線の関
係になる。図７は、横軸は時間を示し、縦軸は容量Ｃ
_loadに蓄積される電圧を示す。また、図６（b）に示す
様に同じ電流源を２つ並列に接続した場合を同様に考え
ると、容量Ｃ_loadの電圧は、図７のＢの様な直線の関係
になる。ここで、ある充電時間Ｔcの時の、容量Ｃ_load
の直線Ａ及び直線Ｂそれぞれにおける電圧をＶｃ１、Ｖ
ｃ２とすると、直線Ｂの時の充電電流は直線Ａの時の２
倍であるから、Ｖｃ２＝２・Ｖｃ１となる。この事はあ
る充電期間を定めた場合、電流源の大きさと、この電流
源から供給され、容量性負荷に蓄積される電圧とは比例
関係となる事を意味する。これにより、電流量の値と、
電圧値との関係が直線となる回路を実現できる事にな
る。

【００３０】上述した原理により、ｐチャネル型のＭＯ
ＳトランジスタＰＴ0，ＰＴ1，ＰＴ2，ＰＴ3を式（１）
に基づき、ＭＯＳトランジスタＰＴ0，ＰＴ1，ＰＴ2，
ＰＴ3のそれぞれのＷ／Ｌの比を、１：２：４：８に重
み付けして設定することで、異なった大きさの定電流源
とする事が出来る。すなわち、ＭＯＳトランジスタＰＴ
0に比較して、ＭＯＳトランジスタＰＴ1は２倍の電流が
流すことができ、ＭＯＳトランジスタＰＴ2は４倍、Ｍ
ＯＳトランジスタＰＴ3は８倍の電流が流すことができ
る。これにより、ｐチャネルＭＯＳトランジスタＰＴ
0，ＰＴ1，ＰＴ2，ＰＴ3においては、ＯＮさせるＭＯＳ
トランジスタの組み合わせにより１６通りの電流源（１
６階調に対応）として動作させることができる。また、
ｎチャンネル型のＭＯＳトランジスタＮＴ0，ＮＴ1，Ｎ
Ｔ2，ＮＴ3においても、上述したｎチャネル型のＭＯＳ
トランジスタ群と、電流源として同じ大きさ、同じ重み
付けの設定をする事により、出力端に接続される容量性
負荷（表示素子）に対して電荷の充電（蓄積）、放電の
両動作が行える。

【００３１】次に、図３、図８および図９を参照し、一
実施形態の動作例を説明する。図８は、電流駆動部１１
４の動作を説明するためのタイミングチャートである。
図９は、図８のタイミングチャートの動作に伴う、デー
タ線ＤＴの電圧の変化を示すタイミングチャートであ
る。画像信号は、例えば１６階調を示す４ビットとして
説明する。画像信号Ｄ0，Ｄ1，Ｄ2，Ｄ3は、画素の階調
度に対応して１：２：４：８に重み付けされたデータで
あり、ＭＯＳトランジスタＰＴ0，ＰＴ1，ＰＴ2，ＰＴ
3、またはＭＯＳトランジスタＮＴ0，ＮＴ1，ＮＴ2，Ｎ
Ｔ3において、各々対応するＭＯＳトランジスタのゲー
トに入力されるように、電圧制御部４及び電圧制御部５
により設定されている。ここで、表示制御回路１００
（図１）から制御部２に入力され、電圧制御部４，５及
び電圧発生部７，８の制御に使用される制御信号につい
て説明する。以下に説明する図８及び図９のタイミング
チャートにおける制御は、表示制御回路１００が制御部
２（電流駆動部１１４，１１４Ｂ）及びゲートドライバ
１０１を制御する事により行われる。出力極性制御信号
ＰＯＬは、出力する階調度を示す電圧の極性を設定する
ものであり、「Ｈ」レベルの場合、高電位ＶＤＤ側へ階
調度を示す電圧の発生を指示し、すなわち、（＋）の極
性の階調度を示す階調電圧の発生を指示する。また、出
力極性制御信号ＰＯＬは、「Ｌ」レベルの場合、低電位
ＶＳＳ側へ階調度を示す電圧の発生を指示し、すなわ
ち、（−）の極性の階調度を示す階調電圧の発生を指示
する。

【００３２】出力期間制御信号ＯＵＴは、実際に、デー
タ線ＤＴに電荷を充放電する期間を設定するものであ
り、また、ＭＯＳトランジスタＰＴ0〜ＰＴ3を動作の対
象とするか、ＭＯＳトランジスタＮＴ0〜ＮＴ3を動作の
対象とするかは、出力極性制御信号ＰＯＬによって選択
される。また、出力電圧初期化信号ＲＥＳＥＴは、デー
タ線ＤＴの電圧（蓄積される電荷量）を、初期化するた
めの信号であり、駆動極性が反転される度に異なった電
圧（ＶＤＤ／ＶＳＳ）を繰り返して、データ線ＤＴに初
期値の電圧を設定する。このため、出力電圧初期化信号
ＲＥＳＥＴが「Ｈ」レベルであり、出力極性制御信号Ｐ
ＯＬが「Ｈ」レベルの場合、制御部２は、制御信号ＮＲ
を「Ｈ」で出力し、ＭＯＳトランジスタＮＴＲをＯＮ状
態として、データ線ＤＴに蓄積されている電荷を放電し
て、低電位ＶＳＳの電圧レベルに初期化する。

【００３３】また、出力電圧初期化信号ＲＥＳＥＴが
「Ｈ」レベルであり、出力極性制御信号ＰＯＬが「Ｌ」
レベルの場合、制御部２は、制御信号ＰＲを「Ｌ」で出
力し、ＭＯＳトランジスタＰＴＲをＯＮ状態として、デ
ータ線ＤＴに電荷を充電（蓄積）して、高電位ＶＤＤの
電圧レベルに初期化する。したがって、ＭＯＳトランジ
スタＰＴＲ及びＭＯＳトランジスタＮＴＲは、出力電圧
初期化期間のうちに、ＯＮ状態となった場合に、表示素
子ＤＴを初期化する電位を、各々高電位ＶＤＤの電位，
または低電位ＶＳＳの電位に到達できるように、ＯＮ状
態時の電流値が設定されている。出力端が表示素子に対
向する対向電極に接続されている対向電極駆動回路９
は、矩形波の電圧を出力し、図９に示す様に、その矩形
波の電圧レベルを低電位ＶＳＳと高電位ＶＤＤの範囲内
において、液晶の配向の極性を変換する度に、低電位Ｖ
ＳＳと高電位ＶＤＤに近い電位に切り換えて出力する。

【００３４】次に、図８及び図９のタイミングチャート
を用いて、データ線ＤＴに対する電荷の充放電の動作に
ついて説明する。時刻ｔ0において、例えば、ゲート
ドライバ１０２により走査線ＲＴが活性化されて、薄膜
トランジスタＴFがＯＮ状態とされ、画像信号Ｄ0，Ｄ
1，Ｄ2，Ｄ3が入力され、出力極性制御信号ＰＯＬが
「Ｈ」レベルで入力され、対向電極は低電位ＶＳＳに設
定されている。このとき、出力電圧初期化信号ＲＥＳＥ
Ｔは「Ｌ」レベルであり、出力期間制御信号ＯＵＴも
「Ｌ」レベルである。そして、時刻ｔ1において、表示
制御回路１００は、出力電圧初期化信号ＲＥＳＥＴを
「Ｈ」レベルの幅Ａのパルスとして出力する。これによ
り、出力極性制御信号ＰＯＬが「Ｈ」レベルであるた
め、制御信号ＮＲが「Ｈ」レベルとなり、ＭＯＳトラン
ジスタＮＴＲがＯＮ状態となるため、時刻ｔ1から時刻
ｔ2まで（幅Ａの期間）にデータ線ＤＴの電位が初期化
されて低電位ＶＳＳとなる。

【００３５】時刻ｔ3において、出力電圧初期化信号
ＲＥＳＥＴが「Ｌ」レベルになった後、出力期間制御信
号ＯＵＴが「Ｌ」レベルから「Ｈ」レベルに遷移され
る。これにより、出力極性制御信号はＰＯＬが「Ｈ」レ
ベルであるので、ＭＯＳトランジスタＰＴ0，ＰＴ１，
ＰＴ2，ＰＴ3が動作の対象となり、画像信号Ｄ0，Ｄ1，
Ｄ2，Ｄ3の各データ値（「Ｈ」レベルか「Ｌ」レベル
か）に対応して、上記各ＭＯＳトランジスタがＯＮ／Ｏ
ＦＦ制御され、ＯＮ状態となったＭＯＳトランジスタが
定電流源としての動作を開始し、データ線ＤＴに電荷を
蓄積させる。そして、時刻ｔ4において、出力期間制御
信号ＯＵＴが、「Ｈ」レベルから「Ｌ」レベルへ遷移
し、この時刻ｔ3から時刻ｔ4までの期間Ｂの間に、デー
タ線ＤＴを介して上記定電流源により、階調度を示す電
荷が表示素子ＬＤの画素電極に蓄積され、すなわち階調
度を示す電位に画素電極が設定される。

【００３６】時刻ｔ5において、ゲートドライバ１０
２により走査線ＲＴが非活性化されることにより、薄膜
トランジスタＴFがＯＦＦ状態とされ、また、ラッチ１
１２は、次の走査線ＲＴ１の行の表示素子ＬＤＤに対す
る画像信号Ｄ0，Ｄ1，Ｄ2，Ｄ3のデータを、ラッチ信号
に同期して出力する。そして、ゲートドライバ１０２
は、走査線ＲＴＴを活性化することにより、薄膜トラン
ジスタＴFFをＯＮ状態とする。また、制御部２は、出力
極性制御信号ＰＯＬを、「Ｈ」レベルから「Ｌ」レベル
に変化させる。このとき、対向電極駆動回路９は、表示
素子ＬＤの対向電極に対して供給する電圧を、低電位Ｖ
ＳＳから高電位ＶＤＤに切り替える（変化させる）。こ
れにより、データ線ＤＴの電位は、寄性容量のカップリ
ングにより、階調度を示す電位に電圧Ｖ（高電位ＶＤＤ
と低電位ＶＳＳとの電位差）を加えられた電圧値となる
が、各ｐチャネル型のＭＯＳトランジスタの寄生ダイオ
ードにより、高電位ＶＤＤと寄生ダイオードの順方向電
圧とが加算された電圧まで低下する。

【００３７】時刻ｔ6において、表示制御回路２は、
出力電圧初期化信号ＲＥＳＥＴを「Ｈ」レベルの幅Ａの
パルスとして出力する。これにより、出力極性制御信号
ＰＯＬが「Ｌ」レベルであるため、制御信号ＰＲが
「Ｌ」レベルとなり、ＭＯＳトランジスタＰＴＲがＯＮ
状態となるため、時刻ｔ7までにデータ線ＤＴの電位が
初期化されて高電位ＶＤＤとなる。次に、時刻ｔ8にお
いて、出力電圧初期化信号ＲＥＳＥＴが「Ｌ」レベルに
なった後、出力期間制御信号ＯＵＴが「Ｌ」レベルから
「Ｈ」レベルに遷移される。これにより、出力極性制御
信号ＰＯＬが「Ｈ」レベルであるので、ＭＯＳトランジ
スタＮＴ0，ＮＴ１，ＮＴ2，ＮＴ3が動作の対象とな
り、反転画像信号ＤＢ0，ＤＢ1，ＤＢ2，ＤＢ3の各デー
タ値（「Ｈ」レベルか「Ｌ」レベルか）に対応して、上
記各ＭＯＳトランジスタがＯＮ／ＯＦＦ制御され、ＯＮ
状態となったＭＯＳトランジスタが定電流源としての動
作を開始し、データ線ＤＴに電荷を蓄積させる。そし
て、時刻ｔ9において、出力期間制御信号ＯＵＴが、
「Ｈ」レベルから「Ｌ」レベルへ遷移し、この時刻ｔ8
から時刻ｔ9までの期間Ｂの間に、上記定電流源によ
り、高電位ＶＤＤから階調度を示す電荷まで表示素子Ｌ
Ｄの画素電極の電荷が放電され、すなわち階調度を示す
電位に画素電極が設定される。

【００３８】時刻ｔ10において、ゲートドライバ１０
２により走査線ＲＴＴが非活性化されることにより、薄
膜トランジスタＴFFがＯＦＦ状態とされ、また、ラッチ
１１２は、次の走査線の行の表示素子に対する画像信号
Ｄ0，Ｄ1，Ｄ2，Ｄ3のデータを、ラッチ信号に同期して
出力する。また、制御部２は、出力極性制御信号ＰＯＬ
を、「Ｌ」レベルから「Ｈ」レベルに変化させる。この
とき、対向電極駆動回路９は、表示素子ＬＤＤの対向電
極に対して供給する電圧を、高電位ＶＤＤから低電位Ｖ
ＳＳに切り替える（変化させる）。

【００３９】これにより、データ線ＤＴの電位は、寄性
のカップリングにより、階調度を示す電位から電圧Ｖを
差し引いた電圧値となるが、各ｎチャネル型のＭＯＳト
ランジスタの寄生ダイオードにより、低電位ＶＳＳと寄
生ダイオードの順方向電圧とが加算された電圧まで上昇
する。以上の動作が一周期として画像信号に対応して繰
り返し行なわれる。すなわち、順次入力される画像信号
Ｄ0〜Ｄ3に基づき、階調電圧発生部６により、階調度の
示す電圧レベルに変換して、この変換されたデータをデ
ータ線へ出力し、各走査線毎に書き込み信号が出力され
るとき、このデータ線のデータを表示素子に書き込んで
行く処理が、表示画面単位で繰り返して行われる。

【００４０】ここで、データ線ＤＴと対向電極との間の
電位差に着目すると図１０の様になる。このように高電
位ＶＤＤの方向に電圧を印加したい場合は対向電極の電
位を低電位ＶＳＳに近い電位に設定し、また、低電位Ｖ
ＳＳの方向の電圧を印加したい場合は対向電極の電位を
ＶＤＤに近い電位に設定する事で限られた電源電圧範囲
（高電位ＶＤＤと低電位ＶＳＳとの間）で、表示素子Ｌ
Ｄを交流で駆動する場合には、より広い駆動電圧範囲を
得る事が可能となる。上述した方法は、表示素子におい
て液晶など交流の電圧で駆動しなければならない素子を
使う場合に適した方法となる。さらに、図８の様に、出
力極性制御信号ＰＯＬにより、液晶の配向方向を走査線
１本毎に切り換えることで、表示素子の画素電極の電位
の初期化は、高電位ＶＤＤ方向から低電位ＶＳＳ方向
へ、または低電位ＶＳＳ方向から高電位ＶＤＤ方向への
充放電の途中の過程の一部とみなすことが出来るため、
電力効率の観点で無駄な充放電の電流の消費を抑えるこ
とが可能となる。

【００４１】上述した一実施形態の電流駆動部１１４の
構成において、画像信号Ｄ0，Ｄ1，Ｄ2，Ｄ3がすべて
「Ｌ」である場合には、ＭＯＳトランジスタＰＴ，ＰＴ
1，ＰＴ2，ＰＴ3、またはＭＯＳトランジスタＮＴ0，Ｎ
Ｔ1，ＮＴ2，ＮＴ３のいずれもＯＮ状態にはならない。
したがって、この場合、出力期間Ｂの終了時点におい
て、表示素子の画素電極に電荷が蓄積されないことにな
る。しかしながら、液晶など使用する表示素子によって
は、所定のバイアス電圧（出力電圧の最小値）が必要と
なる場合があるため、図３の様に最小電流（調整電流）
を供給するｐチャンネル型のＭＯＳトランジスタＰＴ
Ｂ，及びｎチャネル型のＭＯＳトランジスタＮＴＢを付
け加える。

【００４２】これらのＭＯＳトランジスタＰＴＢ，ＮＴ
Ｂは、出力極性制御信号ＰＯＬにより選択され、出力期
間制御信号ＯＵＴにより出力期間が設定され、各々ＭＯ
ＳトランジスタＰＴ0，ＰＴ1，ＰＴ2，ＰＴ3、またはＭ
ＯＳトランジスタＮＴ0，ＮＴ1，ＮＴ2，ＮＴ3と同様の
動作を行い、各々バイアス電位を蓄積するための電流を
流すＷ／Ｌに設定する。ここで、ＷはＭＯＳトランジス
タのゲート幅であり、ＬはＭＯＳトランジスタのゲート
長である。また、ＭＯＳトランジスタＰＴＢ，ＮＴＢの
Ｗ／Ｌは、期間Ｂ内で、必要なバイアス電圧が印加され
る電流値になる様に設定されている。さらに、ＭＯＳト
ランジスタＰＴ0，ＰＴ1，ＰＴ2，ＰＴ3，ＰＴＢが、全
てがＯＮ状態となったとき、期間Ｂ内において、表示素
子の画素電極の電位が高電位ＶＤＤとなる充電の電流を
流せる様にＷ／Ｌの大きさを設定されることで、電源電
圧及び駆動電圧の範囲を最適に設定することが可能とな
る。

【００４３】同様に、ＭＯＳトランジスタＮＴ0，ＮＴ
1，ＮＴ2，ＮＴ3，ＮＴＢは、全てがＯＮ状態となった
とき、期間Ｂ内において、表示素子の画素電極の電位が
低電位ＶＳＳとなる放電の電流を流せる様にＷ／Ｌの大
きさを設定されることで、電源電圧及び駆動電圧の範囲
を最適に設定することが可能となる。また、上述した一
実施形態による電流駆動部１１４の構成は、画像信号が
４ビツト（１６階調）に限られたもので無く、画像信号
のデータとして、必要な階調度の分だけのビット数にも
応用でき、すなわち、画像信号の階調度を示すビットの
数の電流源として動作するＭＯＳトランジスタを設ける
ことにより、液晶表示装置において、どの様な階調度に
も対応できる。

【００４４】上述したように、一実施形態による電流駆
動部１１４では、液晶表示装置の各表示素子の制御時の
みに、表示素子を充放電させるために、電流源となるＭ
ＯＳトランジスタのＯＮ／ＯＦＦ制御を行うので、従来
例のように、抵抗ストリングや差動増幅器におけるアイ
ドリング電流を必要としないため、不用な電流を流す事
が無く、省電力化を行うことが可能となる。また、一実
施形態による電流駆動部１１４では、ＭＯＳトランジス
タの定電流源から直接に表示素子に対して、階調度に対
応した電位とするための電荷の充放電を行うことによ
り、従来例におけるＤ／Ａ変換回路及び出力段回路の両
方の機能を実現することができ、すなわち、抵抗ストリ
ングから階調度に対応した電圧を選択するスイッチと、
インピーダンス変換のための差動増幅器との構成が必要
なくなるため、回路規模を縮小することができ、液晶表
示装置のサイズを小型化することが可能となる。

【００４５】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、本願発
明の第２の実施形態の電流駆動部１１４Ｂ（図２）を図
１１に示す。上述した一実施形態との違いは、画素電極
に対向する対向電極の電位を電源ＢＴにより一定の電圧
ＶＣＯＭとされ、かつ、出力電圧初期化用のＭＯＳトラ
ンジスタＰＴＲ及びＭＯＳトランジスタＮＴＲのソース
が上記電圧ＶＣＯＭに接続されている点である。すなわ
ち、出力初期化電圧は、常に電圧ＶＣＯＭとなる。この
第２の実施形態の構成は、高電位ＶＤＤと低電位ＶＳＳ
との電圧範囲が比較的大きく設定できる場合の構成であ
る。このとき、電圧ＶＣＯＭは、高電位ＶＤＤと低電位
ＶＳＳとのほぼ中間の電位に設定されて使用される。

【００４６】また、第２の実施形態の図１１に示す電流
駆動部１１４Ｂの駆動において、各制御信号のタイミン
グチャートは、図８と同様であるため、動作の詳しい説
明は省略する。ただし、表示素子の対向電極の電位は、
電圧ＶＣＯＭで一定のため、出力極性の変化はない。さ
らに、各ＭＯＳトランジスタのＷ／Ｌの設定について
も、出力電圧初期化において、出力電圧初期化信号ＲＥ
ＳＥＴにより、ＭＯＳトランジスタＰＴＲ及びＭＯＳト
ランジスタＮＴＲのいずれがＯＮ状態にされた状態で
も、表示素子が電圧ＶＣＯＭの電位に初期化される以外
は、一実施形態と同様である。電流駆動部１１４がデー
タ線に出力する出力電圧の波形を図１２に示す。第２の
実施形態の場合、高電位ＶＤＤと低電位ＶＳＳとの範囲
で、表示部１０３’における表示素子の階調制御を行う
ため、データ線と対向電極電位との関係は、一実施形態
の場合と同様なものとなる。しかしながら、初期化電圧
を高電位ＶＤＤと低電位ＶＳＳとの中間の電圧ＶＣＯＭ
に設定し、かつ、出力極性制御を出力１回毎に切り換え
る事により、一実施形態と同様に、データ線及び表示素
子の電位の初期化は、高電位ＶＤＤから電圧ＶＣＭＯ
へ、または低電位ＶＳＳから電圧ＶＣＯＭへの充放電の
途中の過程の一部とみなすことが出来るため、電力効率
の観点で無駄な電流の消費を抑える事が出来る。また、
この第２の実施形態による電流駆動部１１４Ｂの効果
は、一実施形態と同様である。

【００４７】

【発明の効果】本発明によれば、液晶表示装置の各表示
素子の制御時のみに、ＭＯＳトランジスタ群における階
調度に対応した電流源となるＭＯＳトランジスタのみの
ＯＮ／ＯＦＦ制御を行うことにより、所望の階調度に対
応する電位に表示素子に対して充放電できるので、従来
例のように、抵抗ストリングや差動増幅器におけるアイ
ドリング電流を必要とせず、不用な電流を流す事が無く
なり、大幅に省電力化を行うことが可能となる。また、
本発明によれば、ＭＯＳトランジスタの定電流源から直
接に表示素子に対して、階調度に対応した電位とするた
めの電荷の充放電を行うことができるため、従来例にお
けるＤ／Ａ変換回路及び出力段回路の両方の機能をコン
パクトに実現することが可能となり、すなわち、抵抗ス
トリングから階調度に対応した電圧を選択する、大きな
回路面積を必要とするスイッチと、インピーダンス変換
のための差動増幅器との構成が必要なくなるため、回路
規模を大幅に縮小することができ、液晶表示装置のサイ
ズまたは液晶駆動用ＩＣのチップサイズを小型化するこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態による液晶表示装置の構
成を示す概念図である。

【図２】図１におけるソースドライバ１０１の構成を
示すブロック図である。

【図３】図２における電流駆動部１１４の構成を示す
概念図である。

【図４】ｎチャネル型のＭＯＳトランジスタの電流-
電圧特性を示す図である。

【図５】レベルシフタ１０によるＭＯＳトランジスタ
に供給する内部画像信号の駆動信号の電圧レベル変換の
概念を示す図である。

【図６】本発明の電流駆動部１１４（または１１４
Ｂ）に用いる定電流源の電流加算回路の原理を説明する
概念図である。

【図７】本発明の電流駆動部１１４（または１１４
Ｂ）に用いる定電流源の電流加算回路の原理を説明する
概念図であ。

【図８】電流駆動部１１４（または１１４Ｂ）の動作
を示すタイミングチャートである。

【図９】電流駆動部１１４の出力波形を示すタイミン
グチャートである。

【図１０】表示素子ＬＤ（またはＬＤＤ）における画
素電極と対向電極との電位差の変化を示すタイミングチ
ャートである。

【図１１】本発明の第２の実施形態による電流駆動部
１１４Ｂの構成を示す概念図である。

【図１２】電流駆動部１１４Ｂの出力波形を示すタイ
ミングチャートである。

【図１３】従来のＤ／Ａ変換器及び出力回路で構成さ
れた電流駆動部の概念図である。

【符号の説明】

１デコーダ２電圧制御部４，５電圧制御部４Ａ，４Ｂ，４Ｃ，４ＤＡＮＤ回路５Ａ，５Ｂ，５Ｃ，５ＤＮＡＮＤ回路６階調電圧発生部７，８電圧発生部９対向電力駆動回路１０レベルシフタ１００表示制御回路１０１ソースドライバ１０２ゲートドライバ１０３表示部１１０シフトレジスタ１１１データレジスタ１１２ラッチ１１４，１１４Ｂ電流駆動部ＮＴ0，ＮＴ1，ＮＴ2，ＮＴ3 ｎチャンネル型のＭＯＳ
トランジスタＮＴＢ，ＮＴＲｎチャンネル型のＭＯＳトランジスタＰＴＢ，ＰＴＲｐチャンネル型のＭＯＳトランジスタＰＴ0，ＰＴ1，ＰＴ2，ＰＴ3 ｐチャンネル型のＭＯＳ
トランジスタ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2H093 NA53 NC02 NC21 NC22 NC26 NC33 ND17 ND32 ND39 5C006 AA16 AF83 BB16 BC12 BC20 BF03 BF04 BF25 BF26 BF32 BF33 BF34 BF46 EB05 FA14 FA43 FA47 FA56 5C080 AA10 BB05 DD08 DD22 DD26 EE29 JJ02 JJ03 JJ04 JJ05

Claims

【特許請求の範囲】

【請求項１】複数のビットで構成され、外部から供給
されるディジタル階調信号を、制御信号の入力される期
間に、各々出力するゲート回路と、前記各ビットが該ゲート回路からそれぞれ対応するゲー
トに入力され、ソースが所定の電圧に接続され、各々の
ドレインが共通出力端子に接続された複数のＭＯＳトラ
ンジスタからなるＭＯＳトランジスタ群と、前記共通出力端子の電位を初期化する初期化手段とを有
し、前記ＭＯＳトランジスタ群が前記ディジタル階調信号に
対応した階調電圧を共通出力端子へ出力することを特徴
とする表示装置の駆動回路。
【請求項２】複数のビットで構成され、外部から供給
されるディジタル階調信号を、制御信号の入力される期
間に、各々出力するゲート回路と、前記各ビットが該ゲート回路からそれぞれ対応するゲー
トに入力され、ソースが第１の電圧に接続され、各々の
ドレインが共通出力端子に接続された複数の第１のＭＯ
Ｓトランジスタからなる第１のＭＯＳトランジスタ群
と、前記各ビットが該ゲート回路からそれぞれ対応するゲー
トに入力され、ソースが第２の電圧に接続され、各々の
ドレインが前記共通出力端子に接続された複数の第２の
ＭＯＳトランジスタからなる第２のＭＯＳトランジスタ
群と、前記共通出力端子の電位を初期化する初期化手段とを有
し、前記ゲート回路が選択信号に基づき、前記第１のＭＯＳ
トランジスタ群または前記第２のＭＯＳトランジスタ群
のいずれへ、前記ディジタル階調信号を出力するかを選
択し、選択されたＭＯＳトランジスタ群が前記ディジタ
ル階調信号に対応した階調電圧を前記共通出力端子へ出
力することを特徴とする表示装置の駆動回路。
【請求項３】前記共通出力端子の電位の初期化は、前
記制御信号が入力される前に行われることを特徴とする
請求項１または請求項２記載の表示装置の駆動回路。
【請求項４】前記共通出力端子を初期化する電位が、
前記第１のＭＯＳトランジスタ群が選択される場合に前
記第２の電圧であり、前記第２のＭＯＳトランジスタ群
が選択される場合に前記第１の電圧であるか、または、
何れのＭＯＳトランジスタ群が選択される場合も、前記
第１の電圧と前記第２の電圧との間にある値であること
を特徴とする請求項２記載の表示装置の駆動回路。
【請求項５】前記ＭＯＳトランジスタ群の各々のＭＯ
Ｓトランジスタが、前記階調信号が入力されたときに、
それぞれ重みづけされた電流値の電流を流すことを特徴
とする請求項１に記載の表示装置の駆動回路。
【請求項６】前記第１のＭＯＳトランジスタ群の各々
の第１のＭＯＳトランジスタ、及び前記第２のＭＯＳト
ランジスタ群の各々の第２のＭＯＳトランジスタが、前
記ディジタル階調信号が入力されたときに、それぞれ重
みづけされた電流値の電流を流すことを特徴とする請求
項２または請求項４に記載の表示装置の駆動回路。
【請求項７】前記重みづけが２のべき乗の数値を乗ず
ることで設定されていることを特徴とする請求項５また
は請求項６に記載の表示装置の駆動回路。
【請求項８】前記ＭＯＳトランジスタ群と並列に接続
され、前期ディジタル階調信号の示す階調に応じて、前
記共通出力端子の電位の最小値を設定する調整電流を流
す他のＭＯＳトランジスタを具備することを特徴とする
請求項１または請求項５に記載の表示装置の駆動回路。
【請求項９】前記第１のＭＯＳトランジスタ群と並列
に接続され、前期ディジタル階調信号の示す階調に応じ
て、前記共通出力端子の電位の最小値を設定する調整電
流を流す第３のＭＯＳトランジスタと、前記第２のＭＯ
Ｓトランジスタ群と並列に接続され、階調信号の示す階
調に応じて、前記共通出力端子の電位の最小値を設定す
る調整電流を流す第４のＭＯＳトランジスタとを具備す
ることを特徴とする請求項２，請求項４，請求項６のい
ずれかに記載の表示装置の駆動回路。