JP4615100B2 - データドライバ及びそれを用いた表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ階調電圧を各データバスラインに出力するデータドライバ及びそれを用いた表示装置に関する。
【０００２】
【従来の技術】
従来のデータドライバが搭載された液晶表示パネルの構成例について図６を用いて説明する。図６は、例えばアモルファス・シリコン（ａ−Ｓｉ）でチャネル層を形成した薄膜トランジスタ（ＴＦＴ）をスイッチング素子として有する従来の液晶表示パネル１０１の概略構成を示している。パネル１０１の表示領域９０内には図中上下方向に延びるデータバスラインＬｄが図中左右方向に平行に複数形成され、また、データバスラインＬｄとほぼ直交する方向に延びるゲート信号線（図示せず）が図中上下方向に平行に複数形成されている。各データバスラインＬｄはデータドライバ１０３〜１１７のいずれかに接続されて駆動されるようになっている。また、複数のゲート信号線のそれぞれは、図示を省略したゲートドライバにより駆動されるようになっている。
【０００３】
例えば、ＳＶＧＡ（Ｓｕｐｅｒ Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）である横８００画素、縦６００画素のマトリクス表示のパネルであって、１画素が赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つのサブ画素からなるカラー表示の場合、１本のゲート信号線（走査線）上の表示サブ画素数は２４００（＝８００×３）となる。この液晶表示装置１０１を線順次駆動方式で駆動するには、例えば１個当たり３００本のデータバスラインＬｄを駆動できる８個のデータドライバ１０３〜１１７がデータバスラインＬｄの上下端部側に４個ずつ実装される。データバスラインＬｄは、例えば図中左から右に向かって順に、パネル上下に設けられたデータドライバ１０３〜１１７に１本ずつ交互に接続されている。
【０００４】
各データバスラインＬｄに図中左から順に番号を付すと、データドライバ１０３は番号１〜５９９の奇数番のデータバスラインＬｄを駆動し、データドライバ１１１は番号２〜６００の偶数番のデータバスラインＬｄを駆動する。以下同様にして、データドライバ１０５、１０７、１０９は番号６０１〜１１９９、１２０１〜１７９９、１８０１〜２３９９の奇数番のデータバスラインＬｄをそれぞれ駆動し、データドライバ１１３、１１５、１１７は番号６０２〜１２００、１２０２〜１８００、１８０２〜２４００の偶数番のデータバスラインＬｄをそれぞれ駆動する。
【０００５】
液晶表示装置１０１に接続されたコンピュータ等のシステム側からは、通常１走査線分の表示データがデータバスラインＬｄの番号順（昇順あるいは降順）で出力される。従って、各表示データが所定のデータバスラインＬｄから出力されるように、各表示データをデータドライバ１０３〜１１７のいずれかに割り振る割り振り回路１１９が別途設けられている。なお、システム側から送出される各画素のＲ、Ｇ、Ｂの三原色の表示データがアナログデータ、デジタルデータのいずれであっても、データドライバ１０３〜１１７に入力する際には、表示階調数に対応するビット数のデジタルデータとして入力される。
【０００６】
図６に示すデータドライバ１０３〜１１７はそれぞれ同一の構成を有しており、データドライバ１０３を例にとってその概略構造を図７を用いて説明する。データドライバ１０３は、デジタルの階調データＤａｔａが入力するシフトレジスタ５００を有している。階調データＤａｔａは、例えばそれぞれ６ｂｉｔからなる赤（Ｒ）データＲｄ（０−５）、緑（Ｇ）データＧｄ（０−５）、及び青（Ｂ）データＢｄ（０−５）であり、各色毎に６４階調の階調表示が可能になっている。
【０００７】
また、シフトレジスタ５００は例えば３００段で構成され、１つのデータドライバ１０３で３００本のデータバスラインに階調データを出力できるようになっている。シフトレジスタ５００は、不図示の制御部から送られるドットクロックＤＣＬＫに同期して階調データＤａｔａを順次各段に取り込むようになっている。
【０００８】
シフトレジスタ５００の各段１〜３００の各出力端子は次段のラッチ回路５０２に接続されている。シフトレジスタ５００の全段に階調データＤａｔａが格納されてラッチパルスＬＰが出力されると、ラッチ回路５０２はシフトレジスタ５００の各段の階調データをラッチする。
【０００９】
ラッチ回路５０２の次段には基準電圧選択回路が設けられている。基準電圧選択回路は、各データバスラインに６４段階の電圧値を供給する１つのラダー抵抗部５０６と、データバスライン毎に設けられたセレクタ部５０８とを有している。
【００１０】
ラダー抵抗部５０６は、６３個の抵抗Ｒ１〜Ｒ６３が直列に接続されており、抵抗Ｒ１の一端子側に電圧Ｖ０が印加され、抵抗Ｒ６３の一端子側に電圧Ｖ６３が印加される。ラダー抵抗部５０６からは電圧Ｖ０を各セレクタ部５０８に供給するための階調電圧線ｌ１が引き出されている。また、電圧Ｖ６３を各セレクタ部５８に供給するための階調電圧線ｌ６４が引き出されている。またタップ接続により隣接抵抗の各接続点から階調電圧線ｌ２〜ｌ６２が引き出されており、抵抗分割により電圧Ｖ０〜Ｖ６３までの６４段階の電圧値が階調線圧線ｌ１〜ｌ６４により各セレクタ部５０８に供給されるようになっている。
【００１１】
次に、セレクタ部５０８について説明する。例えば１番目のデータバスライン用のセレクタ部５０８は、６４個のデコーダＳ１−１〜Ｓ６４−１を有している。各デコーダＳ１−１〜Ｓ６４−１は、例えばｐｃｈ−ＭＯＳＦＥＴからなる６個のスイッチング素子Ｔｒ１〜Ｔｒ６を有している。デコーダＳ１−１〜Ｓ６４−１に設けられた１番目のスイッチング素子Ｔｒ１のドレイン電極はラダー抵抗部５０６から引き出された６４本の階調電圧線ｌ１〜ｌ６４に順次接続されている。
【００１２】
スイッチング素子Ｔｒ１のソース電極は、次段のスイッチング素子Ｔｒ２のドレイン電極に接続されている。以下同様にして、スイッチング素子Ｔｒ１〜Ｔｒ６がこの順に直列に接続され、スイッチング素子Ｔｒ６のソース電極が１番目の出力線Ｏｕｔ１に接続されている。出力線Ｏｕｔ１は、バッファ５０４を介して１番目のデータバスラインに接続されている。
【００１３】
スイッチング素子Ｔｒ１のゲート電極は、ラッチ回路５０２内で１番目のデータバスライン用に保持された６ビットの階調データのうち例えば１ビット目のビット線Ｄ１又は／Ｄ１のいずれかに接続されている。ここで、“／”は信号レベルがロー（Ｌ）でアクティブになることを示している。同様にして、デコーダＳ１−１〜Ｓ６４−１の各スイッチング素子Ｔｒ２〜Ｔｒ６のゲート電極は、ラッチ回路５０２内で１番目のデータバスライン用に保持された６ビットの階調データのうち２ビット目から６ビット目の各ビット線Ｄ２（または／Ｄ２）〜Ｄ６（または／Ｄ６）に順次接続されている。
【００１４】
詳しい説明は省略するが、デコーダＳ１−１〜Ｓ６４−１の各スイッチング素子Ｔｒ１〜Ｔｒ６のゲート電極に接続するビット線Ｄ又は／Ｄを適宜選択して結線することにより、ラッチ回路５０２に保持された階調データに応じて６４段階の電圧のうちの１つを選択することができる。例えば１番目のデータバスラインでは、ラッチ回路５０２に保持された階調データに応じてデコーダＳ１−１〜Ｓ６４−１のいずれか１つのデコーダのスイッチング素子Ｔｒ１〜Ｔｒ６が全てオンになり、他のデコーダではスイッチング素子Ｔｒ１〜Ｔｒ６の少なくとも１つがオフになる状態にすることができる。
【００１５】
これにより、スイッチング素子Ｔｒ１〜Ｔｒ６が全てオンになったデコーダに接続された階調電圧線ｌから所望のアナログの階調電圧を１番目のデータバスラインに出力できるようになる。ｍ番目のデータバスラインについても全く同様の動作により所望のアナログ階調電圧を選択して出力することができるようになる。
【００１６】
出力線Ｏｕｔ１に出力されたアナログ階調電圧はバッファ５０４を介して、１番目のデータバスラインに接続された画素用ＴＦＴ（図示せず）のドレイン電極に印加される。所定のゲートバスラインに送出されたゲートパルスによりオン状態にされた画素用ＴＦＴから当該階調電圧が画素電極に印加されて１ゲートバスライン分の階調表示が行われる。
【００１７】
なお、通常、液晶の劣化を防止するため、液晶に印加する階調電圧はフレーム毎に極性を反転させるいわゆる反転（交流）駆動を行う。そのためデータドライバからは、コモン電位に対して正極性（＋Ｖ）と負極性（−Ｖ）の双方をそれぞれ６４段階で出力できるようにラダー抵抗及びデコーダを構成するが、説明を簡略化するため図７では正極性側の構成のみを示している。
【００１８】
【発明が解決しようとする課題】
ところで、このデータドライバは製造工程の最終段階において性能評価や機能試験が行われる。この評価や試験ではデータドライバを実際の動作状態と同一の条件で稼働させて不良を検出するようにしている。すなわち、全セレクタ部５０８に６４通りの階調データを順次出力して、各出力線Ｏｕｔ１〜Ｏｕｔｍから出力されるアナログ階調電圧をテスタでモニタする。出力線Ｏｕｔ１〜Ｏｕｔｍのいずれかの出力信号レベルが基準レベルに達しない場合に、当該データドライバを不良と判定する。
【００１９】
ここで、例えば正極性側がＶ０＝０Ｖ、Ｖ６３＝５Ｖであり、負極性側がＶ０＝０Ｖ、Ｖ６３＝−５Ｖであるとする。上記のように片側の極性が６４階調であるとすると、階調間の電圧差は８０ｍＶ程度しかない。さらに、１２８階調や２５６階調を実現しようとすると階調間の電圧差はさらに小さくなって２０〜４０ｍＶ程度になる。
【００２０】
従って、階調データを順次印加してデータドライバの性能評価や機能試験をしようとすると、上述のように隣り合う階調間の階調電圧差が小さいため、表示分解能に優れた比較的高精度のテスタを用いる必要が生じてしまい、試験に要するコストが高くなってしまうという問題がある。
【００２１】
また、アナログの階調電圧のレベルが十分安定してから各出力線Ｏｕｔ１〜Ｏｕｔｍの出力をモニタしなければばらない。このため階調データを高速に切り替えて短時間で試験を行うことができないという問題が生じている。さらに、多数のデコーダＳに対して上記動作を繰り返す必要があるため、試験に長時間を要してしまうという問題が生じている。
【００２２】
また、製造工程で隣接階調電圧線間に異物が付着したが短絡には至っていないデータドライバを見つけ出して不良品として処理するためのストレス電圧を配線間に印加する試験を行うことができないという問題もある。従って、経時不良を生じる可能性のあるデータドライバを液晶パネルに実装してしまい、製品出荷後に液晶表示装置に表示不良が発生するという不具合が生じてしまう問題も有している。
【００２３】
本発明の目的は、容易で確実な動作試験が行えると共に、試験時間を短縮することができるデータドライバ及びそれを用いた表示装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的は、複数のデータバスラインにアナログ階調電圧を出力するデータドライバであって、所定の階調数分の複数のアナログ階調電圧を生成する階調電圧生成部と、前記データバスライン毎に設けられ、階調データに基づいて前記複数のアナログ階調電圧のいずれか１つを選択するセレクタ部と、前記階調電圧生成部に接続されて前記複数のアナログ階調電圧毎に設けられ、前記セレクタ部に前記アナログ階調電圧を供給する複数の階調電圧線と、動作試験時に前記階調電圧線を前記階調電圧生成部から電気的に切り離す切替部とを有することを特徴とするデータドライバによって達成される。
【００２５】
動作試験時に前記複数の階調電圧線の少なくとも一部又は全部を前記階調電圧生成部から電気的に切り離すことにより、前記階調電圧線を任意の電圧レベルに設定して試験することが可能になる。これにより前記階調電圧生成部から各階調電圧線に出力されるアナログ階調電圧の隣接間の電圧差がいくら小さくても、動作試験を容易に確実に短時間で行うことができるようになる。
【００２６】
上記本発明のデータドライバにおいて、前記階調電圧生成部は、直列に接続された複数の抵抗を備え、抵抗分割により前記複数のアナログ階調電圧を生成するラダー抵抗部を有していることを特徴とする。あるいは、上記本発明のデータドライバにおいて、前記階調電圧生成部は、直列に接続された複数のトランジスタを備え、前記トランジスタのオン抵抗を使用した抵抗分割により前記複数のアナログ階調電圧を生成するラダー抵抗部を有していることを特徴とする。
【００２７】
また、上記本発明のデータドライバにおいて、前記動作試験時には前記複数の階調電圧線のそれぞれを独立に“Ｈ”レベル又は“Ｌ”レベルに設定可能な状態設定回路が設けられていることを特徴とする。
【００２８】
上記本発明のデータドライバにおいて、前記状態設定回路は、通常動作時に前記複数の階調電圧線端を高インピーダンス状態に維持することを特徴とする。また、前記状態設定回路は、前記複数の階調電圧線における前記階調電圧生成部と反対側の配線端部に設けられていることを特徴とする。
【００２９】
また、前記状態設定回路は、前記複数の階調電圧線のそれぞれの前記配線端部に出力端が接続されたＣＭＯＳ構造の複数の状態切替用スイッチング素子と、前記状態切替用スイッチング素子の各入力端に接続され、前記複数の状態切替用スイッチング素子のそれぞれの出力状態を“Ｈ”、“Ｌ”、又は“Ｈｉｚ”状態に設定する複数の状態切替回路とを有していることを特徴とする。
【００３０】
あるいは、前記状態設定回路は、前記階調電圧生成部と前記セレクタ部との間で前記複数の階調電圧線にそれぞれ接続された複数の状態切替用スイッチング素子を有していることを特徴とする。
【００３１】
上記データドライバにおいて、前記動作試験時に前記状態設定回路を制御して、前記複数の階調電圧線のうちの１本だけを順次“Ｈ”状態に設定する試験用制御部を有していることを特徴とする。
【００３２】
本発明の構成によれば、複数の階調電圧線のそれぞれに“Ｈ”又は“Ｌ”レベルの電圧を印加して動作試験を行うことができるので、短時間で正確にデータドライバの良不良を判断できる。また、本発明の構成によれば、複数の階調電圧線の電位を配線毎に“Ｈ”又は“Ｌ”レベルに切り替えられるので、ストレス電圧を配線間に印加する試験を行うこともできる。
【００３３】
また、上記目的は、複数のデータバスラインを有し画像を表示する表示装置であって、前記複数のデータバスラインにアナログ階調電圧を出力するデータドライバとして、上記本発明のデータドライバを搭載したことを特徴とする表示装置によって達成される。
本発明によれば、経時不良を生じる可能性のあるデータドライバを実装しないようにすることができるので、製品出荷後の液晶表示装置の不具合の発生を低減することができる。
【００３４】
【発明の実施の形態】
本発明の一実施の形態によるデータドライバ及びそれを用いた液晶表示装置について図１乃至図５を用いて説明する。まず、本実施の形態によるアクティブマトリクス型の液晶表示装置として、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）をスイッチング素子に用いた液晶表示装置の構造を図１を用いて簡単に説明する。図１は液晶表示装置をパネル上面から見た状態を示しており、アレイ基板１と対向基板（端辺を破線で示している）１４の２枚のガラス基板間に液晶が封入されている。
【００３５】
アレイ基板１上には例えば図面左右方向に延びるゲートバスライン２が上下方向に平行に複数形成されている。図示しない絶縁膜を介して図面上下方向に延びるデータバスライン４が左右方向に平行に複数形成されている。このように縦横に形成されたゲートバスライン２とデータバスライン４とで画定されたマトリクス状の複数の領域のそれぞれは、画素領域として画素電極８が形成されている。
【００３６】
各画素領域のゲートバスライン２とデータバスライン４との交差点近傍にはＴＦＴ６が形成され、ＴＦＴ６のゲート電極はゲートバスライン２に、ドレイン電極はデータバスライン４にそれぞれ接続されている。また、ソース電極は画素電極８に接続されている。各ゲートバスライン２はゲートドライバ１８により駆動され、各データバスライン４はデータドライバ１６により駆動される。データドライバ１６から各データバスライン４に対して階調電圧が出力され、いずれかのゲートバスライン２にゲート信号が出力されると、当該ゲートバスライン２にゲート電極が接続された一連のＴＦＴ６がオンになり、それらのＴＦＴ６のソース電極と接続された画素電極８に階調電圧が印加される。
【００３７】
次に、本実施の形態による液晶表示装置の表示駆動系の概略構成について図２を用いて説明する。図２は、液晶表示装置をパネル上面から見た状態を示しており、アレイ基板１上の画素の構成等は図１に示したものと同様であるのでそれらの図示は省略している。
【００３８】
図２に示すように、複数のデータバスライン４にそれぞれデータ信号を出力する複数のデータドライバ１６−１〜１６−ｎが、パネル上方左から右に順に例えばＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）実装によりアレイ基板１に接続されている。同様にしてパネル左方上から下に向かって複数のゲートドライバ１８−１〜１８−ｎが設けられている。ゲートドライバ１８−１〜１８−ｎはゲートドライバ制御信号を出力するタイミングコントローラ２０に信号線２６を介して接続されている。
【００３９】
タイミングコントローラ２０には、ＰＣ（パーソナル・コンピュータ）等のシステム側から出力されたクロックＣＬＫ及びデータイネーブル信号Ｅｎａｂ、並びにデジタルの階調データＤａｔａ等が入力する。
【００４０】
タイミングコントローラ２０は、水平カウンタ２２及び垂直カウンタ２４を有している。水平カウンタ２２は、外部クロックＣＬＫに基づいて生成されたドットクロックＤＣＬＫの数をカウントする。垂直カウンタ２４は、データイネーブル信号Ｅｎａｂの数をカウントする。水平、垂直カウンタ２２、２４の出力値はデコーダ（図示せず）に入力され、それらに基づいてデコーダから種々の制御信号が出力されるようになっている。
【００４１】
タイミングコントローラ２０は、ゲートドライバ制御信号としてゲートクロックＧＣＬＫとゲートスタート信号ＧＳＴを出力する。ゲートクロックＧＣＬＫとゲートスタート信号ＧＳＴは、水平カウンタ２２でデータイネーブル信号Ｅｎａｂの立ち下がりエッジまたは立ち上がりエッジからのドットクロックＤＣＬＫの数をカウントして得られる水平周期に基づいて出力される。ゲートスタート信号ＧＳＴは、データイネーブル信号Ｅｎａｂの数を垂直カウンタ２４でカウントして得られる垂直周期に基づいて出力される。
【００４２】
タイミングコントローラ２０は、データドライバ制御信号としてドットクロックＤＣＬＫ、ラッチパルスＬＰ、極性信号ＰＯＬ、及びデータスタート信号ＤＳＴを出力する。ラッチパルスＬＰ、極性信号ＰＯＬ、及びデータスタート信号ＤＳＴは上述の水平カウンタ２２で得られる水平周期に基づいて出力される。これらの制御信号は制御線３０を介してデータドライバ１６−１〜１６−ｎに出力される。また、階調データＤａｔａはデータ線２８を介してデータドライバ１６−１〜１６−ｎに入力される。
【００４３】
次に、データドライバ１６−１〜１６−ｎについてより詳細に説明する。図３はデータドライバ１６−１の構成の概略を示している。なお、他のデータドライバ１６−２〜１６−ｎも同様の構成であるのでそれらの説明は省略する。
【００４４】
データドライバ１６−１は、図２に示したデータ線２８に出力された階調データＤａｔａが入力するシフトレジスタ５０を有している。階調データＤａｔａは、例えばそれぞれ６ｂｉｔからなる赤（Ｒ）データＲｄ（０−５）、緑（Ｇ）データＧｄ（０−５）、及び青（Ｂ）データＢｄ（０−５）であり、各色毎に６４階調の階調表示が可能になっている。
【００４５】
また、シフトレジスタ５０はｍ段（例えば、３８４段）で構成され、１つのデータドライバ１６−１で３８４本（ｍ＝３８４の場合）のデータバスラインに階調データを出力できるようになっている。シフトレジスタ５０は、図２に示す制御線３０に出力されたドットクロックＤＣＬＫの例えば立ち上がりエッジに同期して階調データＤａｔａを順次各段に取り込むようになっている。
【００４６】
シフトレジスタ５０の各段１〜ｍの各出力端子は次段のラッチ回路５２に接続されている。シフトレジスタ５０の全段に階調データＤａｔａが格納されてラッチパルスＬＰが制御線３０に出力されると、ラッチ回路５２はシフトレジスタ５０の各段の階調データをラッチする。
【００４７】
ラッチ回路５２の次段には基準電圧選択回路が設けられている。基準電圧選択回路は、各データバスライン毎に設けられたセレクタ部５８と、各データバスラインに供給される６４段階のアナログ階調電圧を生成する階調電圧生成部としての例えばラダー抵抗部５６とを有している。
【００４８】
ラダー抵抗部５６は、６３個の抵抗Ｒ１〜Ｒ６３が直列に接続されており、抵抗Ｒ１の一端子側に電圧Ｖ０が印加され、抵抗Ｒ６３の一端子側に電圧Ｖ６３が印加される。ラダー抵抗部５６からは電圧Ｖ０を各セレクタ部５８に供給するための階調電圧線ｌ１が引き出されている。また、電圧Ｖ６３を各セレクタ部５８に供給するための階調電圧線ｌ６４が引き出されている。またタップ接続により隣接抵抗の各接続点から階調電圧線ｌ２〜ｌ６３が引き出されており、抵抗分割により電圧Ｖ０〜Ｖ６３までの６４段階の電圧値が階調線圧線ｌ１〜ｌ６４により各セレクタ部５８に供給されるようになっている。
【００４９】
次に、セレクタ部５８について説明する。例えば１番目のデータバスラインのセレクタ部５８は、６４個のデコーダＳ１−１〜Ｓ６４−１を有している。各デコーダＳ１−１〜Ｓ６４−１は、例えばｐｃｈ−ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ）からなる６個のスイッチング素子Ｔｒ１〜Ｔｒ６を有している。各デコーダＳ１−１〜Ｓ６４−１のスイッチング素子Ｔｒ１のドレイン電極（またはソース電極；以下、ドレイン電極として説明する）はラダー抵抗部５６から引き出された６４本の階調電圧線ｌ１〜ｌ６４に順次接続されている。
【００５０】
スイッチング素子Ｔｒ１のソース電極は、次段のスイッチング素子Ｔｒ２のドレイン電極に接続されている。以下同様にして、スイッチング素子Ｔｒ１〜Ｔｒ６がこの順に直列に接続され、スイッチング素子Ｔｒ６のソース電極が１番目の出力線Ｏｕｔ１に接続されている。出力線Ｏｕｔ１は、バッファ５４を介して１番目のデータバスラインに接続されている。
【００５１】
スイッチング素子Ｔｒ１のゲート電極は、ラッチ回路５２内で１番目のデータバスライン用に保持された６ビットの階調データのうち１ビット目のビット線Ｄ１又は／Ｄ１のいずれかに接続されている。ここで、“／”は信号レベルがロー（Ｌ）でアクティブになることを示している。同様にして、デコーダＳ１−１〜Ｓ６４−１の各スイッチング素子Ｔｒ２〜Ｔｒ６のゲート電極は、ラッチ回路５２内で１番目のデータバスライン用に保持された６ビットの階調データのうち２ビット目から６ビット目の各ビット線Ｄ２（または／Ｄ２）〜Ｄ６（または／Ｄ６）に順次接続されている。
【００５２】
同様にして、ｍ番目のデータバスラインのセレクタ部５８は、６４個のデコーダＳ１−ｍ〜Ｓ６４−ｍを有している。各デコーダＳ１−ｍ〜Ｓ６４−ｍは、例えばｐｃｈ−ＭＯＳＦＥＴからなる６個のスイッチング素子Ｔｒ１〜Ｔｒ６を有している。各デコーダＳ１−ｍ〜Ｓ６４−ｍのスイッチング素子Ｔｒ１のドレイン電極はラダー抵抗部５６から引き出された６４本の階調電圧線ｌ１〜ｌ６４に順次接続されている。
【００５３】
各デコーダＳ１−ｍ〜Ｓ６４−ｍのスイッチング素子Ｔｒ１のソース電極は、次段のスイッチング素子Ｔｒ２のドレイン電極に接続されている。以下同様にして、スイッチング素子Ｔｒ１〜Ｔｒ６がこの順に直列に接続され、スイッチング素子Ｔｒ６のソース電極がｍ番目の出力線Ｏｕｔｍに接続されている。出力線Ｏｕｔｍは、バッファ５４を介してｍ番目のデータバスラインに接続されている。
【００５４】
スイッチング素子Ｔｒ１のゲート電極は、ラッチ回路５２内でｍ番目のデータバスライン用に保持された６ビットの階調データのうち１ビット目のビット線Ｄ１又は／Ｄ１のいずれかに接続されている。同様にして、デコーダＳ１−ｍ〜Ｓ６４−ｍの各スイッチング素子Ｔｒ２〜Ｔｒ６のゲート電極は、ラッチ回路５２内でｍ番目のデータバスライン用に保持された６ビットの階調データのうち２ビット目から６ビット目の各ビット線Ｄ２（または／Ｄ２）〜Ｄ６（または／Ｄ６）に順次接続されている。
【００５５】
詳しい説明は省略するが、デコーダＳ１−１〜Ｓ６４−１の各スイッチング素子Ｔｒ１〜Ｔｒ６のゲート電極に接続するビット線Ｄ又は／Ｄを適宜選択して結線することにより、ラッチ回路５２に保持された階調データに応じて６４段階の電圧のうちの１つを選択するように構成できる。例えば１番目のデータバスラインでは、ラッチ回路５２に保持された１番目のデータバスラインの階調データに応じてデコーダＳ１−１〜Ｓ６４−１のいずれか１つのデコーダのスイッチング素子Ｔｒ１〜Ｔｒ６が全てオンになり、他のデコーダではスイッチング素子Ｔｒ１〜Ｔｒ６の少なくとも１つがオフになる状態にすることができる。
【００５６】
これにより、スイッチング素子Ｔｒ１〜Ｔｒ６が全てオンになったデコーダに接続された階調電圧線ｌから所望のアナログ階調電圧を１番目のデータバスラインに出力できるようになる。ｍ番目のデータバスラインについても全く同様の動作により所望のアナログ階調電圧を選択して出力することができるようになる。
【００５７】
出力線Ｏｕｔ１に出力された階調電圧はバッファ５４を介して、１番目のデータバスラインに接続されたＴＦＴ（図示せず）のドレイン電極に印加される。出力線Ｏｕｔｍに出力された階調電圧はバッファ５４を介して、ｍ番目のデータバスラインに接続されたＴＦＴ（図示せず）のドレイン電極に印加される。所定のゲートバスラインに送出されたゲートパルスによりオン状態にされたＴＦＴから当該階調電圧が画素電極に印加されて１ゲートバスライン分の階調表示が行われる。
【００５８】
なお、通常、液晶の劣化を防止するため、液晶に印加する階調電圧はフレーム毎に極性を反転させるいわゆる反転（交流）駆動を行う。そのためデータドライバからは、コモン電位に対して正極性（＋Ｖ）と負極性（−Ｖ）の双方をそれぞれ６４段階で出力できるようにラダー抵抗及びデコーダを構成するが、説明を簡略化するため図３では正極性側の構成のみを示している。
【００５９】
本実施の形態によるデータドライバ１６は、以上説明した構成に加えてさらに以下に示す構成を有している。以下に示す構成は、本実施形態のデータドライバの製造工程の最終段階における性能評価、機能試験で用いられる。
【００６０】
まず、基準電圧選択回路内に、ラダー抵抗部５６とセレクタ部５８との間を電気的に接続あるいは分離する切替スイッチ部６０が設けられている。切替スイッチ部６０は、ラダー抵抗部５６とセレクタ部５８との間の各階調電圧線ｌ１〜ｌ６４に形成された例えばＭＯＳＦＥＴ構造のスイッチング素子ｌｓ１〜ｌｓ６４を有している。
【００６１】
スイッチング素子ｌｓ１〜ｌｓ６４の全てを一斉にオン状態にすることにより、ラダー抵抗部５６とセレクタ部５８とを電気的に接続し、一斉にオフ状態にすることによりそれらを電気的に分離できるようになっている。
【００６２】
スイッチング素子ｌｓ１〜ｌｓ６４のゲート電極は共通接続されており、不図示の試験装置から印加される切替信号Ｖｃｈのレベルでゲートのオンオフが制御できるようになっている。スイッチング素子ｌｓ１〜ｌｓ６４をｐｃｈ−ＭＯＳＦＥＴで構成した場合には、切替信号Ｖｃｈを“Ｈ”レベルに維持することによりスイッチング素子ｌｓ１〜ｌｓ６４をオフ状態にしてラダー抵抗部５６とセレクタ部５８とを電気的に分離することができる。
【００６３】
各階調電圧線ｌ１〜ｌ６４においてラダー抵抗部５６と反対側の配線端部には、各階調電圧線ｌ１〜ｌ６４のそれぞれを“Ｈ”レベル又は“Ｌ”レベルに設定し、あるいは各階調電圧線ｌ１〜ｌ６４端を高インピーダンス状態に設定する状態設定回路６２が設けられている。
【００６４】
状態設定回路６２は、各階調電圧線ｌ１〜ｌ６４にそれぞれ接続された例えばＣＭＯＳ構造の状態切替用スイッチング素子Ｃ１〜Ｃ６４を有している。各状態切替用スイッチング素子Ｃ１〜Ｃ６４のｐｃｈ−ＭＯＳＦＥＴのソース電極は不図示の試験装置に設けられた状態設定電源Ｖｓに接続され、ｎｃｈ−ＭＯＳＦＥＴのソース電極はグランドに接続されている。状態切替用スイッチング素子Ｃ１〜Ｃ６４のｐｃｈ−ＭＯＳＦＥＴ及びｎｃｈ−ＭＯＳＦＥＴのゲート電極は状態切替回路Ｈ１〜Ｈ６４にそれぞれ接続されている。
【００６５】
ラダー抵抗部５６とセレクタ部５８とが電気的に分離されて階調電圧線ｌ１〜ｌ６４がフローティングの状態において、例えば、階調電圧線ｌ１を“Ｈ”レベルに設定しようとすれば、状態切替回路Ｈ１により状態切替用スイッチング素子Ｃ１のｐｃｈ−ＭＯＳＦＥＴのゲート電極及びｎｃｈ−ＭＯＳＦＥＴのゲート電極に“Ｌ”を入力して、ｐｃｈ−ＭＯＳＦＥＴをオン状態にすると共にｎｃｈ−ＭＯＳＦＥＴをオフ状態にする。これにより、階調電圧線ｌ１を状態設定電源Ｖｓに応じた“Ｈ”レベルに設定することができる。
【００６６】
同様に、階調電圧線ｌ１を“Ｌ”レベルに設定しようとすれば、状態切替回路Ｈ１により状態切替用スイッチング素子Ｃ１のｐｃｈ−ＭＯＳＦＥＴのゲート電極及びｎｃｈ−ＭＯＳＦＥＴのゲート電極に“Ｈ”を入力して、ｐｃｈ−ＭＯＳＦＥＴをオフ状態にすると共にｎｃｈ−ＭＯＳＦＥＴをオン状態にする。これにより、階調電圧線ｌ１を接地電位に応じた“Ｌ”レベルに設定することができる。
【００６７】
また同様に、状態切替用スイッチング素子Ｃ１の出力状態を“Ｈｉｚ”に設定しようとすれば、状態切替回路Ｈ１により状態切替用スイッチング素子Ｃ１のｐｃｈ−ＭＯＳＦＥＴのゲート電極に“Ｈ”を入力すると共にｎｃｈ−ＭＯＳＦＥＴのゲート電極に“Ｌ”を入力して、ｐｃｈ−ＭＯＳＦＥＴ及びｎｃｈ−ＭＯＳＦＥＴを共にオフ状態にする。これにより、階調電圧線ｌ１端を高インピーダンス状態に設定することができる。
他の階調電圧線ｌ２〜ｌ６４のそれぞれについても、上記と同様にして“Ｈ”又は“Ｌ”状態あるいは線端部を高インピーダンス状態にすることができる。
【００６８】
状態設定回路６２は、不図示の試験装置から供給されるテストクロックＴＳＴ−ＣＬＫに同期して動作するシフトレジスタ（図示せず）を内蔵した試験用制御部６４に接続されている。不図示のシフトレジスタが例えばテストクロックＴＳＴ−ＣＬＫの立ち上がりエッジに同期して順次シフトクロックを出力するのに応じて、試験用制御部６４は状態切替回路Ｈ１〜Ｈ６４に対して順次制御信号を送出するようになっている。状態切替回路Ｈ１〜Ｈ６４はシフトレジスタからのシフトクロックの出力順に試験用制御部６４に接続されている。
【００６９】
試験時には、各状態切替回路Ｈ１〜Ｈ６４は、試験用制御部６４からの制御信号を順次受け取って状態切替用スイッチング素子Ｃ１〜Ｃ６４のいずれかへの入力を“Ｌ”レベルにして、階調電圧線ｌ１〜ｌ６４のうちの１本だけを順次“Ｈ”レベルにすることができるようになっている。
【００７０】
試験用制御部６４にはテストクロックＴＳＴ−ＣＬＫの他、不図示の試験装置からリセット信号Ｒｅｓｅｔが入力するようになっている。リセット信号Ｒｅｓｅｔが入力すると試験用制御部６４内のシフトレジスタがリセットされると共に全ての状態切替回路Ｈ１〜Ｈ６４は“Ｈ”レベルを出力して階調電圧線ｌ１〜ｌ６４の全てを“Ｌ”レベルにするようになっている。
【００７１】
次に、本実施の形態によるデータドライバの製造工程における性能評価や機能試験における動作について説明する。
まず、基準電圧選択回路内のラダー抵抗部５６とセレクタ部５８との間に設けられた切替スイッチ部６０において、各階調電圧線ｌ１〜ｌ６４のラダー抵抗部５６とセレクタ部５８との間に形成されたスイッチング素子ｌｓ１〜ｌｓ６４の全てを一斉にオフ状態にする。
【００７２】
これにより、ラダー抵抗部５６とセレクタ部５８とを電気的に分離して、各階調電圧線ｌ１〜ｌ６４をフローティング状態に維持する。スイッチング素子ｌｓ１〜ｌｓ６４をｐｃｈ−ＭＯＳＦＥＴで構成した場合には、不図示の試験装置から切替信号Ｖｃｈ＝“Ｈ”を印加してスイッチング素子ｌｓ１〜ｌｓ６４をオフ状態にしてラダー抵抗部５６とセレクタ部５８とを電気的に分離する。
【００７３】
次に、各状態切替用スイッチング素子Ｃ１〜Ｃ６４を試験装置側の状態設定電源Ｖｓ及びグランドに接続する。
【００７４】
まず試験装置側からデータドライバ１６に対して送出されたＲｅｓｅｔ信号により試験用制御部６４やシフトレジスタ５０及びその他の回路を初期化する。初期化状態において、状態切替回路Ｈ１〜Ｈ６４により全ての状態切替用スイッチング素子Ｃ１〜ｃ６４の入力は“Ｈ”になり、これにより、全ての階調電圧線ｌ１〜ｌ６４は接地電位に応じた“Ｌ”レベルに設定される。
【００７５】
試験時のシフトレジスタ５０には、通常動作時より高速の試験用ドットクロックＴＤＣＬＫが入力する。試験用ドットクロックＴＤＣＬＫに同期して、シフトレジスタ５０には６ビットの同一階調の階調データ（例えば、６４階調のうちの第１階調“００００００”であるとする）がｍ（＝３８４）回入力する。シフトレジスタ５０でのｍ個の同一階調データの入力が終わると、試験用ドットクロックＴＤＣＬＫから生成されたテストクロックＴＳＴ−ＣＬＫがラッチパルスＬＰの代わりにラッチ回路５２に入力し、ｍ個の階調データがラッチされる。これにより、全てのセレクタ部５８のうち１番目のデコーダＳ１−１〜Ｓ１−ｍのスイッチング素子Ｔｒ１〜Ｔｒ６がオン状態になる。
【００７６】
一方、試験用制御部６２は、テストクロックＴＥＳＴ−ＣＬＫの入力に同期して、階調電圧線ｌ１（通常動作時にはラダー抵抗部５６から第１階調に対応するアナログ電圧が供給される。）に接続された状態切替回路Ｈ１に制御信号を出力する。これにより、状態切替回路Ｈ１は状態切替用スイッチング素子Ｃ１に“Ｌ”を出力して、ｐｃｈ−ＭＯＳＦＥＴをオン状態にすると共にｎｃｈ−ＭＯＳＦＥＴをオフ状態にする。階調電圧線ｌ２〜ｌ６４は“Ｌ”レベルに維持されて、階調電圧線ｌ１だけが状態設定電源Ｖｓに応じた“Ｈ”レベルに設定される。
【００７７】
以上の動作により、出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれからは、状態設定電源Ｖｓに応じた電圧が計測される。出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれの電圧値をモニタすることにより、データドライバ１６の動作試験をすることができる。例えば、出力線Ｏｕｔ１について、セレクト部５８内で信号レベルが“Ｈ”になっているのは階調電圧線ｌ１だけであり、且つ、全てのスイッチング素子Ｔｒ１〜Ｔｒ６がオン状態になっているのはデコーダＳ１−１だけのはずである。従って、状態設定電源Ｖｓに応じた電圧が出力線Ｏｕｔ１から計測されていれば、当該セレクト部５８は正常に動作していると判断できる。
【００７８】
例えば、デコーダＳ１−１のスイッチング素子Ｔｒ１〜Ｔｒ６のいずれかが不良でオフ状態のままであれば、デコーダＳ１−１から出力線Ｏｕｔ１に所望の電圧が印加されず、従って、出力線Ｏｕｔ１からは状態設定電源Ｖｓに応じた電圧よりかなり低い電圧値が計測される。
【００７９】
また、他のデコーダＳ２−１〜Ｓ６４−１のいずれかが不良で、当該不良デコーダのスイッチング素子Ｔｒ１〜Ｔｒ６が全てオン状態になっている場合には、デコーダＳ１−１が正常であっても、出力線Ｏｕｔ１には、状態設定電源Ｖｓに応じた電圧に加えて、当該不良デコーダからの“Ｌ”レベルの電圧が重畳されて、正常値より低い（例えば約半分）電圧値が計測される。
【００８０】
従って、出力線Ｏｕｔ１で計測される電圧値が所定の閾値を超えているか否かを比較判断するだけで容易に瞬時に動作の良不良を判定できる。他の出力線Ｏｕｔ２〜Ｏｕｔｍでも同様の測定動作により動作の良不良を瞬時に判定できる。
【００８１】
さて、次に、試験用ドットクロックＴＤＣＬＫに同期して、シフトレジスタ５０には６ビットの同一階調の階調データ（例えば、６４階調のうちの第２階調“０００００１”であるとする）がｍ（＝３８４）回入力する。シフトレジスタ５０でのｍ個の同一階調データの入力が終わるとテストクロックＴＳＴ−ＣＬＫに同期してラッチ回路５２にｍ個の階調データがラッチされる。これにより、全てのセレクタ部５８のうち２番目のデコーダＳ２−１〜Ｓ２−ｍのスイッチング素子Ｔｒ１〜Ｔｒ６がオン状態になる。
【００８２】
一方、試験用制御部６２は、階調電圧線ｌ１に接続された状態切替回路Ｈ１に制御信号を出力して、状態切替用スイッチング素子Ｃ１に“Ｈ”を出力して、当該ｐｃｈ−ＭＯＳＦＥＴをオフ状態にすると共にｎｃｈ−ＭＯＳＦＥＴをオン状態にする。これにより、階調電圧線ｌ１は“Ｌ”レベルにされて、再び全階調電圧線ｌ１〜ｌ６４が“Ｌ”レベルに設定される。
【００８３】
次いで、試験用制御部６２は、テストクロックＴＥＳＴ−ＣＬＫの入力に同期して、階調電圧線ｌ２（通常動作時にはラダー抵抗部５６から第２階調に対応するアナログ電圧が供給される。）に接続された状態切替回路Ｈ２に制御信号を出力する。
【００８４】
これにより、状態切替回路Ｈ２は状態切替用スイッチング素子Ｃ２に“Ｌ”を出力して、当該ｐｃｈ−ＭＯＳＦＥＴをオン状態にすると共にｎｃｈ−ＭＯＳＦＥＴをオフ状態にする。これにより、階調電圧線ｌ１及びｌ３〜ｌ６４は“Ｌ”レベルに維持されて、階調電圧線ｌ２だけが状態設定電源Ｖｓに応じた“Ｈ”レベルに設定される。
【００８５】
以上の動作により、出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれの出力電圧値を計測することにより、上述と同様にしてデータドライバ１６の動作試験をすることができる。以上説明した試験動作を全６４階調分繰り返すことにより、全セレクタ部５８の良不良を調べることができる。また、同時にシフトレジスタ５０やラッチ回路５２の性能を評価することもできる。
【００８６】
このように、本実施の形態によるデータドライバの試験においては、ラダー抵抗部５６を電気的に切り離し、ラダー抵抗部５６からのアナログ階調電圧を用いずに試験をすることができる。従って、従来のようにアナログの階調電圧のレベルが十分安定してから各出力線Ｏｕｔ１〜Ｏｕｔｍの出力をモニタする必要がなくなるので、階調データを高速に切り替えて短時間で試験を行うことができるようになる。このため、多数のデコーダＳに対して上記動作を繰り返しても短時間で試験を終了させることができるようになる。
【００８７】
またさらに、階調数が増えてラダー抵抗部５６で生成するアナログ階調電圧の階調間電圧差が小さくなろうとも、高精度のテスタを出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれに接続する必要がないので、試験に要するコストを低く抑えることができる。
【００８８】
次に、本実施の形態によるストレス電圧の印加試験について簡単に説明する。
既述のように、ストレス電圧の印加試験は、製造工程において隣接階調電圧線間に異物が付着しているが短絡には至っていないデータドライバを発見して良品から除外するために行う。このために、まず、各階調電圧線ｌ１〜ｌ６４にそれぞれ接続された状態切替用スイッチング素子Ｃ１〜Ｃ６４の状態設定電源Ｖｓの電圧値を比較的高め（例えば、＋８Ｖ程度）に設定しておく。
【００８９】
次いで、上記動作試験と同様にして、階調電圧線ｌ１〜ｌ６４の１本ずつに順次状態設定電源Ｖｓの電圧値を印加する。これにより、隣接階調電圧線間に比較的大きな電位差を生じさせてストレス試験を行うことができる。
このように本実施の形態によれば、容易にストレス試験を行うことができるため、経時不良を生じる可能性のあるデータドライバを液晶パネルに実装してしまうことを確実に防止することができるようになる。
【００９０】
以上説明した動作試験が終了した良品のデータドライバ１６は、以下の手順により通常動作可能状態にすることができる。
まず、基準電圧選択回路内のラダー抵抗部５６とセレクタ部５８との間に設けられた切替スイッチ部６０において、各階調電圧線ｌ１〜ｌ６４のラダー抵抗部５６とセレクタ部５８との間に形成されたスイッチング素子ｌｓ１〜ｌｓ６４の全てを一斉にオン状態にする。
【００９１】
これにより、ラダー抵抗部５６とセレクタ部５８とを電気的に接続して、各階調電圧線ｌ１〜ｌ６４にラダー抵抗部５６からのアナログ階調電圧が印加されるようにする。スイッチング素子ｌｓ１〜ｌｓ６４をｐｃｈ−ＭＯＳＦＥＴで構成した場合には、システム側から切替信号Ｖｃｈ＝“Ｌ”を印加してスイッチング素子ｌｓ１〜ｌｓ６４をオン状態にしてラダー抵抗部５６とセレクタ部５８とを電気的に接続する。
【００９２】
また、状態切替回路Ｈ１〜Ｈ６４により状態切替用スイッチング素子Ｃ１〜Ｃ６４のｐｃｈ−ＭＯＳＦＥＴのゲートを“Ｈ”にすると共にｎｃｈ−ＭＯＳＦＥＴのゲートを“Ｌ”にして、ｐｃｈ−ＭＯＳＦＥＴ及びｎｃｈ−ＭＯＳＦＥＴを共にオフ状態にする。これにより、状態切替用スイッチング素子Ｃ１〜Ｃ６４の出力状態を全て“Ｈｉｚ”に設定でき階調電圧線ｌ１〜ｌ６４端を高インピーダンス状態に維持することができる。
以上の設定により本実施の形態によるデータドライバを通常の動作モードで使用することができるようになる。
【００９３】
次に、本実施の形態によるデータドライバの他の変形例について図４を用いて説明する。本変形例が用いられる液晶表示装置は、上記実施の形態における図１及び図２に示したアクティブマトリクス型液晶表示装置と同様なのでその説明は省略する。また、図１乃至図３を用いて説明した構成要素と同一の機能作用を有する構成要素には同一の符号を付してその説明は省略する。
【００９４】
本変形例に係るデータドライバは、図３に示したデータドライバ１６におけるラダー抵抗部５６と切替スイッチ部６０に代えて、図４に示すラダー抵抗部５７を設けた点に特徴を有している。階調電圧生成部としてのラダー抵抗部５７は、直列に接続された６３個のＭＯＳトランジスタＲＴｒ１〜ＲＴｒ６３を有している。トランジスタＲＴｒ１〜ＲＴｒ６３のゲート電極は共通接続されており、切替信号Ｖｃｈにより全トランジスタＲＴｒ１〜ＲＴｒ６３を同時にオン状態又はオフ状態にすることができるようになっている。
【００９５】
トランジスタＲＴｒ１の例えばドレイン電極側には階調電圧線ｌ１を介して電圧Ｖ０が印加され、トランジスタＲＴｒ６３の例えばソース電極側には階調電圧線ｌ６４を介して電圧Ｖ６３が印加されるようになっている。隣接するトランジスタＲＴｒ間には図中上から順に階調電圧線ｌ２〜ｌ６３が接続されている。隣接トランジスタＲＴｒの各接続点でタップ接続された階調電圧線ｌ２〜ｌ６３は、各セレクタ部５８に引き出されている。
【００９６】
トランジスタＲＴｒ１〜ＲＴｒ６４をｐｃｈ−ＭＯＳＦＥＴで構成した場合には、切替信号Ｖｃｈを“Ｌ”レベルに維持することによりトランジスタＲＴｒ１〜ＲＴｒ６３をオン状態にして、トランジスタＲＴｒ１〜ＲＴｒ６３のオン抵抗によるラダー抵抗を形成し、電圧Ｖ０〜Ｖ６３までの６４段階の電圧値を階調線圧線ｌ１〜ｌ６４にそれぞれ供給する。
【００９７】
また、切替信号Ｖｃｈを“Ｈ”レベルに切り替えることによりトランジスタＲＴｒ１〜ＲＴｒ６３をオフ状態にして、各階調電圧線ｌ１〜ｌ６４間を電気的に分離することができる。本変形例において上記以外の回路構成は図３に示す上記実施形態の構成と同様であるのでその説明は省略する。
【００９８】
本変形例によるデータドライバの製造工程における性能評価や機能試験における動作は、全体として上述の図１乃至３を用いて説明したのとほぼ同様である。但し、各階調電圧線ｌ１〜ｌ６４間の電気的分離は、上述のようにラダー抵抗部５７内の切替信号ＶｃｈによりトランジスタＲＴｒ１〜ＲＴｒ６３の全てをオフ状態にして行う。また試験時においては、階調電圧線ｌ１及び階調電圧線ｌ６４は電圧無印加状態にしておく。
【００９９】
このような本変形例によるデータドライバの試験においても、ラダー抵抗部５７からのアナログ階調電圧を用いずに試験をすることができる。従って、上記実施の形態と同様に階調データを高速に切り替えて短時間で試験を行うことができるようになる。このため、短時間で試験を終了させることができると共に、高精度のテスタを出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれに接続する必要がないので、試験に要するコストを低く抑えることができる。また、上記実施の形態と同様に、ストレス電圧の印加試験を容易に実施することができる。
【０１００】
以上説明した動作試験が終了した良品のデータドライバ１６は、以下の手順により通常動作可能状態にすることができる。まず、階調電圧線ｌ１に電圧Ｖ０を印加し、階調電圧線ｌ６４に電圧Ｖ６３を印加する。次いで、トランジスタＲＴｒ１〜ＲＴｒ６４に所定の切替信号Ｖｃｈを入力してトランジスタＲＴｒ１〜ＲＴｒ６３をオン状態にして、トランジスタＲＴｒ１〜ＲＴｒ６３のオン抵抗によるラダー抵抗を形成し、電圧Ｖ０〜Ｖ６３までの６４段階の電圧値を階調線圧線ｌ１〜ｌ６４にそれぞれ供給する。
【０１０１】
また、状態切替用スイッチング素子Ｃ１〜Ｃ６４の出力状態を全て“Ｈｉｚ”に設定して階調電圧線ｌ１〜ｌ６４端を高インピーダンス状態に維持する。以上の設定により本実施の形態によるデータドライバを通常の動作モードで使用することができるようになる。
【０１０２】
次に、本実施の形態によるデータドライバの他の変形例について図５を用いて説明する。本変形例が用いられる液晶表示装置は、上記実施の形態における図１及び図２に示したアクティブマトリクス型液晶表示装置と同様なのでその説明は省略する。また、図１乃至図３を用いて説明した構成要素と同一の機能作用を有する構成要素には同一の符号を付してその説明は省略する。
【０１０３】
図５に示す本変形例に係るデータドライバは、図３に示したデータドライバ１６における切替スイッチ部６０、状態設定回路６２、及び試験用制御部６４の代わりに、切替スイッチ部７０、状態設定回路７２、及び試験用制御部７４を有している点に特徴を有している。
図５に示すように、基準電圧選択回路内に、ラダー抵抗部５６とセレクタ部５８との間を電気的に接続あるいは分離する切替スイッチ部７０が設けられている。切替スイッチ部７０は、ラダー抵抗部５６とセレクタ部５８との間で各階調電圧線ｌ１〜ｌ６４に形成された例えばｐｃｈ−ＭＯＳＦＥＴのスイッチング素子Ｐ１〜Ｐ６４を有している。
【０１０４】
各スイッチング素子Ｐのゲート電極には、後程詳説する試験用制御部７４からそれぞれ切替信号Ｖｃｈが供給されるようになっている。スイッチング素子Ｐをｐｃｈ−ＭＯＳＦＥＴで構成した場合には、“Ｌ”レベルの切替信号Ｖｃｈが入力されたスイッチング素子Ｐはオン状態になる。オン状態のスイッチング素子Ｐに接続されている階調電圧線ｌはラダー抵抗部５６と電気的に接続される。また、切替信号Ｖｃｈを“Ｈ”レベルにすることによりスイッチング素子Ｐをオフ状態にしてラダー抵抗部５６と階調電圧線ｌとを電気的に分離することができる。
【０１０５】
またさらに、ラダー抵抗部５６とセレクタ部５８との間の各階調電圧線ｌ１〜ｌ６４には、各階調電圧線ｌ１〜ｌ６４のそれぞれを“Ｈ”レベル又は“Ｌ”レベルに設定する状態設定回路７２が設けられている。状態設定回路７２は、各階調電圧線ｌ１〜ｌ６４にそれぞれ接続された例えばｎｃｈ−ＭＯＳＦＥＴからなる状態切替用スイッチング素子Ｎ１〜Ｎ６４を有している。各状態切替用スイッチング素子Ｎ１〜Ｎ６４のソース（あるいはドレイン）電極側は各階調電圧線ｌ１〜ｌ６４に接続され、ドレイン（あるいはソース）電極側は接地されている。状態切替用スイッチング素子Ｎ１〜Ｎ６４の各ゲート電極は、スイッチング素子Ｐ１〜Ｐ６４の各ゲート電極にそれぞれ共通接続されており、試験用制御部７４から切替信号Ｖｃｈが供給されるようになっている。
【０１０６】
例えば、階調電圧線ｌ１を“Ｈ”レベルに設定しようとすれば、切替信号Ｖｃｈを“Ｌ”にしてスイッチング素子Ｐ１をオン状態にすると共に状態切替用スイッチング素子Ｎ１をオフ状態にする。これにより、ラダー抵抗部５６と電気的に接続された階調電圧線ｌ１は、ラダー抵抗部５６から所定電圧が印加されて“Ｈ”状態になることができる。なお、動作試験時には、ラダー抵抗部５６のＶ０側及びＶ６３側を例えば＋８Ｖ程度の同電位にしておくことにより、階調電圧線ｌ１を確実に“Ｈ”状態にさせることができる。
【０１０７】
同様に、階調電圧線ｌ１を“Ｌ”レベルに設定しようとすれば、切替信号Ｖｃｈを“Ｈ”にしてスイッチング素子Ｐ１をオフ状態にすると共に状態切替用スイッチング素子Ｎ１をオン状態にする。これにより、階調電圧線ｌ１は、ラダー抵抗部５６と電気的に分離され、且つ状態切替用スイッチング素子Ｎ１の接地電位と同電位になるため“Ｌ”状態になることができる。
【０１０８】
切替スイッチ部７０及び状態設定回路７２のスイッチング素子のゲート電極は、試験用制御部７４に接続されている。試験用制御部７４は、不図示の試験装置から供給されるテストクロックＴＳＴ−ＣＬＫに同期して動作するシフトレジスタ（図示せず）を内蔵している。不図示のシフトレジスタが例えばテストクロックＴＳＴ−ＣＬＫの立ち上がりエッジに同期して順次シフトクロックを出力するのに応じて、試験用制御部７４は切替スイッチ部７０及び状態設定回路７２のスイッチング素子のゲート電極に対して順次切替信号Ｖｃｈを送出するようになっている。
【０１０９】
試験時には、切替スイッチ部７０及び状態設定回路７２は、試験用制御部７４からの切替信号Ｖｃｈを順次受け取って、階調電圧線ｌ１〜ｌ６４のうちの１本だけを順次“Ｈ”レベルにすることができるようになっている。
【０１１０】
試験用制御部７４にはテストクロックＴＳＴ−ＣＬＫの他、不図示の試験装置からリセット信号Ｒｅｓｅｔが入力するようになっている。リセット信号Ｒｅｓｅｔが入力されると試験用制御部７４内のシフトレジスタがリセットされる。それと共に試験用制御部７４は、切替スイッチ部７０及び状態設定回路７２内の全てのスイッチング素子に対して切替信号Ｖｃｈを“Ｈ”にして階調電圧線ｌ１〜ｌ６４の全てを“Ｌ”レベルにするようになっている。
【０１１１】
次に、本変形例によるデータドライバの製造工程における性能評価や機能試験における動作について説明する。
まず、不図示の試験装置から試験用制御部７４にリセット信号Ｒｅｓｅｔが入力して試験用制御部７４内のシフトレジスタがリセットされると共に、切替スイッチ部７０及び状態設定回路７２内の全てのスイッチング素子に対して切替信号Ｖｃｈを“Ｈ”にして階調電圧線ｌ１〜ｌ６４の全てを“Ｌ”レベルにする。
また、ラダー抵抗部５６のＶ０側及びＶ６３側の端子を不図示の試験装置に接続することにより、Ｖ０側及びＶ６３側電位を例えば＋８Ｖ程度の同電位にする。
【０１１２】
試験時のシフトレジスタ５０には、通常動作時より高速の試験用ドットクロックＴＤＣＬＫが入力する。試験用ドットクロックＴＤＣＬＫに同期して、シフトレジスタ５０には６ビットの同一階調の階調データ（例えば、６４階調のうちの第１階調“００００００”であるとする）がｍ（＝３８４）回入力する。シフトレジスタ５０でのｍ個の同一階調データの入力が終わると、試験用ドットクロックＴＤＣＬＫから生成されたテストクロックＴＳＴ−ＣＬＫがラッチパルスＬＰの代わりにラッチ回路５２に入力し、ｍ個の階調データがラッチされる。これにより、全てのセレクタ部５８のうち１番目のデコーダＳ１−１〜Ｓ１−ｍのスイッチング素子Ｔｒ１〜Ｔｒ６がオン状態になる。
【０１１３】
一方、試験用制御部７２は、テストクロックＴＥＳＴ−ＣＬＫの入力に同期して、階調電圧線ｌ１（通常動作時にはラダー抵抗部５６から第１階調に対応するアナログ電圧が供給される。）に接続された切替スイッチ部７０及び状態設定回路７２のスイッチング素子のゲート電極に対して切替信号Ｖｃｈ＝“Ｌ”を送出する。これにより、スイッチング素子Ｐ１はオン状態になり、一方、状態切替用スイッチング素子Ｎ１はオフ状態になる。階調電圧線ｌ２〜ｌ６４は“Ｌ”レベルに維持されて、階調電圧線ｌ１だけが“Ｈ”レベルに設定される。
【０１１４】
上述のように、ラダー抵抗部５６のＶ０側及びＶ６３側の端子電位を例えば＋８Ｖ程度の同電位にしておけば、以上の動作により、出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれからは、＋８Ｖ程度の電圧が計測される。出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれの電圧値をモニタすることにより、上記実施の形態で説明したのと同様にしてデータドライバ１６の動作試験をすることができる。動作試験においてデータドライバの良不良を判断する方法は、上記実施形態と同様であるので説明は省略する。
【０１１５】
さて、次に、試験用ドットクロックＴＤＣＬＫに同期して、シフトレジスタ５０には６ビットの同一階調の階調データ（例えば、６４階調のうちの第２階調“０００００１”であるとする）がｍ（＝３８４）回入力する。シフトレジスタ５０でのｍ個の同一階調データの入力が終わるとテストクロックＴＳＴ−ＣＬＫに同期してラッチ回路５２にｍ個の階調データがラッチされる。これにより、全てのセレクタ部５８のうち２番目のデコーダＳ２−１〜Ｓ２−ｍのスイッチング素子Ｔｒ１〜Ｔｒ６がオン状態になる。
【０１１６】
一方、試験用制御部７２は、階調電圧線ｌ１に接続された切替スイッチ部７０及び状態設定回路７２のスイッチング素子のゲート電極に対して切替信号Ｖｃｈ＝“Ｈ”を送出する。これにより、スイッチング素子Ｐ１はオフ状態になり、且つ状態切替用スイッチング素子Ｎ１はオン状態になり、階調電圧線ｌは“Ｌ”レベルに設定されて、再び全階調電圧線ｌ１〜ｌ６４が“Ｌ”レベルに設定される。
【０１１７】
次いで、試験用制御部７２は、テストクロックＴＥＳＴ−ＣＬＫの入力に同期して、階調電圧線ｌ２（通常動作時にはラダー抵抗部５６から第２階調に対応するアナログ電圧が供給される。）に接続された切替スイッチ部７０及び状態設定回路７２のスイッチング素子のゲート電極に対して切替信号Ｖｃｈ＝“Ｌ”を送出する。これにより、スイッチング素子Ｐ２はオン状態になり、一方、状態切替用スイッチング素子Ｎ２はオフ状態になる。階調電圧線ｌ１及びｌ３〜ｌ６４は“Ｌ”レベルに維持されて、階調電圧線ｌ２だけが“Ｈ”レベルに設定される。
【０１１８】
以上の動作により、出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれの出力電圧値を計測することにより、上述と同様にしてデータドライバ１６の動作試験をすることができる。以上説明した試験動作を全６４階調分繰り返すことにより、全セレクタ部５８の良不良を調べることができる。また、同時にシフトレジスタ５０やラッチ回路５２の性能を評価することもできる。
【０１１９】
このように、本変形例によるデータドライバの試験においては、ラダー抵抗部５６を利用しつつ試験をすることができる。そのため、図５の図示からも明瞭であるが、図３に示した上記実施の形態の構成より構造が簡単で素子面積の小さなデータドライバを作製することができる。なお、本変形例に係るデータドライバも、従来のデータドライバに対して上記実施形態に係るデータドライバと同様の効果を有している。
また説明は省略するが本変形例のデータドライバにおいても、上記に説明したストレス電圧の印加試験を容易に実施することができる。
【０１２０】
本変形例において、以上説明した動作試験が終了した良品のデータドライバ１６は、以下の手順により通常動作可能状態にすることができる。
まず、ラダー抵抗部５６のＶ０側に例えば０Ｖ、Ｖ６３側に＋５Ｖの電圧が印加されるように、ラダー抵抗部５６のＶ０側端子及びＶ６３側端子を所定の電源あるいはグランドに接続する。
【０１２１】
次いで、基準電圧選択回路内のラダー抵抗部５６とセレクタ部５８との間に設けられた切替スイッチ部７０において、ラダー抵抗部５６とセレクタ部５８との間の各階調電圧線ｌ１〜ｌ６４に形成されたスイッチング素子Ｐ１〜Ｐ６４の全てを一斉にオン状態にする。これにより、ラダー抵抗部５６とセレクタ部５８とを電気的に接続して、各階調電圧線ｌ１〜ｌ６４にラダー抵抗部５６からのアナログ階調電圧が印加されるようにする。
【０１２２】
このために、スイッチング素子Ｐ１〜Ｐ６４をｐｃｈ−ＭＯＳＦＥＴで構成した場合には、システム側から切替信号Ｖｃｈ＝“Ｌ”を印加してスイッチング素子Ｐ１〜Ｐ６４をオン状態にしてラダー抵抗部５６とセレクタ部５８とを電気的に接続する。これと同時に、状態切替用スイッチング素子Ｎ１〜Ｎ６４がオフ状態になるため、各階調電圧線ｌ１〜ｌ６４にはラダー抵抗部５６からのアナログ階調電圧が印加されるようになる。
以上の設定により本実施の形態によるデータドライバを通常の動作モードで使用することができるようになる。
【０１２３】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、階調データＤａｔａが６ビットの場合で説明しているが、本発明はこれに限られず、階調データＤａｔａが３ｂｉｔや８ｂｉｔ等であってももちろん構わない。階調データのビット数に応じてシフトレジスタ５０やラッチ回路５２の段数、及び基準電圧選択回路のスイッチング素子Ｔｒの数やラダー抵抗部５６の段数を適宜変更すればよい。
【０１２４】
また、上記実施の形態では、３８４本のデータバスラインを駆動するデータドライバ１６を例にとって説明したが、本発明はこれに限らず、任意の本数のデータバスラインを駆動するデータドライバに適用可能である。
【０１２５】
また、上記実施の形態では、パネルの一端部にのみデータドライバ１６が配置された構成で説明したが、本発明はこれに限らず、図６に示した液晶パネルのように、パネル両端部にデータドライバ１６を配置した場合にももちろん適用可能である。
【０１２６】
また、上記実施の形態においては、アクティブマトリクス型液晶表示装置に本発明を適用した例で説明したが、本発明はこれに限らず他の表示装置、例えばＥＬ（エレクトロルミネッセンス）表示装置等に適用することが可能である。
なお、上記実施の形態における液晶表示装置に用いられるＴＦＴの動作半導体層にはアモルファスシリコンあるいはポリシリコンを用いることができる。
【０１２７】
【発明の効果】
以上の通り、本発明によれば、製造段階において容易で確実な動作試験が行えると共に、試験時間を短縮することができるデータドライバ及びそれを用いた液晶表示装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による液晶表示装置の概略構成を示す図である。
【図２】本発明の一実施の形態によるデータドライバを用いた液晶表示装置の概略構成を示す図である。
【図３】本発明の一実施の形態によるデータドライバの概略構成を示す図である。
【図４】本発明の一実施の形態による変形例に係るデータドライバの概略構成を示す図である。
【図５】本発明の一実施の形態による他の変形例に係るデータドライバの概略構成を示す図である。
【図６】従来の液晶表示装置の概略構成を示す図である。
【図７】従来のデータドライバの概略構成を示す図である。
【符号の説明】
１ アレイ基板
２ ゲートバスライン
４ データバスライン
６ ＴＦＴ
８ 画素電極
１６ データドライバ
１８ ゲートドライバ
２０ タイミングコントローラ
２８ データ線
３０ 制御線
５０、 ５００ シフトレジスタ
５２、５０２ ラッチ回路
５４、５０４ バッファ
５６、５０６ ラダー抵抗部
５８、５０８ セレクタ部
６０、７０ 切替スイッチ部
６２、７２ 状態設定回路
６４、７４ 試験用制御部
１０１ 液晶表示パネル
１０３〜１１７ データドライバ
Ｃ１〜Ｃ６４、Ｎ１〜Ｎ６４ 状態切替用スイッチング素子
Ｈ１〜Ｈ６４ 状態切替回路
ｌ１〜ｌ６４ 階調電圧線
ｌｓ１〜ｌｓ６４、Ｐ１〜Ｐ６４ スイッチング素子
Ｒ１〜Ｒ６３ 抵抗
Ｓ１−１〜Ｓ６４−ｍ デコーダ
Ｔｒ１〜Ｔｒ６ スイッチング素子
【発明の属する技術分野】
本発明は、アナログ階調電圧を各データバスラインに出力するデータドライバ及びそれを用いた表示装置に関する。
【０００２】
【従来の技術】
従来のデータドライバが搭載された液晶表示パネルの構成例について図６を用いて説明する。図６は、例えばアモルファス・シリコン（ａ−Ｓｉ）でチャネル層を形成した薄膜トランジスタ（ＴＦＴ）をスイッチング素子として有する従来の液晶表示パネル１０１の概略構成を示している。パネル１０１の表示領域９０内には図中上下方向に延びるデータバスラインＬｄが図中左右方向に平行に複数形成され、また、データバスラインＬｄとほぼ直交する方向に延びるゲート信号線（図示せず）が図中上下方向に平行に複数形成されている。各データバスラインＬｄはデータドライバ１０３〜１１７のいずれかに接続されて駆動されるようになっている。また、複数のゲート信号線のそれぞれは、図示を省略したゲートドライバにより駆動されるようになっている。
【０００３】
例えば、ＳＶＧＡ（Ｓｕｐｅｒ Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）である横８００画素、縦６００画素のマトリクス表示のパネルであって、１画素が赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つのサブ画素からなるカラー表示の場合、１本のゲート信号線（走査線）上の表示サブ画素数は２４００（＝８００×３）となる。この液晶表示装置１０１を線順次駆動方式で駆動するには、例えば１個当たり３００本のデータバスラインＬｄを駆動できる８個のデータドライバ１０３〜１１７がデータバスラインＬｄの上下端部側に４個ずつ実装される。データバスラインＬｄは、例えば図中左から右に向かって順に、パネル上下に設けられたデータドライバ１０３〜１１７に１本ずつ交互に接続されている。
【０００４】
各データバスラインＬｄに図中左から順に番号を付すと、データドライバ１０３は番号１〜５９９の奇数番のデータバスラインＬｄを駆動し、データドライバ１１１は番号２〜６００の偶数番のデータバスラインＬｄを駆動する。以下同様にして、データドライバ１０５、１０７、１０９は番号６０１〜１１９９、１２０１〜１７９９、１８０１〜２３９９の奇数番のデータバスラインＬｄをそれぞれ駆動し、データドライバ１１３、１１５、１１７は番号６０２〜１２００、１２０２〜１８００、１８０２〜２４００の偶数番のデータバスラインＬｄをそれぞれ駆動する。
【０００５】
液晶表示装置１０１に接続されたコンピュータ等のシステム側からは、通常１走査線分の表示データがデータバスラインＬｄの番号順（昇順あるいは降順）で出力される。従って、各表示データが所定のデータバスラインＬｄから出力されるように、各表示データをデータドライバ１０３〜１１７のいずれかに割り振る割り振り回路１１９が別途設けられている。なお、システム側から送出される各画素のＲ、Ｇ、Ｂの三原色の表示データがアナログデータ、デジタルデータのいずれであっても、データドライバ１０３〜１１７に入力する際には、表示階調数に対応するビット数のデジタルデータとして入力される。
【０００６】
図６に示すデータドライバ１０３〜１１７はそれぞれ同一の構成を有しており、データドライバ１０３を例にとってその概略構造を図７を用いて説明する。データドライバ１０３は、デジタルの階調データＤａｔａが入力するシフトレジスタ５００を有している。階調データＤａｔａは、例えばそれぞれ６ｂｉｔからなる赤（Ｒ）データＲｄ（０−５）、緑（Ｇ）データＧｄ（０−５）、及び青（Ｂ）データＢｄ（０−５）であり、各色毎に６４階調の階調表示が可能になっている。
【０００７】
また、シフトレジスタ５００は例えば３００段で構成され、１つのデータドライバ１０３で３００本のデータバスラインに階調データを出力できるようになっている。シフトレジスタ５００は、不図示の制御部から送られるドットクロックＤＣＬＫに同期して階調データＤａｔａを順次各段に取り込むようになっている。
【０００８】
シフトレジスタ５００の各段１〜３００の各出力端子は次段のラッチ回路５０２に接続されている。シフトレジスタ５００の全段に階調データＤａｔａが格納されてラッチパルスＬＰが出力されると、ラッチ回路５０２はシフトレジスタ５００の各段の階調データをラッチする。
【０００９】
ラッチ回路５０２の次段には基準電圧選択回路が設けられている。基準電圧選択回路は、各データバスラインに６４段階の電圧値を供給する１つのラダー抵抗部５０６と、データバスライン毎に設けられたセレクタ部５０８とを有している。
【００１０】
ラダー抵抗部５０６は、６３個の抵抗Ｒ１〜Ｒ６３が直列に接続されており、抵抗Ｒ１の一端子側に電圧Ｖ０が印加され、抵抗Ｒ６３の一端子側に電圧Ｖ６３が印加される。ラダー抵抗部５０６からは電圧Ｖ０を各セレクタ部５０８に供給するための階調電圧線ｌ１が引き出されている。また、電圧Ｖ６３を各セレクタ部５８に供給するための階調電圧線ｌ６４が引き出されている。またタップ接続により隣接抵抗の各接続点から階調電圧線ｌ２〜ｌ６２が引き出されており、抵抗分割により電圧Ｖ０〜Ｖ６３までの６４段階の電圧値が階調線圧線ｌ１〜ｌ６４により各セレクタ部５０８に供給されるようになっている。
【００１１】
次に、セレクタ部５０８について説明する。例えば１番目のデータバスライン用のセレクタ部５０８は、６４個のデコーダＳ１−１〜Ｓ６４−１を有している。各デコーダＳ１−１〜Ｓ６４−１は、例えばｐｃｈ−ＭＯＳＦＥＴからなる６個のスイッチング素子Ｔｒ１〜Ｔｒ６を有している。デコーダＳ１−１〜Ｓ６４−１に設けられた１番目のスイッチング素子Ｔｒ１のドレイン電極はラダー抵抗部５０６から引き出された６４本の階調電圧線ｌ１〜ｌ６４に順次接続されている。
【００１２】
スイッチング素子Ｔｒ１のソース電極は、次段のスイッチング素子Ｔｒ２のドレイン電極に接続されている。以下同様にして、スイッチング素子Ｔｒ１〜Ｔｒ６がこの順に直列に接続され、スイッチング素子Ｔｒ６のソース電極が１番目の出力線Ｏｕｔ１に接続されている。出力線Ｏｕｔ１は、バッファ５０４を介して１番目のデータバスラインに接続されている。
【００１３】
スイッチング素子Ｔｒ１のゲート電極は、ラッチ回路５０２内で１番目のデータバスライン用に保持された６ビットの階調データのうち例えば１ビット目のビット線Ｄ１又は／Ｄ１のいずれかに接続されている。ここで、“／”は信号レベルがロー（Ｌ）でアクティブになることを示している。同様にして、デコーダＳ１−１〜Ｓ６４−１の各スイッチング素子Ｔｒ２〜Ｔｒ６のゲート電極は、ラッチ回路５０２内で１番目のデータバスライン用に保持された６ビットの階調データのうち２ビット目から６ビット目の各ビット線Ｄ２（または／Ｄ２）〜Ｄ６（または／Ｄ６）に順次接続されている。
【００１４】
詳しい説明は省略するが、デコーダＳ１−１〜Ｓ６４−１の各スイッチング素子Ｔｒ１〜Ｔｒ６のゲート電極に接続するビット線Ｄ又は／Ｄを適宜選択して結線することにより、ラッチ回路５０２に保持された階調データに応じて６４段階の電圧のうちの１つを選択することができる。例えば１番目のデータバスラインでは、ラッチ回路５０２に保持された階調データに応じてデコーダＳ１−１〜Ｓ６４−１のいずれか１つのデコーダのスイッチング素子Ｔｒ１〜Ｔｒ６が全てオンになり、他のデコーダではスイッチング素子Ｔｒ１〜Ｔｒ６の少なくとも１つがオフになる状態にすることができる。
【００１５】
これにより、スイッチング素子Ｔｒ１〜Ｔｒ６が全てオンになったデコーダに接続された階調電圧線ｌから所望のアナログの階調電圧を１番目のデータバスラインに出力できるようになる。ｍ番目のデータバスラインについても全く同様の動作により所望のアナログ階調電圧を選択して出力することができるようになる。
【００１６】
出力線Ｏｕｔ１に出力されたアナログ階調電圧はバッファ５０４を介して、１番目のデータバスラインに接続された画素用ＴＦＴ（図示せず）のドレイン電極に印加される。所定のゲートバスラインに送出されたゲートパルスによりオン状態にされた画素用ＴＦＴから当該階調電圧が画素電極に印加されて１ゲートバスライン分の階調表示が行われる。
【００１７】
なお、通常、液晶の劣化を防止するため、液晶に印加する階調電圧はフレーム毎に極性を反転させるいわゆる反転（交流）駆動を行う。そのためデータドライバからは、コモン電位に対して正極性（＋Ｖ）と負極性（−Ｖ）の双方をそれぞれ６４段階で出力できるようにラダー抵抗及びデコーダを構成するが、説明を簡略化するため図７では正極性側の構成のみを示している。
【００１８】
【発明が解決しようとする課題】
ところで、このデータドライバは製造工程の最終段階において性能評価や機能試験が行われる。この評価や試験ではデータドライバを実際の動作状態と同一の条件で稼働させて不良を検出するようにしている。すなわち、全セレクタ部５０８に６４通りの階調データを順次出力して、各出力線Ｏｕｔ１〜Ｏｕｔｍから出力されるアナログ階調電圧をテスタでモニタする。出力線Ｏｕｔ１〜Ｏｕｔｍのいずれかの出力信号レベルが基準レベルに達しない場合に、当該データドライバを不良と判定する。
【００１９】
ここで、例えば正極性側がＶ０＝０Ｖ、Ｖ６３＝５Ｖであり、負極性側がＶ０＝０Ｖ、Ｖ６３＝−５Ｖであるとする。上記のように片側の極性が６４階調であるとすると、階調間の電圧差は８０ｍＶ程度しかない。さらに、１２８階調や２５６階調を実現しようとすると階調間の電圧差はさらに小さくなって２０〜４０ｍＶ程度になる。
【００２０】
従って、階調データを順次印加してデータドライバの性能評価や機能試験をしようとすると、上述のように隣り合う階調間の階調電圧差が小さいため、表示分解能に優れた比較的高精度のテスタを用いる必要が生じてしまい、試験に要するコストが高くなってしまうという問題がある。
【００２１】
また、アナログの階調電圧のレベルが十分安定してから各出力線Ｏｕｔ１〜Ｏｕｔｍの出力をモニタしなければばらない。このため階調データを高速に切り替えて短時間で試験を行うことができないという問題が生じている。さらに、多数のデコーダＳに対して上記動作を繰り返す必要があるため、試験に長時間を要してしまうという問題が生じている。
【００２２】
また、製造工程で隣接階調電圧線間に異物が付着したが短絡には至っていないデータドライバを見つけ出して不良品として処理するためのストレス電圧を配線間に印加する試験を行うことができないという問題もある。従って、経時不良を生じる可能性のあるデータドライバを液晶パネルに実装してしまい、製品出荷後に液晶表示装置に表示不良が発生するという不具合が生じてしまう問題も有している。
【００２３】
本発明の目的は、容易で確実な動作試験が行えると共に、試験時間を短縮することができるデータドライバ及びそれを用いた表示装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的は、複数のデータバスラインにアナログ階調電圧を出力するデータドライバであって、所定の階調数分の複数のアナログ階調電圧を生成する階調電圧生成部と、前記データバスライン毎に設けられ、階調データに基づいて前記複数のアナログ階調電圧のいずれか１つを選択するセレクタ部と、前記階調電圧生成部に接続されて前記複数のアナログ階調電圧毎に設けられ、前記セレクタ部に前記アナログ階調電圧を供給する複数の階調電圧線と、動作試験時に前記階調電圧線を前記階調電圧生成部から電気的に切り離す切替部とを有することを特徴とするデータドライバによって達成される。
【００２５】
動作試験時に前記複数の階調電圧線の少なくとも一部又は全部を前記階調電圧生成部から電気的に切り離すことにより、前記階調電圧線を任意の電圧レベルに設定して試験することが可能になる。これにより前記階調電圧生成部から各階調電圧線に出力されるアナログ階調電圧の隣接間の電圧差がいくら小さくても、動作試験を容易に確実に短時間で行うことができるようになる。
【００２６】
上記本発明のデータドライバにおいて、前記階調電圧生成部は、直列に接続された複数の抵抗を備え、抵抗分割により前記複数のアナログ階調電圧を生成するラダー抵抗部を有していることを特徴とする。あるいは、上記本発明のデータドライバにおいて、前記階調電圧生成部は、直列に接続された複数のトランジスタを備え、前記トランジスタのオン抵抗を使用した抵抗分割により前記複数のアナログ階調電圧を生成するラダー抵抗部を有していることを特徴とする。
【００２７】
また、上記本発明のデータドライバにおいて、前記動作試験時には前記複数の階調電圧線のそれぞれを独立に“Ｈ”レベル又は“Ｌ”レベルに設定可能な状態設定回路が設けられていることを特徴とする。
【００２８】
上記本発明のデータドライバにおいて、前記状態設定回路は、通常動作時に前記複数の階調電圧線端を高インピーダンス状態に維持することを特徴とする。また、前記状態設定回路は、前記複数の階調電圧線における前記階調電圧生成部と反対側の配線端部に設けられていることを特徴とする。
【００２９】
また、前記状態設定回路は、前記複数の階調電圧線のそれぞれの前記配線端部に出力端が接続されたＣＭＯＳ構造の複数の状態切替用スイッチング素子と、前記状態切替用スイッチング素子の各入力端に接続され、前記複数の状態切替用スイッチング素子のそれぞれの出力状態を“Ｈ”、“Ｌ”、又は“Ｈｉｚ”状態に設定する複数の状態切替回路とを有していることを特徴とする。
【００３０】
あるいは、前記状態設定回路は、前記階調電圧生成部と前記セレクタ部との間で前記複数の階調電圧線にそれぞれ接続された複数の状態切替用スイッチング素子を有していることを特徴とする。
【００３１】
上記データドライバにおいて、前記動作試験時に前記状態設定回路を制御して、前記複数の階調電圧線のうちの１本だけを順次“Ｈ”状態に設定する試験用制御部を有していることを特徴とする。
【００３２】
本発明の構成によれば、複数の階調電圧線のそれぞれに“Ｈ”又は“Ｌ”レベルの電圧を印加して動作試験を行うことができるので、短時間で正確にデータドライバの良不良を判断できる。また、本発明の構成によれば、複数の階調電圧線の電位を配線毎に“Ｈ”又は“Ｌ”レベルに切り替えられるので、ストレス電圧を配線間に印加する試験を行うこともできる。
【００３３】
また、上記目的は、複数のデータバスラインを有し画像を表示する表示装置であって、前記複数のデータバスラインにアナログ階調電圧を出力するデータドライバとして、上記本発明のデータドライバを搭載したことを特徴とする表示装置によって達成される。
本発明によれば、経時不良を生じる可能性のあるデータドライバを実装しないようにすることができるので、製品出荷後の液晶表示装置の不具合の発生を低減することができる。
【００３４】
【発明の実施の形態】
本発明の一実施の形態によるデータドライバ及びそれを用いた液晶表示装置について図１乃至図５を用いて説明する。まず、本実施の形態によるアクティブマトリクス型の液晶表示装置として、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）をスイッチング素子に用いた液晶表示装置の構造を図１を用いて簡単に説明する。図１は液晶表示装置をパネル上面から見た状態を示しており、アレイ基板１と対向基板（端辺を破線で示している）１４の２枚のガラス基板間に液晶が封入されている。
【００３５】
アレイ基板１上には例えば図面左右方向に延びるゲートバスライン２が上下方向に平行に複数形成されている。図示しない絶縁膜を介して図面上下方向に延びるデータバスライン４が左右方向に平行に複数形成されている。このように縦横に形成されたゲートバスライン２とデータバスライン４とで画定されたマトリクス状の複数の領域のそれぞれは、画素領域として画素電極８が形成されている。
【００３６】
各画素領域のゲートバスライン２とデータバスライン４との交差点近傍にはＴＦＴ６が形成され、ＴＦＴ６のゲート電極はゲートバスライン２に、ドレイン電極はデータバスライン４にそれぞれ接続されている。また、ソース電極は画素電極８に接続されている。各ゲートバスライン２はゲートドライバ１８により駆動され、各データバスライン４はデータドライバ１６により駆動される。データドライバ１６から各データバスライン４に対して階調電圧が出力され、いずれかのゲートバスライン２にゲート信号が出力されると、当該ゲートバスライン２にゲート電極が接続された一連のＴＦＴ６がオンになり、それらのＴＦＴ６のソース電極と接続された画素電極８に階調電圧が印加される。
【００３７】
次に、本実施の形態による液晶表示装置の表示駆動系の概略構成について図２を用いて説明する。図２は、液晶表示装置をパネル上面から見た状態を示しており、アレイ基板１上の画素の構成等は図１に示したものと同様であるのでそれらの図示は省略している。
【００３８】
図２に示すように、複数のデータバスライン４にそれぞれデータ信号を出力する複数のデータドライバ１６−１〜１６−ｎが、パネル上方左から右に順に例えばＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）実装によりアレイ基板１に接続されている。同様にしてパネル左方上から下に向かって複数のゲートドライバ１８−１〜１８−ｎが設けられている。ゲートドライバ１８−１〜１８−ｎはゲートドライバ制御信号を出力するタイミングコントローラ２０に信号線２６を介して接続されている。
【００３９】
タイミングコントローラ２０には、ＰＣ（パーソナル・コンピュータ）等のシステム側から出力されたクロックＣＬＫ及びデータイネーブル信号Ｅｎａｂ、並びにデジタルの階調データＤａｔａ等が入力する。
【００４０】
タイミングコントローラ２０は、水平カウンタ２２及び垂直カウンタ２４を有している。水平カウンタ２２は、外部クロックＣＬＫに基づいて生成されたドットクロックＤＣＬＫの数をカウントする。垂直カウンタ２４は、データイネーブル信号Ｅｎａｂの数をカウントする。水平、垂直カウンタ２２、２４の出力値はデコーダ（図示せず）に入力され、それらに基づいてデコーダから種々の制御信号が出力されるようになっている。
【００４１】
タイミングコントローラ２０は、ゲートドライバ制御信号としてゲートクロックＧＣＬＫとゲートスタート信号ＧＳＴを出力する。ゲートクロックＧＣＬＫとゲートスタート信号ＧＳＴは、水平カウンタ２２でデータイネーブル信号Ｅｎａｂの立ち下がりエッジまたは立ち上がりエッジからのドットクロックＤＣＬＫの数をカウントして得られる水平周期に基づいて出力される。ゲートスタート信号ＧＳＴは、データイネーブル信号Ｅｎａｂの数を垂直カウンタ２４でカウントして得られる垂直周期に基づいて出力される。
【００４２】
タイミングコントローラ２０は、データドライバ制御信号としてドットクロックＤＣＬＫ、ラッチパルスＬＰ、極性信号ＰＯＬ、及びデータスタート信号ＤＳＴを出力する。ラッチパルスＬＰ、極性信号ＰＯＬ、及びデータスタート信号ＤＳＴは上述の水平カウンタ２２で得られる水平周期に基づいて出力される。これらの制御信号は制御線３０を介してデータドライバ１６−１〜１６−ｎに出力される。また、階調データＤａｔａはデータ線２８を介してデータドライバ１６−１〜１６−ｎに入力される。
【００４３】
次に、データドライバ１６−１〜１６−ｎについてより詳細に説明する。図３はデータドライバ１６−１の構成の概略を示している。なお、他のデータドライバ１６−２〜１６−ｎも同様の構成であるのでそれらの説明は省略する。
【００４４】
データドライバ１６−１は、図２に示したデータ線２８に出力された階調データＤａｔａが入力するシフトレジスタ５０を有している。階調データＤａｔａは、例えばそれぞれ６ｂｉｔからなる赤（Ｒ）データＲｄ（０−５）、緑（Ｇ）データＧｄ（０−５）、及び青（Ｂ）データＢｄ（０−５）であり、各色毎に６４階調の階調表示が可能になっている。
【００４５】
また、シフトレジスタ５０はｍ段（例えば、３８４段）で構成され、１つのデータドライバ１６−１で３８４本（ｍ＝３８４の場合）のデータバスラインに階調データを出力できるようになっている。シフトレジスタ５０は、図２に示す制御線３０に出力されたドットクロックＤＣＬＫの例えば立ち上がりエッジに同期して階調データＤａｔａを順次各段に取り込むようになっている。
【００４６】
シフトレジスタ５０の各段１〜ｍの各出力端子は次段のラッチ回路５２に接続されている。シフトレジスタ５０の全段に階調データＤａｔａが格納されてラッチパルスＬＰが制御線３０に出力されると、ラッチ回路５２はシフトレジスタ５０の各段の階調データをラッチする。
【００４７】
ラッチ回路５２の次段には基準電圧選択回路が設けられている。基準電圧選択回路は、各データバスライン毎に設けられたセレクタ部５８と、各データバスラインに供給される６４段階のアナログ階調電圧を生成する階調電圧生成部としての例えばラダー抵抗部５６とを有している。
【００４８】
ラダー抵抗部５６は、６３個の抵抗Ｒ１〜Ｒ６３が直列に接続されており、抵抗Ｒ１の一端子側に電圧Ｖ０が印加され、抵抗Ｒ６３の一端子側に電圧Ｖ６３が印加される。ラダー抵抗部５６からは電圧Ｖ０を各セレクタ部５８に供給するための階調電圧線ｌ１が引き出されている。また、電圧Ｖ６３を各セレクタ部５８に供給するための階調電圧線ｌ６４が引き出されている。またタップ接続により隣接抵抗の各接続点から階調電圧線ｌ２〜ｌ６３が引き出されており、抵抗分割により電圧Ｖ０〜Ｖ６３までの６４段階の電圧値が階調線圧線ｌ１〜ｌ６４により各セレクタ部５８に供給されるようになっている。
【００４９】
次に、セレクタ部５８について説明する。例えば１番目のデータバスラインのセレクタ部５８は、６４個のデコーダＳ１−１〜Ｓ６４−１を有している。各デコーダＳ１−１〜Ｓ６４−１は、例えばｐｃｈ−ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ）からなる６個のスイッチング素子Ｔｒ１〜Ｔｒ６を有している。各デコーダＳ１−１〜Ｓ６４−１のスイッチング素子Ｔｒ１のドレイン電極（またはソース電極；以下、ドレイン電極として説明する）はラダー抵抗部５６から引き出された６４本の階調電圧線ｌ１〜ｌ６４に順次接続されている。
【００５０】
スイッチング素子Ｔｒ１のソース電極は、次段のスイッチング素子Ｔｒ２のドレイン電極に接続されている。以下同様にして、スイッチング素子Ｔｒ１〜Ｔｒ６がこの順に直列に接続され、スイッチング素子Ｔｒ６のソース電極が１番目の出力線Ｏｕｔ１に接続されている。出力線Ｏｕｔ１は、バッファ５４を介して１番目のデータバスラインに接続されている。
【００５１】
スイッチング素子Ｔｒ１のゲート電極は、ラッチ回路５２内で１番目のデータバスライン用に保持された６ビットの階調データのうち１ビット目のビット線Ｄ１又は／Ｄ１のいずれかに接続されている。ここで、“／”は信号レベルがロー（Ｌ）でアクティブになることを示している。同様にして、デコーダＳ１−１〜Ｓ６４−１の各スイッチング素子Ｔｒ２〜Ｔｒ６のゲート電極は、ラッチ回路５２内で１番目のデータバスライン用に保持された６ビットの階調データのうち２ビット目から６ビット目の各ビット線Ｄ２（または／Ｄ２）〜Ｄ６（または／Ｄ６）に順次接続されている。
【００５２】
同様にして、ｍ番目のデータバスラインのセレクタ部５８は、６４個のデコーダＳ１−ｍ〜Ｓ６４−ｍを有している。各デコーダＳ１−ｍ〜Ｓ６４−ｍは、例えばｐｃｈ−ＭＯＳＦＥＴからなる６個のスイッチング素子Ｔｒ１〜Ｔｒ６を有している。各デコーダＳ１−ｍ〜Ｓ６４−ｍのスイッチング素子Ｔｒ１のドレイン電極はラダー抵抗部５６から引き出された６４本の階調電圧線ｌ１〜ｌ６４に順次接続されている。
【００５３】
各デコーダＳ１−ｍ〜Ｓ６４−ｍのスイッチング素子Ｔｒ１のソース電極は、次段のスイッチング素子Ｔｒ２のドレイン電極に接続されている。以下同様にして、スイッチング素子Ｔｒ１〜Ｔｒ６がこの順に直列に接続され、スイッチング素子Ｔｒ６のソース電極がｍ番目の出力線Ｏｕｔｍに接続されている。出力線Ｏｕｔｍは、バッファ５４を介してｍ番目のデータバスラインに接続されている。
【００５４】
スイッチング素子Ｔｒ１のゲート電極は、ラッチ回路５２内でｍ番目のデータバスライン用に保持された６ビットの階調データのうち１ビット目のビット線Ｄ１又は／Ｄ１のいずれかに接続されている。同様にして、デコーダＳ１−ｍ〜Ｓ６４−ｍの各スイッチング素子Ｔｒ２〜Ｔｒ６のゲート電極は、ラッチ回路５２内でｍ番目のデータバスライン用に保持された６ビットの階調データのうち２ビット目から６ビット目の各ビット線Ｄ２（または／Ｄ２）〜Ｄ６（または／Ｄ６）に順次接続されている。
【００５５】
詳しい説明は省略するが、デコーダＳ１−１〜Ｓ６４−１の各スイッチング素子Ｔｒ１〜Ｔｒ６のゲート電極に接続するビット線Ｄ又は／Ｄを適宜選択して結線することにより、ラッチ回路５２に保持された階調データに応じて６４段階の電圧のうちの１つを選択するように構成できる。例えば１番目のデータバスラインでは、ラッチ回路５２に保持された１番目のデータバスラインの階調データに応じてデコーダＳ１−１〜Ｓ６４−１のいずれか１つのデコーダのスイッチング素子Ｔｒ１〜Ｔｒ６が全てオンになり、他のデコーダではスイッチング素子Ｔｒ１〜Ｔｒ６の少なくとも１つがオフになる状態にすることができる。
【００５６】
これにより、スイッチング素子Ｔｒ１〜Ｔｒ６が全てオンになったデコーダに接続された階調電圧線ｌから所望のアナログ階調電圧を１番目のデータバスラインに出力できるようになる。ｍ番目のデータバスラインについても全く同様の動作により所望のアナログ階調電圧を選択して出力することができるようになる。
【００５７】
出力線Ｏｕｔ１に出力された階調電圧はバッファ５４を介して、１番目のデータバスラインに接続されたＴＦＴ（図示せず）のドレイン電極に印加される。出力線Ｏｕｔｍに出力された階調電圧はバッファ５４を介して、ｍ番目のデータバスラインに接続されたＴＦＴ（図示せず）のドレイン電極に印加される。所定のゲートバスラインに送出されたゲートパルスによりオン状態にされたＴＦＴから当該階調電圧が画素電極に印加されて１ゲートバスライン分の階調表示が行われる。
【００５８】
なお、通常、液晶の劣化を防止するため、液晶に印加する階調電圧はフレーム毎に極性を反転させるいわゆる反転（交流）駆動を行う。そのためデータドライバからは、コモン電位に対して正極性（＋Ｖ）と負極性（−Ｖ）の双方をそれぞれ６４段階で出力できるようにラダー抵抗及びデコーダを構成するが、説明を簡略化するため図３では正極性側の構成のみを示している。
【００５９】
本実施の形態によるデータドライバ１６は、以上説明した構成に加えてさらに以下に示す構成を有している。以下に示す構成は、本実施形態のデータドライバの製造工程の最終段階における性能評価、機能試験で用いられる。
【００６０】
まず、基準電圧選択回路内に、ラダー抵抗部５６とセレクタ部５８との間を電気的に接続あるいは分離する切替スイッチ部６０が設けられている。切替スイッチ部６０は、ラダー抵抗部５６とセレクタ部５８との間の各階調電圧線ｌ１〜ｌ６４に形成された例えばＭＯＳＦＥＴ構造のスイッチング素子ｌｓ１〜ｌｓ６４を有している。
【００６１】
スイッチング素子ｌｓ１〜ｌｓ６４の全てを一斉にオン状態にすることにより、ラダー抵抗部５６とセレクタ部５８とを電気的に接続し、一斉にオフ状態にすることによりそれらを電気的に分離できるようになっている。
【００６２】
スイッチング素子ｌｓ１〜ｌｓ６４のゲート電極は共通接続されており、不図示の試験装置から印加される切替信号Ｖｃｈのレベルでゲートのオンオフが制御できるようになっている。スイッチング素子ｌｓ１〜ｌｓ６４をｐｃｈ−ＭＯＳＦＥＴで構成した場合には、切替信号Ｖｃｈを“Ｈ”レベルに維持することによりスイッチング素子ｌｓ１〜ｌｓ６４をオフ状態にしてラダー抵抗部５６とセレクタ部５８とを電気的に分離することができる。
【００６３】
各階調電圧線ｌ１〜ｌ６４においてラダー抵抗部５６と反対側の配線端部には、各階調電圧線ｌ１〜ｌ６４のそれぞれを“Ｈ”レベル又は“Ｌ”レベルに設定し、あるいは各階調電圧線ｌ１〜ｌ６４端を高インピーダンス状態に設定する状態設定回路６２が設けられている。
【００６４】
状態設定回路６２は、各階調電圧線ｌ１〜ｌ６４にそれぞれ接続された例えばＣＭＯＳ構造の状態切替用スイッチング素子Ｃ１〜Ｃ６４を有している。各状態切替用スイッチング素子Ｃ１〜Ｃ６４のｐｃｈ−ＭＯＳＦＥＴのソース電極は不図示の試験装置に設けられた状態設定電源Ｖｓに接続され、ｎｃｈ−ＭＯＳＦＥＴのソース電極はグランドに接続されている。状態切替用スイッチング素子Ｃ１〜Ｃ６４のｐｃｈ−ＭＯＳＦＥＴ及びｎｃｈ−ＭＯＳＦＥＴのゲート電極は状態切替回路Ｈ１〜Ｈ６４にそれぞれ接続されている。
【００６５】
ラダー抵抗部５６とセレクタ部５８とが電気的に分離されて階調電圧線ｌ１〜ｌ６４がフローティングの状態において、例えば、階調電圧線ｌ１を“Ｈ”レベルに設定しようとすれば、状態切替回路Ｈ１により状態切替用スイッチング素子Ｃ１のｐｃｈ−ＭＯＳＦＥＴのゲート電極及びｎｃｈ−ＭＯＳＦＥＴのゲート電極に“Ｌ”を入力して、ｐｃｈ−ＭＯＳＦＥＴをオン状態にすると共にｎｃｈ−ＭＯＳＦＥＴをオフ状態にする。これにより、階調電圧線ｌ１を状態設定電源Ｖｓに応じた“Ｈ”レベルに設定することができる。
【００６６】
同様に、階調電圧線ｌ１を“Ｌ”レベルに設定しようとすれば、状態切替回路Ｈ１により状態切替用スイッチング素子Ｃ１のｐｃｈ−ＭＯＳＦＥＴのゲート電極及びｎｃｈ−ＭＯＳＦＥＴのゲート電極に“Ｈ”を入力して、ｐｃｈ−ＭＯＳＦＥＴをオフ状態にすると共にｎｃｈ−ＭＯＳＦＥＴをオン状態にする。これにより、階調電圧線ｌ１を接地電位に応じた“Ｌ”レベルに設定することができる。
【００６７】
また同様に、状態切替用スイッチング素子Ｃ１の出力状態を“Ｈｉｚ”に設定しようとすれば、状態切替回路Ｈ１により状態切替用スイッチング素子Ｃ１のｐｃｈ−ＭＯＳＦＥＴのゲート電極に“Ｈ”を入力すると共にｎｃｈ−ＭＯＳＦＥＴのゲート電極に“Ｌ”を入力して、ｐｃｈ−ＭＯＳＦＥＴ及びｎｃｈ−ＭＯＳＦＥＴを共にオフ状態にする。これにより、階調電圧線ｌ１端を高インピーダンス状態に設定することができる。
他の階調電圧線ｌ２〜ｌ６４のそれぞれについても、上記と同様にして“Ｈ”又は“Ｌ”状態あるいは線端部を高インピーダンス状態にすることができる。
【００６８】
状態設定回路６２は、不図示の試験装置から供給されるテストクロックＴＳＴ−ＣＬＫに同期して動作するシフトレジスタ（図示せず）を内蔵した試験用制御部６４に接続されている。不図示のシフトレジスタが例えばテストクロックＴＳＴ−ＣＬＫの立ち上がりエッジに同期して順次シフトクロックを出力するのに応じて、試験用制御部６４は状態切替回路Ｈ１〜Ｈ６４に対して順次制御信号を送出するようになっている。状態切替回路Ｈ１〜Ｈ６４はシフトレジスタからのシフトクロックの出力順に試験用制御部６４に接続されている。
【００６９】
試験時には、各状態切替回路Ｈ１〜Ｈ６４は、試験用制御部６４からの制御信号を順次受け取って状態切替用スイッチング素子Ｃ１〜Ｃ６４のいずれかへの入力を“Ｌ”レベルにして、階調電圧線ｌ１〜ｌ６４のうちの１本だけを順次“Ｈ”レベルにすることができるようになっている。
【００７０】
試験用制御部６４にはテストクロックＴＳＴ−ＣＬＫの他、不図示の試験装置からリセット信号Ｒｅｓｅｔが入力するようになっている。リセット信号Ｒｅｓｅｔが入力すると試験用制御部６４内のシフトレジスタがリセットされると共に全ての状態切替回路Ｈ１〜Ｈ６４は“Ｈ”レベルを出力して階調電圧線ｌ１〜ｌ６４の全てを“Ｌ”レベルにするようになっている。
【００７１】
次に、本実施の形態によるデータドライバの製造工程における性能評価や機能試験における動作について説明する。
まず、基準電圧選択回路内のラダー抵抗部５６とセレクタ部５８との間に設けられた切替スイッチ部６０において、各階調電圧線ｌ１〜ｌ６４のラダー抵抗部５６とセレクタ部５８との間に形成されたスイッチング素子ｌｓ１〜ｌｓ６４の全てを一斉にオフ状態にする。
【００７２】
これにより、ラダー抵抗部５６とセレクタ部５８とを電気的に分離して、各階調電圧線ｌ１〜ｌ６４をフローティング状態に維持する。スイッチング素子ｌｓ１〜ｌｓ６４をｐｃｈ−ＭＯＳＦＥＴで構成した場合には、不図示の試験装置から切替信号Ｖｃｈ＝“Ｈ”を印加してスイッチング素子ｌｓ１〜ｌｓ６４をオフ状態にしてラダー抵抗部５６とセレクタ部５８とを電気的に分離する。
【００７３】
次に、各状態切替用スイッチング素子Ｃ１〜Ｃ６４を試験装置側の状態設定電源Ｖｓ及びグランドに接続する。
【００７４】
まず試験装置側からデータドライバ１６に対して送出されたＲｅｓｅｔ信号により試験用制御部６４やシフトレジスタ５０及びその他の回路を初期化する。初期化状態において、状態切替回路Ｈ１〜Ｈ６４により全ての状態切替用スイッチング素子Ｃ１〜ｃ６４の入力は“Ｈ”になり、これにより、全ての階調電圧線ｌ１〜ｌ６４は接地電位に応じた“Ｌ”レベルに設定される。
【００７５】
試験時のシフトレジスタ５０には、通常動作時より高速の試験用ドットクロックＴＤＣＬＫが入力する。試験用ドットクロックＴＤＣＬＫに同期して、シフトレジスタ５０には６ビットの同一階調の階調データ（例えば、６４階調のうちの第１階調“００００００”であるとする）がｍ（＝３８４）回入力する。シフトレジスタ５０でのｍ個の同一階調データの入力が終わると、試験用ドットクロックＴＤＣＬＫから生成されたテストクロックＴＳＴ−ＣＬＫがラッチパルスＬＰの代わりにラッチ回路５２に入力し、ｍ個の階調データがラッチされる。これにより、全てのセレクタ部５８のうち１番目のデコーダＳ１−１〜Ｓ１−ｍのスイッチング素子Ｔｒ１〜Ｔｒ６がオン状態になる。
【００７６】
一方、試験用制御部６２は、テストクロックＴＥＳＴ−ＣＬＫの入力に同期して、階調電圧線ｌ１（通常動作時にはラダー抵抗部５６から第１階調に対応するアナログ電圧が供給される。）に接続された状態切替回路Ｈ１に制御信号を出力する。これにより、状態切替回路Ｈ１は状態切替用スイッチング素子Ｃ１に“Ｌ”を出力して、ｐｃｈ−ＭＯＳＦＥＴをオン状態にすると共にｎｃｈ−ＭＯＳＦＥＴをオフ状態にする。階調電圧線ｌ２〜ｌ６４は“Ｌ”レベルに維持されて、階調電圧線ｌ１だけが状態設定電源Ｖｓに応じた“Ｈ”レベルに設定される。
【００７７】
以上の動作により、出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれからは、状態設定電源Ｖｓに応じた電圧が計測される。出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれの電圧値をモニタすることにより、データドライバ１６の動作試験をすることができる。例えば、出力線Ｏｕｔ１について、セレクト部５８内で信号レベルが“Ｈ”になっているのは階調電圧線ｌ１だけであり、且つ、全てのスイッチング素子Ｔｒ１〜Ｔｒ６がオン状態になっているのはデコーダＳ１−１だけのはずである。従って、状態設定電源Ｖｓに応じた電圧が出力線Ｏｕｔ１から計測されていれば、当該セレクト部５８は正常に動作していると判断できる。
【００７８】
例えば、デコーダＳ１−１のスイッチング素子Ｔｒ１〜Ｔｒ６のいずれかが不良でオフ状態のままであれば、デコーダＳ１−１から出力線Ｏｕｔ１に所望の電圧が印加されず、従って、出力線Ｏｕｔ１からは状態設定電源Ｖｓに応じた電圧よりかなり低い電圧値が計測される。
【００７９】
また、他のデコーダＳ２−１〜Ｓ６４−１のいずれかが不良で、当該不良デコーダのスイッチング素子Ｔｒ１〜Ｔｒ６が全てオン状態になっている場合には、デコーダＳ１−１が正常であっても、出力線Ｏｕｔ１には、状態設定電源Ｖｓに応じた電圧に加えて、当該不良デコーダからの“Ｌ”レベルの電圧が重畳されて、正常値より低い（例えば約半分）電圧値が計測される。
【００８０】
従って、出力線Ｏｕｔ１で計測される電圧値が所定の閾値を超えているか否かを比較判断するだけで容易に瞬時に動作の良不良を判定できる。他の出力線Ｏｕｔ２〜Ｏｕｔｍでも同様の測定動作により動作の良不良を瞬時に判定できる。
【００８１】
さて、次に、試験用ドットクロックＴＤＣＬＫに同期して、シフトレジスタ５０には６ビットの同一階調の階調データ（例えば、６４階調のうちの第２階調“０００００１”であるとする）がｍ（＝３８４）回入力する。シフトレジスタ５０でのｍ個の同一階調データの入力が終わるとテストクロックＴＳＴ−ＣＬＫに同期してラッチ回路５２にｍ個の階調データがラッチされる。これにより、全てのセレクタ部５８のうち２番目のデコーダＳ２−１〜Ｓ２−ｍのスイッチング素子Ｔｒ１〜Ｔｒ６がオン状態になる。
【００８２】
一方、試験用制御部６２は、階調電圧線ｌ１に接続された状態切替回路Ｈ１に制御信号を出力して、状態切替用スイッチング素子Ｃ１に“Ｈ”を出力して、当該ｐｃｈ−ＭＯＳＦＥＴをオフ状態にすると共にｎｃｈ−ＭＯＳＦＥＴをオン状態にする。これにより、階調電圧線ｌ１は“Ｌ”レベルにされて、再び全階調電圧線ｌ１〜ｌ６４が“Ｌ”レベルに設定される。
【００８３】
次いで、試験用制御部６２は、テストクロックＴＥＳＴ−ＣＬＫの入力に同期して、階調電圧線ｌ２（通常動作時にはラダー抵抗部５６から第２階調に対応するアナログ電圧が供給される。）に接続された状態切替回路Ｈ２に制御信号を出力する。
【００８４】
これにより、状態切替回路Ｈ２は状態切替用スイッチング素子Ｃ２に“Ｌ”を出力して、当該ｐｃｈ−ＭＯＳＦＥＴをオン状態にすると共にｎｃｈ−ＭＯＳＦＥＴをオフ状態にする。これにより、階調電圧線ｌ１及びｌ３〜ｌ６４は“Ｌ”レベルに維持されて、階調電圧線ｌ２だけが状態設定電源Ｖｓに応じた“Ｈ”レベルに設定される。
【００８５】
以上の動作により、出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれの出力電圧値を計測することにより、上述と同様にしてデータドライバ１６の動作試験をすることができる。以上説明した試験動作を全６４階調分繰り返すことにより、全セレクタ部５８の良不良を調べることができる。また、同時にシフトレジスタ５０やラッチ回路５２の性能を評価することもできる。
【００８６】
このように、本実施の形態によるデータドライバの試験においては、ラダー抵抗部５６を電気的に切り離し、ラダー抵抗部５６からのアナログ階調電圧を用いずに試験をすることができる。従って、従来のようにアナログの階調電圧のレベルが十分安定してから各出力線Ｏｕｔ１〜Ｏｕｔｍの出力をモニタする必要がなくなるので、階調データを高速に切り替えて短時間で試験を行うことができるようになる。このため、多数のデコーダＳに対して上記動作を繰り返しても短時間で試験を終了させることができるようになる。
【００８７】
またさらに、階調数が増えてラダー抵抗部５６で生成するアナログ階調電圧の階調間電圧差が小さくなろうとも、高精度のテスタを出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれに接続する必要がないので、試験に要するコストを低く抑えることができる。
【００８８】
次に、本実施の形態によるストレス電圧の印加試験について簡単に説明する。
既述のように、ストレス電圧の印加試験は、製造工程において隣接階調電圧線間に異物が付着しているが短絡には至っていないデータドライバを発見して良品から除外するために行う。このために、まず、各階調電圧線ｌ１〜ｌ６４にそれぞれ接続された状態切替用スイッチング素子Ｃ１〜Ｃ６４の状態設定電源Ｖｓの電圧値を比較的高め（例えば、＋８Ｖ程度）に設定しておく。
【００８９】
次いで、上記動作試験と同様にして、階調電圧線ｌ１〜ｌ６４の１本ずつに順次状態設定電源Ｖｓの電圧値を印加する。これにより、隣接階調電圧線間に比較的大きな電位差を生じさせてストレス試験を行うことができる。
このように本実施の形態によれば、容易にストレス試験を行うことができるため、経時不良を生じる可能性のあるデータドライバを液晶パネルに実装してしまうことを確実に防止することができるようになる。
【００９０】
以上説明した動作試験が終了した良品のデータドライバ１６は、以下の手順により通常動作可能状態にすることができる。
まず、基準電圧選択回路内のラダー抵抗部５６とセレクタ部５８との間に設けられた切替スイッチ部６０において、各階調電圧線ｌ１〜ｌ６４のラダー抵抗部５６とセレクタ部５８との間に形成されたスイッチング素子ｌｓ１〜ｌｓ６４の全てを一斉にオン状態にする。
【００９１】
これにより、ラダー抵抗部５６とセレクタ部５８とを電気的に接続して、各階調電圧線ｌ１〜ｌ６４にラダー抵抗部５６からのアナログ階調電圧が印加されるようにする。スイッチング素子ｌｓ１〜ｌｓ６４をｐｃｈ−ＭＯＳＦＥＴで構成した場合には、システム側から切替信号Ｖｃｈ＝“Ｌ”を印加してスイッチング素子ｌｓ１〜ｌｓ６４をオン状態にしてラダー抵抗部５６とセレクタ部５８とを電気的に接続する。
【００９２】
また、状態切替回路Ｈ１〜Ｈ６４により状態切替用スイッチング素子Ｃ１〜Ｃ６４のｐｃｈ−ＭＯＳＦＥＴのゲートを“Ｈ”にすると共にｎｃｈ−ＭＯＳＦＥＴのゲートを“Ｌ”にして、ｐｃｈ−ＭＯＳＦＥＴ及びｎｃｈ−ＭＯＳＦＥＴを共にオフ状態にする。これにより、状態切替用スイッチング素子Ｃ１〜Ｃ６４の出力状態を全て“Ｈｉｚ”に設定でき階調電圧線ｌ１〜ｌ６４端を高インピーダンス状態に維持することができる。
以上の設定により本実施の形態によるデータドライバを通常の動作モードで使用することができるようになる。
【００９３】
次に、本実施の形態によるデータドライバの他の変形例について図４を用いて説明する。本変形例が用いられる液晶表示装置は、上記実施の形態における図１及び図２に示したアクティブマトリクス型液晶表示装置と同様なのでその説明は省略する。また、図１乃至図３を用いて説明した構成要素と同一の機能作用を有する構成要素には同一の符号を付してその説明は省略する。
【００９４】
本変形例に係るデータドライバは、図３に示したデータドライバ１６におけるラダー抵抗部５６と切替スイッチ部６０に代えて、図４に示すラダー抵抗部５７を設けた点に特徴を有している。階調電圧生成部としてのラダー抵抗部５７は、直列に接続された６３個のＭＯＳトランジスタＲＴｒ１〜ＲＴｒ６３を有している。トランジスタＲＴｒ１〜ＲＴｒ６３のゲート電極は共通接続されており、切替信号Ｖｃｈにより全トランジスタＲＴｒ１〜ＲＴｒ６３を同時にオン状態又はオフ状態にすることができるようになっている。
【００９５】
トランジスタＲＴｒ１の例えばドレイン電極側には階調電圧線ｌ１を介して電圧Ｖ０が印加され、トランジスタＲＴｒ６３の例えばソース電極側には階調電圧線ｌ６４を介して電圧Ｖ６３が印加されるようになっている。隣接するトランジスタＲＴｒ間には図中上から順に階調電圧線ｌ２〜ｌ６３が接続されている。隣接トランジスタＲＴｒの各接続点でタップ接続された階調電圧線ｌ２〜ｌ６３は、各セレクタ部５８に引き出されている。
【００９６】
トランジスタＲＴｒ１〜ＲＴｒ６４をｐｃｈ−ＭＯＳＦＥＴで構成した場合には、切替信号Ｖｃｈを“Ｌ”レベルに維持することによりトランジスタＲＴｒ１〜ＲＴｒ６３をオン状態にして、トランジスタＲＴｒ１〜ＲＴｒ６３のオン抵抗によるラダー抵抗を形成し、電圧Ｖ０〜Ｖ６３までの６４段階の電圧値を階調線圧線ｌ１〜ｌ６４にそれぞれ供給する。
【００９７】
また、切替信号Ｖｃｈを“Ｈ”レベルに切り替えることによりトランジスタＲＴｒ１〜ＲＴｒ６３をオフ状態にして、各階調電圧線ｌ１〜ｌ６４間を電気的に分離することができる。本変形例において上記以外の回路構成は図３に示す上記実施形態の構成と同様であるのでその説明は省略する。
【００９８】
本変形例によるデータドライバの製造工程における性能評価や機能試験における動作は、全体として上述の図１乃至３を用いて説明したのとほぼ同様である。但し、各階調電圧線ｌ１〜ｌ６４間の電気的分離は、上述のようにラダー抵抗部５７内の切替信号ＶｃｈによりトランジスタＲＴｒ１〜ＲＴｒ６３の全てをオフ状態にして行う。また試験時においては、階調電圧線ｌ１及び階調電圧線ｌ６４は電圧無印加状態にしておく。
【００９９】
このような本変形例によるデータドライバの試験においても、ラダー抵抗部５７からのアナログ階調電圧を用いずに試験をすることができる。従って、上記実施の形態と同様に階調データを高速に切り替えて短時間で試験を行うことができるようになる。このため、短時間で試験を終了させることができると共に、高精度のテスタを出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれに接続する必要がないので、試験に要するコストを低く抑えることができる。また、上記実施の形態と同様に、ストレス電圧の印加試験を容易に実施することができる。
【０１００】
以上説明した動作試験が終了した良品のデータドライバ１６は、以下の手順により通常動作可能状態にすることができる。まず、階調電圧線ｌ１に電圧Ｖ０を印加し、階調電圧線ｌ６４に電圧Ｖ６３を印加する。次いで、トランジスタＲＴｒ１〜ＲＴｒ６４に所定の切替信号Ｖｃｈを入力してトランジスタＲＴｒ１〜ＲＴｒ６３をオン状態にして、トランジスタＲＴｒ１〜ＲＴｒ６３のオン抵抗によるラダー抵抗を形成し、電圧Ｖ０〜Ｖ６３までの６４段階の電圧値を階調線圧線ｌ１〜ｌ６４にそれぞれ供給する。
【０１０１】
また、状態切替用スイッチング素子Ｃ１〜Ｃ６４の出力状態を全て“Ｈｉｚ”に設定して階調電圧線ｌ１〜ｌ６４端を高インピーダンス状態に維持する。以上の設定により本実施の形態によるデータドライバを通常の動作モードで使用することができるようになる。
【０１０２】
次に、本実施の形態によるデータドライバの他の変形例について図５を用いて説明する。本変形例が用いられる液晶表示装置は、上記実施の形態における図１及び図２に示したアクティブマトリクス型液晶表示装置と同様なのでその説明は省略する。また、図１乃至図３を用いて説明した構成要素と同一の機能作用を有する構成要素には同一の符号を付してその説明は省略する。
【０１０３】
図５に示す本変形例に係るデータドライバは、図３に示したデータドライバ１６における切替スイッチ部６０、状態設定回路６２、及び試験用制御部６４の代わりに、切替スイッチ部７０、状態設定回路７２、及び試験用制御部７４を有している点に特徴を有している。
図５に示すように、基準電圧選択回路内に、ラダー抵抗部５６とセレクタ部５８との間を電気的に接続あるいは分離する切替スイッチ部７０が設けられている。切替スイッチ部７０は、ラダー抵抗部５６とセレクタ部５８との間で各階調電圧線ｌ１〜ｌ６４に形成された例えばｐｃｈ−ＭＯＳＦＥＴのスイッチング素子Ｐ１〜Ｐ６４を有している。
【０１０４】
各スイッチング素子Ｐのゲート電極には、後程詳説する試験用制御部７４からそれぞれ切替信号Ｖｃｈが供給されるようになっている。スイッチング素子Ｐをｐｃｈ−ＭＯＳＦＥＴで構成した場合には、“Ｌ”レベルの切替信号Ｖｃｈが入力されたスイッチング素子Ｐはオン状態になる。オン状態のスイッチング素子Ｐに接続されている階調電圧線ｌはラダー抵抗部５６と電気的に接続される。また、切替信号Ｖｃｈを“Ｈ”レベルにすることによりスイッチング素子Ｐをオフ状態にしてラダー抵抗部５６と階調電圧線ｌとを電気的に分離することができる。
【０１０５】
またさらに、ラダー抵抗部５６とセレクタ部５８との間の各階調電圧線ｌ１〜ｌ６４には、各階調電圧線ｌ１〜ｌ６４のそれぞれを“Ｈ”レベル又は“Ｌ”レベルに設定する状態設定回路７２が設けられている。状態設定回路７２は、各階調電圧線ｌ１〜ｌ６４にそれぞれ接続された例えばｎｃｈ−ＭＯＳＦＥＴからなる状態切替用スイッチング素子Ｎ１〜Ｎ６４を有している。各状態切替用スイッチング素子Ｎ１〜Ｎ６４のソース（あるいはドレイン）電極側は各階調電圧線ｌ１〜ｌ６４に接続され、ドレイン（あるいはソース）電極側は接地されている。状態切替用スイッチング素子Ｎ１〜Ｎ６４の各ゲート電極は、スイッチング素子Ｐ１〜Ｐ６４の各ゲート電極にそれぞれ共通接続されており、試験用制御部７４から切替信号Ｖｃｈが供給されるようになっている。
【０１０６】
例えば、階調電圧線ｌ１を“Ｈ”レベルに設定しようとすれば、切替信号Ｖｃｈを“Ｌ”にしてスイッチング素子Ｐ１をオン状態にすると共に状態切替用スイッチング素子Ｎ１をオフ状態にする。これにより、ラダー抵抗部５６と電気的に接続された階調電圧線ｌ１は、ラダー抵抗部５６から所定電圧が印加されて“Ｈ”状態になることができる。なお、動作試験時には、ラダー抵抗部５６のＶ０側及びＶ６３側を例えば＋８Ｖ程度の同電位にしておくことにより、階調電圧線ｌ１を確実に“Ｈ”状態にさせることができる。
【０１０７】
同様に、階調電圧線ｌ１を“Ｌ”レベルに設定しようとすれば、切替信号Ｖｃｈを“Ｈ”にしてスイッチング素子Ｐ１をオフ状態にすると共に状態切替用スイッチング素子Ｎ１をオン状態にする。これにより、階調電圧線ｌ１は、ラダー抵抗部５６と電気的に分離され、且つ状態切替用スイッチング素子Ｎ１の接地電位と同電位になるため“Ｌ”状態になることができる。
【０１０８】
切替スイッチ部７０及び状態設定回路７２のスイッチング素子のゲート電極は、試験用制御部７４に接続されている。試験用制御部７４は、不図示の試験装置から供給されるテストクロックＴＳＴ−ＣＬＫに同期して動作するシフトレジスタ（図示せず）を内蔵している。不図示のシフトレジスタが例えばテストクロックＴＳＴ−ＣＬＫの立ち上がりエッジに同期して順次シフトクロックを出力するのに応じて、試験用制御部７４は切替スイッチ部７０及び状態設定回路７２のスイッチング素子のゲート電極に対して順次切替信号Ｖｃｈを送出するようになっている。
【０１０９】
試験時には、切替スイッチ部７０及び状態設定回路７２は、試験用制御部７４からの切替信号Ｖｃｈを順次受け取って、階調電圧線ｌ１〜ｌ６４のうちの１本だけを順次“Ｈ”レベルにすることができるようになっている。
【０１１０】
試験用制御部７４にはテストクロックＴＳＴ−ＣＬＫの他、不図示の試験装置からリセット信号Ｒｅｓｅｔが入力するようになっている。リセット信号Ｒｅｓｅｔが入力されると試験用制御部７４内のシフトレジスタがリセットされる。それと共に試験用制御部７４は、切替スイッチ部７０及び状態設定回路７２内の全てのスイッチング素子に対して切替信号Ｖｃｈを“Ｈ”にして階調電圧線ｌ１〜ｌ６４の全てを“Ｌ”レベルにするようになっている。
【０１１１】
次に、本変形例によるデータドライバの製造工程における性能評価や機能試験における動作について説明する。
まず、不図示の試験装置から試験用制御部７４にリセット信号Ｒｅｓｅｔが入力して試験用制御部７４内のシフトレジスタがリセットされると共に、切替スイッチ部７０及び状態設定回路７２内の全てのスイッチング素子に対して切替信号Ｖｃｈを“Ｈ”にして階調電圧線ｌ１〜ｌ６４の全てを“Ｌ”レベルにする。
また、ラダー抵抗部５６のＶ０側及びＶ６３側の端子を不図示の試験装置に接続することにより、Ｖ０側及びＶ６３側電位を例えば＋８Ｖ程度の同電位にする。
【０１１２】
試験時のシフトレジスタ５０には、通常動作時より高速の試験用ドットクロックＴＤＣＬＫが入力する。試験用ドットクロックＴＤＣＬＫに同期して、シフトレジスタ５０には６ビットの同一階調の階調データ（例えば、６４階調のうちの第１階調“００００００”であるとする）がｍ（＝３８４）回入力する。シフトレジスタ５０でのｍ個の同一階調データの入力が終わると、試験用ドットクロックＴＤＣＬＫから生成されたテストクロックＴＳＴ−ＣＬＫがラッチパルスＬＰの代わりにラッチ回路５２に入力し、ｍ個の階調データがラッチされる。これにより、全てのセレクタ部５８のうち１番目のデコーダＳ１−１〜Ｓ１−ｍのスイッチング素子Ｔｒ１〜Ｔｒ６がオン状態になる。
【０１１３】
一方、試験用制御部７２は、テストクロックＴＥＳＴ−ＣＬＫの入力に同期して、階調電圧線ｌ１（通常動作時にはラダー抵抗部５６から第１階調に対応するアナログ電圧が供給される。）に接続された切替スイッチ部７０及び状態設定回路７２のスイッチング素子のゲート電極に対して切替信号Ｖｃｈ＝“Ｌ”を送出する。これにより、スイッチング素子Ｐ１はオン状態になり、一方、状態切替用スイッチング素子Ｎ１はオフ状態になる。階調電圧線ｌ２〜ｌ６４は“Ｌ”レベルに維持されて、階調電圧線ｌ１だけが“Ｈ”レベルに設定される。
【０１１４】
上述のように、ラダー抵抗部５６のＶ０側及びＶ６３側の端子電位を例えば＋８Ｖ程度の同電位にしておけば、以上の動作により、出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれからは、＋８Ｖ程度の電圧が計測される。出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれの電圧値をモニタすることにより、上記実施の形態で説明したのと同様にしてデータドライバ１６の動作試験をすることができる。動作試験においてデータドライバの良不良を判断する方法は、上記実施形態と同様であるので説明は省略する。
【０１１５】
さて、次に、試験用ドットクロックＴＤＣＬＫに同期して、シフトレジスタ５０には６ビットの同一階調の階調データ（例えば、６４階調のうちの第２階調“０００００１”であるとする）がｍ（＝３８４）回入力する。シフトレジスタ５０でのｍ個の同一階調データの入力が終わるとテストクロックＴＳＴ−ＣＬＫに同期してラッチ回路５２にｍ個の階調データがラッチされる。これにより、全てのセレクタ部５８のうち２番目のデコーダＳ２−１〜Ｓ２−ｍのスイッチング素子Ｔｒ１〜Ｔｒ６がオン状態になる。
【０１１６】
一方、試験用制御部７２は、階調電圧線ｌ１に接続された切替スイッチ部７０及び状態設定回路７２のスイッチング素子のゲート電極に対して切替信号Ｖｃｈ＝“Ｈ”を送出する。これにより、スイッチング素子Ｐ１はオフ状態になり、且つ状態切替用スイッチング素子Ｎ１はオン状態になり、階調電圧線ｌは“Ｌ”レベルに設定されて、再び全階調電圧線ｌ１〜ｌ６４が“Ｌ”レベルに設定される。
【０１１７】
次いで、試験用制御部７２は、テストクロックＴＥＳＴ−ＣＬＫの入力に同期して、階調電圧線ｌ２（通常動作時にはラダー抵抗部５６から第２階調に対応するアナログ電圧が供給される。）に接続された切替スイッチ部７０及び状態設定回路７２のスイッチング素子のゲート電極に対して切替信号Ｖｃｈ＝“Ｌ”を送出する。これにより、スイッチング素子Ｐ２はオン状態になり、一方、状態切替用スイッチング素子Ｎ２はオフ状態になる。階調電圧線ｌ１及びｌ３〜ｌ６４は“Ｌ”レベルに維持されて、階調電圧線ｌ２だけが“Ｈ”レベルに設定される。
【０１１８】
以上の動作により、出力線Ｏｕｔ１〜Ｏｕｔｍのそれぞれの出力電圧値を計測することにより、上述と同様にしてデータドライバ１６の動作試験をすることができる。以上説明した試験動作を全６４階調分繰り返すことにより、全セレクタ部５８の良不良を調べることができる。また、同時にシフトレジスタ５０やラッチ回路５２の性能を評価することもできる。
【０１１９】
このように、本変形例によるデータドライバの試験においては、ラダー抵抗部５６を利用しつつ試験をすることができる。そのため、図５の図示からも明瞭であるが、図３に示した上記実施の形態の構成より構造が簡単で素子面積の小さなデータドライバを作製することができる。なお、本変形例に係るデータドライバも、従来のデータドライバに対して上記実施形態に係るデータドライバと同様の効果を有している。
また説明は省略するが本変形例のデータドライバにおいても、上記に説明したストレス電圧の印加試験を容易に実施することができる。
【０１２０】
本変形例において、以上説明した動作試験が終了した良品のデータドライバ１６は、以下の手順により通常動作可能状態にすることができる。
まず、ラダー抵抗部５６のＶ０側に例えば０Ｖ、Ｖ６３側に＋５Ｖの電圧が印加されるように、ラダー抵抗部５６のＶ０側端子及びＶ６３側端子を所定の電源あるいはグランドに接続する。
【０１２１】
次いで、基準電圧選択回路内のラダー抵抗部５６とセレクタ部５８との間に設けられた切替スイッチ部７０において、ラダー抵抗部５６とセレクタ部５８との間の各階調電圧線ｌ１〜ｌ６４に形成されたスイッチング素子Ｐ１〜Ｐ６４の全てを一斉にオン状態にする。これにより、ラダー抵抗部５６とセレクタ部５８とを電気的に接続して、各階調電圧線ｌ１〜ｌ６４にラダー抵抗部５６からのアナログ階調電圧が印加されるようにする。
【０１２２】
このために、スイッチング素子Ｐ１〜Ｐ６４をｐｃｈ−ＭＯＳＦＥＴで構成した場合には、システム側から切替信号Ｖｃｈ＝“Ｌ”を印加してスイッチング素子Ｐ１〜Ｐ６４をオン状態にしてラダー抵抗部５６とセレクタ部５８とを電気的に接続する。これと同時に、状態切替用スイッチング素子Ｎ１〜Ｎ６４がオフ状態になるため、各階調電圧線ｌ１〜ｌ６４にはラダー抵抗部５６からのアナログ階調電圧が印加されるようになる。
以上の設定により本実施の形態によるデータドライバを通常の動作モードで使用することができるようになる。
【０１２３】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、階調データＤａｔａが６ビットの場合で説明しているが、本発明はこれに限られず、階調データＤａｔａが３ｂｉｔや８ｂｉｔ等であってももちろん構わない。階調データのビット数に応じてシフトレジスタ５０やラッチ回路５２の段数、及び基準電圧選択回路のスイッチング素子Ｔｒの数やラダー抵抗部５６の段数を適宜変更すればよい。
【０１２４】
また、上記実施の形態では、３８４本のデータバスラインを駆動するデータドライバ１６を例にとって説明したが、本発明はこれに限らず、任意の本数のデータバスラインを駆動するデータドライバに適用可能である。
【０１２５】
また、上記実施の形態では、パネルの一端部にのみデータドライバ１６が配置された構成で説明したが、本発明はこれに限らず、図６に示した液晶パネルのように、パネル両端部にデータドライバ１６を配置した場合にももちろん適用可能である。
【０１２６】
また、上記実施の形態においては、アクティブマトリクス型液晶表示装置に本発明を適用した例で説明したが、本発明はこれに限らず他の表示装置、例えばＥＬ（エレクトロルミネッセンス）表示装置等に適用することが可能である。
なお、上記実施の形態における液晶表示装置に用いられるＴＦＴの動作半導体層にはアモルファスシリコンあるいはポリシリコンを用いることができる。
【０１２７】
【発明の効果】
以上の通り、本発明によれば、製造段階において容易で確実な動作試験が行えると共に、試験時間を短縮することができるデータドライバ及びそれを用いた液晶表示装置を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による液晶表示装置の概略構成を示す図である。
【図２】本発明の一実施の形態によるデータドライバを用いた液晶表示装置の概略構成を示す図である。
【図３】本発明の一実施の形態によるデータドライバの概略構成を示す図である。
【図４】本発明の一実施の形態による変形例に係るデータドライバの概略構成を示す図である。
【図５】本発明の一実施の形態による他の変形例に係るデータドライバの概略構成を示す図である。
【図６】従来の液晶表示装置の概略構成を示す図である。
【図７】従来のデータドライバの概略構成を示す図である。
【符号の説明】
１ アレイ基板
２ ゲートバスライン
４ データバスライン
６ ＴＦＴ
８ 画素電極
１６ データドライバ
１８ ゲートドライバ
２０ タイミングコントローラ
２８ データ線
３０ 制御線
５０、 ５００ シフトレジスタ
５２、５０２ ラッチ回路
５４、５０４ バッファ
５６、５０６ ラダー抵抗部
５８、５０８ セレクタ部
６０、７０ 切替スイッチ部
６２、７２ 状態設定回路
６４、７４ 試験用制御部
１０１ 液晶表示パネル
１０３〜１１７ データドライバ
Ｃ１〜Ｃ６４、Ｎ１〜Ｎ６４ 状態切替用スイッチング素子
Ｈ１〜Ｈ６４ 状態切替回路
ｌ１〜ｌ６４ 階調電圧線
ｌｓ１〜ｌｓ６４、Ｐ１〜Ｐ６４ スイッチング素子
Ｒ１〜Ｒ６３ 抵抗
Ｓ１−１〜Ｓ６４−ｍ デコーダ
Ｔｒ１〜Ｔｒ６ スイッチング素子
Claims (5)
- 複数のデータバスラインにアナログ階調電圧を出力するデータドライバであって、
所定の階調数分の複数のアナログ階調電圧を生成する階調電圧生成部と、
前記データバスライン毎に設けられ、階調データに基づいて前記複数のアナログ階調電圧のいずれか１つを選択するデコーダと、
前記階調電圧生成部に接続されて前記複数のアナログ階調電圧毎に設けられ、前記デコーダに前記アナログ階調電圧を供給する複数の階調電圧線と、
動作試験時に前記階調電圧線を前記階調電圧生成部から電気的に切り離す切替部と、
前記複数の階調電圧線における前記階調電圧生成部と反対側の配線端部に設けられ、前記複数の階調電圧線のそれぞれの前記配線端部に出力端が接続されたＣＭＯＳ構造の複数の状態切替用スイッチング素子と、前記状態切替用スイッチング素子の各入力端に接続され、前記複数の状態切替用スイッチング素子のそれぞれの出力状態を“Ｈ”、“Ｌ”、又は“Ｈｉｚ”状態に設定する複数の状態切替回路とを有し、通常動作時に前記複数の階調電圧線端を高インピーダンス状態に維持し、前記動作試験時には前記複数の階調電圧線のそれぞれを独立に“Ｈ”レベル又は“Ｌ”レベルに設定可能な状態設定回路と、
前記動作試験時に前記状態設定回路を制御して、前記複数の階調電圧線のうちの１本だけを順次“Ｈ”状態に設定する試験用制御部と
を有することを特徴とするデータドライバ。 - 複数のデータバスラインにアナログ階調電圧を出力するデータドライバであって、
所定の階調数分の複数のアナログ階調電圧を生成する階調電圧生成部と、
前記データバスライン毎に設けられ、階調データに基づいて前記複数のアナログ階調電圧のいずれか１つを選択するデコーダと、
前記階調電圧生成部に接続されて前記複数のアナログ階調電圧毎に設けられ、前記デコーダに前記アナログ階調電圧を供給する複数の階調電圧線と、
動作試験時に前記階調電圧線を前記階調電圧生成部から電気的に切り離す切替部と、
前記階調電圧生成部と前記デコーダとの間で前記複数の階調電圧線にそれぞれ接続された複数の状態切替用スイッチング素子を有し、前記動作試験時には前記複数の階調電圧線のそれぞれを独立に“Ｈ”レベル又は“Ｌ”レベルに設定可能な状態設定回路と、
前記動作試験時に前記状態設定回路を制御して、前記複数の階調電圧線のうちの１本だけを順次“Ｈ”状態に設定する試験用制御部と
を有することを特徴とするデータドライバ。 - 請求項１又は２に記載のデータドライバにおいて、
前記階調電圧生成部は、
直列に接続された複数の抵抗を備え、抵抗分割により前記複数のアナログ階調電圧を生成するラダー抵抗部を有していること
を特徴とするデータドライバ。 - 請求項１又は２に記載のデータドライバにおいて、
前記階調電圧生成部は、
直列に接続された複数のトランジスタを備え、前記トランジスタのオン抵抗を使用した抵抗分割により前記複数のアナログ階調電圧を生成するラダー抵抗部を有していること
を特徴とするデータドライバ。 - 複数のデータバスラインを有し画像を表示する表示装置であって、
前記複数のデータバスラインにアナログ階調電圧を出力するデータドライバとして、請求項１乃至４のいずれか１項に記載のデータドライバを搭載したこと
を特徴とする表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000217894A JP4615100B2 (ja) | 2000-07-18 | 2000-07-18 | データドライバ及びそれを用いた表示装置 |
| US09/732,700 US6864869B2 (en) | 2000-07-18 | 2000-12-11 | Data driver and display utilizing the same |
| KR1020000078975A KR100647111B1 (ko) | 2000-07-18 | 2000-12-20 | 데이터 드라이버 및 그것을 이용한 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000217894A JP4615100B2 (ja) | 2000-07-18 | 2000-07-18 | データドライバ及びそれを用いた表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002032053A JP2002032053A (ja) | 2002-01-31 |
| JP4615100B2 true JP4615100B2 (ja) | 2011-01-19 |
Family
ID=18712937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000217894A Expired - Fee Related JP4615100B2 (ja) | 2000-07-18 | 2000-07-18 | データドライバ及びそれを用いた表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6864869B2 (ja) |
| JP (1) | JP4615100B2 (ja) |
| KR (1) | KR100647111B1 (ja) |
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-
2000
- 2000-07-18 JP JP2000217894A patent/JP4615100B2/ja not_active Expired - Fee Related
- 2000-12-11 US US09/732,700 patent/US6864869B2/en not_active Expired - Lifetime
- 2000-12-20 KR KR1020000078975A patent/KR100647111B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210151094A1 (en) * | 2019-11-15 | 2021-05-20 | Rohde & Schwarz Gmbh & Co. Kg | Signal analyzer and method of processing data from an input signal |
| US11798618B2 (en) * | 2019-11-15 | 2023-10-24 | Rohde & Schwarz Gmbh & Co. Kg | Signal analyzer and method of processing data from an input signal |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100647111B1 (ko) | 2006-11-17 |
| US20020008684A1 (en) | 2002-01-24 |
| KR20020007956A (ko) | 2002-01-29 |
| US6864869B2 (en) | 2005-03-08 |
| JP2002032053A (ja) | 2002-01-31 |
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| A711 | Notification of change in applicant |
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| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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