JP2011015259A

JP2011015259A - 半導体集積回路装置およびその試験方法

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Publication number: JP2011015259A
Application number: JP2009158677A
Authority: JP
Inventors: Toru Kidokoro; 徹城所
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-07-03
Filing date: 2009-07-03
Publication date: 2011-01-20
Also published as: US20110001509A1

Abstract

【課題】初期不良を効率的に排除する。
【解決手段】端子１１ａ、１１ｍと、端子１１ａ、１１ｍ間を直列形態で接続する第１〜第２ｎ＋１（ｎは１以上の整数）の抵抗素子（抵抗素子群１２）と、第１の抵抗素子の一端が接続される端子１１ａを第０のノードとし、第２ｎ＋１の抵抗素子の他端が接続される端子１１ｍを第２ｎ＋１のノードとし、第ｉ（ｉ＝１〜２ｎの整数）の抵抗素子の他端および第ｉ＋１の抵抗素子の一端の接続点を第ｉのノードとし、第０〜第２ｎ＋１のノードのいずれか一点を選択して出力可能とする選択回路１４と、第２ｋ（ｋ＝０〜ｎの整数）のノードを全て短絡可能とするスイッチ群１５ａと、第２ｋ＋１のノードを全て短絡可能とする第２のスイッチ群１５ｂと、を備える。第２ｋのノード、第２ｋ＋１のノードを全て短絡状態とし、その後、端子１１ａ、１１ｍ間に所定の電圧を一時的に印加する。
【選択図】図１

Description

本発明は、半導体集積回路装置およびその試験方法に関し、特に、抵抗分割回路によって構成されるＤ／Ａ変換機能を有する半導体集積回路装置の試験回路と試験方法に関する。

Ｄ／Ａ変換器（ＤＡＣ）を内蔵する多階調液晶ドライバＩＣは、全液晶駆動出力端子毎にＤＡＣを有しており、入力された多階調データである複数ビットのディジタル信号に応じて、それぞれの液晶駆動出力端子からアナログ電圧を出力する。このため、ＤＡＣを内蔵する多階調液晶ドライバＩＣの検査は、すべてのＤＡＣから出力されるアナログ電圧を測定し判定する。このようなドライバＩＣの検査では、高精度なアナログ電圧測定器による測定が必要となる。

そこで高精度なアナログ電圧測定器による測定に代えて、コンパレータによるディジタル判定が可能となり、大幅な検査時間の短縮化、及び安価なディジタル検査装置の使用による高精度な検査が可能となる半導体集積回路装置が特許文献１に開示されている。この半導体集積回路装置は、少なくとも２個の基準電源電圧入力端子と、該基準電源電圧入力端子間の電圧を抵抗分割して、中間電圧を発生させる抵抗分割回路と、入力ディジタル信号に応じて、上記基準電源電圧及び中間電圧の内から一つの電圧を選択して出力させるためのスイッチ回路とを含むＤ／Ａ変換器を内蔵し、該Ｄ／Ａ変換器の出力電圧を、その出力端子より出力させる構成とする。そして、上記抵抗分割回路の一部を部分的に短絡するためのスイッチ手段を設ける。このような半導体集積回路装置によれば、検査対象となる各出力電圧間の電位差の拡大が可能となり、コンパレータによるディジタル判定が可能となる。

特開２０００−１６５２４４号公報

以下の分析は本発明において与えられる。

ところで、一般にＬＣＤドライバにおいては、抵抗分割回路によって分圧された電位の配線が長距離にわたって並走するようにレイアウトされている。このような構成のＬＣＤドライバの寿命を考慮すれば、隣接配線の電圧は低いことが望ましい。しかし、初期不良を排除するためにスクリーニングを行う場合、隣接配線間に充分高い電圧を印加することが求められる。

従来の半導体集積回路装置は、試験を容易化する手段として、階調電位差の拡大を目的として隣接配線の電位差を拡大するものの、スクリーニング効果を得るための電圧を隣接配線間に印加する機能を備えていない。したがって、効果的なスクリーニングを行うことができず初期不良を効率的に排除することができない。

本発明の１つのアスペクト（側面）に係る半導体集積回路装置は、第１および第２の端子と、第１および第２の端子間を直列形態で接続する第１〜第２ｎ＋１（ｎは１以上の整数）の抵抗素子と、第１の抵抗素子の一端が接続される第１の端子を第０のノードとし、第２ｎ＋１の抵抗素子の他端が接続される第２の端子を第２ｎ＋１のノードとし、第ｉ（ｉ＝１〜２ｎの整数）の抵抗素子の他端および第ｉ＋１の抵抗素子の一端の接続点を第ｉのノードとし、第０〜第２ｎ＋１のノードのいずれか一点を選択して出力可能とする選択回路と、第２ｋ（ｋ＝０〜ｎの整数）のノードを全て短絡可能とする第１のスイッチ群と、第２ｋ＋１のノードを全て短絡可能とする第２のスイッチ群と、を備える。

本発明の他のアスペクト（側面）に係る半導体集積回路装置の試験方法は、第１および第２の端子と、第１および第２の端子間を直列形態で接続する第１〜第２ｎ＋１（ｎは１以上の整数）の抵抗素子と、を備え、第１の抵抗素子の一端が接続される第１の端子を第０のノードとし、第２ｎ＋１の抵抗素子の他端が接続される第２の端子を第２ｎ＋１のノードとし、第ｉ（ｉ＝１〜２ｎの整数）の抵抗素子の他端および第ｉ＋１の抵抗素子の一端の接続点を第ｉのノードとし、第０〜第２ｎ＋１のノードのいずれか一点を選択して出力可能とする半導体集積回路装置の試験方法であって、第２ｋ（ｋ＝０〜ｎの整数）のノードを全て短絡状態とし、第２ｋ＋１のノードを全て短絡状態とするステップ（ａ）と、その後、第１および第２の端子間に所定の電圧を一時的に印加するステップ（ｂ）と、その後、第２ｋ（ｋ＝０〜ｎの整数）のノードを全て開放状態とし、第２ｋ＋１のノードを全て開放状態とするステップ（ｃ）と、を含む。

本発明によれば、スクリーニングに必要な電圧を隣接配線間に印加することができ、出荷品質が向上する。

本発明の実施例に係る半導体集積回路装置の回路図である。本発明の実施例に係る半導体集積回路装置のレイアウトを示す図である。本発明の実施例に係る半導体集積回路装置の第１の試験方法を示すフローチャートである。本発明の実施例に係る半導体集積回路装置の第２の試験方法を示すフローチャートである。

本発明の実施形態に係る半導体集積回路装置は、第１および第２の端子（図１の１１ａ、１１ｍ）と、第１および第２の端子間を直列形態で接続する第１〜第２ｎ＋１（ｎは１以上の整数）の抵抗素子（図１の１２）と、第１の抵抗素子の一端が接続される第１の端子を第０のノードとし、第２ｎ＋１の抵抗素子の他端が接続される第２の端子を第２ｎ＋１のノードとし、第ｉ（ｉ＝１〜２ｎの整数）の抵抗素子の他端および第ｉ＋１の抵抗素子の一端の接続点を第ｉのノードとし、第０〜第２ｎ＋１のノードのいずれか一点を選択して出力可能とする選択回路（図１の１４）と、第２ｋ（ｋ＝０〜ｎの整数）のノードを全て短絡可能とする第１のスイッチ群（図１の１５ａ）と、第２ｋ＋１のノードを全て短絡可能とする第２のスイッチ群（図１の１５ｂ）と、を備える。

半導体集積回路装置において、第１および第２のスイッチ群は、通常動作モードでは開放状態とされ、テストモードでは一時的に短絡状態とされることが好ましい。

半導体集積回路装置において、選択回路を複数備え、第０〜第２ｎ＋１のノードからそれぞれ対応する配線が複数の選択回路への分岐点に向けて並走して配線されることが好ましい。

半導体集積回路装置において、複数の選択回路は、出力セル配置領域において、出力セル配置領域における複数の配線の配置領域下に配置されることが好ましい。

以上のような半導体集積回路装置の試験方法において、第２ｋ（ｋ＝０〜ｎの整数）のノードを全て短絡状態とし、第２ｋ＋１のノードを全て短絡状態とするステップ（ａ）と、その後、第１および第２の端子間に所定の電圧を一時的に印加するステップ（ｂ）と、その後、第２ｋ（ｋ＝０〜ｎの整数）のノードを全て開放状態とし、第２ｋ＋１のノードを全て開放状態とするステップ（ｃ）と、を含む。

半導体集積回路装置の試験方法において、ステップ（ｃ）の後に、第１〜第２ｎ＋１の抵抗素子の電気的特性の測定を行うステップ（ｄ）をさらに含むことが好ましい。

半導体集積回路装置の試験方法において、ステップ（ａ）の前に、第１〜第２ｎ＋１の抵抗素子の初期の電気的特性の測定を行うステップ（ａ０）と、ステップ（ｄ）の後に、ステップ（ａ０）および（ｄ）におけるそれぞれ対応する初期の電気的特性の測定結果を比較するステップ（ｅ）と、をさらに含むことが好ましい。

以上のような試験方法によれば、第２ｋ（ｋ＝０〜ｎの整数）のノードを全て短絡状態とし、第２ｋ＋１のノードを全て短絡状態とし、その後、第１および第２の端子間に所定の電圧を一時的に印加するので、スクリーニングに必要な電圧を隣接配線間に印加することができる。したがって、効果的なスクリーニングを行うことができ、初期不良を効率的に排除することが可能である。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の実施例に係る半導体集積回路装置の回路図である。図１において、半導体集積回路装置は、端子１１ａ、１１ｂ、・・１１ｍ、抵抗素子群１２、配線群１３、選択回路１４、スイッチ群１５ａ、１５ｂ、出力端子１６を備える。

端子１１ａ、１１ｂ、・・１１ｍは、基準電圧源をそれぞれ供給する端子であって、端子１１ａ、１１ｍ間に抵抗素子群１２が接続される。抵抗素子群１２は、直列形態で接続される多数の抵抗素子からなり、抵抗素子同士の各接続点（ノード）から配線群１３の各配線が配線される。選択回路１４は、不図示の制御信号によって配線群１３の一つを選択し、選択した配線の電圧を出力端子１６に出力する。

ここで抵抗素子群１２において、端子１１ａが接続される点をノード０、端子１１ｍが接続される点をノード２ｎ＋１とする。また、抵抗素子群１２の途中の接続点をノード０に近い側から順にそれぞれノード１、２、・・２ｎとする。スイッチ群１５ａは、第２ｋ（ｋ＝０〜ｎの整数）のノードを全て短絡可能とする。スイッチ群１５ｂは、第２ｋ＋１のノードを全て短絡可能とする。

以上のような構成において、スイッチ群１５ａ、１５ｂを全て開放状態とし、端子１１ａに基準電源を与え、端子１１ｍを接地とした場合、ノード０〜２ｎ＋１には、それぞれ基準電圧を分割した階調電位が現れる。選択回路１４は、ノード０〜２ｎ＋１の一つを選択し、選択した配線の電圧を出力端子１６に出力するＤ／Ａ変換器として機能する。

なお、端子１１ｂ、・・１１ｍ−１は、開放状態としてもよい。また、端子１１ｂ、・・１１ｍ−１に対し、抵抗素子群１２の各抵抗値が理想的な場合において表れる電位を外部から与えるようにしてもよい。この場合、Ｄ／Ａ変換器における誤差を減少させることができる。

次に半導体集積回路装置のレイアウトの例について説明する。図２は、本発明の実施例に係る半導体集積回路装置のレイアウトを示す図である。図２において、半導体集積回路装置は、抵抗素子群１２ａ、１２ｂ、配線群１３ａ、１３ｂ、出力セル配置領域１７ａ、１７ｂ、制御回路１８を備える。

制御回路１８は、図１で説明したスイッチ群１５ａ、１５ｂ、端子１１ａ、１１ｂ、・・１１ｍ、および端子１１ａ、１１ｂ、・・１１ｍへの電圧供給機能を有する。抵抗素子群１２ａ、１２ｂは、抵抗素子群１２と同様のものである。配線群１３ａ、１３ｂは、配線群１３と同様のものであり、制御回路１８からそれぞれ両側の出力セル配置領域１７ａ、１７ｂに対し延在して配置される。出力セル配置領域１７ａ、１７ｂにおいて、それぞれ配線群１３ａ、１３ｂの配置領域下に複数の選択回路１４が配置される。

図３は、本発明の実施例に係る半導体集積回路装置の第１の試験方法を示すフローチャートである。

ステップＳ１１において、スイッチ群１５ａ、１５ｂを全て短絡（オン）とする。

ステップＳ１２において、端子１１ａに例えば１０Ｖの電圧を印加し、端子１１ｍを接地する。ここで印加時間は例えば１秒程度とする。これら電圧および印加時間は、初期不良を除外するために必要な値とする。

ステップＳ１３において、スイッチ群１５ａ、１５ｂを全て開放（オフ）とする。

ステップＳ１４において、抵抗素子群１２の電気的特性を測定し、電気的特性が所定の範囲外であった場合、試験に供された半導体集積回路装置は、不良品であると判定される。ここで、電気的特性の測定とは、エージング試験を除く、製品試験全般を指す。具体的には、抵抗精密測定による階調試験、リーク電流試験、機能試験等である。

上述のように、図３のフローチャートに示す方試験方法によれば、少ない試験工程で、信頼性に問題のある製品を判別し、確実にスクリーニングすることができる。

図４は、本発明の実施例に係る半導体集積回路装置の第２の試験方法を示すフローチャートである。図４において、図３と同一の符号は、同一の処理を行うステップであり、その説明を省略する。

ステップＳ１０において、抵抗素子群１２の初期の電気的特性を測定し、測定結果を記憶しておく。ここで、「初期の」電気的特性とは、後述するステップＳ１２における端子への電圧印加前の電気的特性ということを意味する。

ステップＳ１４ａにおいて、抵抗素子群１２の電気的特性を再度測定し、測定結果を記憶しておく。

ステップＳ１５において、ステップＳ１０とステップＳ１４ａとで測定した２つの電気的特性を比較する。比較結果が所定の値以上離れていたことを示す場合、試験に供された半導体集積回路装置は、不良品であると判定される。

以上のような半導体集積回路装置の試験方法によれば、配線短絡用のスイッチ群１５ａ、１５ｂを全てオンにして、隣接配線間に最大電圧を印加することで、信頼性に問題のある製品が破壊される。その後、スイッチ群１５ａ、１５ｂを全てオフにして、不良品を除去する。このように隣接配線間に最大電圧を印加することによって、信頼性に問題のありながら良品と判定される虞のある製品を破壊させ、取り除くことができる。

ここで、図３のフローチャートに示す試験方法は、不良品と判定された製品が、ステップＳ１２における電圧印加により劣化した結果、特性不良と判定されたものであるのか、あるいは元々初期的な不良要素を抱えていた製品であるのかについて、判断することができない。

一方、図４のフローチャートに示す試験方法では、不良品と判定された製品が、ステップＳ１２における電圧印加により劣化した結果、特性不良となったものであるのか、あるいは元々初期的な不良要素を抱えていた製品であるのか、を判別することができる。その判別結果を用いて、製品不良の発生原因となった製造工程を特定することにより、製造工程へのフィードバックを行うことができる。これにより、製造歩留まりを向上することができるという優れた効果を有する。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１１ａ、１１ｂ、・・１１ｍ端子
１２、１２ａ、１２ｂ抵抗素子群
１３、１３ａ、１３ｂ配線群
１４選択回路
１５ａ、１５ｂスイッチ群
１６出力端子
１７ａ、１７ｂ出力セル配置領域
１８制御回路

Claims

第１および第２の端子と、
前記第１および第２の端子間を直列形態で接続する第１〜第２ｎ＋１（ｎは１以上の整数）の抵抗素子と、
前記第１の抵抗素子の一端が接続される前記第１の端子を第０のノードとし、前記第２ｎ＋１の抵抗素子の他端が接続される前記第２の端子を第２ｎ＋１のノードとし、第ｉ（ｉ＝１〜２ｎの整数）の抵抗素子の他端および第ｉ＋１の抵抗素子の一端の接続点を第ｉのノードとし、
第０〜第２ｎ＋１のノードのいずれか一点を選択して出力可能とする選択回路と、
第２ｋ（ｋ＝０〜ｎの整数）のノードを全て短絡可能とする第１のスイッチ群と、
第２ｋ＋１のノードを全て短絡可能とする第２のスイッチ群と、
を備えることを特徴とする半導体集積回路装置。
前記第１および第２のスイッチ群は、通常動作モードでは開放状態とされ、テストモードでは一時的に短絡状態とされることを特徴とする請求項１記載の半導体集積回路装置。
前記選択回路を複数備え、
第０〜第２ｎ＋１のノードからそれぞれ対応する配線が前記複数の選択回路への分岐点に向けて並走して配線されることを特徴とする請求項１記載の半導体集積回路装置。
前記複数の選択回路は、出力セル配置領域において、前記出力セル配置領域における複数の配線の配置領域下に配置されることを特徴とする請求項３記載の半導体集積回路装置。
第１および第２の端子と、前記第１および第２の端子間を直列形態で接続する第１〜第２ｎ＋１（ｎは１以上の整数）の抵抗素子と、を備え、
前記第１の抵抗素子の一端が接続される前記第１の端子を第０のノードとし、前記第２ｎ＋１の抵抗素子の他端が接続される前記第２の端子を第２ｎ＋１のノードとし、第ｉ（ｉ＝１〜２ｎの整数）の抵抗素子の他端および第ｉ＋１の抵抗素子の一端の接続点を第ｉのノードとし、
第０〜第２ｎ＋１のノードのいずれか一点を選択して出力可能とする半導体集積回路装置の試験方法であって、
第２ｋ（ｋ＝０〜ｎの整数）のノードを全て短絡状態とし、第２ｋ＋１のノードを全て短絡状態とするステップ（ａ）と、
その後、前記第１および第２の端子間に所定の電圧を一時的に印加するステップ（ｂ）と、
その後、第２ｋ（ｋ＝０〜ｎの整数）のノードを全て開放状態とし、第２ｋ＋１のノードを全て開放状態とするステップ（ｃ）と、
を含むことを特徴とする半導体集積回路装置の試験方法。
前記ステップ（ｃ）の後に、前記第１〜第２ｎ＋１の抵抗素子の電気的特性の測定を行うステップ（ｄ）をさらに含むことを特徴とする請求項５記載の半導体集積回路装置の試験方法。
前記ステップ（ａ）の前に、前記第１〜第２ｎ＋１の抵抗素子の初期の電気的特性の測定を行うステップ（ａ０）と、
前記ステップ（ｄ）の後に、前記ステップ（ａ０）および（ｄ）におけるそれぞれ対応する初期の電気的特性の測定結果を比較するステップ（ｅ）と、
をさらに含むことを特徴とする請求項６記載の半導体集積回路装置の試験方法。