JPWO2007122950A1 - 半導体装置、半導体試験装置、及び半導体装置の試験方法 - Google Patents

Abstract

複数のＤＡＣを備える半導体集積回路の良品判別の試験では、ＤＡＣの数の増加や、高解像度化によって、試験時間が長くなってしまう、という課題がある。２つのＤＡＣ、すなわち、ＤＡＣ１と、ＤＡＣ２を試験する場合、制御部（１７０）はＤＡＣ１と、ＤＡＣ２のデジタル入力値を、交互に増加させてゆくことにより、ＤＡＣ１と、ＤＡＣ２のアナログ出力値が入力された比較部１の出力は、“０”と、“１”との間で反転を繰り返す。前記比較部１の出力パターンを、判定部（１８０）で期待値と一致するか否かを判定することで、ＤＡＣの良品判別を行う。

Description

本発明は、半導体装置、半導体試験装置、及び半導体装置の試験方法に関するものであり、デジタルアナログ変換器（以下、ＤＡＣと称す）を備えた半導体装置、その試験を行う半導体試験装置、及び半導体装置の試験方法の改良に関し、特に、複数のＤＡＣを有する半導体機器の試験を行うにあたり、その試験の容易化を可能にしたものに関する。

半導体プロセスの進歩に伴い、同一の半導体集積回路内に複数のＤＡＣを搭載することが可能になっている。複数のＤＡＣを搭載する半導体集積回路の試験では、搭載するＤＡＣの個数が多い場合やその解像度が高い（分解能が大きい）場合、試験時間が長くなる傾向がある。

従来、この種の半導体集積回路の試験時間を短縮する取り組みの１つとして、ＤＡＣの出力をアナログデジタル変換器（以下、ＡＤＣと称す）を用いて試験を実施する方式があるが、高解像度のＤＡＣの試験にはＤＡＣよりも高精度なＡＤＣが必要となるので、これらを搭載した半導体集積回路の回路規模が大きくなるという問題がある。

また、その他に、特許文献１やその公開公報である特許文献２に開示されている様に、比較器を用いて、３つ以上のＤＡＣの比較を行い、その比較結果から判定を行う方式がある。
特公昭６４−９７７１号公報 特開昭６１−１６６２４号公報

しかしながら、特許文献１や特許文献２に示された従来例の方法は、実稼動中のシステム、即ち、正常に動作しているシステムに故障が生じたか否かを検出するものであり、この方法は、出荷前の半導体集積回路が良品か否かを判定する試験方法を提供するものではない。

即ち、この特許文献１や特許文献２に示された従来例の方法は、３つ以上のＤＡＣを必要とするものであり、また３つ以上のＤＡＣに同時に故障は存在しないことを前提とするため、この従来例の方法は、出荷前の良品の判定を行うことを目的とする半導体集積回路の試験方式に適するものではない。

また、この特許文献１や特許文献２に示された従来例の方法は、３つ以上のＤＡＣ中の奇数番のＤＡＣに与えるデジタル入力値を固定して、偶数番のＤＡＣに与えるデジタル入力値をその最小値から最大値まで順次“１”ずつ増加させて奇数番と偶数番のＤＡＣの出力を比較し、その後、奇数番目のＤＡＣに与えるデジタル入力を“１”増加させたうえで、再度、偶数番目のＤＡＣに与えるデジタル入力値をその最小値から最大値まで順次“１”ずつ増加させて奇数番と偶数番のＤＡＣの出力を比較する、という動作を繰り返す方法であるため、故障検出効率が悪く、試験の高速化に適するものではない。

本発明は、上記のような問題点を解決するためになされたものであり、２つ以上のＤＡＣを搭載する半導体集積回路の試験の高速化を可能とする、あるいは、半導体集積回路単独での試験を可能にする、ＤＡＣを備えた半導体装置、半導体試験装置、及び半導体装置の試験方法を提供することを目的とする。

上記課題を解決するために、本発明の請求項１に係る半導体装置は、２つ以上のデジタルアナログ変換器（以下、ＤＡＣと称す）と、前記２つ以上のＤＡＣ中の少なくとも２個のＤＡＣに入力されるデジタル入力値を設定する設定部と、前記少なくとも２個のＤＡＣから出力されるアナログ出力値の大小を相互に比較し該比較結果を出力する比較部とを備えたことを特徴とする。

また、本発明の請求項２に係る半導体装置は、請求項１に記載の半導体装置において、前記設定部は、プログラムを格納するメモリと、該メモリに格納された前記プログラムに従い前記少なくとも２個のＤＡＣに入力されるデジタル入力値を制御するＣＰＵとからなることを特徴とする。

また、本発明の請求項３に係る半導体装置は、請求項１に記載の半導体装置において、前記比較結果に基づき前記少なくとも２個のＤＡＣの良，不良を判定する判定部を、さらに備えたことを特徴とする。

また、本発明の請求項４に係る半導体装置は、請求項１に記載の半導体装置において、前記少なくとも２個のＤＡＣに入力されるデジタル入力値を制御するパターンを生成するパターン生成部を、さらに備えたことを特徴とする。

また、本発明の請求項５に係る半導体装置は、請求項１に記載の半導体装置において、前記少なくとも２個のＤＡＣから出力されるアナログ出力値にオフセットを付加する補正を行うオフセット補正部を、さらに備えたことを特徴とする。

また、本発明の請求項６に係る半導体装置は、請求項１に記載の半導体装置において、前記少なくとも２個のＤＡＣに入力されるデジタル入力値にオフセットを付加する補正を行うオフセット補正部を、さらに備えたことを特徴とする。

また、本発明の請求項７に係る半導体試験装置は、２つ以上のＤＡＣを備えた半導体装置の良否判定試験を行う装置であって、前記少なくとも２個のＤＡＣを制御する制御部と、前記少なくとも２個のＤＡＣから出力されるアナログ出力値の大小を相互に比較する比較部と、該比較部による比較結果に基づき当該２つのＤＡＣの良，不良を判定する判定部とを備えたことを特徴とする。

また、本発明の請求項８に係る半導体試験装置は、請求項７に記載の半導体試験装置において、前記制御部は、２つの前記ＤＡＣから出力されるアナログ出力値の比較結果の出力信号が、交互に反転する値となるように、２つの前記ＤＡＣに入力されるデジタル入力値を制御することを特徴とする。

また、本発明の請求項９に係る半導体試験装置は、請求項７に記載の半導体試験装置において、前記比較部は、複数対の前記ＤＡＣから出力されるアナログ出力値同士を同時に比較する複数の比較部からなることを特徴とする。

また、本発明の請求項１０に係る半導体試験装置は、請求項７に記載の半導体試験装置において、前記比較部は、前記少なくとも２つ以上のＤＡＣのうちに、１つのＤＡＣから出力されるアナログ出力値と、残りのＤＡＣのアナログ出力値との大小を同時に比較する複数の比較部からなることを特徴とする。

また、本発明の請求項１１に係る半導体試験装置は、請求項７に記載の半導体試験装置において、前記判定部は、前記比較部による比較結果が所定のパターンと一致するか否かにより、前記２つのＤＡＣの良，不良を判定することを特徴とする。

また、本発明の請求項１２に係る半導体試験装置は、請求項１１に記載の半導体試験装置において、前記所定のパターンは、交互に反転する値からなるパターンであり、前記判定部は、前記比較部による比較結果が、前記交互に反転する値となるか否かを判定することにより、前記２つのＤＡＣの良，不良を判定することを特徴とする。

また、本発明の請求項１３に係る半導体装置の試験方法は、２つ以上のＤＡＣを備えた半導体装置の試験方法であって、任意の２つの前記ＤＡＣを制御する制御工程と、任意の２つの前記ＤＡＣから出力されるアナログ出力値の大小を相互に比較する比較工程と、該比較工程による比較結果から該任意の２つのＤＡＣの良，不良を判定する判定工程とを含むことを特徴とする。

また、本発明の請求項１４に係る半導体装置の試験方法は、請求項１３に記載の半導体装置の試験方法において、前記制御工程は、２つの前記ＤＡＣから出力されるアナログ出力値の比較結果の出力信号が、交互に反転する値となるように、２つの前記ＤＡＣに入力されるデジタル入力値を制御することを特徴とする。

また、本発明の請求項１５に係る半導体装置の試験方法は、請求項１３に記載の半導体装置の試験方法において、前記判定工程は、前記比較工程による比較結果が、交互に反転する値となるか否かを判定することにより、２つの前記ＤＡＣの良，不良を判定することを特徴とする。

また、本発明の請求項１６に係る半導体装置の試験方法は、２つ以上のＤＡＣを備えた半導体装置の試験方法であって、前記２つ以上のＤＡＣのうちの、任意の１つのＤＡＣのみを、そのアナログ出力値を直接試験する方法により試験する第１の試験工程と、前記２つのＤＡＣのうちの、任意の２つのＤＡＣのデジタル入力値を制御する制御工程と、前記任意の２つのＤＡＣから出力されるアナログ出力値の大小を相互に比較する比較工程と、該比較工程による比較結果から、該２つのＤＡＣの良，不良を判定する判定工程とを含み、前記第１の試験工程により良品と判定された前記任意の１つのＤＡＣのアナログ出力値と、前記２つ以上のＤＡＣのうちの、他の１つのＤＡＣのアナログ出力値とを相互に比較することにより、前記他の１つのＤＡＣを試験する第２の試験工程とを含むことを特徴とする。

また、本発明の請求項１７に係る半導体装置の試験方法は、請求項１６に記載の半導体装置の試験方法において、前記制御工程は、前記任意の１つのＤＡＣと、前記他の１つのＤＡＣ、のいずれか一方のＤＡＣの全てのアナログ出力値を、正，負いずれかの同一方向に任意のアナログ値分ずらせるオフセット工程を、さらに含むことを特徴とする。

また、本発明の請求項１８に係る半導体装置の試験方法は、請求項１６に記載の半導体装置の試験方法において、同一のデジタル入力値に対しアナログ出力値が相異なる任意の第１のＤＡＣと、任意の第２のＤＡＣとを試験する際、前記制御工程は、前記第１のＤＡＣのデジタル入力値を、前記第１のＤＡＣのアナログ出力値が前記第２のＤＡＣのアナログ出力値に近づくように増加または減少させる工程と、前記第１のＤＡＣのアナログ出力値と、前記第２のＤＡＣのアナログ出力値とを比較する比較手段の比較結果が反転した時点の前記第１のＤＡＣのデジタル入力値と、前記第２のＤＡＣのデジタル入力値との差を、オフセット値とする工程とを含み、前記比較工程は、前記第１のＤＡＣのアナログ出力値が、前記第２のＤＡＣのアナログ出力値に近づくように、前記第１のＤＡＣのデジタル入力値または前記第２のＤＡＣのデジタル入力値に前記オフセット値を与えた後、前記２つのＤＡＣから出力されるアナログ出力値の大小を相互に比較する工程を含むことを特徴とする。

本発明によれば、任意の二つのＤＡＣのデジタル入力値を設定する制御部と、前記制御部によってデジタル値を設定されたＤＡＣのアナログ出力値の大小を比較する比較部と、前記比較手段によって出力される比較結果のパターンから良，不良を判断する判定部を設け、対となるＤＡＣのアナログ値を前記比較部で比較した比較結果が交互に反転するように各々のＤＡＣのデジタル値を前記制御部で制御し、前記判定部によって前記比較結果のパターンが例えば“０”，“１”を交互に繰り返す等の期待されるパターンと一致するか否かで良品か不良品かを判定するようにしたので、２つのＤＡＣのアナログ値を比較して、その比較結果のパターンが期待されるパターンと一致するかで良品か不良品かを判定することが可能であり、２つ以上のＤＡＣを備える半導体集積回路の良品判別の試験を小規模な付加回路により高速に試験を実施することが可能となる。

図１は、本発明の実施の形態１における、半導体集積回路試験装置が直接半導体集積回路内のＤＡＣのデジタル入力値を制御する場合の構成を示す図である。 図２は、前記実施の形態１における、ＤＡＣのデジタル入力値が“２”ずつ増加する場合の設定パターンと比較結果を示す図である。 図３は、前記実施の形態１における、抵抗を共有するように構成した複数のＤＡＣの構成を示す図である。 図４（ａ）は、前記実施の形態１における、ＤＡＣの積分直線性誤差および微分直線性誤差を説明する図である。 図４（ｂ）は、本発明の実施の形態２における、ＤＡＣが積分直線性誤差もしくは微分直線性誤差を有する場合の試験方法を示すフローチャート図である。 図４（ｃ）は、本発明の実施の形態２における、ＤＡＣ単独での試験と、２つのＤＡＣの出力を比較部を用いて判定する試験とを、１台の装置で実行できる半導体集積回路試験装置の構成を示す図である。 図５（ａ）は、前記分圧式ＤＡＣの構成例を示す図である。 図５（ｂ）は、本発明の実施の形態３における、ＤＡＣにオフセットを与えた場合のアナログ値を示す図である。 図５（ｃ）は、参照電圧を可変できる分圧式ＤＡＣの構成例を示す図である。 図５（ｄ）は、本発明の実施の形態３による半導体集積回路、および半導体集積回路試験装置の構成を示す図である。 図６は、本発明の実施の形態３における、ＤＡＣのデジタル入力値が“１”ずつ増加する場合のＤＡＣのデジタル値の設定パターンと比較結果を示す図である。 図７は、本発明の実施の形態４における、オフセット値検出の手順を示す図である。 図８は、本発明の実施の形態５における、ＣＰＵがＤＡＣを制御する場合の構成を示す図である。 図９は、本発明の実施の形態６における、ＣＰＵがＤＡＣを制御し半導体集積回路単体で試験を実施する場合の構成を示す図である。 図１０は、本発明の実施の形態７における、専用の制御回路がＤＡＣを制御し半導体集積回路単体で試験する場合の構成を示す図である。

符号の説明

１００ 半導体集積回路
１１０ 選択部
１２０ レジスタ部
１３０ ＤＡＣ部
１４０ スイッチ部
１５０ 比較部
１６０ 半導体集積回路試験装置
１７０ 制御部
１８０ 判定部
７０１ レジスタの初期化手順
７０２ ＤＡＣのオフセットの大小判定手順
７０３ オフセット値検出手順
７０４ オフセット値設定手順
８００ 半導体集積回路
８１０ ＣＰＵバス
８１１ ＣＰＵ
８１２ メモリ
８２０ レジスタ部
８３０ ＤＡＣ部
８４０ スイッチ部
８５０ 比較部
８６０ 半導体集積回路試験装置
８７０ 制御部
８８０ 判定部
９００ 半導体集積回路
９１０ ＣＰＵバス
９１１ ＣＰＵ
９１２ メモリ
９２０ レジスタ部
９３０ ＤＡＣ部
９４０ スイッチ部
９５０ 比較部
９８０ 結果出力レジスタ
１０００ 半導体集積回路
１０１０ ＣＰＵバス
１０１１ ＣＰＵ
１０１２ メモリ
１０１３ パターン生成部
１０１５ オフセット補正部
１０１４ 制御部
１０２０ レジスタ部
１０３０ ＤＡＣ部
１０４０ スイッチ部
１０５０ 比較部
１０８０ 結果出力レジスタ

以下、本発明の実施の形態を、図面を用いて説明する。

（実施の形態１）
図１は、本発明の実施の形態１による、デジタルアナログ変換器を備えた半導体集積回路を示す。
図１において、１００は半導体集積回路、１１０はレジスタ設定部、１２０はレジスタ部、１３０はＤＡＣ部、１４０はスイッチ部、１５０は比較部である。また、１６０は半導体集積回路試験装置、１７０は制御部、１８０は判定部である。

本実施の形態１において、半導体集積回路１００は、上記レジスタ設定部１１０，レジスタ部１２０，ＤＡＣ部１３０，スイッチ部１４０，および比較部１５０を有する。

レジスタ設定部１１０は、外部からの命令により、レジスタ部１２０の任意のレジスタを選択してそのレジスタ値を設定する。レジスタ部１２０は、レジスタ１ないしレジスタｎ（ｎ＝２ｍ；但し、ｍは１以上の整数）からなり、ＤＡＣ部１３０に入力するデジタル入力値を設定する。

ＤＡＣ部１３０は、ＤＡＣ１ないしＤＡＣｎからなり、それぞれのデジタル入力値をアナログ出力値に変換する。スイッチ部１４０は、ＤＡＣ部１３０を構成する任意のＤＡＣと、比較部１５０を構成する任意の比較部とを接続する。例えば、ＤＡＣ２ｋ−１，ＤＡＣ２ｋ（ｋ＝１〜ｍ，２ｍ＝ｎ）と、比較部ｋとを接続するように設定可能である。

１５０は比較部であり、比較部１ないし比較部ｍからなる。各比較部ｋは、スイッチ部１４０を介して出力されたＤＡＣｘ，ＤＡＣｙ（ｘ，ｙ＝１〜ｎである。但し、ｘ≠ｙ）のアナログ出力値同士を比較する。

また、本実施の形態１の半導体集積回路試験装置１６０は、上記制御部１７０、および判定部１８０を有する。制御部１７０は、半導体集積回路１００内のレジスタ設定部１１０、およびスイッチ部１４０を制御する。判定部１８０は、比較部１５０の比較結果を判定する。

次に、本実施の形態１の半導体集積回路試験装置１６０の動作について説明する。
試験対象のＤＡＣを選択するために、制御部１７０により、任意の２つのＤＡＣと、該２つのＤＡＣのアナログ出力値の大小を比較する任意の比較部とを接続するようにスイッチ部１４０が設定される。

以下ではその一例として、ＤＡＣ１，ＤＡＣ２のアナログ出力値の大小を比較部１で比較し、判定部１８０で良否判定する場合を例にとって説明する。ＤＡＣ３，ＤＡＣ４の対，・・・，ＤＡＣｎ−１，ＤＡＣｎの対に関しても同様の手順で良否判定が可能であり、これら全ての対の良否判定を並行して行うことも可能である。

本実施の形態１は、出力に単調増加性を有するＤＡＣ１と、ＤＡＣ２に、偶数と、奇数のデジタル入力値をそれぞれ供給し、その後、ＤＡＣ１と、ＤＡＣ２に、奇数と、偶数のデジタル入力値をそれぞれ供給し、ＤＡＣ１と、ＤＡＣ２のアナログ出力値の比較結果が、“１”，“０”を交互に繰り返した後、“０”，“１”を交互に繰り返す期待値と一致するか否かで、検査を行うようにしたものである。

即ち、制御部１７０により、図２に示すように、ＤＡＣ１のデジタル入力値に“０”が設定され、その半サイクル後、ＤＡＣ２のデジタル入力値に“１”が設定される。この時の比較部１の出力が“１”であるとする。なお、図中のハッチングは、信号値が“１”か“０”かが確定していない期間を示す。

次の１サイクル目でＤＡＣ１のデジタル入力値が“２” だけ増加されて“２”が設定されると、比較部１の出力は“０”となる。その半サイクル後、ＤＡＣ２のデジタル入力値が“２”だけ増加されて“３”が設定されると、比較部１の出力は“１”となる。このように、互いに半サイクルずらせてＤＡＣ１のデジタル入力値が偶数に、ＤＡＣ２のデジタル入力値が奇数になるように、交互に設定されることで、比較部１の出力は“１”と“０”とが交互に現れるものとなる。

以後、同様にして、ＤＡＣ１，ＤＡＣ２のデジタル入力値を互いに半サイクルずらせて“２”ずつ増加させてゆき、ＤＡＣ１のデジタル入力値がその設定可能な上限である“２ｋ”まで到達すると、今度は、ＤＡＣ２のデジタル入力値が“０”に、その半サイクル後、ＤＡＣ１のデジタル入力値が“１”に、それぞれ設定され、以後、ＤＡＣ１，ＤＡＣ２のデジタル入力値が互いに半サイクルだけずらせて“２”ずつ増加されてゆく。このように、ＤＡＣ２のデジタル入力値が偶数に、ＤＡＣ１のデジタル入力値が奇数になるように、互いに半サイクルずらせて交互に設定されることで、比較器１の出力は“０”と“１”とが交互に現れる。

ここで、仮に、ＤＡＣ１と、ＤＡＣ２の少なくとも一方に、その出力が、特定の電位に固定されてしまう等の不具合があれば、比較部１の出力は“０”あるいは“１”が続いて現れる、等となり、上述のような、“０”と“１”とが交互に現れる出力パターンとはならない。

このため、判定部１８０により、前記比較部１の出力パターンが、期待値、即ち、上述のような初めは“１”と“０”とが交互に現れ、その後“０”と“１”とが交互に現れるパターン、と一致するか否かが判定される。

前記比較部１の出力パターンが期待値と一致すれば、ＤＡＣ１，２はともに良品であり、一致しなければ、ＤＡＣ１，２は少なくとも一方が良品でないと判定できる。

なお、この判定は、判定部１８０において、比較部１の出力をシフトレジスタに蓄積しておき、これと、期待されるパターンを予め記憶しているＲＯＭ等の出力とを比較する等により実現できる。

このように、良否判定の基準となるＤＡＣ、即ち一対のＤＡＣ中、他方より小さい（大きい、としてもよい）デジタル入力値が入力されるＤＡＣ、を順次入れ替えてこれらの出力値を比較し、前記比較部１から順次出力される出力パターンが期待値と一致するか否かにより、半導体集積回路が良品であるか否かの判定を行うようにしたので、半導体集積回路が良品であるか否かの判定を、少ない比較回数で、高速に判定することが可能となる。
但し、良否判定されるＤＡＣは、良品の抵抗分圧型ＤＡＣのように、その出力に単調増加性があることが前提である。

なお、ＤＡＣが、図３のように、抵抗による分圧型のＤＡＣであって、複数のＤＡＣが共通の抵抗で分圧されている場合は、さらに高解像度のＤＡＣの試験にも対応できる。

図３において、ｒ０，ｒ１，・・・，ｒｉ−１，ｒｉは、ＤＡＣ１と、ＤＡＣ２とが共有する抵抗であり、これらの抵抗は、高電圧側参照電圧ＶＲＥＦＨと、低電圧側参照電圧ＶＲＥＦＬとの間に、互いに直列に接続されている。

ＤＡＣ１と、ＤＡＣ２とは、上記抵抗の他に、互いに隣り合う抵抗同士の共通接続点（タップ）ｔ１，・・・，ｔｉ−１，ｔｉと、ＤＡＣのアナログ出力ノードＶＯＵＴとの間に、それぞれ接続されたスイッチＳＷ１，・・・，ＳＷｉ−１，ＳＷｉを有し、これらのスイッチＳＷ１，・・・，ＳＷｉ−１，ＳＷｉは、ＤＡＣのデジタル入力を構成する各ビット信号ｄ１，・・・，ｄｉ−１，ｄｉにより接断される。また、ＤＡＣ１，ＤＡＣ２以外のＤＡＣの対についても、比較部１以外の比較部を使用しＤＡＣ１，ＤＡＣ２と同時に比較することで、同時に複数対のＤＡＣを試験することも可能である。

また、上述の例では、ＤＡＣ１に偶数の自然数を昇順で、ＤＡＣ２に奇数の自然数を昇順で与え、その後ＤＡＣ１と、ＤＡＣ２を入れ替えるようにしたが、これは、まずＤＡＣ１に奇数を昇順で、ＤＡＣ２に偶数を昇順で与え、その後、ＤＡＣ１と、ＤＡＣ２を入れ替えるようにしてもよく、また、これらをＤＡＣおのおのに降順で与え、その後両ＤＡＣを入れ替えるようにしてもよい。

さらに、上述の例では、ＤＡＣ１と、ＤＡＣ２とで互いに半サイクルずらせてデジタル入力値を変化させるようにしたが、このずれは半サイクルに限るものではなく、他の値に設定してもよい。

このように、本実施の形態１によれば、複数のＤＡＣを良否判定する際に、一方のＤＡＣに偶数のデジタル値を順次入力し、その半サイクルずれたタイミングで他方のＤＡＣに奇数のデジタル値を順次入力し、これら２つのＤＡＣのＤＡ変換出力を比較部で比較し、その後、一方のＤＡＣに奇数のデジタル値を順次入力し、他方のＤＡＣに偶数のデジタル値を順次入力し、その比較部出力に、“１”と“０”とが交互に現れ、その後“０”と“１”とが交互に現れるか否かにより、半導体集積回路の良否を判定するようにしたので、複数のＤＡＣを有する半導体集積回路が良品であるか否かの判定を、高速に行うことができる。

（実施の形態２）
前述のように、前記実施の形態１では、良否判定されるＤＡＣが出力に単調増加性を有するものの試験は可能であるが、ＤＡＣの入出力特性に、図４（ａ）に示すような積分直線性誤差、即ち、入出力特性の全範囲についての理想値からの最悪乖離値、や、微分直線性誤差、即ち、入出力特性の変換範囲の任意の点における、あるビットサイズと、理論上のビットサイズとの差、が存在する場合については、試験を実施することができない。本実施の形態２は、このような問題を解決するためのものである。

なお、この図４（ａ）は、「超ＬＳＩ総合事典」株式会社サイエンスフォーラム，１９８８年３月３１日，６８６頁に記載のＡＤＣの入出力特性の図面を、ＤＡＣの入出力特性の説明に流用したものである。

図４（ｂ）は、本実施の形態２における試験方法を示すフローチャートである。
以下、実施の形態２について、図４（ｂ）を用いて説明する。まず、試験を実施する一対のＤＡＣのうちの一つ（ＤＡＣ１とする）のアナログ出力を、あらかじめ直接、即ち、図１の比較部１５０を介することなく、半導体集積回路試験装置等に入力して、その積分直線性誤差、微分直線性誤差について試験を行っておく（ステップ４ａ）。

この時、積分直線性誤差、微分直線性誤差が、所定の範囲内に収まり、良品であると判定されれば（ステップ４ｂ）、その後、前記一つのＤＡＣと、残りのＤＡＣとを、前記実施の形態１と同様の比較を行うことで試験を行い、これらが良品であるか否かを判定する（ステップ４ｃ，４ｄ）。

これにより、残りのＤＡＣについても、間接的に積分直線性誤差、微分直線性誤差についての試験を実施することが可能となる。この場合、２つのＤＡＣのそれぞれについて、積分直線性誤差や、微分直線性誤差の試験を行うよりも、短時間での試験を行うことが可能となる。

図４（ｃ）は、上述のステップ４ａおよび４ｃの試験を、同一の装置で可能にできる半導体集積回路試験装置の構成の一例を示すものである。
図４（ｃ）において、４００は半導体集積回路、４１０はレジスタ設定部、４２０はレジスタ部、４３０はＤＡＣ部、４４０は任意のＤＡＣと、任意の比較部とを接続するスイッチ部、４５０は比較部、ｂｐ１，ｂｐ３，・・・，ｂｐｎ−１はバイパス線路、ｎｃ２，ｎｃ４，・・・，ｎｃｎはノーコネクションノードである。
また、４６０は半導体集積回路試験装置、４７０は制御部、４８０は判定部である。

これらの中で、レジスタ設定部４１０、レジスタ部４２０、ＤＡＣ部４３０は、それぞれ、図１のレジスタ設定部１１０、レジスタ部１２０、ＤＡＣ部１３０と同様のものである。

これに対し、この実施の形態２で新たに設けたスイッチ部４４０は、ＤＡＣ２ｋ−１，ＤＡＣ２ｋ（ｋ＝１〜ｍ）と、比較部ｋの２つの入力とを接続するか、あるいは、ＤＡＣ２ｋ−１，ＤＡＣ２ｋと、バイパス経路ｂｐ２ｋ−１，ノーコネクションノードｎｃ２ｋとを接続するか、を切り替えるものである。

バイパス線路ｂｐ１，ｂｐ３，・・・，ｂｐｎ−１は、スイッチ部４４０の内部を通ったＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１の出力と、比較部１，比較部２，・・・，比較部ｍの出力とを接続する。ノーコネクションノードｎｃ２，ｎｃ４，・・・，ｎｃｎはスイッチ部４４０から取り出された、どこにもつながらないノードである。

スイッチ部４４０は、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１の出力を、バイパス線路ｂｐ１，ｂｐ３，・・・，ｂｐｎ−１に接続する時に、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎの出力を、これらノーコネクションノードｎｃ２，ｎｃ４，・・・，ｎｃｎに接続する。

まず、ステップ４ａに対応して、試験すべき一方のＤＡＣの出力を制御する。この場合、制御部４７０は、ＤＡＣ２ｋ−１，ＤＡＣ２ｋの出力と、バイパス経路ｂｐ２ｋ−１，ノーコネクションノードｎｃ２ｋとが接続されるようにスイッチ部４４０を切り換える。この場合、レジスタ設定部４１０によりレジスタ２ｋ−１，レジスタ２ｋに設定されたデジタル値がＤＡＣ２ｋ−１，ＤＡＣ２ｋによりアナログ信号に変換されるが、上述のようにスイッチ部４４０が切り替えられることにより、ＤＡＣ２ｋ−１のアナログ出力は比較部ｋの入力ノードに入力されることなくバイパス経路ｂｐ２ｋ−１を経由して比較部ｋの出力ノードに現れ、これが判定部４８０に出力される。このＤＡＣ２ｋ−１のアナログ出力は、ステップ４ｂにおいて、判定部４８０によりＤＡＣ２ｋ−１の出力に含まれる積分直線性誤差や、微分直線性誤差が、許容範囲に収まるか否かを判定されることで、ＤＡＣ２ｋ−１が良品か否かが判定される。一方、ＤＡＣ２ｋのアナログ出力はノーコネクションノードｎｃ２ｋに接続されるため、ＤＡＣ２ｋの良否は判定されない。
これにより、ＤＡＣ２ｋ−１が良品と判定された場合はステップ４ｃに進み、良品でないと判定された場合は試験を終了する。

ＤＡＣ２ｋ−１が良品である場合、ステップ４ｃに対応して、ＤＡＣの出力同士を比較部を用いて判定する場合、制御部４７０は、ＤＡＣ２ｋ−１，ＤＡＣ２ｋの出力と、比較部ｋの２入力とが接続されるようにスイッチ部４４０を切り換える。この場合、レジスタ設定部４１０によりレジスタ２ｋ−１，レジスタ２ｋに設定されたデジタル値がＤＡＣ２ｋ−１，ＤＡＣ２ｋによりアナログ信号に変換され、これらがスイッチ部４４０を介して比較部ｋの２入力に出力される。これらＤＡＣ２ｋ−１，ＤＡＣ２ｋのアナログ出力は、ステップ４ｄにおいて、判定部４８０により比較部ｋの出力が“０”と、“１”とが交互に現れる出力パターンとなるか否かが判定されることで、ＤＡＣ２ｋが良品か否かが高速に判定される。即ち、比較部ｋの出力が期待値と一致すれば、ＤＡＣ２ｋが良品と判定され、期待値と一致しなければ、ＤＡＣ２ｋが良品ではないと判定されて試験を終了する。

なお、複数の比較部により前記ＤＡＣ１と、残りのＤＡＣとを、同時に前記実施の形態１と同様に比較して試験を行うように、スイッチ部を設定することで、より短時間での試験が可能となる。

このように、本実施の形態２によれば、２つのＤＡＣを良否判定する際に、その一方のＤＡＣを通常の半導体試験装置により試験を行った後、該２つのＤＡＣについて、実施の形態１と同様の試験を行うようにしたので、ＤＡＣの出力に、積分直線性誤差や、微分直線性誤差が含まれる場合でも、その良否を高速に判定することが可能となる。

（実施の形態３）
前記実施の形態１では、良否判定されるＤＡＣが、分圧型（抵抗分割型）ＤＡＣのように、これが良品である場合に、その出力が単調増加性を持つものでなければならない。本実施の形態３はより多くの変換方式のＤＡＣの試験を可能にするためのものである。

以下、実施の形態３について説明する。２つのＤＡＣを比較する場合、図５（ａ）のような抵抗分圧式のＤＡＣで、互いに比較するＤＡＣを、ＤＡＣ１と、ＤＡＣ２とする。ＤＡＣから出力されるアナログ出力値は、抵抗の両端に印加される電圧で決定される。

抵抗の両端に印加される電圧は、高電圧側参照電圧をＶＲＥＦＨとし、低電圧側参照電圧をＶＲＥＦＬとする（ＤＡＣ１は、それぞれＶＲＥＦＨ１と、ＶＲＥＦＬ１とし、ＤＡＣ２は、それぞれＶＲＥＦＨ２と、ＶＲＥＦＬ２とする）と、ＤＡＣの出力電圧は、参照電圧ＶＲＥＦＨと、ＶＲＥＦＬとを分圧した電圧となる。

このように、ＤＡＣ１と、ＤＡＣ２は、それぞれの参照電圧が独立に設定できる構成とし、一方のＤＡＣ（図５（ｂ）の例ではＤＡＣ２）の両端の参照電圧を、ΔＶだけ増加させると、デジタル入力値に対応するアナログ出力値も、ΔＶだけ増加することになる。つまり、ＤＡＣ１と、ＤＡＣ２のデジタル入力値を同一にしても、ＤＡＣ２のアナログ出力値は、ＤＡＣ１のアナログ出力値よりΔＶだけ高くなる。

図５（ｃ）は、上述のような参照電圧を独立に設定できる分圧式ＤＡＣの構成を示す。ＶＲＧは基準電圧発生部であり、ＤＡＣに高電圧側参照電圧ＶＲＥＦＨ、および低電圧側参照電圧ＶＲＥＦＬを印加する。

図５（ｄ）は、上述のような参照電圧を独立に設定できるＤＡＣを有する半導体集積回路の構成を示す。
図５（ｄ）において、５００は半導体集積回路、５１０はレジスタ設定部、５２０はＤＡＣのデジタル値を設定するレジスタ部、５３０はＤＡＣ部、５４０は任意のＤＡＣと任意の比較器とを接続するスイッチ部、５５０は比較部である。また、５６０は半導体集積回路試験装置、５７０は制御部、５８０は判定部である。

レジスタ部５２０、ＤＡＣ部５３０、スイッチ部５４０、比較部５５０、判定部５８０は、それぞれ図１のレジスタ部１２０、ＤＡＣ部１３０、スイッチ部１４０、比較部１５０、判定部１８０と同様のものである。

これに対し、ＤＡＣ部５３０は図１のＤＡＣ部１３０とは異なるもので、ＤＡＣ１ないしＤＡＣｎが基準電圧発生部ＶＲＧ１ないしＶＲＧｎを有し、基準電圧発生部ＶＲＧ１，ＶＲＧ３，・・・，ＶＲＧｎ−１は、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１にそれぞれの参照電圧としてＶＲＥＦＨ１およびＶＲＥＦＬ１を出力し、基準電圧発生部ＶＲＧ２，ＶＲＧ４，・・・，ＶＲＧｎは、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎにそれぞれの参照電圧としてＶＲＥＦＨ２およびＶＲＥＦＬ２を出力する。

そして、ΔＶ（＝ＶＲＥＦＨ２−ＶＲＥＦＨ１（＝ＶＲＥＦＬ２−ＶＲＥＦＬ１））をＤＡＣの１ステップの約半分に等しくなるように設定したうえで、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１と、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎとを比較する際、図６のように、デジタル入力値を互いに半サイクルずらせてともに１ステップずつ増加させ比較することで、比較器１，比較器２，・・・，比較器ｍの比較結果は半サイクル毎に反転する。このように、比較器１，比較器２，・・・，比較器ｍの比較結果が半サイクル毎に反転するか否かでＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１と、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎとが良品であるか否かを判定できる。また、比較するＤＡＣのデジタル値を、１ステップずつ増加させることができるため、分圧式以外の変換方式のＤＡＣについても、試験を実施できる。

即ち、ＤＡＣの方式は、アナログ出力値をΔＶだけシフトさせることができるものであれば、分圧式ＤＡＣ以外の方式であっても良い。

このように、本実施の形態３によれば、低電圧側と、高電圧側の参照電圧を個別に設定できる２つのＤＡＣの一方に、他方のＤＡＣに与える高電圧側参照電圧，低電圧側参照電圧に、それぞれ（１／２）ＬＳＢだけずれた高電圧側参照電圧，低電圧側参照電圧を与え、両方のＤＡＣに同じデジタル入力値を与えて、２つのＤＡＣのアナログ出力値を比較するようにしたので、分圧式ＤＡＣ以外のＤＡＣであっても、アナログ出力値をΔＶだけシフトさせることのできる変換方式のＤＡＣであれば、その試験を行うことが可能になる。また、アナログ出力値を比較するＤＡＣに入力するデジタル入力値を、ともに“１”ずつ増加させればよいので、レジスタ設定部の制御動作をも、簡単にすることが可能になる。

（実施の形態４）
前記実施の形態１、前記実施の形態２、及び前記実施の形態３では、ＤＡＣが高解像度であり、比較する２つのＤＡＣ間にデジタル入力値が同一でもアナログ出力値にオフセットが存在する場合や、比較部にその２入力間にオフセットがある場合では、ＤＡＣのデジタル入力値を設定するレジスタ設定部が固定のパターンでは、比較部の出力パターンが期待値と異なるものとなって、試験を実施することができない。本実施の形態４は、この問題を解決するためのものである。

なお、実施の形態３においてもオフセットは存在したが、実施の形態３におけるオフセットはＬＳＢ（＝デジタル入力値“１”）の１／２であったのに対し、この実施の形態４では、オフセットはデジタル入力値“１”よりも大きい値のものである。

以下、実施の形態４について説明する。この実施の形態４では実施の形態１，２，３において使用した半導体装置および半導体試験装置を使用できる。
まず、一例として、ＤＡＣ１とＤＡＣ２とを良否判定する場合、そのオフセット値を割り出し、該２つのＤＡＣを比較器１で比較する手順を、図７を用いて説明する。
図７において、ＤＡＣ１と、ＤＡＣ２のデジタル入力値を、ともに“０”とする（ステップ７０１）。比較部１の出力結果から、ＤＡＣ１、およびＤＡＣ２のアナログ出力値の大小を判定し（ステップ７０２ａ）、ＤＡＣ１が、ＤＡＣ２より大きいと判定された場合は、ＤＡＣ２を、そのオフセットを調整するＤＡＣ（以下、オフセット調整ＤＡＣと称す）とし（ステップ７０２ｂ）、ＤＡＣ２がＤＡＣ１より大きいと判定された場合は、ＤＡＣ１をオフセット調整ＤＡＣとする（ステップ７０２ｃ）。

次に、オフセット調整ＤＡＣのデジタル入力値を、１つずつ増加させ（ステップ７０３ａ）、比較器１の出力が反転すると（ステップ７０３ｂ）、次のステップへ進み、オフセット調整ＤＡＣの現在のデジタル値を、オフセット値として採用する（ステップ７０４）。このステップは、入力オフセットを補正するオフセット補正部として機能する。

この状態で、前記実施の形態１、または前記実施の形態２、または前記実施の形態３と同様の簡略化検査を行う、即ち、２つのＤＡＣの出力を互いに比較し、その比較結果が期待値と一致するか否かを判定することで、試験を高速に行う（ステップ７０５）。さらに、オフセットがある場合に測定できない状態を、個別に検査する（ステップ７０６）ことで、２つのＤＡＣ間に同一デジタル入力値でも出力オフセットがある場合や、比較部に入力オフセットがある場合でも、その試験を行うことが可能となる。

即ち、ステップ７０６において、オフセット調整ＤＡＣは、ＤＡＣ１か、ＤＡＣ２かを判定する（ステップ７０６ａ）。

ステップ７０６ａにより、オフセット調整ＤＡＣが、ＤＡＣ１と判定された場合は、そのデジタル入力値を“０”からオフセット値までに変化させた場合の、アナログ出力値の電圧測定を行い（ステップ７０６ｂ）、ＤＡＣ２のデジタル入力値を（２ｋ−“オフセット値”）から２ｋまでに変化させた場合の、アナログ出力値の電圧測定を行う（ステップ７０６ｃ）。オフセット調整ＤＡＣが、ＤＡＣ２と判定された場合は、ＤＡＣ１と、ＤＡＣ２とを入れ替えて、上述と同様の動作を行う。

即ち、ステップ７０６ａにより、オフセット調整ＤＡＣが、ＤＡＣ２と判定された場合は、そのデジタル入力値を“０”からオフセット値までに変化させた場合の、アナログ出力値の電圧測定を行い（ステップ７０６ｄ）、ＤＡＣ１のデジタル入力値を（２ｋ−“オフセット値”）から２ｋまでに変化させた場合の、アナログ出力値の電圧測定を行う（ステップ７０６ｅ）。

これらのステップ７０６ａないし７０６ｅにより、ステップ７０５において試験を実施できない状態、即ち、ＤＡＣ１，ＤＡＣ２の、出力ダイナミックレンジが互いにオーバーラップする領域以外のアナログ出力値を、個別に測定することが可能である。

このように、本実施の形態４によれば、２つのＤＡＣに同じデジタル入力値を与えてそのアナログ出力値同士を比較し、アナログ出力値が小さい方のＤＡＣを、オフセット調整ＤＡＣとし、オフセット調整ＤＡＣの出力が反転するまでそのデジタル入力値を、“１”ずつ増加し、アナログ出力値の比較結果が反転した時点のデジタル入力値をオフセット値として、実施の形態１ないし３と同様の検査を行い、オフセット調整ＤＡＣが、アナログ出力値が大きい方のＤＡＣか、小さい方のＤＡＣかを判定し、該当するＤＡＣのデジタル入力値を“０”からオフセット値まで変化させた場合の、アナログ出力値を測定し、その後、他方のＤＡＣのデジタル入力値を（２ｋ−“オフセット値”）から２ｋまでに変化させた場合の、アナログ電圧測定を行うようにしたので、２つのＤＡＣの間に出力オフセットが存在する場合や、比較器に入力オフセットが存在する場合でも、ＤＡＣの良否を高速に判定することが可能となる。

（実施の形態５）
前記実施の形態１では、ＤＡＣのデジタル入力値の制御は半導体試験装置が行っている。このため、半導体集積回路には多くの試験用端子が必要で、試験中はこの試験用端子を制御するテスターチャンネルが必要となる。半導体試験装置に搭載されるテスターチャンネルには制限があり、試験用端子の増加により、同時に試験を実施できるＤＡＣの数は制限される。本実施の形態５はこれを解決するものである。この実施の形態５を、図８を用いて説明する。

図８において、８００は半導体集積回路、８１０はＣＰＵバス、８１１はＣＰＵ、８１２はメモリ、８２０はＤＡＣのデジタル値を設定するレジスタ部、８３０はＤＡＣ部、８４０は任意のＤＡＣと任意の比較器とを接続するスイッチ部、８５０は比較部である。また、８６０は半導体集積回路試験装置、８７０は制御部、８８０は判定部である。

レジスタ部８２０、ＤＡＣ部８３０、スイッチ部８４０、比較部８５０、判定部８８０は、それぞれ図１のレジスタ部１２０、ＤＡＣ部１３０、スイッチ部１４０、比較部１５０、判定部１８０と同様のものである。

ＣＰＵ８１１はメモリ８１２に格納されたプログラムにより動作を行う。メモリ８１２はレジスタ部８２０およびスイッチ部８４０を図１と同様に設定するプログラムが記録されている。制御部８７０はＣＰＵ８１１の動作開始を制御するトリガ信号を発生する。

次に、本実施の形態５の動作について説明する。
ＤＡＣの試験を開始するに当たって、制御部８７０はＣＰＵ８１１に対し信号を送る。前記信号を受け取ったＣＰＵ８１１はメモリ８１２に搭載されたプログラムに従って、実施の形態１と同様にレジスタ部８２０、スイッチ部８４０を制御する。
即ち、ＣＰＵ８１１は、ＤＡＣ２ｋ−１，ＤＡＣ２ｋ（ｋ＝１〜ｍ，２ｍ＝ｎ）と、比較部ｋとが接続されるようにスイッチ部８４０を制御する。

また、ＣＰＵ８１１は、レジスタ１，レジスタ３，・・・，レジスタｎ−１の値を順次０，２，・・・，２ｋ，１，３，・・・，２ｋ−１に設定するとともに、それより半サイクル遅れて、レジスタ２，レジスタ４，・・・，レジスタｎの値を順次１，３，・・・，２ｋ−１，０，２，・・・，２ｋに設定する。

これにより、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１のデジタル入力値に“０”が設定され、その半サイクル後、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値に“１”が設定される。この時の比較部１，比較部２，・・・，比較部ｍの出力が“１”であるとする。なお、図中のハッチングは、信号値が“１”か“０”かが確定していない期間を示す。

次の１サイクル目でＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１のデジタル入力値が“２” だけ増加されて“２”が設定されると、比較部１，比較部２，・・・，比較部ｍの出力は“０”となる。その半サイクル後、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値が“２”だけ増加されて“３”が設定されると、比較部１，比較部２，・・・，比較部ｍの出力は“１”となる。このように、互いに半サイクルずらせてＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１のデジタル入力値が偶数に、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値が奇数になるように、交互に設定されることで、比較部１，比較部２，・・・，比較部ｍの出力は“１”と“０”とが交互に現れるものとなる。

即ち、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１とＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値を互いに半サイクルずらせて“２”ずつ増加させてゆき、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１のデジタル入力値がその設定可能な上限である“２ｋ”まで到達すると、今度は、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値が“０”に、その半サイクル後、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１のデジタル入力値が“１”に、それぞれ設定され、以後、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１およびＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値を互いに半サイクルだけずらせて“２”ずつ増加させてゆく。このように、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値が偶数に、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１のデジタル入力値が奇数になるように、互いに半サイクルずらせて交互に設定されることで、比較器１，比較部２，・・・，比較部ｍの出力は“０”と“１”とが交互に現れる。

ここで、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１と、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎの少なくとも一方の出力が、特定の電位に固定されてしまう等の不具合があれば、比較部１，比較部２，・・・，比較部ｍの出力は“０”あるいは“１”が続いて現れる、等となり、上述のような、“０”と“１”とが交互に現れる出力パターンとはならない。

このため、判定部１８０により、前記比較部１，比較部２，・・・，比較部ｍの出力パターンが、期待値、即ち、上述のような初めは“１”と“０”とが交互に現れ、その後“０”と“１”とが交互に現れるパターン、と一致するか否かが判定される。

前記比較部１，比較部２，・・・，比較部ｍの出力パターンが期待値と一致すれば、ＤＡＣ１と２，ＤＡＣ３と４，・・・，ＤＡＣｎ−１とｎはともに良品であり、一致しなければ、ＤＡＣ１と２，ＤＡＣ３と４，・・・，ＤＡＣｎ−１とｎは少なくとも一方が良品でないと判定される。

このように、本実施の形態５によれば、半導体集積回路の側に搭載したＣＰＵがそのメモリに格納されたプログラムに応じて、レジスタ部とスイッチ部の設定を行い、半導体集積回路試験装置の側の制御部は、単にＣＰＵの動作開始の制御を行うようにしたので、半導体集積回路と、半導体集積回路試験装置との接続が、少数の配線で可能となり、半導体集積回路に設ける試験用端子を、少数に抑えることが可能となる。また、半導体集積回路試験装置についても、その端子を少数に抑えることが可能となる。

なお、前記実施の形態２、前記実施の形態３、及び前記実施の形態４についても、同様に半導体試験装置の制御部に代えて、ＣＰＵ８１１がメモリ８１２に搭載されたプログラムに従って制御を行うことで、それぞれの試験を実施することができる。

（実施の形態６）
前記実施の形態１ないし５では、試験に半導体試験装置が必要である。本実施の形態６は、半導体試験装置を用いることなく、試験を実施できるようにしたものである。以下、この実施の形態６を、図９を用いて説明する。

図９において、９００は半導体集積回路、９１０はＣＰＵバス、９１１はＣＰＵ、９１２はメモリ、９２０はＤＡＣのデジタル値を設定するレジスタ部、９３０はＤＡＣ部、９４０は任意のＤＡＣと任意の比較器と接続するスイッチ部、９５０は比較部、９８０は結果出力レジスタである。

ＣＰＵバス９１０、ＣＰＵ９１１、メモリ９１２、レジスタ部９２０、ＤＡＣ部９３０、スイッチ部９４０、比較部９５０はそれぞれ図８のＣＰＵバス８１０、レジスタ部８２０、ＤＡＣ部８３０、スイッチ部８４０、比較部８５０と同様のものである。

結果出力レジスタ９８０は、半導体集積回路９００に搭載され、比較部９５０の比較結果を保持し、ＣＰＵバス９１０に出力する。

次に、実施の形態６の動作について説明する。
ＤＡＣやスイッチ部の制御は、実施の形態５と同様に行い、比較部９５０の比較結果は、結果出力レジスタ９８０を通してＣＰＵバス９１０に出力される。ＣＰＵ９１１はメモリ９１２に搭載されたプログラムに従い、前記結果出力レジスタの値を、ＣＰＵバス９１０を介して読み取り、期待値と比較を行うことで良否の判定を行う。即ち、比較部１，比較部２，・・・，比較部ｍの出力は、ＤＡＣ１と２，ＤＡＣ３と４，・・・，ＤＡＣｎ−１とｎが良品であればいずれも期待値通り、１，０が交互に現れた後、０，１が交互に現れるパターンとなる。結果出力レジスタ９８０はこれらｍ個の出力パターンが蓄積され、その蓄積結果がＣＰＵバス９１０を介してＣＰＵ９１１に出力される。ＣＰＵは、結果出力レジスタ９８０から出力される各出力パターンが上述の期待値と一致するか否かを判定することで、ＣＰＵ９１１は判定部としても動作する。これにより、半導体集積回路単独で試験を行うことができる。

このように、本実施の形態６によれば、半導体集積回路の側に搭載した結果出力レジスタが比較部の比較結果を保持し、これを半導体集積回路内のＣＰＵに出力し、ＣＰＵがこの比較結果を、判定するようにしたので、半導体集積回路試験装置を用いることなく、半導体集積回路のみで、ＤＡＣの試験を実施することが可能となる。

（実施の形態７）
前記実施の形態６では、ＣＰＵが試験用のプログラムを実行する必要があり、試験の実施中は、ＣＰＵを他の目的に使用することができない。本実施の形態７は、この問題点を解決するためのものである。以下、実施の形態７を、図１０を用いて説明する。

図１０において、１０００は半導体集積回路、１０１０はＣＰＵバス、１０１１はＣＰＵ、１０１２はメモリ、１０１３はパターン生成部、１０１４は制御部、１０１５はオフセット補正部、１０２０はＤＡＣのデジタル値を設定するレジスタ部、１０３０はＤＡＣ部、１０４０は任意のＤＡＣと任意の比較部とを接続するスイッチ部、１０５０は比較部、１０８０は比較部の比較結果をＣＰＵバス１０１０に出力する結果出力レジスタである。

ＣＰＵバス１０１０、ＣＰＵ１０１１、メモリ１０１２、レジスタ部１０２０、ＤＡＣ部１０３０、スイッチ部１０４０、比較部１０５０、結果出力レジスタ１０８０は、それぞれ、図９のＣＰＵバス９１０、ＣＰＵ９１１、メモリ９１２、レジスタ部９２０、ＤＡＣ部９３０、スイッチ部９４０、比較部９５０、結果出力レジスタ９８０と、同様のものである。

パターン生成部１０１３はレジスタ部１０２０を設定するパターンを生成する。オフセット補正部１０１５は各レジスタ１，レジスタ２，・・・，レジスタｎのオフセットを補正する。制御部１０１４はパターン生成部１０１３が生成するパターンと、オフセット補正部１０１５から出力されるオフセット値により各レジスタを制御する。

次に、この実施の形態７の動作について説明する。レジスタ部１０２０を設定するパターンをパターン生成部１０１３で生成し、制御部１０１４からレジスタ部１０２０を制御する。オフセット値を求める方法は、実施の形態４と同様であり、図７で示される。

パターン生成部１０１３がパターンを生成し、制御部１０１４が前記パターンに従ってレジスタ部１０２０を設定する。初期状態はＤＡＣ１とＤＡＣ２のデジタル入力値が“０”になるようにパターンが生成される（ステップ７０１）。

結果出力レジスタ１０８０の値を制御部１０１４が読み取りＤＡＣ１とＤＡＣ２のアナログ出力値のどちらが小さいかを判断して小さい方を調整ＤＡＣとしてパターン生成部１０１３に通知する（ステップ７０２）。

パターン生成部１０１３は調整ＤＡＣのデジタル入力値を“１”ずつ増加させるようにパターンを生成し、制御部１０１４は前記パターンに従ってレジスタ部１０２０を設定する。その設定に応じたＤＡＣ部１０３０の出力の比較結果は、結果出力レジスタ１０８０に蓄えられ、その結果出力レジスタ１０８０の値を制御部１０１４が読み取り比較結果が反転した（ステップ７０３）ところで、調整ＤＡＣの現在のデジタル値をオフセット値としてオフセット補正部１０１５に通知し、オフセット補正部１０１５は前記オフセット値を記憶する（ステップ７０４）。

また同時に制御部１０１４はパターン生成部１０１３にオフセット値が求まったことを通知し、パターン生成部１０１３は比較を開始する動作に移る。比較による試験はパターン生成部１０１３がパターン生成を行い、制御部１０１４は前記パターンに従ってオフセット補正部１０１５よりオフセットを発生させるＤＡＣとオフセット値の情報を受け取りオフセット値を加算した上でレジスタ部１０２０を設定する。

制御部１０１４は結果出力レジスタ１０８０の値を読み取り、期待値パターンと一致するか否かを判断する（ステップ７０５）。その後、オフセットがある場合に測定できない状態を個別に検査することにより、ＤＡＣの良，不良を判断する（ステップ７０６）。以上により、ＣＰＵを使用せずにＤＡＣの試験を実施することが可能となる。

これにより、ＣＰＵは、制御部によるＤＡＣの試験中、半導体集積回路に搭載されたメインメモリ等、他の回路の試験等を行うことが可能である。

なお、オフセット補正を行うことなく試験を実施する場合は、オフセット補正部を省略することで可能である。

このように、本実施の形態７によれば、パターン生成部、オフセット補正部、および、制御部を設け、ＣＰＵが行っていた試験動作をこれらが代行するようにしたので、ＣＰＵはＤＡＣの試験中に他の動作を実行することが可能となる。

以上のように、本発明は複数のＤＡＣの良否を同時にかつ高速に判定するのに有用であり、複数のＤＡＣを搭載した半導体集積回路の試験に用いて好適である。

【０００２】
供するものではない。
［０００６］
即ち、この特許文献１や特許文献２に示された従来例の方法は、３つ以上のＤＡＣを必要とするものであり、また３つ以上のＤＡＣに同時に故障は存在しないことを前提とするため、この従来例の方法は、出荷前の良品の判定を行うことを目的とする半導体集積回路の試験方式に適するものではない。
［０００７］
また、この特許文献１や特許文献２に示された従来例の方法は、３つ以上のＤＡＣ中の奇数番のＤＡＣに与えるデジタル入力値を固定して、偶数番のＤＡＣに与えるデジタル入力値をその最小値から最大値まで順次“１”ずつ増加させて奇数番と偶数番のＤＡＣの出力を比較し、その後、奇数番目のＤＡＣに与えるデジタル入力を“１”増加させたうえで、再度、偶数番目のＤＡＣに与えるデジタル入力値をその最小値から最大値まで順次“１”ずつ増加させて奇数番と偶数番のＤＡＣの出力を比較する、という動作を繰り返す方法であるため、故障検出効率が悪く、試験の高速化に適するものではない。
［０００８］
本発明は、上記のような問題点を解決するためになされたものであり、２つ以上のＤＡＣを搭載する半導体集積回路の試験の高速化を可能とする、あるいは、半導体集積回路単独での試験を可能にする、ＤＡＣを備えた半導体装置、半導体試験装置、及び半導体装置の試験方法を提供することを目的とする。
課題を解決するための手段
［０００９］
上記課題を解決するために、本発明の請求項１に係る半導体装置は、２つ以上のデジタルアナログ変換器（以下、ＤＡＣと称す）と、前記２つ以上のＤＡＣ中の少なくとも２個のＤＡＣに入力されるデジタル入力値を設定する設定部と、前記少なくとも２個のＤＡＣから出力されるアナログ出力値の大小を相互に比較し該比較結果を出力する比較部と、前記少なくとも２個のＤＡＣから出力されるアナログ出力値にオフセットを加えることにより、前記ＤＡＣから出力されるアナログ値にオフセットを付加する補正を行うオフセット補正部とを備えたことを特徴とする。
［００１０］
また、本発明の請求項２に係る半導体装置は、請求項１に記載の半導体装置において、前記設定部は、プログラムを格納するメモリと、該メモリに格納された前記プログラムに従い前記少なくとも２個のＤＡＣに入力されるデジタル入力値を制御するＣＰ

【０００３】
Ｕとからなることを特徴とする。
［００１１］
また、本発明の請求項３に係る半導体装置は、請求項１に記載の半導体装置において、前記比較結果に基づき前記少なくとも２個のＤＡＣの良，不良を判定する判定部を、さらに備えたことを特徴とする。
［００１２］
また、本発明の請求項４に係る半導体装置は、請求項１に記載の半導体装置において、前記少なくとも２個のＤＡＣに入力されるデジタル入力値を制御するパターンを生成するパターン生成部を、さらに備えたことを特徴とする。
［００１３］
［００１４］
また、本発明の請求項６に係る半導体装置は、請求項１に記載の半導体装置において、前記少なくとも２個のＤＡＣに入力されるデジタル入力値にオフセットを付加する補正を行うオフセット補正部を、さらに備えたことを特徴とする。
［００１５］
また、本発明の請求項７に係る半導体装置は、２つ以上のＤＡＣを備えた半導体装置の良否判定試験を行う半導体試験装置であって、前記少なくとも２個のＤＡＣを制御する制御部と、前記少なくとも２個のＤＡＣから出力されるアナログ出力値の大小を相互に比較する比較部と、該比較部による比較結果に基づき当該少なくとも２個のＤＡＣの良，不良を判定する判定部とを備え、前記制御部は、２つの前記ＤＡＣから出力されるアナログ出力値の比較結果の出力信号が、交互に反転する値となるように、２つの前記ＤＡＣに入力されるデジタル入力値を交互に行って一ずつ増加または減少させる制御を行うことを特徴とする。
［００１６］
［００１７］
また、本発明の請求項９に係る半導体試験装置は、請求項７に記載の半導体試験装置において、前記比較部は、複数対の前記ＤＡＣから出力されるアナログ出力値同士を同時に比較する複数の比較部からなることを特徴とする。
［００１８］
また、本発明の請求項１０に係る半導体試験装置は、請求項７に記載の半導体試験装置において、前記比較部は、前記少なくとも２つ以上のＤＡＣのうちに、１つのＤＡＣから出力されるアナログ出力値と、残りのＤＡＣのアナログ出力値との大小を同時に比較する複数の比較部からなることを特徴とする。
［００１９］
また、本発明の請求項１１に係る半導体試験装置は、請求項７に記載の半導体試

【０００４】
験装置において、前記判定部は、前記比較部による比較結果が、交互に反転する値からなる所定のパターンとなるか否かを判定することにより、前記少なくとも２個のＤＡＣの良，不良を判定することを特徴とする。
［００２０］
［００２１］
また、本発明の請求項１３に係る半導体装置の試験方法は、２つ以上のＤＡＣを備えた半導体装置を試験する方法であって、前記２つ以上のＤＡＣのうちの、任意の２つのＤＡＣの動作を制御する制御工程と、前記任意の２つのＤＡＣから出力されるアナログ出力値の大小を相互に比較する比較工程と、該比較工程による比較結果から、当該任意の２つのＤＡＣの良，不良を判定する判定工程とを含み、前記制御工程は、２つの前記ＤＡＣから出力されるアナログ出力値の比較結果の出力信号が、交互に反転する値となるように、２つの前記ＤＡＣに入力されるデジタル入力値を交互に行って一ずつ増加または減少させる制御を行うことを特徴とする。
［００２２］
［００２３］
また、本発明の請求項１５に係る半導体装置の試験方法は、２つ以上のＤＡＣを備えた半導体装置を試験する方法であって、前記２つ以上のＤＡＣのうちの、任意の２つのＤＡＣの動作を制御する制御工程と、前記任意の２つのＤＡＣから出力されるアナログ出力値の大小を相互に比較する比較工程と、該比較工程による比較結果から、当該任意の２つのＤＡＣの良，不良を判定する判定工程とを含み、前記判定工程は、前記比較工程による比較結果が、交互に反転する値となるか否かを判定することにより、２つの前記ＤＡＣの良，不良を判定することを特徴とする。
［００２４］

【０００５】
［００２５］
［００２６］
発明の効果
［００２７］
本発明によれば、任意の二つのＤＡＣのデジタル入力値を設定する制御部と、前記制御部によってデジタル値を設定されたＤＡＣのアナログ出力値の大小を比較する比較部と、前記比較手段によって出力される比較結果のパターンから良，不良を判断する判定部を設け、対となるＤＡＣのアナログ値を前記比較部で比較した比較結果が交互に反転するように各々のＤＡＣのデジタル値を前記制御部で制御し、前記判定部によって前記比較結果のパターンが例えば“０”，“１”を交互に繰り返す等の期待されるパターンと一致するか否かで良品か不良品かを判定するようにしたので、２つのＤＡＣのアナログ値を比較して、その比較結果のパターンが期待されるパターンと一致するかで良品か不良品かを判定することが可能であり、２つ以上のＤＡＣを備

本発明は、半導体装置、半導体試験装置、及び半導体装置の試験方法に関するものであり、デジタルアナログ変換器（以下、ＤＡＣと称す）を備えた半導体装置、その試験を行う半導体試験装置、及び半導体装置の試験方法の改良に関し、特に、複数のＤＡＣを有する半導体機器の試験を行うにあたり、その試験の容易化を可能にしたものに関する。

半導体プロセスの進歩に伴い、同一の半導体集積回路内に複数のＤＡＣを搭載することが可能になっている。複数のＤＡＣを搭載する半導体集積回路の試験では、搭載するＤＡＣの個数が多い場合やその解像度が高い（分解能が大きい）場合、試験時間が長くなる傾向がある。

従来、この種の半導体集積回路の試験時間を短縮する取り組みの１つとして、ＤＡＣの出力をアナログデジタル変換器（以下、ＡＤＣと称す）を用いて試験を実施する方式があるが、高解像度のＤＡＣの試験にはＤＡＣよりも高精度なＡＤＣが必要となるので、これらを搭載した半導体集積回路の回路規模が大きくなるという問題がある。

また、その他に、特許文献１やその公開公報である特許文献２に開示されている様に、比較器を用いて、３つ以上のＤＡＣの比較を行い、その比較結果から判定を行う方式がある。
特公昭６４−９７７１号公報 特開昭６１−１６６２４号公報

しかしながら、特許文献１や特許文献２に示された従来例の方法は、実稼動中のシステム、即ち、正常に動作しているシステムに故障が生じたか否かを検出するものであり、この方法は、出荷前の半導体集積回路が良品か否かを判定する試験方法を提供するものではない。

即ち、この特許文献１や特許文献２に示された従来例の方法は、３つ以上のＤＡＣを必要とするものであり、また３つ以上のＤＡＣに同時に故障は存在しないことを前提とするため、この従来例の方法は、出荷前の良品の判定を行うことを目的とする半導体集積回路の試験方式に適するものではない。

また、この特許文献１や特許文献２に示された従来例の方法は、３つ以上のＤＡＣ中の奇数番のＤＡＣに与えるデジタル入力値を固定して、偶数番のＤＡＣに与えるデジタル入力値をその最小値から最大値まで順次“１”ずつ増加させて奇数番と偶数番のＤＡＣの出力を比較し、その後、奇数番目のＤＡＣに与えるデジタル入力を“１”増加させたうえで、再度、偶数番目のＤＡＣに与えるデジタル入力値をその最小値から最大値まで順次“１”ずつ増加させて奇数番と偶数番のＤＡＣの出力を比較する、という動作を繰り返す方法であるため、故障検出効率が悪く、試験の高速化に適するものではない。

本発明は、上記のような問題点を解決するためになされたものであり、２つ以上のＤＡＣを搭載する半導体集積回路の試験の高速化を可能とする、あるいは、半導体集積回路単独での試験を可能にする、ＤＡＣを備えた半導体装置、半導体試験装置、及び半導体装置の試験方法を提供することを目的とする。

上記課題を解決するために、本発明の請求項１に係る半導体装置は、２つ以上のデジタルアナログ変換器（以下、ＤＡＣと称す）と、前記２つ以上のＤＡＣ中の少なくとも２個のＤＡＣに入力されるデジタル入力値を設定する設定部と、前記少なくとも２個のＤＡＣから出力されるアナログ出力値の大小を相互に比較し該比較結果を出力する比較部と、前記少なくとも２個のＤＡＣから出力されるアナログ出力値にオフセットを加えることにより、前記ＤＡＣから出力されるアナログ値にオフセットを付加する補正を行うオフセット補正部とを備えたことを特徴とする。

また、本発明の請求項２に係る半導体装置は、請求項１に記載の半導体装置において、前記設定部は、プログラムを格納するメモリと、該メモリに格納された前記プログラムに従い前記少なくとも２個のＤＡＣに入力されるデジタル入力値を制御するＣＰＵとからなることを特徴とする。

また、本発明の請求項３に係る半導体装置は、請求項１に記載の半導体装置において、前記比較結果に基づき前記少なくとも２個のＤＡＣの良，不良を判定する判定部を、さらに備えたことを特徴とする。

また、本発明の請求項４に係る半導体装置は、請求項１に記載の半導体装置において、前記少なくとも２個のＤＡＣに入力されるデジタル入力値を制御するパターンを生成するパターン生成部を、さらに備えたことを特徴とする。

また、本発明の請求項５に係る半導体装置は、請求項１に記載の半導体装置において、前記少なくとも２個のＤＡＣに入力されるデジタル入力値にオフセットを付加する補正を行うオフセット補正部を、さらに備えたことを特徴とする。

また、本発明の請求項６に係る半導体装置は、２つ以上のＤＡＣを備えた半導体装置の良否判定試験を行う半導体試験装置であって、前記少なくとも２個のＤＡＣを制御する制御部と、前記少なくとも２個のＤＡＣから出力されるアナログ出力値の大小を相互に比較する比較部と、該比較部による比較結果に基づき当該少なくとも２個のＤＡＣの良，不良を判定する判定部とを備え、前記制御部は、２つの前記ＤＡＣから出力されるアナログ出力値の比較結果の出力信号が、交互に反転する値となるように、２つの前記ＤＡＣに入力されるデジタル入力値を交互に行って一ずつ増加または減少させる制御を行うことを特徴とする。

また、本発明の請求項７に係る半導体試験装置は、請求項６に記載の半導体試験装置において、前記比較部は、複数対の前記ＤＡＣから出力されるアナログ出力値同士を同時に比較する複数の比較部からなることを特徴とする。

また、本発明の請求項８に係る半導体試験装置は、請求項６に記載の半導体試験装置において、前記比較部は、前記少なくとも２つ以上のＤＡＣのうちに、１つのＤＡＣから出力されるアナログ出力値と、残りのＤＡＣのアナログ出力値との大小を同時に比較する複数の比較部からなることを特徴とする。

また、本発明の請求項９に係る半導体試験装置は、請求項６に記載の半導体試験装置において、前記判定部は、前記比較部による比較結果が、交互に反転する値からなる所定のパターンとなるか否かを判定することにより、前記少なくとも２個のＤＡＣの良，不良を判定することを特徴とする。

また、本発明の請求項１０に係る半導体装置の試験方法は、２つ以上のＤＡＣを備えた半導体装置を試験する方法であって、前記２つ以上のＤＡＣのうちの、任意の２つのＤＡＣの動作を制御する制御工程と、前記任意の２つのＤＡＣから出力されるアナログ出力値の大小を相互に比較する比較工程と、該比較工程による比較結果から、当該任意の２つのＤＡＣの良，不良を判定する判定工程とを含み、前記制御工程は、２つの前記ＤＡＣから出力されるアナログ出力値の比較結果の出力信号が、交互に反転する値となるように、２つの前記ＤＡＣに入力されるデジタル入力値を交互に行って一ずつ増加または減少させる制御を行うことを特徴とする。

また、本発明の請求項１１に係る半導体装置の試験方法は、２つ以上のＤＡＣを備えた半導体装置を試験する方法であって、前記２つ以上のＤＡＣのうちの、任意の２つのＤＡＣの動作を制御する制御工程と、前記任意の２つのＤＡＣから出力されるアナログ出力値の大小を相互に比較する比較工程と、該比較工程による比較結果から、当該任意の２つのＤＡＣの良，不良を判定する判定工程とを含み、前記判定工程は、前記比較工程による比較結果が、交互に反転する値となるか否かを判定することにより、２つの前記ＤＡＣの良，不良を判定することを特徴とする。

本発明によれば、任意の二つのＤＡＣのデジタル入力値を設定する制御部と、前記制御部によってデジタル値を設定されたＤＡＣのアナログ出力値の大小を比較する比較部と、前記比較手段によって出力される比較結果のパターンから良，不良を判断する判定部を設け、対となるＤＡＣのアナログ値を前記比較部で比較した比較結果が交互に反転するように各々のＤＡＣのデジタル値を前記制御部で制御し、前記判定部によって前記比較結果のパターンが例えば“０”，“１”を交互に繰り返す等の期待されるパターンと一致するか否かで良品か不良品かを判定するようにしたので、２つのＤＡＣのアナログ値を比較して、その比較結果のパターンが期待されるパターンと一致するかで良品か不良品かを判定することが可能であり、２つ以上のＤＡＣを備える半導体集積回路の良品判別の試験を小規模な付加回路により高速に試験を実施することが可能となる。

以下、本発明の実施の形態を、図面を用いて説明する。

（実施の形態１）
図１は、本発明の実施の形態１による、デジタルアナログ変換器を備えた半導体集積回路を示す。
図１において、１００は半導体集積回路、１１０はレジスタ設定部、１２０はレジスタ部、１３０はＤＡＣ部、１４０はスイッチ部、１５０は比較部である。また、１６０は半導体集積回路試験装置、１７０は制御部、１８０は判定部である。

本実施の形態１において、半導体集積回路１００は、上記レジスタ設定部１１０，レジスタ部１２０，ＤＡＣ部１３０，スイッチ部１４０，および比較部１５０を有する。

レジスタ設定部１１０は、外部からの命令により、レジスタ部１２０の任意のレジスタを選択してそのレジスタ値を設定する。レジスタ部１２０は、レジスタ１ないしレジスタｎ（ｎ＝２ｍ；但し、ｍは１以上の整数）からなり、ＤＡＣ部１３０に入力するデジタル入力値を設定する。

ＤＡＣ部１３０は、ＤＡＣ１ないしＤＡＣｎからなり、それぞれのデジタル入力値をアナログ出力値に変換する。スイッチ部１４０は、ＤＡＣ部１３０を構成する任意のＤＡＣと、比較部１５０を構成する任意の比較部とを接続する。例えば、ＤＡＣ２ｋ−１，ＤＡＣ２ｋ（ｋ＝１〜ｍ，２ｍ＝ｎ）と、比較部ｋとを接続するように設定可能である。

１５０は比較部であり、比較部１ないし比較部ｍからなる。各比較部ｋは、スイッチ部１４０を介して出力されたＤＡＣｘ，ＤＡＣｙ（ｘ，ｙ＝１〜ｎである。但し、ｘ≠ｙ）のアナログ出力値同士を比較する。

また、本実施の形態１の半導体集積回路試験装置１６０は、上記制御部１７０、および判定部１８０を有する。制御部１７０は、半導体集積回路１００内のレジスタ設定部１１０、およびスイッチ部１４０を制御する。判定部１８０は、比較部１５０の比較結果を判定する。

次に、本実施の形態１の半導体集積回路試験装置１６０の動作について説明する。
試験対象のＤＡＣを選択するために、制御部１７０により、任意の２つのＤＡＣと、該２つのＤＡＣのアナログ出力値の大小を比較する任意の比較部とを接続するようにスイッチ部１４０が設定される。

以下ではその一例として、ＤＡＣ１，ＤＡＣ２のアナログ出力値の大小を比較部１で比較し、判定部１８０で良否判定する場合を例にとって説明する。ＤＡＣ３，ＤＡＣ４の対，・・・，ＤＡＣｎ−１，ＤＡＣｎの対に関しても同様の手順で良否判定が可能であり、これら全ての対の良否判定を並行して行うことも可能である。

本実施の形態１は、出力に単調増加性を有するＤＡＣ１と、ＤＡＣ２に、偶数と、奇数のデジタル入力値をそれぞれ供給し、その後、ＤＡＣ１と、ＤＡＣ２に、奇数と、偶数のデジタル入力値をそれぞれ供給し、ＤＡＣ１と、ＤＡＣ２のアナログ出力値の比較結果が、“１”，“０”を交互に繰り返した後、“０”，“１”を交互に繰り返す期待値と一致するか否かで、検査を行うようにしたものである。

即ち、制御部１７０により、図２に示すように、ＤＡＣ１のデジタル入力値に“０”が設定され、その半サイクル後、ＤＡＣ２のデジタル入力値に“１”が設定される。この時の比較部１の出力が“１”であるとする。なお、図中のハッチングは、信号値が“１”か“０”かが確定していない期間を示す。

次の１サイクル目でＤＡＣ１のデジタル入力値が“２” だけ増加されて“２”が設定されると、比較部１の出力は“０”となる。その半サイクル後、ＤＡＣ２のデジタル入力値が“２”だけ増加されて“３”が設定されると、比較部１の出力は“１”となる。このように、互いに半サイクルずらせてＤＡＣ１のデジタル入力値が偶数に、ＤＡＣ２のデジタル入力値が奇数になるように、交互に設定されることで、比較部１の出力は“１”と“０”とが交互に現れるものとなる。

以後、同様にして、ＤＡＣ１，ＤＡＣ２のデジタル入力値を互いに半サイクルずらせて“２”ずつ増加させてゆき、ＤＡＣ１のデジタル入力値がその設定可能な上限である“２ｋ”まで到達すると、今度は、ＤＡＣ２のデジタル入力値が“０”に、その半サイクル後、ＤＡＣ１のデジタル入力値が“１”に、それぞれ設定され、以後、ＤＡＣ１，ＤＡＣ２のデジタル入力値が互いに半サイクルだけずらせて“２”ずつ増加されてゆく。このように、ＤＡＣ２のデジタル入力値が偶数に、ＤＡＣ１のデジタル入力値が奇数になるように、互いに半サイクルずらせて交互に設定されることで、比較器１の出力は“０”と“１”とが交互に現れる。

ここで、仮に、ＤＡＣ１と、ＤＡＣ２の少なくとも一方に、その出力が、特定の電位に固定されてしまう等の不具合があれば、比較部１の出力は“０”あるいは“１”が続いて現れる、等となり、上述のような、“０”と“１”とが交互に現れる出力パターンとはならない。

このため、判定部１８０により、前記比較部１の出力パターンが、期待値、即ち、上述のような初めは“１”と“０”とが交互に現れ、その後“０”と“１”とが交互に現れるパターン、と一致するか否かが判定される。

前記比較部１の出力パターンが期待値と一致すれば、ＤＡＣ１，２はともに良品であり、一致しなければ、ＤＡＣ１，２は少なくとも一方が良品でないと判定できる。

なお、この判定は、判定部１８０において、比較部１の出力をシフトレジスタに蓄積しておき、これと、期待されるパターンを予め記憶しているＲＯＭ等の出力とを比較する等により実現できる。

このように、良否判定の基準となるＤＡＣ、即ち一対のＤＡＣ中、他方より小さい（大きい、としてもよい）デジタル入力値が入力されるＤＡＣ、を順次入れ替えてこれらの出力値を比較し、前記比較部１から順次出力される出力パターンが期待値と一致するか否かにより、半導体集積回路が良品であるか否かの判定を行うようにしたので、半導体集積回路が良品であるか否かの判定を、少ない比較回数で、高速に判定することが可能となる。
但し、良否判定されるＤＡＣは、良品の抵抗分圧型ＤＡＣのように、その出力に単調増加性があることが前提である。

なお、ＤＡＣが、図３のように、抵抗による分圧型のＤＡＣであって、複数のＤＡＣが共通の抵抗で分圧されている場合は、さらに高解像度のＤＡＣの試験にも対応できる。

図３において、ｒ０，ｒ１，・・・，ｒｉ−１，ｒｉは、ＤＡＣ１と、ＤＡＣ２とが共有する抵抗であり、これらの抵抗は、高電圧側参照電圧ＶＲＥＦＨと、低電圧側参照電圧ＶＲＥＦＬとの間に、互いに直列に接続されている。

ＤＡＣ１と、ＤＡＣ２とは、上記抵抗の他に、互いに隣り合う抵抗同士の共通接続点（タップ）ｔ１，・・・，ｔｉ−１，ｔｉと、ＤＡＣのアナログ出力ノードＶＯＵＴとの間に、それぞれ接続されたスイッチＳＷ１，・・・，ＳＷｉ−１，ＳＷｉを有し、これらのスイッチＳＷ１，・・・，ＳＷｉ−１，ＳＷｉは、ＤＡＣのデジタル入力を構成する各ビット信号ｄ１，・・・，ｄｉ−１，ｄｉにより接断される。また、ＤＡＣ１，ＤＡＣ２以外のＤＡＣの対についても、比較部１以外の比較部を使用しＤＡＣ１，ＤＡＣ２と同時に比較することで、同時に複数対のＤＡＣを試験することも可能である。

また、上述の例では、ＤＡＣ１に偶数の自然数を昇順で、ＤＡＣ２に奇数の自然数を昇順で与え、その後ＤＡＣ１と、ＤＡＣ２を入れ替えるようにしたが、これは、まずＤＡＣ１に奇数を昇順で、ＤＡＣ２に偶数を昇順で与え、その後、ＤＡＣ１と、ＤＡＣ２を入れ替えるようにしてもよく、また、これらをＤＡＣおのおのに降順で与え、その後両ＤＡＣを入れ替えるようにしてもよい。

さらに、上述の例では、ＤＡＣ１と、ＤＡＣ２とで互いに半サイクルずらせてデジタル入力値を変化させるようにしたが、このずれは半サイクルに限るものではなく、他の値に設定してもよい。

このように、本実施の形態１によれば、複数のＤＡＣを良否判定する際に、一方のＤＡＣに偶数のデジタル値を順次入力し、その半サイクルずれたタイミングで他方のＤＡＣに奇数のデジタル値を順次入力し、これら２つのＤＡＣのＤＡ変換出力を比較部で比較し、その後、一方のＤＡＣに奇数のデジタル値を順次入力し、他方のＤＡＣに偶数のデジタル値を順次入力し、その比較部出力に、“１”と“０”とが交互に現れ、その後“０”と“１”とが交互に現れるか否かにより、半導体集積回路の良否を判定するようにしたので、複数のＤＡＣを有する半導体集積回路が良品であるか否かの判定を、高速に行うことができる。

（実施の形態２）
前述のように、前記実施の形態１では、良否判定されるＤＡＣが出力に単調増加性を有するものの試験は可能であるが、ＤＡＣの入出力特性に、図４（ａ）に示すような積分直線性誤差、即ち、入出力特性の全範囲についての理想値からの最悪乖離値、や、微分直線性誤差、即ち、入出力特性の変換範囲の任意の点における、あるビットサイズと、理論上のビットサイズとの差、が存在する場合については、試験を実施することができない。本実施の形態２は、このような問題を解決するためのものである。

なお、この図４（ａ）は、「超ＬＳＩ総合事典」株式会社サイエンスフォーラム，１９８８年３月３１日，６８６頁に記載のＡＤＣの入出力特性の図面を、ＤＡＣの入出力特性の説明に流用したものである。

図４（ｂ）は、本実施の形態２における試験方法を示すフローチャートである。
以下、実施の形態２について、図４（ｂ）を用いて説明する。まず、試験を実施する一対のＤＡＣのうちの一つ（ＤＡＣ１とする）のアナログ出力を、あらかじめ直接、即ち、図１の比較部１５０を介することなく、半導体集積回路試験装置等に入力して、その積分直線性誤差、微分直線性誤差について試験を行っておく（ステップ４ａ）。

この時、積分直線性誤差、微分直線性誤差が、所定の範囲内に収まり、良品であると判定されれば（ステップ４ｂ）、その後、前記一つのＤＡＣと、残りのＤＡＣとを、前記実施の形態１と同様の比較を行うことで試験を行い、これらが良品であるか否かを判定する（ステップ４ｃ，４ｄ）。

これにより、残りのＤＡＣについても、間接的に積分直線性誤差、微分直線性誤差についての試験を実施することが可能となる。この場合、２つのＤＡＣのそれぞれについて、積分直線性誤差や、微分直線性誤差の試験を行うよりも、短時間での試験を行うことが可能となる。

図４（ｃ）は、上述のステップ４ａおよび４ｃの試験を、同一の装置で可能にできる半導体集積回路試験装置の構成の一例を示すものである。
図４（ｃ）において、４００は半導体集積回路、４１０はレジスタ設定部、４２０はレジスタ部、４３０はＤＡＣ部、４４０は任意のＤＡＣと、任意の比較部とを接続するスイッチ部、４５０は比較部、ｂｐ１，ｂｐ３，・・・，ｂｐｎ−１はバイパス線路、ｎｃ２，ｎｃ４，・・・，ｎｃｎはノーコネクションノードである。
また、４６０は半導体集積回路試験装置、４７０は制御部、４８０は判定部である。

これらの中で、レジスタ設定部４１０、レジスタ部４２０、ＤＡＣ部４３０は、それぞれ、図１のレジスタ設定部１１０、レジスタ部１２０、ＤＡＣ部１３０と同様のものである。

これに対し、この実施の形態２で新たに設けたスイッチ部４４０は、ＤＡＣ２ｋ−１，ＤＡＣ２ｋ（ｋ＝１〜ｍ）と、比較部ｋの２つの入力とを接続するか、あるいは、ＤＡＣ２ｋ−１，ＤＡＣ２ｋと、バイパス経路ｂｐ２ｋ−１，ノーコネクションノードｎｃ２ｋとを接続するか、を切り替えるものである。

バイパス線路ｂｐ１，ｂｐ３，・・・，ｂｐｎ−１は、スイッチ部４４０の内部を通ったＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１の出力と、比較部１，比較部２，・・・，比較部ｍの出力とを接続する。ノーコネクションノードｎｃ２，ｎｃ４，・・・，ｎｃｎはスイッチ部４４０から取り出された、どこにもつながらないノードである。

スイッチ部４４０は、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１の出力を、バイパス線路ｂｐ１，ｂｐ３，・・・，ｂｐｎ−１に接続する時に、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎの出力を、これらノーコネクションノードｎｃ２，ｎｃ４，・・・，ｎｃｎに接続する。

まず、ステップ４ａに対応して、試験すべき一方のＤＡＣの出力を制御する。この場合、制御部４７０は、ＤＡＣ２ｋ−１，ＤＡＣ２ｋの出力と、バイパス経路ｂｐ２ｋ−１，ノーコネクションノードｎｃ２ｋとが接続されるようにスイッチ部４４０を切り換える。この場合、レジスタ設定部４１０によりレジスタ２ｋ−１，レジスタ２ｋに設定されたデジタル値がＤＡＣ２ｋ−１，ＤＡＣ２ｋによりアナログ信号に変換されるが、上述のようにスイッチ部４４０が切り替えられることにより、ＤＡＣ２ｋ−１のアナログ出力は比較部ｋの入力ノードに入力されることなくバイパス経路ｂｐ２ｋ−１を経由して比較部ｋの出力ノードに現れ、これが判定部４８０に出力される。このＤＡＣ２ｋ−１のアナログ出力は、ステップ４ｂにおいて、判定部４８０によりＤＡＣ２ｋ−１の出力に含まれる積分直線性誤差や、微分直線性誤差が、許容範囲に収まるか否かを判定されることで、ＤＡＣ２ｋ−１が良品か否かが判定される。一方、ＤＡＣ２ｋのアナログ出力はノーコネクションノードｎｃ２ｋに接続されるため、ＤＡＣ２ｋの良否は判定されない。
これにより、ＤＡＣ２ｋ−１が良品と判定された場合はステップ４ｃに進み、良品でないと判定された場合は試験を終了する。

ＤＡＣ２ｋ−１が良品である場合、ステップ４ｃに対応して、ＤＡＣの出力同士を比較部を用いて判定する場合、制御部４７０は、ＤＡＣ２ｋ−１，ＤＡＣ２ｋの出力と、比較部ｋの２入力とが接続されるようにスイッチ部４４０を切り換える。この場合、レジスタ設定部４１０によりレジスタ２ｋ−１，レジスタ２ｋに設定されたデジタル値がＤＡＣ２ｋ−１，ＤＡＣ２ｋによりアナログ信号に変換され、これらがスイッチ部４４０を介して比較部ｋの２入力に出力される。これらＤＡＣ２ｋ−１，ＤＡＣ２ｋのアナログ出力は、ステップ４ｄにおいて、判定部４８０により比較部ｋの出力が“０”と、“１”とが交互に現れる出力パターンとなるか否かが判定されることで、ＤＡＣ２ｋが良品か否かが高速に判定される。即ち、比較部ｋの出力が期待値と一致すれば、ＤＡＣ２ｋが良品と判定され、期待値と一致しなければ、ＤＡＣ２ｋが良品ではないと判定されて試験を終了する。

なお、複数の比較部により前記ＤＡＣ１と、残りのＤＡＣとを、同時に前記実施の形態１と同様に比較して試験を行うように、スイッチ部を設定することで、より短時間での試験が可能となる。

このように、本実施の形態２によれば、２つのＤＡＣを良否判定する際に、その一方のＤＡＣを通常の半導体試験装置により試験を行った後、該２つのＤＡＣについて、実施の形態１と同様の試験を行うようにしたので、ＤＡＣの出力に、積分直線性誤差や、微分直線性誤差が含まれる場合でも、その良否を高速に判定することが可能となる。

（実施の形態３）
前記実施の形態１では、良否判定されるＤＡＣが、分圧型（抵抗分割型）ＤＡＣのように、これが良品である場合に、その出力が単調増加性を持つものでなければならない。本実施の形態３はより多くの変換方式のＤＡＣの試験を可能にするためのものである。

以下、実施の形態３について説明する。２つのＤＡＣを比較する場合、図５（ａ）のような抵抗分圧式のＤＡＣで、互いに比較するＤＡＣを、ＤＡＣ１と、ＤＡＣ２とする。ＤＡＣから出力されるアナログ出力値は、抵抗の両端に印加される電圧で決定される。

抵抗の両端に印加される電圧は、高電圧側参照電圧をＶＲＥＦＨとし、低電圧側参照電圧をＶＲＥＦＬとする（ＤＡＣ１は、それぞれＶＲＥＦＨ１と、ＶＲＥＦＬ１とし、ＤＡＣ２は、それぞれＶＲＥＦＨ２と、ＶＲＥＦＬ２とする）と、ＤＡＣの出力電圧は、参照電圧ＶＲＥＦＨと、ＶＲＥＦＬとを分圧した電圧となる。

このように、ＤＡＣ１と、ＤＡＣ２は、それぞれの参照電圧が独立に設定できる構成とし、一方のＤＡＣ（図５（ｂ）の例ではＤＡＣ２）の両端の参照電圧を、ΔＶだけ増加させると、デジタル入力値に対応するアナログ出力値も、ΔＶだけ増加することになる。つまり、ＤＡＣ１と、ＤＡＣ２のデジタル入力値を同一にしても、ＤＡＣ２のアナログ出力値は、ＤＡＣ１のアナログ出力値よりΔＶだけ高くなる。

図５（ｃ）は、上述のような参照電圧を独立に設定できる分圧式ＤＡＣの構成を示す。ＶＲＧは基準電圧発生部であり、ＤＡＣに高電圧側参照電圧ＶＲＥＦＨ、および低電圧側参照電圧ＶＲＥＦＬを印加する。

図５（ｄ）は、上述のような参照電圧を独立に設定できるＤＡＣを有する半導体集積回路の構成を示す。
図５（ｄ）において、５００は半導体集積回路、５１０はレジスタ設定部、５２０はＤＡＣのデジタル値を設定するレジスタ部、５３０はＤＡＣ部、５４０は任意のＤＡＣと任意の比較器とを接続するスイッチ部、５５０は比較部である。また、５６０は半導体集積回路試験装置、５７０は制御部、５８０は判定部である。

レジスタ部５２０、スイッチ部５４０、比較部５５０、判定部５８０は、それぞれ図１のレジスタ部１２０、スイッチ部１４０、比較部１５０、判定部１８０と同様のものである。

これに対し、ＤＡＣ部５３０は図１のＤＡＣ部１３０とは異なるもので、ＤＡＣ１ないしＤＡＣｎが基準電圧発生部ＶＲＧ１ないしＶＲＧｎを有し、基準電圧発生部ＶＲＧ１，ＶＲＧ３，・・・，ＶＲＧｎ−１は、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１にそれぞれの参照電圧としてＶＲＥＦＨ１およびＶＲＥＦＬ１を出力し、基準電圧発生部ＶＲＧ２，ＶＲＧ４，・・・，ＶＲＧｎは、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎにそれぞれの参照電圧としてＶＲＥＦＨ２およびＶＲＥＦＬ２を出力する。

そして、ΔＶ（＝ＶＲＥＦＨ２−ＶＲＥＦＨ１（＝ＶＲＥＦＬ２−ＶＲＥＦＬ１））をＤＡＣの１ステップの約半分に等しくなるように設定したうえで、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１と、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎとを比較する際、図６のように、デジタル入力値を互いに半サイクルずらせてともに１ステップずつ増加させ比較することで、比較器１，比較器２，・・・，比較器ｍの比較結果は半サイクル毎に反転する。このように、比較器１，比較器２，・・・，比較器ｍの比較結果が半サイクル毎に反転するか否かでＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１と、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎとが良品であるか否かを判定できる。また、比較するＤＡＣのデジタル値を、１ステップずつ増加させることができるため、分圧式以外の変換方式のＤＡＣについても、試験を実施できる。

即ち、ＤＡＣの方式は、アナログ出力値をΔＶだけシフトさせることができるものであれば、分圧式ＤＡＣ以外の方式であっても良い。

このように、本実施の形態３によれば、低電圧側と、高電圧側の参照電圧を個別に設定できる２つのＤＡＣの一方に、他方のＤＡＣに与える高電圧側参照電圧，低電圧側参照電圧に、それぞれ（１／２）ＬＳＢだけずれた高電圧側参照電圧，低電圧側参照電圧を与え、両方のＤＡＣに同じデジタル入力値を与えて、２つのＤＡＣのアナログ出力値を比較するようにしたので、分圧式ＤＡＣ以外のＤＡＣであっても、アナログ出力値をΔＶだけシフトさせることのできる変換方式のＤＡＣであれば、その試験を行うことが可能になる。また、アナログ出力値を比較するＤＡＣに入力するデジタル入力値を、ともに“１”ずつ増加させればよいので、レジスタ設定部の制御動作をも、簡単にすることが可能になる。

（実施の形態４）
前記実施の形態１、前記実施の形態２、及び前記実施の形態３では、ＤＡＣが高解像度であり、比較する２つのＤＡＣ間にデジタル入力値が同一でもアナログ出力値にオフセットが存在する場合や、比較部にその２入力間にオフセットがある場合では、ＤＡＣのデジタル入力値を設定するレジスタ設定部が固定のパターンでは、比較部の出力パターンが期待値と異なるものとなって、試験を実施することができない。本実施の形態４は、この問題を解決するためのものである。

なお、実施の形態３においてもオフセットは存在したが、実施の形態３におけるオフセットはＬＳＢ（＝デジタル入力値“１”）の１／２であったのに対し、この実施の形態４では、オフセットはデジタル入力値“１”よりも大きい値のものである。

以下、実施の形態４について説明する。この実施の形態４では実施の形態１，２，３において使用した半導体装置および半導体試験装置を使用できる。
まず、一例として、ＤＡＣ１とＤＡＣ２とを良否判定する場合、そのオフセット値を割り出し、該２つのＤＡＣを比較器１で比較する手順を、図７を用いて説明する。
図７において、ＤＡＣ１と、ＤＡＣ２のデジタル入力値を、ともに“０”とする（ステップ７０１）。比較部１の出力結果から、ＤＡＣ１、およびＤＡＣ２のアナログ出力値の大小を判定し（ステップ７０２ａ）、ＤＡＣ１が、ＤＡＣ２より大きいと判定された場合は、ＤＡＣ２を、そのオフセットを調整するＤＡＣ（以下、オフセット調整ＤＡＣと称す）とし（ステップ７０２ｂ）、ＤＡＣ２がＤＡＣ１より大きいと判定された場合は、ＤＡＣ１をオフセット調整ＤＡＣとする（ステップ７０２ｃ）。

次に、オフセット調整ＤＡＣのデジタル入力値を、１つずつ増加させ（ステップ７０３ａ）、比較器１の出力が反転すると（ステップ７０３ｂ）、次のステップへ進み、オフセット調整ＤＡＣの現在のデジタル値を、オフセット値として採用する（ステップ７０４）。このステップは、入力オフセットを補正するオフセット補正部として機能する。

この状態で、前記実施の形態１、または前記実施の形態２、または前記実施の形態３と同様の簡略化検査を行う、即ち、２つのＤＡＣの出力を互いに比較し、その比較結果が期待値と一致するか否かを判定することで、試験を高速に行う（ステップ７０５）。さらに、オフセットがある場合に測定できない状態を、個別に検査する（ステップ７０６）ことで、２つのＤＡＣ間に同一デジタル入力値でも出力オフセットがある場合や、比較部に入力オフセットがある場合でも、その試験を行うことが可能となる。

即ち、ステップ７０６において、オフセット調整ＤＡＣは、ＤＡＣ１か、ＤＡＣ２かを判定する（ステップ７０６ａ）。

ステップ７０６ａにより、オフセット調整ＤＡＣが、ＤＡＣ１と判定された場合は、そのデジタル入力値を“０”からオフセット値までに変化させた場合の、アナログ出力値の電圧測定を行い（ステップ７０６ｂ）、ＤＡＣ２のデジタル入力値を（２ｋ−“オフセット値”）から２ｋまでに変化させた場合の、アナログ出力値の電圧測定を行う（ステップ７０６ｃ）。オフセット調整ＤＡＣが、ＤＡＣ２と判定された場合は、ＤＡＣ１と、ＤＡＣ２とを入れ替えて、上述と同様の動作を行う。

即ち、ステップ７０６ａにより、オフセット調整ＤＡＣが、ＤＡＣ２と判定された場合は、そのデジタル入力値を“０”からオフセット値までに変化させた場合の、アナログ出力値の電圧測定を行い（ステップ７０６ｄ）、ＤＡＣ１のデジタル入力値を（２ｋ−“オフセット値”）から２ｋまでに変化させた場合の、アナログ出力値の電圧測定を行う（ステップ７０６ｅ）。

これらのステップ７０６ａないし７０６ｅにより、ステップ７０５において試験を実施できない状態、即ち、ＤＡＣ１，ＤＡＣ２の、出力ダイナミックレンジが互いにオーバーラップする領域以外のアナログ出力値を、個別に測定することが可能である。

このように、本実施の形態４によれば、２つのＤＡＣに同じデジタル入力値を与えてそのアナログ出力値同士を比較し、アナログ出力値が小さい方のＤＡＣを、オフセット調整ＤＡＣとし、オフセット調整ＤＡＣの出力が反転するまでそのデジタル入力値を、“１”ずつ増加し、アナログ出力値の比較結果が反転した時点のデジタル入力値をオフセット値として、実施の形態１ないし３と同様の検査を行い、オフセット調整ＤＡＣが、アナログ出力値が大きい方のＤＡＣか、小さい方のＤＡＣかを判定し、該当するＤＡＣのデジタル入力値を“０”からオフセット値まで変化させた場合の、アナログ出力値を測定し、その後、他方のＤＡＣのデジタル入力値を（２ｋ−“オフセット値”）から２ｋまでに変化させた場合の、アナログ電圧測定を行うようにしたので、２つのＤＡＣの間に出力オフセットが存在する場合や、比較器に入力オフセットが存在する場合でも、ＤＡＣの良否を高速に判定することが可能となる。

（実施の形態５）
前記実施の形態１では、ＤＡＣのデジタル入力値の制御は半導体試験装置が行っている。このため、半導体集積回路には多くの試験用端子が必要で、試験中はこの試験用端子を制御するテスターチャンネルが必要となる。半導体試験装置に搭載されるテスターチャンネルには制限があり、試験用端子の増加により、同時に試験を実施できるＤＡＣの数は制限される。本実施の形態５はこれを解決するものである。この実施の形態５を、図８を用いて説明する。

図８において、８００は半導体集積回路、８１０はＣＰＵバス、８１１はＣＰＵ、８１２はメモリ、８２０はＤＡＣのデジタル値を設定するレジスタ部、８３０はＤＡＣ部、８４０は任意のＤＡＣと任意の比較器とを接続するスイッチ部、８５０は比較部である。また、８６０は半導体集積回路試験装置、８７０は制御部、８８０は判定部である。

レジスタ部８２０、ＤＡＣ部８３０、スイッチ部８４０、比較部８５０、判定部８８０は、それぞれ図１のレジスタ部１２０、ＤＡＣ部１３０、スイッチ部１４０、比較部１５０、判定部１８０と同様のものである。

ＣＰＵ８１１はメモリ８１２に格納されたプログラムにより動作を行う。メモリ８１２はレジスタ部８２０およびスイッチ部８４０を図１と同様に設定するプログラムが記録されている。制御部８７０はＣＰＵ８１１の動作開始を制御するトリガ信号を発生する。

次に、本実施の形態５の動作について説明する。
ＤＡＣの試験を開始するに当たって、制御部８７０はＣＰＵ８１１に対し信号を送る。前記信号を受け取ったＣＰＵ８１１はメモリ８１２に搭載されたプログラムに従って、実施の形態１と同様にレジスタ部８２０、スイッチ部８４０を制御する。
即ち、ＣＰＵ８１１は、ＤＡＣ２ｋ−１，ＤＡＣ２ｋ（ｋ＝１〜ｍ，２ｍ＝ｎ）と、比較部ｋとが接続されるようにスイッチ部８４０を制御する。

また、ＣＰＵ８１１は、レジスタ１，レジスタ３，・・・，レジスタｎ−１の値を順次０，２，・・・，２ｋ，１，３，・・・，２ｋ−１に設定するとともに、それより半サイクル遅れて、レジスタ２，レジスタ４，・・・，レジスタｎの値を順次１，３，・・・，２ｋ−１，０，２，・・・，２ｋに設定する。

これにより、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１のデジタル入力値に“０”が設定され、その半サイクル後、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値に“１”が設定される。この時の比較部１，比較部２，・・・，比較部ｍの出力が“１”であるとする。なお、図中のハッチングは、信号値が“１”か“０”かが確定していない期間を示す。

次の１サイクル目でＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１のデジタル入力値が“２” だけ増加されて“２”が設定されると、比較部１，比較部２，・・・，比較部ｍの出力は“０”となる。その半サイクル後、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値が“２”だけ増加されて“３”が設定されると、比較部１，比較部２，・・・，比較部ｍの出力は“１”となる。このように、互いに半サイクルずらせてＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１のデジタル入力値が偶数に、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値が奇数になるように、交互に設定されることで、比較部１，比較部２，・・・，比較部ｍの出力は“１”と“０”とが交互に現れるものとなる。

即ち、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１とＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値を互いに半サイクルずらせて“２”ずつ増加させてゆき、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１のデジタル入力値がその設定可能な上限である“２ｋ”まで到達すると、今度は、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値が“０”に、その半サイクル後、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１のデジタル入力値が“１”に、それぞれ設定され、以後、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１およびＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値を互いに半サイクルだけずらせて“２”ずつ増加させてゆく。このように、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎのデジタル入力値が偶数に、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１のデジタル入力値が奇数になるように、互いに半サイクルずらせて交互に設定されることで、比較器１，比較部２，・・・，比較部ｍの出力は“０”と“１”とが交互に現れる。

ここで、ＤＡＣ１，ＤＡＣ３，・・・，ＤＡＣｎ−１と、ＤＡＣ２，ＤＡＣ４，・・・，ＤＡＣｎの少なくとも一方の出力が、特定の電位に固定されてしまう等の不具合があれば、比較部１，比較部２，・・・，比較部ｍの出力は“０”あるいは“１”が続いて現れる、等となり、上述のような、“０”と“１”とが交互に現れる出力パターンとはならない。

このため、判定部１８０により、前記比較部１，比較部２，・・・，比較部ｍの出力パターンが、期待値、即ち、上述のような初めは“１”と“０”とが交互に現れ、その後“０”と“１”とが交互に現れるパターン、と一致するか否かが判定される。

前記比較部１，比較部２，・・・，比較部ｍの出力パターンが期待値と一致すれば、ＤＡＣ１と２，ＤＡＣ３と４，・・・，ＤＡＣｎ−１とｎはともに良品であり、一致しなければ、ＤＡＣ１と２，ＤＡＣ３と４，・・・，ＤＡＣｎ−１とｎは少なくとも一方が良品でないと判定される。

このように、本実施の形態５によれば、半導体集積回路の側に搭載したＣＰＵがそのメモリに格納されたプログラムに応じて、レジスタ部とスイッチ部の設定を行い、半導体集積回路試験装置の側の制御部は、単にＣＰＵの動作開始の制御を行うようにしたので、半導体集積回路と、半導体集積回路試験装置との接続が、少数の配線で可能となり、半導体集積回路に設ける試験用端子を、少数に抑えることが可能となる。また、半導体集積回路試験装置についても、その端子を少数に抑えることが可能となる。

なお、前記実施の形態２、前記実施の形態３、及び前記実施の形態４についても、同様に半導体試験装置の制御部に代えて、ＣＰＵ８１１がメモリ８１２に搭載されたプログラムに従って制御を行うことで、それぞれの試験を実施することができる。

（実施の形態６）
前記実施の形態１ないし５では、試験に半導体試験装置が必要である。本実施の形態６は、半導体試験装置を用いることなく、試験を実施できるようにしたものである。以下、この実施の形態６を、図９を用いて説明する。

図９において、９００は半導体集積回路、９１０はＣＰＵバス、９１１はＣＰＵ、９１２はメモリ、９２０はＤＡＣのデジタル値を設定するレジスタ部、９３０はＤＡＣ部、９４０は任意のＤＡＣと任意の比較器と接続するスイッチ部、９５０は比較部、９８０は結果出力レジスタである。

ＣＰＵバス９１０、ＣＰＵ９１１、メモリ９１２、レジスタ部９２０、ＤＡＣ部９３０、スイッチ部９４０、比較部９５０はそれぞれ図８のＣＰＵバス８１０、ＣＰＵ８１１、メモリ８１２、レジスタ部８２０、ＤＡＣ部８３０、スイッチ部８４０、比較部８５０と同様のものである。

結果出力レジスタ９８０は、半導体集積回路９００に搭載され、比較部９５０の比較結果を保持し、ＣＰＵバス９１０に出力する。

次に、実施の形態６の動作について説明する。
ＤＡＣやスイッチ部の制御は、実施の形態５と同様に行い、比較部９５０の比較結果は、結果出力レジスタ９８０を通してＣＰＵバス９１０に出力される。ＣＰＵ９１１はメモリ９１２に搭載されたプログラムに従い、前記結果出力レジスタの値を、ＣＰＵバス９１０を介して読み取り、期待値と比較を行うことで良否の判定を行う。即ち、比較部１，比較部２，・・・，比較部ｍの出力は、ＤＡＣ１と２，ＤＡＣ３と４，・・・，ＤＡＣｎ−１とｎが良品であればいずれも期待値通り、１，０が交互に現れた後、０，１が交互に現れるパターンとなる。結果出力レジスタ９８０はこれらｍ個の出力パターンが蓄積され、その蓄積結果がＣＰＵバス９１０を介してＣＰＵ９１１に出力される。ＣＰＵは、結果出力レジスタ９８０から出力される各出力パターンが上述の期待値と一致するか否かを判定することで、ＣＰＵ９１１は判定部としても動作する。これにより、半導体集積回路単独で試験を行うことができる。

このように、本実施の形態６によれば、半導体集積回路の側に搭載した結果出力レジスタが比較部の比較結果を保持し、これを半導体集積回路内のＣＰＵに出力し、ＣＰＵがこの比較結果を、判定するようにしたので、半導体集積回路試験装置を用いることなく、半導体集積回路のみで、ＤＡＣの試験を実施することが可能となる。

（実施の形態７）
前記実施の形態６では、ＣＰＵが試験用のプログラムを実行する必要があり、試験の実施中は、ＣＰＵを他の目的に使用することができない。本実施の形態７は、この問題点を解決するためのものである。以下、実施の形態７を、図１０を用いて説明する。

図１０において、１０００は半導体集積回路、１０１０はＣＰＵバス、１０１１はＣＰＵ、１０１２はメモリ、１０１３はパターン生成部、１０１４は制御部、１０１５はオフセット補正部、１０２０はＤＡＣのデジタル値を設定するレジスタ部、１０３０はＤＡＣ部、１０４０は任意のＤＡＣと任意の比較部とを接続するスイッチ部、１０５０は比較部、１０８０は比較部の比較結果をＣＰＵバス１０１０に出力する結果出力レジスタである。

ＣＰＵバス１０１０、ＣＰＵ１０１１、メモリ１０１２、レジスタ部１０２０、ＤＡＣ部１０３０、スイッチ部１０４０、比較部１０５０、結果出力レジスタ１０８０は、それぞれ、図９のＣＰＵバス９１０、ＣＰＵ９１１、メモリ９１２、レジスタ部９２０、ＤＡＣ部９３０、スイッチ部９４０、比較部９５０、結果出力レジスタ９８０と、同様のものである。

パターン生成部１０１３はレジスタ部１０２０を設定するパターンを生成する。オフセット補正部１０１５は各レジスタ１，レジスタ２，・・・，レジスタｎのオフセットを補正する。制御部１０１４はパターン生成部１０１３が生成するパターンと、オフセット補正部１０１５から出力されるオフセット値により各レジスタを制御する。

次に、この実施の形態７の動作について説明する。レジスタ部１０２０を設定するパターンをパターン生成部１０１３で生成し、制御部１０１４からレジスタ部１０２０を制御する。オフセット値を求める方法は、実施の形態４と同様であり、図７で示される。

パターン生成部１０１３がパターンを生成し、制御部１０１４が前記パターンに従ってレジスタ部１０２０を設定する。初期状態はＤＡＣ１とＤＡＣ２のデジタル入力値が“０”になるようにパターンが生成される（ステップ７０１）。

結果出力レジスタ１０８０の値を制御部１０１４が読み取りＤＡＣ１とＤＡＣ２のアナログ出力値のどちらが小さいかを判断して小さい方を調整ＤＡＣとしてパターン生成部１０１３に通知する（ステップ７０２）。

パターン生成部１０１３は調整ＤＡＣのデジタル入力値を“１”ずつ増加させるようにパターンを生成し、制御部１０１４は前記パターンに従ってレジスタ部１０２０を設定する。その設定に応じたＤＡＣ部１０３０の出力の比較結果は、結果出力レジスタ１０８０に蓄えられ、その結果出力レジスタ１０８０の値を制御部１０１４が読み取り比較結果が反転した（ステップ７０３）ところで、調整ＤＡＣの現在のデジタル値をオフセット値としてオフセット補正部１０１５に通知し、オフセット補正部１０１５は前記オフセット値を記憶する（ステップ７０４）。

また同時に制御部１０１４はパターン生成部１０１３にオフセット値が求まったことを通知し、パターン生成部１０１３は比較を開始する動作に移る。比較による試験はパターン生成部１０１３がパターン生成を行い、制御部１０１４は前記パターンに従ってオフセット補正部１０１５よりオフセットを発生させるＤＡＣとオフセット値の情報を受け取りオフセット値を加算した上でレジスタ部１０２０を設定する。

制御部１０１４は結果出力レジスタ１０８０の値を読み取り、期待値パターンと一致するか否かを判断する（ステップ７０５）。その後、オフセットがある場合に測定できない状態を個別に検査することにより、ＤＡＣの良，不良を判断する（ステップ７０６）。以上により、ＣＰＵを使用せずにＤＡＣの試験を実施することが可能となる。

これにより、ＣＰＵは、制御部によるＤＡＣの試験中、半導体集積回路に搭載されたメインメモリ等、他の回路の試験等を行うことが可能である。

なお、オフセット補正を行うことなく試験を実施する場合は、オフセット補正部を省略することで可能である。

このように、本実施の形態７によれば、パターン生成部、オフセット補正部、および、制御部を設け、ＣＰＵが行っていた試験動作をこれらが代行するようにしたので、ＣＰＵはＤＡＣの試験中に他の動作を実行することが可能となる。

以上のように、本発明は複数のＤＡＣの良否を同時にかつ高速に判定するのに有用であり、複数のＤＡＣを搭載した半導体集積回路の試験に用いて好適である。

図１は、本発明の実施の形態１における、半導体集積回路試験装置が直接半導体集積回路内のＤＡＣのデジタル入力値を制御する場合の構成を示す図である。 図２は、前記実施の形態１における、ＤＡＣのデジタル入力値が“２”ずつ増加する場合の設定パターンと比較結果を示す図である。 図３は、前記実施の形態１における、抵抗を共有するように構成した複数のＤＡＣの構成を示す図である。 図４（ａ）は、前記実施の形態１における、ＤＡＣの積分直線性誤差および微分直線性誤差を説明する図である。 図４（ｂ）は、本発明の実施の形態２における、ＤＡＣが積分直線性誤差もしくは微分直線性誤差を有する場合の試験方法を示すフローチャート図である。 図４（ｃ）は、本発明の実施の形態２における、ＤＡＣ単独での試験と、２つのＤＡＣの出力を比較部を用いて判定する試験とを、１台の装置で実行できる半導体集積回路試験装置の構成を示す図である。 図５（ａ）は、前記分圧式ＤＡＣの構成例を示す図である。 図５（ｂ）は、本発明の実施の形態３における、ＤＡＣにオフセットを与えた場合のアナログ値を示す図である。 図５（ｃ）は、参照電圧を可変できる分圧式ＤＡＣの構成例を示す図である。 図５（ｄ）は、本発明の実施の形態３による半導体集積回路、および半導体集積回路試験装置の構成を示す図である。 図６は、本発明の実施の形態３における、ＤＡＣのデジタル入力値が“１”ずつ増加する場合のＤＡＣのデジタル値の設定パターンと比較結果を示す図である。 図７は、本発明の実施の形態４における、オフセット値検出の手順を示す図である。 図８は、本発明の実施の形態５における、ＣＰＵがＤＡＣを制御する場合の構成を示す図である。 図９は、本発明の実施の形態６における、ＣＰＵがＤＡＣを制御し半導体集積回路単体で試験を実施する場合の構成を示す図である。 図１０は、本発明の実施の形態７における、専用の制御回路がＤＡＣを制御し半導体集積回路単体で試験する場合の構成を示す図である。

符号の説明

１００ 半導体集積回路
１１０ 選択部
１２０ レジスタ部
１３０ ＤＡＣ部
１４０ スイッチ部
１５０ 比較部
１６０ 半導体集積回路試験装置
１７０ 制御部
１８０ 判定部
７０１ レジスタの初期化手順
７０２ ＤＡＣのオフセットの大小判定手順
７０３ オフセット値検出手順
７０４ オフセット値設定手順
８００ 半導体集積回路
８１０ ＣＰＵバス
８１１ ＣＰＵ
８１２ メモリ
８２０ レジスタ部
８３０ ＤＡＣ部
８４０ スイッチ部
８５０ 比較部
８６０ 半導体集積回路試験装置
８７０ 制御部
８８０ 判定部
９００ 半導体集積回路
９１０ ＣＰＵバス
９１１ ＣＰＵ
９１２ メモリ
９２０ レジスタ部
９３０ ＤＡＣ部
９４０ スイッチ部
９５０ 比較部
９８０ 結果出力レジスタ
１０００ 半導体集積回路
１０１０ ＣＰＵバス
１０１１ ＣＰＵ
１０１２ メモリ
１０１３ パターン生成部
１０１５ オフセット補正部
１０１４ 制御部
１０２０ レジスタ部
１０３０ ＤＡＣ部
１０４０ スイッチ部
１０５０ 比較部
１０８０ 結果出力レジスタ

Claims (18)

1. ２つ以上のデジタルアナログ変換器（以下、ＤＡＣと称す）と、
   前記２つ以上のＤＡＣ中の少なくとも２個のＤＡＣに入力されるデジタル入力値を設定する設定部と、
   前記少なくとも２個のＤＡＣから出力されるアナログ出力値の大小を相互に比較し該比較結果を出力する比較部とを備えた、
   ことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記設定部は、
   プログラムを格納するメモリと、
   該メモリに格納された前記プログラムに従い前記少なくとも２個のＤＡＣに入力されるデジタル入力値を制御するＣＰＵとからなる、
   ことを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記比較結果に基づき前記少なくとも２個のＤＡＣの良，不良を判定する判定部を、さらに備えた、
   ことを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記少なくとも２個のＤＡＣに入力されるデジタル入力値を制御するパターンを生成するパターン生成部を、さらに備えた、
   ことを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   前記少なくとも２個のＤＡＣから出力されるアナログ出力値にオフセットを付加する補正を行うオフセット補正部を、さらに備えた、
   ことを特徴とする半導体装置。
6. 請求項１に記載の半導体装置において、
   前記少なくとも２個のＤＡＣに入力されるデジタル入力値にオフセットを付加する補正を行うオフセット補正部を、さらに備えた、
   ことを特徴とする半導体装置。
7. ２つ以上のＤＡＣを備えた半導体装置の良否判定試験を行う半導体試験装置であって、
   前記少なくとも２個のＤＡＣを制御する制御部と、
   前記少なくとも２個のＤＡＣから出力されるアナログ出力値の大小を相互に比較する比較部と、
   該比較部による比較結果に基づき当該少なくとも２個のＤＡＣの良，不良を判定する判定部とを備えた、
   ことを特徴とする半導体試験装置。
8. 請求項７に記載の半導体試験装置において、
   前記制御部は、２つの前記ＤＡＣから出力されるアナログ出力値の比較結果の出力信号が、交互に反転する値となるように、２つの前記ＤＡＣに入力されるデジタル入力値を制御する、
   ことを特徴とする半導体試験装置。
9. 請求項７に記載の半導体試験装置において、
   前記比較部は、
   複数対の前記ＤＡＣから出力されるアナログ出力値同士を同時に比較する複数の比較部からなる、
   ことを特徴とする半導体試験装置。
10. 請求項７に記載の半導体試験装置において、
    前記比較部は、
    前記少なくとも２つ以上のＤＡＣのうちの、１つのＤＡＣから出力されるアナログ出力値と、残りのＤＡＣのアナログ出力値との大小を同時に比較する複数の比較部からなる、
    ことを特徴とする半導体試験装置。
11. 請求項７に記載の半導体試験装置において、
    前記判定部は、
    前記比較部による比較結果が所定のパターンと一致するか否かにより、前記少なくとも２個のＤＡＣの良，不良を判定する、
    ことを特徴とする半導体試験装置。
12. 請求項１１に記載の半導体試験装置において、
    前記所定のパターンは、交互に反転する値からなるパターンであり、
    前記判定部は、
    前記比較部による比較結果が、前記交互に反転する値となるか否かを判定することにより、前記少なくとも２個のＤＡＣの良，不良を判定する、
    ことを特徴とする半導体試験装置。
13. ２つ以上のＤＡＣを備えた半導体装置を試験する方法であって、
    前記２つ以上のＤＡＣのうちの、任意の２つのＤＡＣの動作を制御する制御工程と、
    前記任意の２つのＤＡＣから出力されるアナログ出力値の大小を相互に比較する比較工程と、
    該比較工程による比較結果から、当該任意の２つのＤＡＣの良，不良を判定する判定工程とを含む、
    ことを特徴とする半導体装置の試験方法。
14. 請求項１３に記載の半導体装置の試験方法において、
    前記制御工程は、２つの前記ＤＡＣから出力されるアナログ出力値の比較結果の出力信号が、交互に反転する値となるように、２つの前記ＤＡＣに入力されるデジタル入力値を制御する、
    ことを特徴とする半導体装置の試験方法。
15. 請求項１３に記載の半導体装置の試験方法において、
    前記判定工程は、
    前記比較工程による比較結果が、交互に反転する値となるか否かを判定することにより、２つの前記ＤＡＣの良，不良を判定する、
    ことを特徴とする半導体装置の試験方法。
16. ２つ以上のＤＡＣを備えた半導体装置の試験方法において、
    前記２つ以上のＤＡＣのうちの、任意の１つのＤＡＣのみを、そのアナログ出力値を直接試験する方法により試験する第１の試験工程と、
    前記２つ以上のＤＡＣのうちの、任意の２つのＤＡＣのデジタル入力値を制御する制御工程と、前記任意の２つのＤＡＣから出力されるアナログ出力値の大小を相互に比較する比較工程と、該比較工程による比較結果から、当該２つのＤＡＣの良，不良を判定する判定工程とを含み、前記第１の試験工程により良品と判定された前記任意の１つのＤＡＣのアナログ出力値と、前記２つ以上のＤＡＣのうちの、他の１つのＤＡＣのアナログ出力値とを相互に比較することにより、前記他の１つのＤＡＣを試験する第２の試験工程とを含む、
    ことを特徴とする半導体装置の試験方法。
17. 請求項１６に記載の半導体装置の試験方法において、
    前記制御工程は、前記任意の１つのＤＡＣと、前記他の１つのＤＡＣ、のいずれか一方のＤＡＣの全てのアナログ出力値を、正，負いずれかの同一方向に任意のアナログ値分ずらせるオフセット工程を、さらに含む、
    ことを特徴とする半導体装置の試験方法。
18. 請求項１６に記載の半導体装置の試験方法において、
    同一のデジタル入力値に対しアナログ出力値が相異なる任意の第１のＤＡＣと、任意の第２のＤＡＣとを試験する際、
    前記制御工程は、
    前記第１のＤＡＣのデジタル入力値を、前記第１のＤＡＣのアナログ出力値が前記第２のＤＡＣのアナログ出力値に近づくように増加または減少させる工程と、
    前記第１のＤＡＣのアナログ出力値と、前記第２のＤＡＣのアナログ出力値とを比較する比較手段の比較結果が反転した時点の前記第１のＤＡＣのデジタル入力値と、前記第２のＤＡＣのデジタル入力値との差を、オフセット値とする工程とを含み、
    前記比較工程は、
    前記第１のＤＡＣのアナログ出力値が、前記第２のＤＡＣのアナログ出力値に近づくように、前記第１のＤＡＣのデジタル入力値または前記第２のＤＡＣのデジタル入力値に前記オフセット値を与えた後、比較を開始する工程を含む、
    ことを特徴とする半導体装置の試験方法。

Images