CN101405610A - 半导体装置、半导体测试装置和半导体装置的测试方法 - Google Patents

Abstract

提供一种半导体装置、半导体试验测试装置和半导体装置的试验测试方法，解决了在具备多个DAC的半导体集成电路的合格品判别的测试中，存在测试时间因DAC的数目的增加或高解像度化而变长这样的问题。在测试两个DAC、即DAC1和DAC2的情况下，控制部(170)通过交替地增加DAC1和DAC2的数字输入值，被输入DAC1和DAC2的模拟输出值的比较部1的输出在“0”和“1”之间重复倒相。因在判断部(180)中判断上述比较部1的输出模式是否与期待值一致，所以可进行DAC的合格品判别。

Description

半导体装置、半导体测试装置和半导体装置的测试方法

技术领域

本发明涉及半导体装置、半导体测试装置和半导体装置的测试方法，涉及具备数字模拟变换器(以下称为DAC)的半导体装置、进行其测试的半导体测试装置和半导体装置的测试方法的改进，特别是涉及在进行具有多个DAC的半导体装置的测试时可使其测试变得容易的方法。

背景技术

伴随半导体工艺的进步，可在同一半导体集成电路内安装多个DAC。在安装多个DAC的半导体集成电路的测试中，在所安装的DAC的个数多的情况或其解像度高(分辨率高)的情况下，存在测试时间变长的趋势。

以前，作为缩短这种半导体集成电路的测试时间的方法之一，有对DAC的输出使用模拟数字变换器(以下称为ADC)来实施测试的方法，但由于在高解像度的DAC的测试中比DAC精度高的ADC成为必要，所以存在安装了这些ADC的半导体集成电路的电路规模变大的问题。

除此以外，如在专利文献1或作为其公开公报的专利文献2中公开了的那样，有使用比较器进行三个以上的DAC的比较并根据其比较结果来进行判断的方式。

专利文献1：日本专利申请特公昭64-9771号公报

专利文献2：日本专利申请特开昭61-16624号公报

发明内容

(发明要解决的问题)

但是，在专利文献1或专利文献2中示出的现有例的方法是检测在实际工作中的系统、即正常地工作的系统中是否产生了故障的方法，该方法不提供判断出厂前的半导体集成电路是否是合格品的测试方法。

也就是说，由于在该专利文献1或专利文献2中示出的现有例的方法必须有三个以上的DAC，此外以在三个以上的DAC中不同时存在故障为前提，所以该现有例的方法不适合于以进行出厂前的合格品的判断为目的的半导体集成电路的测试方式。

此外，由于在该专利文献1或专利文献2中示出的现有例的方法是重复进行下述工作的方法：固定提供给三个以上的DAC中的第奇数个DAC的数字输入值，使提供给第偶数个DAC的数字输入值从其最小值起到最大值依次各增加“1”，比较第奇数个DAC与第偶数个的DAC的输出，然后，在使提供给第奇数个DAC的数字输入值增加“1”之后，再次使提供给第偶数个DAC的数字输入值从其最小值起到最大值依次各增加“1”，比较第奇数个DAC与第偶数个的DAC的输出，因此故障检测效率差，不适合测试的高速化。

本发明是为了解决上述这样的问题而进行的，其目的在于提供这样的半导体装置、半导体测试装置和半导体装置的测试方法，该半导体装置具备可实现安装两个以上的DAC的半导体集成电路的测试的高速化的或可单独进行半导体集成电路的测试的DAC。

(用于解决问题的方法)

为了解决上述问题，根据本发明的第一方面的半导体装置的特征在于，具备：两个以上的数字模拟变换器(以下称为DAC)；设定输入给上述两个以上的DAC中的至少两个DAC的数字输入值的设定部；以及对从上述至少两个DAC输出的模拟输出值的大小进行相互比较并输出该比较结果的比较部。

此外，根据本发明的第二方面的半导体装置的特征在于：在第一方面的发明中所述的半导体装置中，上述设定部包括存储程序的存储器和按照该存储器中存储了的上述程序控制输入给上述至少两个DAC的数字输入值的CPU。

此外，根据本发明的第三方面有关的半导体装置的特征在于：在第一方面的发明中所述的半导体装置中，还具备根据上述比较结果判断上述至少两个DAC的合格、不合格的判断部。

此外，根据本发明的第四方面的半导体装置的特征在于：在第一方面的发明中所述的半导体装置中，还具备生成控制输入给至少两个DAC的数字输入值的模式的模式生成部。

此外，根据本发明的第五方面的半导体装置的特征在于：在第一方面的发明中所述的半导体装置中，还具备对从上述至少两个DAC输出的模拟输出值进行附加偏移的校正的偏移校正部。

此外，根据本发明的第六方面的半导体装置的特征在于：在第一方面的发明中所述的半导体装置中，还具备对输入给上述至少两个DAC的数字输入值进行附加偏移的校正的偏移校正部。

此外，根据本发明的第七方面的半导体测试装置是一种进行具备两个以上的DAC的半导体装置是否合格的判断测试的装置，其特征在于，具备：控制上述至少两个DAC的控制部；对从上述至少两个DAC输出的模拟输出值的大小进行相互比较的比较部；以及根据由该比较部得到的比较结果判断该至少两个DAC的合格、不合格的判断部。

此外，根据本发明的第八方面的半导体测试装置的特征在于：在第七方面的发明中所述的半导体测试装置中，上述控制部控制输入给两个上述DAC的数字输入值，以使从两个上述DAC输出的模拟输出值的比较结果的输出信号成为交替地倒相的值。

此外，根据本发明的第九方面的半导体测试装置的特征在于：在第七方面的发明中所述的半导体测试装置中，上述比较部包括同时比较多对的从上述DAC输出的模拟输出值彼此的多个比较部。

此外，根据本发明的第十方面的半导体测试装置的特征在于：在第七方面的发明中所述的半导体测试装置中，上述比较部包括同时比较从上述至少两个以上的DAC中的1个DAC输出的模拟输出值与剩下的DAC的模拟输出值的大小的多个比较部。

此外，根据本发明的第十一方面的半导体测试装置的特征在于：在第七方面的发明中所述的半导体测试装置中，上述判断部根据由上述比较部得到的比较结果是否与既定的模式一致来判断上述两个DAC的合格、不合格。

此外，根据本发明的第十二方面的半导体测试装置的特征在于：在第十一方面的发明中所述的半导体测试装置中，上述既定的模式是由交替地倒相的值构成的模式，上述判断部通过判断由上述比较部得到的比较结果是否成为上述交替地倒相的值来判断上述至少两个DAC的合格、不合格。

此外，根据本发明的第十三方面的半导体装置的测试方法是一种具备两个以上的DAC的半导体装置的测试方法，其特征在于，包含下述工序：控制任意的两个上述DAC的控制工序；对从任意的两个上述DAC输出的模拟输出值的大小进行相互比较的比较工序；以及根据由该比较工序得到的比较结果来判断该任意的两个DAC的合格、不合格的判断工序。

此外，根据本发明的第十四方面的半导体装置的测试方法的特征在于：在第十三方面的发明中所述的半导体装置的测试方法中，上述控制工序控制输入给两个上述DAC的数字输入值，以使从两个上述DAC输出的模拟输出值的比较结果的输出信号成为交替地倒相的值。

此外，根据本发明的第十五方面的半导体装置的测试方法的特征在于：在第十三方面的发明中所述的半导体装置的测试方法中，上述判断工序通过判断由上述比较工序得到的比较结果是否成为交替地倒相的值来判断至少两个上述DAC的合格、不合格。

此外，根据本发明的第十六方面的半导体装置的测试方法是一种具备两个以上的DAC的半导体装置的测试方法，其特征在于，包含下述工序：利用直接测试其模拟输出值的方法只测试上述两个以上的DAC中的任意的1个DAC的第1测试工序；以及第2测试工序，该第2测试工序包含：控制上述两个以上的DAC中的任意的两个DAC的数字输入值的控制工序，对从上述任意的两个DAC输出的模拟输出值的大小进行相互比较的比较工序，以及根据由该比较工序得到的比较结果来判断该任意的两个DAC的合格、不合格的判断工序，并通过对由上述第1测试工序判断为合格品的上述任意的1个DAC的模拟输出值与上述两个以上的DAC中的其它的1个DAC的模拟输出值进行相互比较来测试上述其它的1个DAC。

此外，根据本发明的第十七方面的半导体装置的测试方法的特征在于：在第十六方面的发明中所述的半导体装置的测试方法中，上述控制工序还包含使上述任意的1个DAC和上述其它的1个DAC中的某一个DAC的全部的模拟输出值在正和负中的某一个的同一方向上错开任意的模拟值的偏移工序。

此外，根据本发明的第十八方面的半导体装置的测试方法的特征在于：在第十六方面的发明中所述的半导体装置的测试方法中，在测试对于同一的数字输入值模拟输出值不同的任意的第1DAC和任意的第2DAC时，上述控制工序包含：使上述第1DAC的数字输入值增加或减少以使上述第1DAC的模拟输出值接近于上述第2DAC的模拟输出值的工序；以及将比较上述第1DAC的模拟输出值与上述第2DAC的模拟输出值的比较单元的比较结果倒相了的时刻的上述第1DAC的数字输入值与上述第2DAC的数字输入值的差定为偏移值的工序，上述比较工序包含，在对上述第1DAC的数字输入值或上述第2DAC的数字输入值提供了上述偏移值以使上述第1DAC的模拟输出值接近于上述第2DAC的模拟输出值后，对从上述两个DAC输出的模拟输出值的大小进行相互比较的工序。

(发明的效果)

按照本发明，设置设定任意的两个DAC的数字输入值的控制部、比较由上述控制部设定了数字值的DAC的模拟输出值的大小的比较部和根据由上述比较单元输出的比较结果的模式判断合格、不合格的判断部，用上述控制部控制各自的DAC的数字值，以使得用上述比较部比较了成对的DAC的模拟值的比较结果交替地倒相，利用上述判断部通过上述比较结果的模式是否与交替地重复例如“0”、“1”等的期待模式一致来判断是合格品还是不合格品，因此，可以比较两个DAC的模拟值，由其比较结果的模式是否与期待的模式一致来判断是合格品还是不合格品，可以利用小规模的附加电路高速地实施具备两个以上的DAC的半导体集成电路的合格品判别的测试。

附图说明

图1是示出本发明的实施方式1中的半导体集成电路测试装置直接控制半导体集成电路内的DAC的数字输入值的情况的结构的图。

图2是示出上述实施方式1中的DAC的数字输入值逐次增加“2”的情况的设定模式和比较结果的图。

图3是示出上述实施方式1中的以共有电阻的方式构成的多个DAC的结构的图。

图4(a)是说明上述实施方式1中的DAC的积分线性误差和微分线性误差的图。

图4(b)是示出本发明的实施方式2中的DAC具有积分线性误差或微分线性误差的情况的测试方法的流程图。

图4(c)是示出可用1台装置单独执行本发明的实施方式2中的DAC的测试和使用比较部判断两个DAC的输出的测试的半导体集成电路测试装置的结构的图。

图5(a)是示出上述分压式DAC的结构例的图。

图5(b)是示出本发明的实施方式3中的对DAC提供了偏移的情况的模拟值的图。

图5(c)是示出可使参照电压可变的分压式DAC的结构例的图。

图5(d)是示出本发明的实施方式3的半导体集成电路和半导体集成电路测试装置的结构的图。

图6是示出本发明的实施方式3中的DAC的数字输入值逐次增加“1”的情况的DAC的数字值的设定模式与比较结果的图。

图7是示出本发明的实施方式4中的偏移值检测的步骤的图。

图8是示出本发明的实施方式5中的CPU控制DAC的情况的结构的图。

图9是示出本发明的实施方式6中的CPU控制DAC且用单个半导体集成电路实施测试的情况的结构的图。

图10是示出本发明的实施方式7中的专用的控制电路控制DAC且用单个半导体集成电路来测试的情况的结构的图。

(符号说明)

100半导体集成电路

110选择部

120寄存器部

130DAC部

140开关部

150比较部

160半导体集成电路测试装置

170控制部

180判断部

701寄存器的初始化步骤

702DAC的偏移的大小判断步骤

703偏移值检测步骤

704偏移值设定步骤

800半导体集成电路

810CPU总线

811CPU

812存储器

820寄存器部

830DAC部

840开关部

850比较部

860半导体集成电路测试装置

870控制部

880判断部

900半导体集成电路

910CPU总线

911CPU

912存储器

920寄存器部

930DAC部

940开关部

950比较部

980结果输出寄存器

1000半导体集成电路

1010CPU总线

1011CPU

1012存储器

1013模式生成部

1015偏移校正部

1014控制部

1020寄存器部

1030DAC部

1040开关部

1050比较部

1080结果输出寄存器

具体实施方式

以下使用附图说明本发明的实施方式。

(实施方式1)

图1示出本发明的实施方式1的具备数字模拟变换器的半导体集成电路。

在图1中，100是半导体集成电路，110是寄存器设定部，120是寄存器部，130是DAC部，140是开关部，150是比较部。此外，160是半导体集成电路测试装置，170是控制部，180是判断部。

在本实施方式1中，半导体集成电路100具有上述寄存器设定部110、寄存器部120、DAC部130、开关部140和比较部150。

寄存器设定部110根据来自外部的命令，选择寄存器部120的任意的寄存器并设定其寄存器值。寄存器部120包括寄存器1至寄存器n(n＝2m；其中，m是大于等于1的整数)，设定输入给DAC部130的数字输入值。

DAC部130包括DAC1至DACn，将各自的数字输入值变换为模拟输出值。开关部140连接构成DAC部130的任意的DAC与构成比较部150的任意的比较部。例如，可设定为连接DAC2k-1、DAC2k(k＝1～m，2m＝n)与比较部k。

150是比较部，包括比较部1至比较部m。各比较部k比较经开关部140输出的DACx、DACy(x，y＝1～n，其中x≠y)的模拟输出值。

此外，本实施方式1的半导体集成电路测试装置160具有上述控制部170和判断部180。控制部170控制半导体集成电路100内的寄存器设定部110和开关部140。判断部180判断比较部150的比较结果。

其次，说明本实施方式1的半导体集成电路测试装置160的工作。为了选择测试对象的DAC，利用控制部170将开关部140设定成连接任意的两个DAC与比较该两个DAC的模拟输出值的大小的任意的比较部。

以下作为其一例，以用比较部1比较DAC1、DAC2的模拟输出值的大小并用判断部180进行是否合格的判断为例来说明。即使对于DAC3、DAC4的对、...、DACn-1、DACn的对，也可用同样的步骤进行是否合格的判断，也可并行地进行所有这些对的是否合格的判断。

本实施方式1对在输出中具有单调增加性的DAC1和DAC2分别供给偶数和奇数的数字输入值，然后，分别向DAC1和DAC2供给奇数和偶数的数字输入值，用DAC1和DAC2的模拟输出值的比较结果在交替地重复了“1”、“0”后是否与交替地重复“0”、“1”的期待值一致来进行检查。

即，利用控制部170，如图2中所示，将DAC1的数字输入值设定为“0”，并在其半周期后，将DAC2的数字输入值设定为“1”。设此时的比较部1的输出是“1”。另外，图中的阴影示出未确定信号值是“1”还是“0”的期间。

如果在下一个第1周期中将DAC1的数字输入值仅增加“2”而设定为“2”，则比较部1的输出是“0”。如果在其半周期后，将DAC2的数字输入值仅增加“2”而设定为“3”，则比较部1的输出是“1”。这样，因交替地设定成互相错开半周期，使DAC1的数字输入值为偶数、DAC2的数字输入值为奇数，比较部1的输出交替地出现“1”和“0”。

然后，同样地使DAC1、DAC2的数字输入值互相错开半周期地逐次增加“2”，如果DAC1的数字输入值到达作为其可设定的上限的“2k”，则然后分别地将DAC2的数字输入值设定为“0”，并在半周期后将DAC1的数字输入值设定为“1”，然后，使DAC1、DAC2的数字输入值互相错开半周期地逐次增加“2”。这样，因交替地设定成互相错开半周期，使DAC2的数字输入值为偶数、DAC1的数字输入值为奇数，比较部1的输出交替地出现“0”和“1”。

在此，如果假定在DAC1和DAC2二者的至少一个中存在其输出固定于特定的电位等的不良情况，则比较部1的输出成为持续地出现“0”或“1”等，不成为上述那样的交替地出现“0”和“1”的输出模式。

因此，利用判断部180判断上述比较部1的输出模式是否与期待值、即上述那样的起初交替地出现“1”和“0”、然后交替地出现“0”和“1”的模式一致。

如果上述比较部1的输出模式与期待值一致，则能够判断DAC1、2都是合格品；如果不一致，则能够判断为DAC1、DAC2二者的至少一个不是合格品。

另外，通过在判断部180中预先在移位寄存器中蓄积比较部1的输出并比较该输出与预先存储了所期待的模式的ROM等的输出等可实现该判断。

这样，由于把作为是否合格的判断的基准的DAC、即一对DAC中的被输入比另一个小(也可为大)的数字输入值的DAC依次调换，并比较这些DAC的输出值，根据从上述比较部1依次输出的输出模式是否与期待值一致，来进行半导体集成电路是否是合格品的判断，所以可以以少的比较次数高速地进行半导体集成电路是否是合格品的判断。

但是，被进行是否合格的判断的DAC如合格品的电阻分压型DAC那样，在其输出中具有单调增加性是前提。

另外，在DAC如图3那样是利用电阻的分压型的DAC且用共同的电阻对多个DAC进行了分压的情况下，也能够应对更高的解像度的DAC的测试。

在图3中，r0、r1、...、ri-1、ri是DAC1和DAC2共有的电阻，这些电阻互相串联地连接在高电压侧参照电压VREFH与低电压侧参照电压VREFL之间。

除了上述的电阻外，在互相邻接的电阻的共同连接点(抽头)t1、...、ti-1、ti与DAC的模拟输出节点VOUT之间DAC1和DAC2具有被分别连接了的开关SW1、...、SWi-1、SWi，这些开关SW1、...、SWi-1、SWi利用构成DAC的数字输入的各比特信号d1、...、di-1、di进行接通隔断。此外，即使对于DAC1、DAC2以外的DAC的对，因使用比较部1以外的比较部与DAC1、DAC2同时地比较，所以也可同时测试多对DAC。

此外，在上述的例子中，对DAC1按上升的顺序提供偶数的自然数、对DAC2按上升的顺序提供奇数的自然数，然后调换DAC1和DAC2，但也可首先对DAC1按上升的顺序提供奇数、对DAC2按上升的顺序提供偶数，然后调换DAC1和DAC2，此外，也可按下降的顺序对各自的DAC提供这些数，然后调换两DAC。

而且，在上述的例子中，在DAC1和DAC2中互相错开半周期使数字输入值变化，但该偏移不限于半周期，也可设定为其它的值。

这样，按照本实施方式1，由于在对多个DAC进行是否合格的判断时，对一个DAC依次输入偶数的数字值，在偏移了其半周期的时刻对另一个DAC依次输入奇数的数字值，用比较部比较该两个DAC的DA变换输出，然后，对一个DAC依次输入奇数的数字值，对另一个DAC依次输入偶数的数字值，根据在其比较部输出中是否交替地出现“1”和“0”、然后交替地出现“0”和“1”，来判断半导体集成电路是否合格，所以能够高速地进行具有多个DAC的半导体集成电路是否是合格品的判断。

(实施方式2)

如上所述，在上述实施方式1中，可实现进行是否合格的判断的DAC在其输出中具有单调增加性的DAC的测试，但关于DAC的输入输出特性中存在图4(a)中示出的那样的积分线性误差、即关于输入输出特性的全部范围的离开理想值的最差偏离值或微分线性误差、即输入输出特性的变换范围的任意的点中的某个比特尺寸与理论上的比特尺寸的差的情况，不能实施测试。本实施方式2用于解决这样的问题。

另外，该图4(a)在DAC的输入输出特性的说明中沿用了《超LSI综合事典》(株式会社サイエンスフオ-ラム，1988年3月31日)第686页中记载的ADC的输入输出特性的图。

图4(b)是示出本实施方式2中的测试方法的流程图。

以下，使用图4(b)说明实施方式2。首先，预先直接地、即不经图1的比较部150地对半导体集成电路测试装置等输入实施测试的一对DAC中的一个(设为DAC1)的模拟输出，对于其积分线性误差、微分线性误差进行了测试(步骤4a)。

此时，如果积分线性误差、微分线性误差处于既定的范围内，被判断为是合格品(步骤4b)，则然后通过对上述一个DAC与剩下的DAC进行与上述实施方式1同样的比较，判断这些DAC是否是合格品(步骤4c、4d)。

由此，即使对于剩下的DAC，也可间接地实施关于积分线性误差、微分线性误差的测试。在该情况下，与分别对于两个DAC进行积分线性误差、微分线性误差的测试相比，可进行短时间内的测试。

图4(c)是示出能够在同一装置内可进行上述的步骤4a和4c的测试的半导体集成电路测试装置的结构的一例的图。

在图4(c)中，400是半导体集成电路，410是寄存器设定部，420是寄存器部，430是DAC部，440是连接任意的DAC与任意的比较部的开关部，450是比较部，bp1、bp3、...、bpn-1是分流线路，nc2、nc4、...、ncn是非连接节点。

此外，460是半导体集成电路测试装置，470是控制部，480是判断部。

在这些部中，寄存器设定部410、寄存器部420、DAC部430分别是与图1的寄存器设定部110、寄存器部120、DAC部130同样的部分。

与此不同，在该实施方式2中新设置的开关部440转换连接DAC2k-1、DAC2k(k＝1～m)与比较部k的两个输入，或连接DAC2k-1、DAC2k与分流路径bp2k-1、非连接节点nc2k。

分流线路bp1、bp3、...、bpn-1连接通过开关部440的内部的DAC1、DAC3、...、DACn-1的输出与比较部1、比较部2、...、比较部m的输出。非连接节点nc2、nc4、...、ncn是从开关部440取出的、不连接到任何地方的节点。

开关部440在将DAC1、DAC3、...、DACn-1的输出连接到分流线路bp1、bp3、...、bpn-1上时，将DAC2、DAC4、...、DACn的输出连接到这些非连接节点nc2、nc4、...、ncn上。

首先，与步骤4a相对应，控制应测试的一个DAC的输出。在该情况下，控制部470转换开关部440，以使其连接DAC2k-1、DAC2k的输出与分流路径bp2k-1、非连接节点nc2k。在该情况下，由寄存器设定部410在寄存器2k-1、寄存器2k中设定了的数字值通过DAC2k-1、DAC2k变换为模拟信号，但如上所述通过开关部440进行转换，DAC2k-1的模拟输出不输入到比较部k的输入节点上，而是经由分流路径bp2k-1出现在比较部k的输出节点上，对判断部480输出该模拟输出。该DAC2k-1的模拟输出在步骤4b中通过由判断部480判断DAC2k-1的输出中包含的积分线性误差或微分线性误差是否处于容许范围内，来判断DAC2k-1是否是合格品。另一方面，由于将DAC2k的模拟输出连接到非连接节点nc2k上，所以不判断DAC2k是否合格。

由此，在DAC2k-1被判断为合格品的情况下前进到步骤4c，在被判断为不是合格品的情况下结束测试。

在DAC2k-1是合格品的情况下，与步骤4c相对应，在用比较部判断DAC的输出的情况下，控制部470转换开关部440，使其连接DAC2k-1、DAC2k的输出与比较部k的两个输入。在该情况下，由寄存器设定部410在寄存器2k-1、寄存器2k中设定了的数字值通过DAC2k-1、DAC2k变换为模拟信号，将这些信号经开关部440输出给比较部k的两个输入。这些DAC2k-1、DAC2k的模拟输出在步骤4d中通过由判断部480判断比较部k的输出是否成为交替地出现“0”和“1”的输出模式，可高速地判断DAC2k是否合格。即，如果比较部k的输出与期待值一致，则将DAC2k判断为是合格品，如果与期待值不一致，则将DAC2k判断为不是合格品，结束测试。

另外，通过以由多个比较部同时与上述实施方式1同样地比较上述DAC1与剩下的DAC来进行测试的方式来设定开关部，更短时间的测试变得可能。

这样，按照本实施方式2，由于在对两个DAC进行是否合格的判断时，在由通常的半导体测试装置对其一个DAC进行了测试后，对于该两个DAC进行与实施方式1同样的测试，所以即使在DAC的输出中包含积分线性误差或微分线性误差的情况下，也可高速地判断其是否合格。

(实施方式3)

在上述实施方式1中，被进行是否合格的判断的DAC如分压型(电阻分割型)DAC那样，在其是合格品的情况下，在其输出中必须具有单调增加性。本实施方式3可用于进行更多的变换方式的DAC的测试。

以下，说明实施方式3。在比较两个DAC的情况下，是图5(a)那样的电阻分压式的DAC，将互相比较的DAC定为DAC1、DAC2。用对电阻的两端施加的电压来决定从DAC输出的模拟输出值。

关于对电阻的两端施加的电压，如果将高电压侧参照电压定为VREFH，将低电压侧参照电压定为VREFL(对于DAC1来说，分别定为VREFH1和VREFL1，对于DAC2来说，分别定为VREFH2和VREFL2)，则DAC的输出电压成为对参照电压VREFH和VREFL进行了分压的电压。

这样，DAC1和DAC2具有可独立地设定各自的参照电压的结构，如果使一个DAC(在图5(b)的例子中，是DAC2)的两端的参照电压增加ΔV，则与数字输入值对应的模拟输出值就增加ΔV。即，即使使DAC1和DAC2的数字输入值为相同的值，DAC2的模拟输出值也比DAC1的模拟输出值高ΔV。

图5(c)示出上述那样的可独立地设定参照电压的分压式DAC的结构。VRG是基准电压发生部，对DAC施加高电压侧参照电压VREFH和低电压侧参照电压VREFL、

图5(d)示出具有上述那样的可独立地设定参照电压的DAC的半导体集成电路的结构。

在图5(d)中，500是半导体集成电路，510是寄存器设定部，520是设定DAC的数字值的寄存器部，530是DAC部，540是连接任意的DAC与任意的比较器的开关部，550是比较部。此外，560是半导体集成电路测试装置，570是控制部，580是判断部。

寄存器部520、DAC部530、开关部540、比较部550、判断部580分别是与图1的寄存器部120、DAC部130、开关部140、比较部150、判断部180同样的部分。

与此不同，DAC部530与图1的DAC部130不同，DAC1至DACn具有基准电压发生部VRG1至VRGn，基准电压发生部VRG1、VRG3、...、VRGn-1对DAC1、DAC3、...、DACn-1输出VREFH1和VREFL1作为各自的参照电压，基准电压发生部VRG2、VRG4、...、VRGn对DAC2、DAC4、...、DACn输出VREFH2和VREFL2作为各自的参照电压。

而且，在将ΔV(＝VREFH2-VREFH1(＝VREFL2-VREFL1))设定为等于DAC的1个阶梯的约一半的基础上再比较DAC1、DAC3、...、DACn-1与DAC2、DAC4、...、DACn时，如图6中所示，通过互相错开半周期同时逐次增加1个阶梯来比较，比较器1、比较器2、...、比较器m的比较结果每半周期倒相。这样，用比较器1、比较器2、...、比较器m的比较结果是否每半周期倒相，可判断DAC1、DAC3、...、DACn-1和DAC2、DAC4、...、DACn是否是合格品。此外，由于可逐次增加1个阶梯的所比较的DAC的数字值，所以即使对于分压式以外的变换方式的DAC，也可实施测试。

即，只要DAC的方式可使模拟输出值偏移ΔV，则可以是分压式DAC以外的方式。

这样，按照本实施方式3，由于在对能个别地设定低电压侧、高电压侧的参照电压的两个DAC中的一个、另一个DAC提供的高电压侧参照电压、低电压侧参照电压上，分别提供偏移了(1/2)LSB的高电压侧参照电压、低电压侧参照电压，对两个DAC提供相同的数字输入值并比较两个DAC的模拟输出值，所以即使是分压式DAC以外的DAC，只要是能使模拟输出值偏移ΔV的变换方式的DAC，都可进行其测试。此外，由于对比较模拟输出值的DAC输入的数字输入值都逐次增加“1”即可，所以也可使寄存器设定部的控制工作变得简单。

(实施方式4)

在上述实施方式1、上述实施方式2、和上述实施方式3中，在DAC是高解像度的且所比较的两个DAC间即使数字输入值相同在模拟输出值中也存在偏移的情况或在比较部在其两个输入间存在偏移的情况下，在设定DAC的数字输入值的寄存器设定部为固定的模式中，比较部的输出模式成为与期待值不同的模式，不能实施测试。本实施方式4用于解决该问题。

另外，即使在实施方式3中也存在偏移，但实施方式3中的偏移是LSB(＝数字输入值“1”)的1/2，而在该实施方式4中，偏移是比数字输入值“1”大的值。

以下说明实施方式4。在该实施方式4中，可使用在实施方式1、2、3中使用了的半导体装置和半导体测试装置。

首先，作为一例，在对DAC1和DAC2进行是否合格的判断的情况下，使用图7说明计算该偏移值并用比较器1比较该两个DAC的步骤。

在图7中，将DAC1和DAC2的数字输入值都定为“0”(步骤701)。根据比较部1的输出结果判断DAC1和DAC2的模拟输出值的大小(步骤702a)，在判断为DAC1比DAC2大的情况下，将DAC2定为调整该偏移的DAC(以下称为偏移调整DAC)(步骤702b)，在判断为DAC2比DAC1大的情况下，将DAC1定为偏移调整DAC(步骤702c)。

其次，使偏移调整DAC的数字输入值逐次增加1(步骤703a)，如果比较器1的输出倒相(即反转)(步骤703b)，则前进到下一个步骤，将偏移调整DAC的现在的数字值作为偏移值来采用(步骤704)。该步骤起到校正输入偏移的偏移校正部的功能。

通过在该状态下，进行与上述实施方式1、上述实施方式2、上述实施方式3同样的简化检查，即，对两个DAC的输出进行互相比较，判断其比较结果是否与期待值一致，可高速地进行测试(步骤705)。再者，因个别地检查在存在偏移的情况下不能测定的状态(步骤706)，所以即使在两个DAC间为同一数字输入值而存在输出偏移的情况或在比较部中存在输入偏移的情况下，也可进行该测试。

即，在步骤706中，判断偏移调整DAC是DAC1还是DAC2(步骤706a)。

在根据步骤706a判断偏移调整DAC为DAC1的情况下，进行使其数字输入值从“0”变化到偏移值的情况的模拟输出值的电压测定(步骤706b)，进行使DAC2的数字输入值从(2k-“偏移值”)变化到2k的情况的模拟输出值的电压测定(步骤706c)。在判断偏移调整DAC为DAC2的情况下，调换DAC1和DAC2，进行与上述同样的工作。

即，在根据步骤706a判断偏移调整DAC为DAC2的情况下，进行使其数字输入值从“0”变化到偏移值的情况的模拟输出值的电压测定(步骤706d)，进行使DAC1的数字输入值从(2k-“偏移值”)变化到2k的情况的模拟输出值的电压测定(步骤706e)。

根据这些步骤706a至706e，可个别地测定在步骤705中不能实施测试的状态、即DAC1、DAC2的输出动态范围互相交叠的区域以外的模拟输出值。

这样，按照本实施方式4，对两个DAC提供相同的数字输入值，并比较其模拟输出值，将模拟输出值较小的DAC定为偏移调整DAC，使其数字输入值逐次增加“1”直到偏移调整DAC的输出倒相，将模拟输出值的比较结果倒相了的时刻的数字输入值定为偏移值，进行与实施方式1至3同样的检查，判断偏移调整DAC是模拟输出值较大的DAC还是较小的DAC，测定使适当的DAC的数字输入值从“0”变化到偏移值的情况的模拟输出值，然后，测定使另一个DAC的数字输入值从(2k-“偏移值”)变化到2k的情况的模拟电压测定，因此，即使在两个DAC间存在输出偏移的情况或在比较部中存在输入偏移的情况下，也可高速地判断DAC是否合格。

(实施方式5)

在上述实施方式1中，半导体测试装置进行了DAC的数字输入值的控制。因此，在半导体集成电路中必须有多个测试用端子，在测试中控制该测试用端子的测试信道成为必要。在半导体测试装置上安装的测试信道中存在限制，随着测试用端子的增加，可同时实施测试的DAC的数目受到限制。本实施方式5是用于解决该问题的。使用图8说明该实施方式5。

在图8中，800是半导体集成电路，810是CPU总线，811是CPU，812是存储器，820是设定DAC的数字值的寄存器部，830是DAC部，840是连接任意的DAC与任意的比较器的开关部，850是比较部。此外，860是半导体集成电路测试装置，870是控制部，880是判断部。

寄存器部820、DAC部830、开关部840、比较部850、判断部880分别是与图1的寄存器部120、DAC部130、开关部140、比较部150、判断部180同样的部分。

CPU811利用在存储器812中存储了的程序进行工作。存储器812记录了与图1同样地设定寄存器部820和开关部840的程序。控制部870发生控制CPU811的工作开始的触发信号。

其次，说明本实施方式5的工作。

在开始DAC的测试时，控制部870对CPU811发送信号。接收了上述信号的CPU811按照在存储器812中安装了的程序，与实施方式1同样地控制寄存器部820和开关部840。

即，CPU811控制开关部840，使其连接DAC2k-1、DAC2k(k＝1～m，2m＝n)与比较部k。

此外，CPU811依次将寄存器1、寄存器3、...、寄存器n-1的值设定为0、2、...、2k、1、3、...、2k-1，同时从此时起晚半周期依次将寄存器2、寄存器4、...、寄存器n的值设定为1、3、...、2k-1、0、2、...、2k。

由此，将DAC1、DAC3、...、DACn-1的数字输入值设定为“0”，在其半周期后将DAC2、DAC4、...、DACn的数字输入值设定为“1”。假定此时的比较部1、比较部2、...、比较部m的输出是“1”。另外，图中的阴影示出未确定信号值为“1”或“0”的期间。

如果在下一个第1周期中将DAC1、DAC3、...、DACn-1的数字输入值增加“2”、以设定为“2”，则比较部1、比较部2、...、比较部m的输出是“0”。如果在其半周期后将DAC2、DAC4、...、DACn的数字输入值增加“2”、以设定为“3”，则比较部1、比较部2、...、比较部m的输出是“1”。这样，因交替地设定成互相错开半周期使将DAC1、DAC3、...、DACn-1的数字输入值为偶数、DAC2、DAC4、...、DACn的数字输入值为奇数，所以比较部1、比较部2、...、比较部m的输出交替地出现“1”和“0”。

以后同样地使DAC1、DAC3、...、DACn-1与DAC2、DAC4、...、DACn的数字输入值互相错开半周期地逐次增加“2”，如果DAC1、DAC3、...、DACn-1的数字输入值到达作为其可设定的上限的“2k”，则这次将DAC2、DAC4、...、DACn的数字输入值设定为“0”，并在半周期后将DAC1、DAC3、...、DACn-1的数字输入值设定为“1”，然后，使DAC1、DAC3、...、DACn-1和DAC2、DAC4、...、DACn的数字输入值互相错开半周期地逐次增加“2”。这样，因交替地设定成互相错开半周期，使DAC2、DAC4、...、DACn的数字输入值为偶数，DAC1、DAC3、...、DACn-1的数字输入值为奇数，所以比较部1、比较部2、...、比较部m的输出交替地出现“0”和“1”。

在此，如果发生DAC1、DAC3、...、DACn-1和DAC2、DAC4、...、DACn中至少一方的输出被固定于特定的电位等的不良情况，则比较部1、比较部2、...、比较部m的输出成为持续地出现“0”或“1”等，不成为上述那样的交替地出现“0”和“1”的输出模式。

因此，利用判断部180判断上述比较部1、比较部2、...、比较部m的输出模式是否与期待值、即上述那样的起初交替地出现“1”和“0”、然后交替地出现“0”和“1”的模式一致。

如果上述比较部1、比较部2、...、比较部m的输出模式与期待值一致，则判断为DAC1和2、DAC3和4、...、DACn-1和n都是合格品，如果不一致，则判断为DAC1和2、DAC3和4、...、DACn-1和n的至少一个不是合格品。

这样，按照本实施方式5，由于半导体集成电路侧安装的CPU根据在其存储器中存储的程序进行寄存器部和开关部的设定，半导体集成电路测试装置侧的控制部单单进行CPU的工作开始的控制，所以用少量的布线就可实现半导体集成电路与半导体集成电路测试装置的连接，可使在半导体集成电路上设置的测试用端子的数目减少。此外，对于半导体集成电路测试装置，也可使其端子的数目减少。

另外，即使对于上述实施方式2、上述实施方式3和上述实施方式4，也可同样地通过CPU811按照在存储器812上安装的程序进行控制以代替半导体测试装置的控制部来实施各自的测试。

(实施方式6)

在上述实施方式1至5中，在测试中必须有半导体测试装置。本实施方式6不使用半导体测试装置就可实施测试。以下，使用图9说明该实施方式6。

在图9中，900是半导体集成电路，910是CPU总线，911是CPU，912是存储器，920是设定DAC的数字值的寄存器部，930是DAC部，940是连接任意的DAC与任意的比较器的开关部，950是比较部，980是结果输出寄存器。

CPU总线910、CPU911、存储器912、寄存器部920、DAC部930、开关部940、比较部950分别是与图8的CPU总线810、寄存器部820、DAC部830、开关部840、比较部850同样的部分。

结果输出寄存器980被安装在半导体集成电路900上，保持比较部950的比较结果，并输出给CPU总线910。

其次，说明实施方式6的工作。

与实施方式5同样地进行DAC或开关部的控制，将比较部950的比较结果通过结果输出寄存器980输出给CPU总线910。CPU911按照在存储器912上安装的程序，经CPU总线910读取上述结果输出寄存器的值，通过进行与期待值的比较，进行是否合格的判断。即，只要DAC1和2、DAC3和4、...、DACn-1和n是合格品，则比较部1、比较部2、...、比较部m的输出都如期待值那样成为在交替地出现“1”和“0”后交替地出现“0”和“1”的模式。结果输出寄存器980蓄积这些m个输出模式，将其蓄积结果经CPU总线910输出给CPU911。因CPU判断从结果输出寄存器980输出的各输出模式是否与上述的期待值一致，所以CPU911也作为判断部来工作。由此，单独用半导体集成电路就可进行测试。

这样，按照本实施方式6，由于在半导体集成电路侧安装的结果输出寄存器保持比较部的比较结果，并将其输出给半导体集成电路内的CPU，CPU判断该比较结果，所以不使用半导体集成电路测试装置而只用半导体集成电路就可实施DAC的测试。

(实施方式7)

在上述实施方式6中，CPU必须执行测试用的程序，在测试的实施中，不能将CPU使用于其它的目的。本实施方式7用于解决该问题。以下，使用图10说明实施方式7。

在图10中，1000是半导体集成电路，1010是CPU总线，1011是CPU，1012是存储器，1013是模式生成部，1014是控制部，1015是偏移校正部，1020是设定DAC的数字值的寄存器部，1030是DAC部，1040是连接任意的DAC与任意的比较器的开关部，1050是比较部，1080是将比较部的比较结果输出给CPU总线1010的结果输出寄存器。

CPU总线1010、CPU1011、存储器1012、寄存器部1020、DAC部1030、开关部1040、比较部1050、结果输出寄存器1080分别是与图9的CPU总线910、CPU911、存储器912、寄存器部920、DAC部930、开关部940、比较部950、结果输出寄存器980同样的部分。

模式生成部1013生成设定寄存器部1020的模式。偏移校正部1015校正各寄存器1、寄存器2、...、寄存器n的偏移。控制部1014利用模式生成部1013生成的模式和从偏移校正部1015输出的偏移值控制各寄存器。

其次，说明该实施方式7的工作。用模式生成部1013生成设定寄存器部1020的模式，由控制部1014控制寄存器部1020。求偏移值的方法与实施方式4是同样的，在图7中示出该方法。

模式生成部1013生成模式，控制部1014按照上述模式设定寄存器部1020。这样来生成模式，使得初始状态成为DAC1和DAC2的数字输入值为“0”(步骤701)。

控制部1014读取结果输出寄存器1080的值，判断DAC1和DAC2的模拟输出值中哪一个小，将小的一个定为调整DAC，通知模式生成部1013(步骤702)。

模式生成部1013生成模式，使调整DAC的数字输入值逐次增加“1”，控制部1014按照上述模式设定寄存器部1020。在结果输出寄存器1080中蓄积与该设定对应的DAC部1030的输出的比较结果，控制部1014读取该结果输出寄存器1080的值，在比较结果倒相了(步骤703)的时刻，将调整DAC的现在的数字值作为偏移值通知偏移校正部1015，偏移校正部1015存储上述偏移值(步骤704)。

此外，控制部1014同时对模式生成部1013通知求出了偏移值的情况，模式生成部1013转移到开始比较的工作。根据比较的测试是由模式生成部1013进行模式生成，控制部1014按照上述模式从偏移校正部1015接受发生偏移的DAC和偏移值的信息，在加上了偏移值之后设定寄存器部1020。

控制部1014读取结果输出寄存器1080的值，判断是否与期待值模式一致(步骤705)。然后，通过个别地检查在存在偏移的情况下不能测定的状态，判断DAC的合格、不合格(步骤706)。根据以上所述，不使用CPU就能实施DAC的测试。

由此，CPU在由控制部进行的DAC的测试中，可进行在半导体集成电路上安装的主存储器等的其它的电路的测试。

另外，在不进行偏移校正就可实施测试的情况下，可省略偏移校正部。

这样，按照本实施方式7，由于设置模式生成部、偏移校正部和控制部，这些部分可代替进行CPU进行的测试工作，所以CPU在DAC的测试中可执行其它的工作。

产业上利用的可能性

如上所述，本发明在同时且高速地判断多个DAC的是否合格方面是有用的，适合用于安装了多个DAC的半导体集成电路的测试。

Claims (18)

1.一种半导体装置，其特征在于，具备：

两个以上的数字模拟变换器(以下称为DAC)；

设定输入给上述两个以上的DAC中的至少两个DAC的数字输入值的设定部；以及

对从上述至少两个DAC输出的模拟输出值的大小进行相互比较并输出该比较结果的比较部。

2.如权利要求1中所述的半导体装置，其特征在于：

上述设定部包括存储程序的存储器和按照在该存储器中存储的上述程序控制输入给上述至少两个DAC的数字输入值的CPU。

3.如权利要求1中所述的半导体装置，其特征在于：

还具备根据上述比较结果判断上述至少两个DAC的合格、不合格的判断部。

4.如权利要求1中所述的半导体装置，其特征在于：

还具备生成控制输入给上述至少两个DAC的数字输入值的模式的模式生成部。

5.如权利要求1中所述的半导体装置，其特征在于：

还具备进行对从上述至少两个DAC输出的模拟输出值附加偏移的校正的偏移校正部。

6.如权利要求1中所述的半导体装置，其特征在于：

还具备对输入给上述至少两个DAC的数字输入值进行附加偏移的校正的偏移校正部。

7.一种进行具备两个以上的DAC的半导体装置是否合格的判断测试的半导体测试装置，其特征在于，具备：

控制上述至少两个DAC的控制部；

对从上述至少两个DAC输出的模拟输出值的大小进行相互比较的比较部；以及

根据由该比较部得到的比较结果判断该至少两个DAC的合格、不合格的判断部。

8.如权利要求7中所述的半导体测试装置，其特征在于：

上述控制部控制输入给两个上述DAC的数字输入值，以使从两个上述DAC输出的模拟输出值的比较结果的输出信号成为交替地倒相的值。

9.如权利要求7中所述的半导体测试装置，其特征在于：

上述比较部包括同时比较从多对上述DAC输出的模拟输出值彼此的多个比较部。

10.如权利要求7中所述的半导体测试装置，其特征在于：

上述比较部包括同时比较从上述至少两个以上的DAC中的1个DAC输出的模拟输出值与剩下的DAC的模拟输出值的大小的多个比较部。

11.如权利要求7中所述的半导体测试装置，其特征在于：

上述判断部根据由上述比较部得到的比较结果是否与既定的模式一致来判断上述至少两个DAC的合格、不合格。

12.如权利要求11中所述的半导体测试装置，其特征在于：

上述既定的模式是由交替地倒相的值构成的模式，

上述判断部根据由上述比较部得到的比较结果是否成为上述交替地倒相的值来判断上述至少两个DAC的合格、不合格。

13.一种测试具备两个以上的DAC的半导体装置的方法，其特征在于，包含下述工序：

控制上述两个以上的DAC中的任意的两个DAC的工作的控制工序；

对从上述任意的两个DAC输出的模拟输出值的大小进行相互比较的比较工序；以及

根据由该比较工序得到的比较结果来判断该任意的两个DAC的合格、不合格的判断工序。

14.如权利要求13中所述的半导体装置的测试方法，其特征在于：

上述控制工序控制输入给两个上述DAC的数字输入值，以使从两个上述DAC输出的模拟输出值的比较结果的输出信号成为交替地倒相的值。

15.如权利要求13中所述的半导体装置的测试方法，其特征在于：

上述判断工序根据由上述比较工序得到的比较结果是否成为交替地倒相的值来判断两个上述DAC的合格、不合格。

16.一种具备两个以上的DAC的半导体装置的测试方法，其特征在于，包含下述工序：

利用直接测试其模拟输出值的方法只测试上述两个以上的DAC中的任意的1个DAC的第1测试工序；以及

第2测试工序，其包含：控制上述两个以上的DAC中的任意的两个DAC的数字输入值的控制工序，对从上述任意的两个DAC输出的模拟输出值的大小进行相互比较的比较工序，以及根据由该比较工序得到的比较结果来判断该任意的两个DAC的合格、不合格的判断工序，且通过对由上述第1测试工序判断为合格品的上述任意的1个DAC的模拟输出值与上述两个以上的DAC中的其它的1个DAC的模拟输出值进行相互比较来测试上述其它的1个DAC。

17.如权利要求16中所述的半导体装置的测试方法，其特征在于：

上述控制工序还包含使上述任意的1个DAC和上述其它的1个DAC中的某一个DAC的全部的模拟输出值在正、负中的某一个的同一方向上错开任意的模拟值的偏移工序。

18.如权利要求16中所述的半导体装置的测试方法，其特征在于：

在测试对于同一数字输入值模拟输出值不同的任意的第1 DAC和任意的第2 DAC时，

上述控制工序包含：

使上述第1 DAC的数字输入值增加或减少以使上述第1 DAC的模拟输出值接近于上述第2 DAC的模拟输出值的工序；以及

将比较上述第1 DAC的模拟输出值与上述第2 DAC的模拟输出值的比较单元的比较结果倒相了的时刻的上述第1 DAC的数字输入值与上述第2 DAC的数字输入值的差定为偏移值的工序，

上述比较工序包含在对上述第1 DAC的数字输入值或上述第2DAC的数字输入值提供了上述偏移值以使上述第1 DAC的模拟输出值接近于上述第2 DAC的模拟输出值后开始比较的工序。

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