KR20050084376A

KR20050084376A - 반도체 시험 장치

Info

Publication number: KR20050084376A
Application number: KR1020057011186A
Authority: KR
Inventors: 히데유끼 오시마
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2002-12-20
Filing date: 2003-12-18
Publication date: 2005-08-26
Also published as: CN1729400A; US20060156126A1; WO2004057354A1; US7330045B2; JP4446892B2; US7196534B2; CN100424518C; US20070146000A1; JPWO2004057354A1; KR100942104B1; DE10393845T5

Abstract

DUT(피시험 디바이스)의 출력 데이터를 DUT로부터 출력되는 클럭의 급상승 및 급하강의 양쪽 엣지 타이밍에서 취득하여, DDR형 디바이스의 출력 데이터를 클럭에 동기시켜 취입한다. DUT(1)로부터의 클럭을 입력하여 일정한 타이밍 간격의 복수의 스트로브에 의해 취득하고, 시계열의 레벨 데이터로서 출력하는 클럭측 타임 인터폴레이터(20)와, DUT(1)로부터의 출력 데이터를 입력하여 일정한 타이밍 간격의 복수의 스트로브에 의해 취득하고, 시계열의 레벨 데이터로서 출력하는 데이터측 타임 인터폴레이터(20)와, 타임 인터폴레이터(20)에서 취득되는 시계열의 레벨 데이터를 절환하여, 상기 레벨 데이터의 상승 및/또는 급하강 엣지를 나타내는 레벨 데이터를 선택적으로 출력하는 엣지 셀렉터(30)를 구비한다.

Description

반도체 시험 장치{SEMICONDUCTOR TEST INSTRUMENT}

본 발명은 피시험 디바이스로부터 출력되는 출력 데이터를 소정의 기대치 데이터와 비교하여 상기 피시험 디바이스의 불량 여부를 판정하는 반도체 시험 장치에 관한 것으로, 특히 피시험 디바이스로부터 출력되는 클럭 및 출력 데이터를 시계열의 레벨 데이터로서 취득하여, 피시험 디바이스의 출력 데이터를 상기 피시험 디바이스로부터 출력되는 클럭 신호의 급상승 엣지, 급하강 엣지, 또는 급상승 및 급하강의 양쪽 엣지의 타이밍에서 취입할 수 있는 소스싱크로너스 회로를 구비함으로써 출력 데이터를 디바이스의 지터에 동조한 신호 변화점에서 취입할 수 있고, 지터에 좌우되는 일 없이 정확한 시험 결과를 얻을 수 있고, 특히 데이터율로서 클럭의 급상승과 급하강의 양쪽 엣지에서 데이터 출력되는 DDR형 디바이스의 시험에 적합한 반도체 시험 장치에 관한 것이다.

일반적으로, 반도체 디바이스의 시험을 행하는 반도체 시험 장치(LSI 테스터)는 시험 대상이 되는 피시험 디바이스(DUT : Device Under Test)에 소정의 시험 패턴 신호를 입력하여, 상기 피시험 디바이스로부터 출력되는 출력 데이터를 소정의 기대치 패턴 신호와 비교하여 그 일치 및 불일치를 판정함으로써 상기 피시험 디바이스의 불량 여부를 검출 및 판정하도록 되어 있다.

도8을 참조하여, 이러한 종류의 반도체 시험 장치에 대해 설명한다. 도8은 종래의 일반적인 반도체 시험 장치(LSI 테스터)의 개략 구성을 나타내는 블럭도이다.

도8에 도시한 바와 같이, 종래의 LSI 테스터(110)는 피시험 디바이스(101)의 출력 데이터를 비교 전압과 레벨 비교하는 레벨 컴퍼레이터(111)와, 피시험 디바이스(101)의 출력 데이터를 소정의 기대치와 비교하는 패턴 비교기(112), 피시험 디바이스(101)의 출력 데이터를 소정의 타이밍에서 패턴 비교기(112)에 입력하기 위한 플립플럽(121)을 구비하고 있다.

이와 같은 구성으로 이루어지는 종래의 LSI 테스터(110)에서는 도시하지 않은 패턴 발생기로부터 피시험 디바이스(101)에 소정의 시험 패턴 신호가 입력되고, 피시험 디바이스(101)로부터 소정의 신호가 출력 데이터로서 출력된다. 피시험 디바이스(101)로부터 출력된 출력 데이터는 레벨 컴퍼레이터(111)에 입력된다.

레벨 컴퍼레이터(111)에 입력된 출력 데이터는 비교 전압과 레벨 비교되어 플립플럽(121)에 출력된다.

플립플럽(121)에서는 레벨 컴퍼레이터(111)로부터의 신호가 입력 데이터로서 보유 지지되어, 도시하지 않은 타이밍 발생기로부터의 스트로브를 클럭 신호로 하여 소정의 타이밍에서 출력 데이터가 출력된다.

플립플럽(121)으로부터 출력된 출력 데이터는 패턴 비교기(112)에 입력되고, 테스터 내의 패턴 발생기로부터 출력되는 소정의 기대치 데이터와 비교되어 비교결과가 출력된다.

그리고, 이 비교 결과에 의해 출력 데이터와 기대치의 일치 및 불일치가 검출되어, 피시험 디바이스(101)의 불량 여부(통과/실패)의 판정이 행해진다.

이와 같이, 종래의 LSI 테스터에서는 피시험 디바이스로부터 출력되는 출력 데이터는 테스터 내부에서 미리 정해진 타이밍에서 출력되는 스트로브의 타이밍에서 취득되도록 되어 있고, 이 스트로브의 출력 타이밍은 고정되어 있었다. 그런데, 피시험 디바이스의 출력 데이터는 지터(타이밍의 불규칙한 변동)를 갖고 있으므로, 고정된 스트로브의 타이밍에서 취득되는 출력 데이터는 동일 데이터라도 그 값이 일정하지 않아, 정확한 시험 결과를 얻을 수 없다는 문제가 있었다.

도9를 참조하여 이와 같은 지터에 의한 취득 데이터의 변동을 설명한다.

도9의 (a)에 도시한 바와 같이, 피시험 디바이스의 출력 데이터는 일정 범위의 폭에서 지터를 갖고 있고, 이 지터 폭만큼 출력 데이터는 변화점(급상승 엣지 또는 급하강 엣지)이 어긋나게 된다. 따라서, 이와 같은 지터를 갖는 출력 데이터를 고정 스트로브에서 취입하면, 도9의 (b)에 도시한 바와 같이 예를 들어「출력 데이터 1」[도9의 (a)]의 경우에는 취득 데이터는 "H"가 되지만,「출력 데이터 2」[도9의 (b)]의 경우에는 "L"이 된다.

이로 인해, 고정 스트로브에 의해 출력 데이터를 취득하는 종래의 시험 장치에서는 본래 동일한 데이터가 지터의 영향에 의해 변동하게 되어, 정확한 시험, 판정이 곤란해지는 문제가 발생하였다.

그리고, 이와 같은 지터의 영향은 특히 고속화된 반도체 디바이스, 예를 들어 DDR형의 반도체 디바이스 등에서 보다 현저했다.

DDR(Double Data Rate)은 각 클럭 신호의 급상승 엣지와 급하강 엣지의 쌍방의 타이밍에서 데이터 전송을 행하는 방식으로, 클럭의 급상승 엣지(또는 급하강 엣지)만으로 데이터 전송을 행하는 SDR(Single Data Rate) 방식에 비해 동일한 클럭 사이클로 2배의 데이터 전송이 가능해지지만, 상술한 바와 같이 지터의 영향을 받기 쉬워 정확한 시험이 곤란해지는 경향이 있었다.

또한, 이와 같은 고정 스트로브에 의한 종래의 시험 장치에서는 디바이스 자체가 클럭을 출력하는 피시험 디바이스의 시험을 정확하게 행할 수 없는 문제도 발생하였다. 최근, 반도체 디바이스의 데이터 전송의 한층 고속화를 도모하는 차세대 입출력 인터페이스로서 주목받는「Rapid IO」(등록상표)나「Hyper Tranport」(등록상표) 등을 사용한, 보다 고속 처리가 가능한 디바이스가 개발되어 있다[예를 들어 IBM사에서 제조된 차기「Power PC」(등록상표)측 CPU 등]. 이와 같은 디바이스에서는, 디바이스 자체가 클럭 신호를 출력하는 구성이 채용되어 있고, 디바이스로부터의 출력 데이터도 디바이스로부터 출력되는 클럭의 엣지 타이밍에서 취득해야만 해, DDR형 디바이스의 경우에는 디바이스로부터 출력되는 클럭의 급상승 및 급하강의 쌍방의 엣지 타이밍에서 출력 데이터를 취득할 필요가 있다. 이로 인해, 고정 스트로브에 의해 출력 데이터를 취득하는 종래의 시험 장치에서는, 디바이스가 출력하는 클럭과 관계없는 타이밍에서 출력 데이터가 취입되므로, 이러한 종류의 디바이스를 정확하게 시험하는 것이 곤란하였다.

본 발명은 이와 같은 종래의 기술이 갖는 문제를 해결하기 위해 제안된 것으로, 피시험 디바이스로부터 출력되는 클럭 및 출력 데이터를 시계열의 레벨 데이터로서 취득하여, 피시험 디바이스의 출력 데이터를 상기 피시험 디바이스로부터 출력되는 클럭 신호의 급상승 엣지, 급하강 엣지, 또는 급상승 및 급하강의 양쪽 엣지의 타이밍에서 취입할 수 있는 소스싱크로너스 회로를 구비함으로써 출력 데이터를 디바이스의 지터에 동조한 신호 변화점에서 취입할 수 있고, 지터에 좌우되는 일 없이 정확한 시험 결과를 얻을 수 있고, 특히 데이터율로서 클럭의 급상승과 급하강의 양쪽 엣지에서 데이터 출력되는 DDR형 디바이스의 시험에 적합한 반도체 시험 장치의 제공을 목적으로 한다.

도1은 본 발명에 관한 반도체 시험 장치의 일실시 형태의 구성을 도시하는 블럭도이다.

도2는 본 발명에 관한 반도체 시험 장치의 일실시 형태에 있어서의 SDR형의 피시험 디바이스에 대해 클럭의 급상승 엣지의 타이밍에서 출력 데이터를 취득하는 동작을 나타내는 신호도이다.

도3은 본 발명에 관한 반도체 시험 장치의 일실시 형태에 있어서의 피시험 디바이스의 클럭의 엣지 타이밍에서 출력 데이터를 취득하는 동작을 나타내는 신호도로, (a)는 급상승 엣지, (b)는 급하강 엣지, (c)는 상승 및 급하강 엣지의 타이밍에서 출력 데이터를 취득하는 경우를 나타내고 있다.

도4는 본 발명에 관한 반도체 시험 장치의 일실시 형태에 있어서 SDR형의 피시험 디바이스(1)의 클럭의 엣지 타이밍을 급상승 엣지에서 출력 데이터를 취득하는 경우의 신호도이다.

도5는 본 발명에 관한 반도체 시험 장치의 일실시 형태에 있어서 DDR형의 피시험 디바이스(1)의 클럭의 엣지 타이밍을 급상승 및 급하강의 양쪽 엣지에서 출력 데이터를 취득하는 경우의 신호도로, 클럭에 기대치가 있는 경우를 나타내고 있다.

도6은 본 발명에 관한 반도체 시험 장치의 일실시 형태에 있어서 DDR형의 피시험 디바이스(1)의 클럭의 엣지 타이밍을 급상승 및 급하강의 양쪽 엣지에서 출력 데이터를 취득하는 경우의 신호도로, 클럭에 기대치가 없는 경우를 나타내고 있다.

도7은 클럭의 엣지 검출을 전엣지 검출과 후엣지 검출에서 행하는 경우의 차이를 나타내는 신호도로, (a)는 전엣지 검출, (b)은 후엣지 검출의 경우를 나타내고 있다.

도8은 종래의 반도체 시험 장치의 구성을 도시하는 블럭도이다.

도9는 종래의 반도체 시험 장치에 있어서의 피시험 디바이스의 출력 데이터를 나타내는 신호도로, (a)는 출력 데이터의 지터를, (b)는 지터에 의해 취득 데이터에 에러가 발생하는 상태를 나타내고 있다.

본 발명의 반도체 시험 장치는 청구의 범위 제1항에 기재하는 바와 같이, 피시험 디바이스로부터 출력되는 클럭을 입력하고, 이 클럭을 일정한 타이밍 간격을 갖는 복수의 스트로브에 의해 취득하여 시계열의 레벨 데이터로서 출력하는 제1 타임 인터폴레이터와, 피시험 디바이스로부터 출력되는 출력 데이터를 입력하고, 이 출력 데이터를 일정한 타이밍 간격을 갖는 복수의 스트로브에 의해 취득하여 시계열의 레벨 데이터로서 출력하는 제2 타임 인터폴레이터와, 제1 및 제2 타임 인터폴레이터로부터 출력되는 시계열의 레벨 데이터를 입력함으로써, 제1 타임 인터폴레이터에 입력되는 클럭의 엣지 타이밍에서 제2 타임 인터폴레이터에 입력되는 출력 데이터를 선택하여 피시험 디바이스의 피측정 데이터로서 출력하는 제1 선택 회로를 구비하고, 제1 및/또는 제2 타임 인터폴레이터가 복수의 스트로브에서 취득되는 시계열의 레벨 데이터를 입력하고, 상기 레벨 데이터의 급상승 엣지 및/또는 급하강 엣지의 엣지 타이밍을 나타내는 레벨 데이터를 선택적으로 출력하는 엣지 셀렉터를 구비하는 구성으로 하고 있다.

이와 같은 구성으로 이루어지는 본 발명의 반도체 시험 장치에 따르면, 타임 인터폴레이터와 선택 회로와 엣지 셀렉터로 이루어지는 소스싱크로너스 회로를 구비함으로써, 피시험 디바이스로부터 출력되는 클럭 및 출력 데이터를 시계열의 레벨 데이터로서 취득할 수 있다. 시계열의 레벨 데이터는 피시험 디바이스의 클럭(또는 출력 데이터)의 신호 변화점인 엣지 타이밍을 나타내는 것이다. 따라서, 이 클럭의 엣지 타이밍을 나타내는 레벨 데이터를 취득할 수 있음으로써, 상기 레벨 데이터를 피시험 디바이스의 출력 데이터를 취득하는 타이밍 신호로서 이용할 수 있다.

그리고, 특히 본 발명에서는 엣지 셀렉터를 구비함으로써, 타임 인터폴레이터에 있어서 복수의 스트로브에서 취득되는 시계열의 레벨 데이터를 급상승 엣지, 또는 급하강 엣지, 또는 급상승 및 급하강의 쌍방의 엣지의 타이밍을 나타내는 레벨 데이터로서 선택적으로 출력할 수 있다.

이에 의해, 피시험 디바이스의 클럭 및 출력 데이터의 신호 변화점(상승 엣지 또는 급하강 엣지)이 지터에 의해 변동된 경우에도, 변동된 클럭의 엣지 타이밍에서 출력 데이터를 취입하는 것이 가능해진다.

특히, 클럭의 급상승 엣지 및 급하강 엣지의 쌍방의 엣지 타이밍에서 출력 데이터를 취입할 수 있음으로써, SDR 방식뿐만 아니라 DDR 방식의 디바이스에도 대응할 수 있게 된다.

따라서, 본 발명에 관한 반도체 시험 장치에서는 모든 타입의 피시험 디바이스에 대해 출력 데이터를 지터에 따라서 변동하는 타이밍에서 취득할 수 있고, 지터의 영향에 좌우되는 일 없이 항상 정확한 시험 결과를 얻는 것이 가능해져, 특히 고속화된 DDR 반도체 디바이스의 시험 장치로서 적합하다.

또한, 본 발명의 반도체 시험 장치는 청구의 범위 제2항에 기재한 바와 같이, 제1 타임 인터폴레이터로부터 출력되는 시계열의 레벨 데이터를 입력함으로써, 제1 타임 인터폴레이터에 입력되는 클럭의 엣지 타이밍에서 상기 제1 타임 인터폴레이터에 입력되는 클럭을 선택하여 피시험 디바이스의 클럭 데이터로서 출력하는 제2 선택 회로를 구비하는 구성으로 하고 있다.

또한, 본 발명의 반도체 시험 장치는 청구의 범위 제3항에 기재한 바와 같이, 피시험 디바이스로부터 출력되는 클럭을 입력하고, 이 클럭을 일정한 타이밍 간격을 갖는 복수의 스트로브에 의해 취득하여 시계열의 레벨 데이터로서 출력하는 제1 타임 인터폴레이터와, 제1 타임 인터폴레이터로부터 출력되는 시계열의 레벨 데이터를 입력함으로써, 제1 타임 인터폴레이터에 입력되는 클럭의 엣지 타이밍에서 상기 제1 타임 인터폴레이터에 입력되는 클럭을 선택하여 피시험 디바이스의 클럭 데이터로서 출력하는 제2 선택 회로를 구비하고, 제1 타임 인터폴레이터가 복수의 스트로브에서 취득되는 시계열의 레벨 데이터를 입력하여 상기 레벨 데이터의 급상승 엣지 및/또는 급하강 엣지의 엣지 타이밍을 나타내는 레벨 데이터를 선택적으로 출력하는 엣지 셀렉터를 구비하는 구성으로 하고 있다.

이와 같은 구성으로 이루어지는 본 발명의 반도체 시험 장치에 따르면, 제1 타임 인터폴레이터에 있어서 시계열의 레벨 데이터로서 취득되는 피시험 디바이스의 클럭을 상기 디바이스의 클럭의 신호 변화점인 엣지 타이밍을 나타내는 레벨 데이터에 의해 취입할 수 있다.

이에 의해, 상기 클럭의 신호 변화점(상승 엣지 또는 급하강 엣지)이 지터에 의해 변동된 경우에는, 변동된 클럭의 엣지 타이밍에서 클럭 데이터를 취입할 수 있고, 예를 들어 피시험 디바이스의 클럭에 대해 기대치가 설정되어 있으면, 상기 기대치와 클럭 데이터를 비교함으로써 클럭 데이터만으로 피시험 디바이스의 불량 여부 판정을 할 수 있다.

이와 같이 클럭만으로 피시험 디바이스를 시험할 수 있음으로써 시험 공정의 간소화 및 신속화를 도모할 수 있고, 간이하면서 또한 효율이 좋은 디바이스 시험을 실현할 수 있게 된다.

그리고, 구체적으로는 본 발명의 반도체 시험 장치는 청구의 범위 제4항에 기재한 바와 같이, 제1 타임 인터폴레이터가 피시험 디바이스로부터 출력되는 클럭을 입력하는 복수의 순서 회로와, 일정한 타이밍 간격으로 지연시킨 스트로브를 복수의 순서 회로에 차례로 입력하여 상기 순서 회로로부터 시계열의 레벨 데이터를 출력시키는 지연 회로와, 복수의 순서 회로로부터 출력되는 시계열의 레벨 데이터를 입력하고, 피시험 디바이스의 클럭을 입력하여 취득되는 시계열의 레벨 데이터의 급상승 엣지를 나타내는 레벨 데이터, 급하강 엣지를 나타내는 레벨 데이터, 또는 급상승 엣지 및 급하강 엣지를 나타내는 레벨 데이터를 출력하는 엣지 셀렉터와, 엣지 셀렉터로부터 출력되는 레벨 데이터를 입력하고, 피시험 디바이스의 클럭의 엣지 타이밍을 나타내는 타이밍 데이터에 부호화하여 출력하는 인코더를 구비하는 구성으로 하고 있다.

또한, 청구의 범위 제5항에 기재한 바와 같이, 제2 타임 인터폴레이터가 피시험 디바이스로부터 출력되는 출력 데이터를 입력하는 복수의 순서 회로와, 일정한 타이밍 간격으로 지연시킨 스트로브를 복수의 순서 회로에 차례로 입력하여, 상기 순서 회로로부터 시계열의 레벨 데이터를 출력시키는 지연 회로를 구비하는 구성으로 하고 있다.

또한, 제2 타임 인터폴레이터는 청구의 범위 제6항에 기재한 바와 같이 복수의 순서 회로로부터 출력되는 시계열의 레벨 데이터를 입력하고, 피시험 디바이스의 출력 데이터를 입력하여 취득되는 시계열의 레벨 데이터의 급상승 엣지를 나타내는 레벨 데이터, 급하강 엣지를 나타내는 레벨 데이터, 또는 급상승 엣지 및 급하강 엣지를 나타내는 레벨 데이터를 출력하는 엣지 셀렉터와, 엣지 셀렉터로부터 출력되는 레벨 데이터를 입력하고, 피시험 디바이스의 출력 데이터의 엣지 타이밍을 나타내는 타이밍 데이터에 부호화하여 출력하는 인코더를 갖는 구성으로 하고 있다.

또한, 엣지 셀렉터는 청구의 범위 제7항에 기재한 바와 같이, 하나의 순서 회로의 반전 출력과 다음 단계의 순서 회로의 비반전 출력을 입력하는 제1 AND 회로와, 하나의 순서 회로의 비반전 출력과 다음 단계의 순서 회로의 반전 출력을 입력하는 제2 AND 회로와, 제1 및 제2 AND 회로의 출력을 입력하는 OR 회로와, 제1 AND 회로, 제2 AND 회로 및 OR 회로의 출력 중 어느 하나를 선택하는 셀렉터로 이루어지는 1 또는 2 이상의 셀렉터 회로로 이루어지는 구성으로 하고 있다.

또한, 제1 선택 회로는 청구의 범위 제8항에 기재한 바와 같이, 제1 타임 인터폴레이터로 부호화된 시계열의 레벨 데이터를 선택 신호로 하여, 제2 타임 인터폴레이터로부터 입력되는 시계열의 레벨 데이터 중 하나의 데이터를 선택하고, 피시험 디바이스의 피측정 데이터로서 출력하는 셀렉터를 구비하는 구성으로 하고 있다.

또한, 제2 선택 회로는 청구의 범위 제9항에 기재한 바와 같이, 제1 타임 인터폴레이터에서 부호화된 시계열의 레벨 데이터를 선택 신호로 하여, 제1 타임 인터폴레이터로부터 입력되는 시계열의 레벨 데이터 중 하나의 데이터를 선택하고, 피시험 디바이스의 클럭 데이터로서 출력하는 셀렉터를 구비하는 구성으로 하고 있다.

이와 같이, 본 발명의 반도체 시험 장치에서는 소스싱크로너스 회로를 구성하는 엣지 셀렉터를 포함하는 제1, 제2 타임 인터폴레이터 및 제1, 제2 선택 회로를 순서 회로나 지연 회로, 인코더, 셀렉터, AND 회로, OR 회로 등 기존의 수단을 이용하여 간단하게 구성할 수 있다.

이에 의해, LSI 테스터가 복잡화, 대형화, 고비용화 등으로 되지 않으면서, 간이한 구성에 의해 본 발명에 관한 소스싱크로너스 회로를 구비하는 LSI 테스터를 실현할 수 있다.

또한, 이와 같은 구성의 소스싱크로너스 회로에 따르면, 복수의 순서 회로의 수, 지연 회로의 지연량, 엣지 셀렉터의 수 등을 변경할 수 있어, 제1, 제2 타임 인터폴레이터에 있어서의 시계열의 레벨 데이터의 비트 폭(순서 회로의 수)이나 분해 능력(지연 회로의 지연량)을 임의의 값으로 설정할 수 있다.

이에 의해, 데이터율이나 지터 폭 등에 따라서 다양한 설정이 가능해지고, 모든 LSI에도 대응할 수 있는 범용성, 편리성이 높은 LSI 테스터를 실현할 수 있다.

또, 본 발명의 반도체 시험 장치에서는 제1, 제2 타임 인터폴레이터에 구비되는 순서 회로는 플립플럽이나 래치 등 기존의 회로를 이용하여 간단하게 구성할 수 있다. 이에 의해, 타임 인터폴레이터가 복잡화, 대형화, 고비용화 등으로 되지 않으면서, 간이한 구성에 의해 본 발명에 관한 소스싱크로너스 회로를 구비하는 LSI 테스터를 실현할 수 있다.

또한, 본 발명의 반도체 시험 장치는 청구의 범위 제10항에 기재한 바와 같이, 제1 및 제2 타임 인터폴레이터를 각각 접속하여 상기 제1 및 제2 타임 인터폴레이터로부터 출력되는 데이터를 소정의 선택 회로에 분배하는 버스를 구비하는 구성으로 하고 있다.

이와 같은 구성으로 함으로써, 본 발명의 반도체 시험 장치에서는 제1, 제2 타임 인터폴레이터로부터 출력되는 시계열의 레벨 데이터는 버스를 거쳐서 제1, 제2 선택 회로로 나누어 입력할 수 있고, 원하는 클럭을 원하는 출력 데이터로 할당하여 선택 회로에 입력하여 피측정 데이터를 취득할 수 있다. 이에 의해, 피시험 디바이스에 따라서 제1, 제2 타임 인터폴레이터 및 제1, 제2 선택 회로가 복수 구비되는 경우에도 각 클럭 및 출력 데이터를 임의로 조합하여 피측정 데이터를 취입할 수 있어, 보다 범용성 및 편리성이 높은 LSI 테스터를 실현할 수 있다.

또한, 본 발명의 반도체 시험 장치에서는 청구의 범위 제6항에 기재한 바와 같이, 제2 타임 인터폴레이터측에도 엣지 셀렉터와 인코더를 구비할 수 있어, 제1 타임 인터폴레이터와 제2 타임 인터폴레이터를 완전히 동일한 구성으로 할 수 있다. 이에 의해, 예를 들어 LSI 테스터에 파핀 대응의 복수의 소스싱크로너스 회로를 구비하는 경우에, 모든 소스싱크로너스 회로를 동일 구성으로 할 수 있고, 각 소스싱크로너스 회로의 임의의 채널에 피시험 디바이스의 클럭이나 출력 데이터를 할당하는 것이 가능해져, 채널의 할당 작업을 용이하고 또한 효율적으로 행할 수 있게 된다.

또한, 이와 같이 동일 구성으로 이루어지는 소스싱크로너스 회로를 구비함으로써, 복수의 소스싱크로너스 회로 중 어느 쪽에 대해서도 피시험 디바이스의 클럭이나 출력 데이터를 할당할 수 있어, 피시험 디바이스로부터 복수의 클럭이나 출력 데이터가 출력되는 경우에는 임의의 클럭의 타이밍에서 임의의 출력 데이터를 취득할 수 있어, 모든 디바이스에 대응 가능한 범용성 및 편리성이 높은 시험 장치를 실현할 수 있다.

이하, 본 발명에 관한 반도체 시험 장치의 바람직한 실시 형태에 대해 도면을 참조하면서 설명한다.

도1은 본 발명에 관한 반도체 시험 장치의 일실시 형태의 구성을 도시하는 블럭도이다. 도1에 도시한 바와 같이, 본 실시 형태에 관한 반도체 시험 장치는 피시험 디바이스(1)의 기능 시험을 행하는 LSI 테스터(10)를 구비하고 있고, LSI 테스터(10)가 피시험 디바이스(1)로부터 출력되는 출력 데이터를 피측정 데이터로서 취득하여, 이를 소정의 기대치 데이터와 비교함으로써 상기 피시험 디바이스(1)의 불량 여부를 판정하도록 되어 있다.

피시험 디바이스(1)는 도시하지 않은 패턴 발생기 등으로부터 신호가 입력됨으로써 소정의 출력 데이터를 출력하는 동시에, 클럭 신호를 출력하도록 되어 있다. 이와 같이 LSI 자체로부터 클럭이 출력되는 것으로서, 예를 들어 상술한「Rapid IO」(등록상표)나「Hyper Tranport」(등록상표) 등을 사용한 LSI나, 버스 시스템을 PCI 버스로부터「Rapid IO」로 변환하기 위한 브릿지 LSI 등이 있고, 본 실시 형태의 시험 장치에서는 이와 같은 디바이스의 시험을 행할 수 있도록 되어 있다.

또한, 이 피시험 디바이스(1)는 SDR형의 디바이스뿐만 아니라, 예를 들어 DDR-SDRAM과 같은 DDR형의 디바이스로 구성되는 경우가 있다. DDR(Double Data Rate)은 각 클럭 신호의 급상승 엣지와 급하강 엣지의 쌍방의 타이밍에서 데이터 전송을 행하는 방식으로, 클럭의 급상승 엣지(또는 급하강 엣지)만으로 데이터 전송을 행하는 SDR(Single Data Rate) 방식에 비해 동일한 클럭 사이클로 2배의 데이터 전송이 가능한 고속 디바이스이다. 본 실시 형태의 반도체 시험 장치에서는 이와 같은 DDR형 디바이스에 대해서도 정확한 시험을 행할 수 있도록 되어 있다.

그리고, 본 실시 형태에서는 이 피시험 디바이스(1)로부터 출력되는 클럭을 복수의 LSI 테스터(10)에 입력함으로써, 피시험 디바이스(1)의 클럭 타이밍에서 상기 피시험 디바이스(1)의 출력 데이터를 취득하고, 피측정 데이터로서 출력하도록 한 것이다.

구체적으로는, LSI 테스터(10)는 피시험 디바이스(1)로부터 출력되는 클럭 및 출력 데이터를 각각 일정한 타이밍 간격을 갖는 복수의 스트로브에서 취득하여, 시계열의 레벨 데이터로서 출력하는 동시에, 상기 시계열의 레벨 데이터를 이용하여 피시험 디바이스(1)의 클럭의 엣지 타이밍에서 출력 데이터(또는 클럭 데이터)를 선택 및 취득하는 소스싱크로너스 회로를 구비하고 있다.

소스싱크로너스 회로는 피시험 디바이스(1)로부터 출력되는 각 클럭 및 출력 데이터에 대해 파핀 대응이 되어 있고, 각각 동일 구성의 회로가 하나씩 할당되도록 되어 있다.

본 실시 형태에서는, 도1에 도시한 바와 같이 피시험 디바이스(1)의 클럭측에 하나의 소스싱크로너스 회로가 구비되는 동시에, 피시험 디바이스(1)의 출력 데이터측에 1 내지 n개(1 내지 n 채널)의 소스싱크로너스 회로가 구비되어 있다.

각 소스싱크로너스 회로는 타임 인터폴레이터 버스(40)를 거쳐서 서로 접속되어 있고, 후술하는 바와 같이 타임 인터폴레이터 버스(40)의 제어에 의해 소정의 채널(소스싱크로너스 회로) 사이에서 신호의 입출력이 행해지도록 되어 있다.

그리고, 각 소스싱크로너스 회로는 도1에 도시한 바와 같이 클럭측, 출력 데이터측과도 각각이 동일한 구성으로 되어 있고, 구체적으로는 레벨 컴퍼레이터(11)와, 패턴 비교기(12), 타임 인터폴레이터(20) 및 셀렉터(30)를 구비하고 있다.

레벨 컴퍼레이터(11)는 피시험 디바이스(1)로부터의 출력 신호(클럭 또는 출력 데이터)를 입력하고, 소정의 비교 전압과 레벨 비교하여 타임 인터폴레이터(20)에 신호를 출력한다.

패턴 비교기(12)는 후술하는 타임 인터폴레이터(20)를 거쳐서 셀렉터(30)에서 선택된 피시험 디바이스(1)의 출력 데이터를 소정의 기대치와 비교하여 시험 결과를 출력한다.

타임 인터폴레이터(20)는 피시험 디바이스(1)로부터 출력되는 클럭 또는 출력 데이터를 일정한 타이밍 간격을 갖는 복수의 스트로브에 의해 취득하고, 시계열의 레벨 데이터로서 출력한다.

구체적으로는, 타임 인터폴레이터(20)는 복수의 순서 회로가 되는 플립플럽(21a 내지 21n)과, 지연 회로(22), 엣지 셀렉터(23) 및 인코더(28)를 구비하고 있다.

복수의 플립플럽(21a 내지 21n)은 본 실시 형태에서는 병렬로 접속된 D형 플립플럽군으로 이루어지고, 각각 레벨 컴퍼레이터(11)를 거쳐서 피시험 디바이스로부터 출력되는 출력 신호(클럭 또는 출력 데이터)를 입력 데이터로 하여 입력한다. 그리고, 지연 회로(22)를 거쳐서 입력되는 스트로브를 클럭 신호로 하여 소정의 타이밍에서 입력된 데이터를 출력한다.

또, 복수의 플립플럽(21a 내지 21n)의 첫 번째 플립플럽(21a)은 초기치용으로, 후술하는 셀렉터(30)에는 두 번째 이후의 플립플럽(21b 내지 21n)의 출력 데이터가 입력된다.

여기서, 각 타임 인터폴레이터(20)에 구비되는 복수의 순서 회로로서는, 본 실시 형태의 플립플럽(21a 내지 21n) 이외의 순서 회로, 예를 들어 래치에 의해 구성할 수도 있다. 이와 같이 타임 인터폴레이터(20)의 순서 회로로서 래치를 구비하도록 해도, 본 실시 형태의 경우와 같은 효과를 발휘할 수 있다. 또한, 타임 인터폴레이터(20)에 구비되는 순서 회로는 피시험 디바이스(1)로부터의 클럭 및 출력 데이터를 일정한 타이밍 간격으로 취득하여, 시계열의 레벨 데이터로서 출력할 수 있는 한, 본 실시 형태에서 나타낸 플립플럽(21a 내지 21n)이나 래치 외에 어떠한 회로 구성이라도 좋다.

지연 회로(22)는 일정한 타이밍 간격으로 지연시킨 스트로브를 복수의 플립플럽(21a 내지 21n)의 클럭 단자에 차례로 입력하여, 상기 플립플럽(21a 내지 21n)으로부터 시계열의 레벨 데이터를 출력시킨다.

여기서, 복수의 플립플럽(21a 내지 21n)의 수 및 지연 회로(22)의 지연량을 임의로 설정 및 변경할 수 있고, 타임 인터폴레이터(20)에 취득하는 시계열의 레벨 데이터의 비트 폭(순서 회로의 수)이나 분해 능력(지연 회로의 지연량)을 원하는 값으로 설정할 수 있다. 이에 의해, 시험 대상이 되는 피시험 디바이스(1)의 데이터율이나 지터 폭 등에 따라서 취득되는 시계열의 레벨 데이터를 다양하게 설정할 수 있어, 모든 LSI에도 대응이 가능하게 되어 있다.

또한, 플립플럽(21a 내지 21n)에 입력되는 스트로브는 임의의 타이밍 및 주파수로 설정할 수 있어, 클럭측과 출력 데이터측에서 입력의 타이밍이나 지연량을 다르게 할 수도 있다. 본 실시 형태에서는 각 소스싱크로너스 회로의 채널마다 다른 타이밍 발생기 등을 구비함으로써, 클럭측과 출력 데이터측에서 각각 독립하여 스트로브를 입력하도록 하고 있다(도1에 도시하는 클럭측의「스트로브 1」및 출력 데이터측의「스트로브 2」). 이에 의해, 피시험 디바이스(1)로부터 출력되는 클럭과 출력 데이터의 위상차에 따라서 적절한 타이밍으로 조절할 수 있다.

피시험 디바이스(1)로부터 출력되는 클럭과 출력 데이터는 위상이 항상 일치해 있다는 것에는 한정되지 않고, 예를 들어 셋업 타임이 마이너스가 되는 경우도, 플러스가 되는 경우도 있다. 따라서, 그와 같은 경우에 스트로브의 타이밍을 클럭측과 출력 데이터측으로 각각 다르게 함으로써, 위상차가 있는 클럭과 출력 데이터에 적절한 타이밍에서 스트로브가 출력되도록 조절할 수 있다.

엣지 셀렉터(23)는 플립플럽(21a 내지 21n)으로부터 출력되는 시계열의 레벨 데이터를 입력하여, 상기 레벨 데이터의 급상승 엣지를 나타내는 레벨 데이터, 급하강 엣지를 나타내는 레벨 데이터, 또는 급상승 엣지 및 급하강 엣지를 나타내는 레벨 데이터를 선택적으로 출력하도록 되어 있다.

구체적으로는, 본 실시 형태의 엣지 셀렉터(23)는 2개의 AND 회로(24, 25)와, 1개의 OR 회로(26) 및 1개의 셀렉터(27)로 이루어지는 셀렉터 회로군이 플립플럽(21a 내지 21n)의 출력에 대응하여 복수 구비되어 있다.

제1 AND 회로(24)(24a 내지 24n)는 도1에 도시한 바와 같이 복수의 플립플럽(21a 내지 21n) 중 하나의 플립플럽(예를 들어 21a)의 반전 출력과 다음 단계의 플립플럽(예를 들어 21b)의 비반전 출력을 입력하는 AND 회로이다. 이 제1 AND 회로(24)의 출력이 클럭의 급상승 엣지[라이즈 엣지(Rise Edge)]를 나타내는 SDR용 레벨 데이터로서 선택된다.

제2 AND 회로(25)(25a 내지 25n)는 도1에 도시한 바와 같이, 복수의 플립플럽(21a 내지 21n) 중 하나의 플립플럽(예를 들어 21a)의 비반전 출력과 다음 단계의 플립플럽(예를 들어 21b)의 반전 출력을 입력하는 AND 회로이다. 이 제2 AND 회로(25)의 출력이 클럭의 급하강 엣지[폴 엣지(Fall Edge)]를 나타내는 SDR용 레벨 데이터로서 선택된다.

OR 회로(26)(26a 내지 26n)는 도1에 도시한 바와 같이 제1 및 제2 AND 회로(24, 25)의 출력을 입력하는 OR 회로이다. 이 OR 회로(26)의 출력이 클럭의 급상승 및 급하강의 쌍방의 엣지(Both Edge)를 나타내는 DDR용 레벨 데이터로서 선택된다.

셀렉터(27)(27a 내지 27n)는 도1에 도시한 바와 같이 제1 AND 회로(24), 제2 AND 회로(25) 및 OR 회로(26)의 각 출력을 입력하여, 엣지 셀렉트 신호의 절환에 의해 어느 하나를 선택 및 출력하는 멀티플렉서 등으로 이루어지는 선택 회로이다.

이와 같은 엣지 셀렉터(23)를 구비함으로써, 플립플럽(21a 내지 21n)을 거쳐서 복수의 스트로브에서 취득되는 시계열의 레벨 데이터가 입력되면, 셀렉터(27a 내지 27n)의 선택에 의해 ① 제1 AND 회로(24)의 출력(급상승 엣지만 : 라이즈 엣지), ② 제2 AND 회로(25)의 출력(급하강 엣지만 : 폴 엣지), ③ OR 회로(26)의 출력(급상승 및 급하강 쌍방의 엣지 : Both Edge) 중 어느 하나가 선택되어 출력되고, 선택된 레벨 데이터가 나타내는 엣지 타이밍이 다음 단계의 인코더(28)에서 부호화된다.

또, 엣지 셀렉터(23)를 구성하는 복수의 셀렉터 회로군은 복수의 플립플럽(21a 내지 21n)의 출력 중 하나의 플립플럽과 다음 단계의 플립플럽의 출력을 입력하도록 되어 있으므로, 셀렉터(27a 내지 27n)에서 선택되어 출력되는 레벨 데이터는 플립플럽(21a 내지 21n)으로부터 출력되는 레벨 데이터보다 1 비트만큼 적은 데이터가 된다. 예를 들어, 5개의 플립플럽(21a 내지 21e)으로부터 5 비트만큼의 레벨 데이터가 출력되는 경우, 엣지 셀렉터(23)에서 선택 및 출력되는 레벨 데이터는 4개의 셀렉터(27a 내지 27d)를 거쳐서 출력되는 4 비트의 데이터가 된다.

따라서, 엣지 셀렉터(23)에 구비되는 각 회로, 즉 제1 AND 회로(24a 내지 24n), 제2 AND 회로(25a 내지 25n), OR 회로(26a 내지 26n), 셀렉터(27a 내지 27n)의 수는 각각 플립플럽(21a 내지 21n)보다도 하나 적은 수(1 내지 n － 1개)가 된다.

인코더(28)는 엣지 셀렉터(23)의 복수의 셀렉터(27a 내지 27n)로부터 출력되는 시계열의 레벨 데이터를 입력하여, 상기 레벨 데이터를 부호화하여 출력하도록 되어 있다.

구체적으로는, 인코더(28)에는 플립플럽(21a 내지 21n)으로부터 일정 간격으로 차례로 출력되는 데이터가 엣지 셀렉터(23)의 각 셀렉터(27a 내지 27n)를 거쳐서 차례로 입력되고, 모든 데이터가 구비된 타이밍에서 인코딩을 행하여, 그 결과가 출력된다. 이에 의해, 플립플럽(21a 내지 21n)으로부터 출력된 시계열의 레벨 데이터가 엣지 셀렉터(23)를 경유하여 선택되고, 선택된 레벨 데이터가 부호화되어 출력되게 된다.

그리고, 본 실시 형태에서는 클럭측 소스싱크로너스 회로의 인코더(28)가 복수의 플립플럽(21a 내지 21n)으로부터 출력되는 시계열의 레벨 데이터를 입력함으로써, 피시험 디바이스(1)의 클럭의 엣지 타이밍을 나타내는 타이밍 데이터를 부호화하여 출력하도록 되어 있다.

또, 출력 데이터측 소스싱크로너스 회로에서는 후술하는 바와 같이 플립플럽(21a 내지 21n)으로부터 출력되는 시계열의 레벨 데이터가 직접 셀렉터(30)에 입력되도록 되어 있다. 즉, 본 실시 형태에서는 출력 데이터측에서는 엣지 셀렉터(23)와 인코더(28)는 사용되지 않게 된다.

따라서, 출력 데이터측 타임 인터폴레이터(20)에 대해서는, 본 실시 형태에서는 엣지 셀렉터(23) 및 인코더(28)를 생략하는 것이 가능하다.

셀렉터(30)는 복수의 플립플럽(21a 내지 21n)으로부터 출력되는 시계열의 레벨 데이터를 입력함으로써, 피시험 디바이스(1)의 클럭의 엣지 타이밍에서 상기 피시험 디바이스(1)의 출력 데이터를 선택하여 상기 피시험 디바이스(1)의 피측정 데이터로서 출력하는 멀티플렉서 등으로 이루어지는 선택 회로이다.

구체적으로는, 본 실시 형태의 셀렉터(30)는 데이터 입력측에 복수의 각 플립플럽 중 초기치용 플립플럽(21a)을 제외한 플립플럽(21b 내지 21n)의 각 출력이 직접 접속되는 동시에, 셀렉트 신호 단자에는 타임 인터폴레이터 버스(40)가 접속되어 있다.

그리고, 출력 데이터측 셀렉터(30)에는 출력 데이터측 플립플럽(21a 내지 21n)으로부터 출력되는 시계열의 레벨 데이터가 엣지 셀렉터(23) 및 인코더(28)를 거치지 않고 직접 입력되는 동시에, 타임 인터폴레이터 버스(40)의 제어에 의해 클럭측 인코더(28)로 부호화된 시계열의 레벨 데이터가 출력 데이터측 셀렉터(30)의 선택 신호로서 입력된다.

이에 의해, 우선 출력 데이터측 셀렉터(30)에는 출력 데이터측 타임 인터폴레이터(20)의 플립플럽(21a 내지 21n)으로부터 출력되는 시계열의 레벨 데이터가 입력 데이터로서 입력되므로, 클럭측 인코더(28)로부터의 신호를 선택 신호로 하여 출력 데이터측 레벨 데이터 중 하나의 데이터가 선택되게 된다.

그리고, 이 셀렉터(30)에서 선택된 피시험 디바이스(1)의 출력 데이터가 패턴 비교기(12)에 출력되고, 패턴 비교기(12)에서 소정의 기대치와 비교되어 시험 결과가 출력되도록 되어 있다.

한편, 클럭측 셀렉터(30)에는 클럭측 플립플럽(21a 내지 21n)으로부터 출력되는 시계열의 레벨 데이터가 엣지 셀렉터(23) 및 인코더(28)를 거치지 않고 그대로 입력 데이터로서 입력되는 동시에, 클럭측 인코더(28)로부터의 신호가 선택 신호로서 직접 입력된다.

이에 의해, 클럭측 셀렉터(30)에서는 피시험 디바이스(1)의 클럭 신호가 데이터로서 선택 및 출력되게 되고, 클럭측 타임 인터폴레이터(20)에 있어서 시계열의 레벨 데이터로서 취득되는 피시험 디바이스(1)의 클럭을 상기 디바이스의 클럭의 신호 변화점인 엣지 타이밍을 나타내는 레벨 데이터에 의해 취입할 수 있다.

따라서, 피시험 디바이스(1)의 클럭에 대해 기대치가 설정되어 있는 경우, 셀렉터(30)를 거쳐서 출력되는 클럭 데이터를 패턴 비교기(12)에서 소정의 기대치와 비교할 수 있다.

여기서, 클럭측 및 출력 데이터측의 각 셀렉터(30)는 타임 인터폴레이터 버스(40)의 제어에 의해 입력되는 선택 신호가 절환되도록 되어 있고, 원하는 셀렉터(30)가 사용할 수 있도록 되어 있다.

구체적으로는, 출력 데이터측 셀렉터(30)를 사용하여, 피시험 디바이스(1)의 출력 데이터를 기대치와 비교하는 경우에는, 타임 인터폴레이터 버스(40)를 거쳐서 클럭측 인코더(28)로부터의 신호가 선택 신호로서 출력측 셀렉터(30)에 입력된다. 이 경우, 클럭측 셀렉터(30)[및 패턴 비교기(12)]는 사용되지 않게 된다.

한편, 본 실시 형태에서는 클럭측 셀렉터(30)를 사용하여 피시험 디바이스(1)의 클럭을 기대치와 비교하는 경우에는 타임 인터폴레이터 버스(40)의 제어에 의해 클럭측 인코더(28)로부터의 신호는 출력측 셀렉터(30)에 입력되지 않는다. 이 경우에는, 출력 데이터측 셀렉터(30)[및 패턴 비교기(12)]는 사용되지 않게 된다.

이와 같이, 본 실시 형태에서는 클럭측 및 출력 데이터측 각 셀렉터(30)는 시험 내용 등에 따라서 타임 인터폴레이터(20)로부터의 출력 신호가 선택적으로 입력되도록 되어 있다. 그 결과, 시험 내용 등에 따라서는, 셀렉터(30)는 클럭측 또는 출력 데이터측 소스싱크로너스 회로 중 적어도 한쪽에 구비하면 되고, 클럭측 또는 출력 데이터측 중 어느 하나의 셀렉터(30)를 생략하는 것도 가능해진다.

단, 클럭측 및 출력 데이터측의 쌍방에 셀렉터(30)를 구비함으로써, 예를 들어 클럭측 인코더(28)의 신호를 클럭측 및 출력 데이터측의 각 셀렉터(30)에 입력하여 클럭과 데이터의 쌍방을 동시에 시험하거나, 클럭측 및 출력 데이터측의 각 셀렉터(30)의 임의의 핀에 클럭과 출력 데이터를 자유롭게 할당할 수 있는 등, 시험 장치로서의 범용성 및 확장성을 높일 수 있으므로, 본 실시 형태에서는 도1에 도시하는 바와 같이 셀렉터(30)를 클럭측 및 출력 데이터측에 각각 구비하고 있다.

타임 인터폴레이터 버스(40)는 클럭측과 출력 데이터측 소스싱크로너스 회로를 각각 접속하는 전송 선로이다. 도1에 도시한 바와 같이, 본 실시 형태의 타임 인터폴레이터 버스(40)는 출력 데이터측 각 채널(소스싱크로너스 회로)의 셀렉터(30)의 셀렉트 단자와 클럭측 인코더(28)의 출력 단자를 스위치 등을 거쳐서 접속하고 있고, 출력 데이터측의 각 채널 중 어느 하나의 셀렉터(30)에 대해 클럭측 인코더(28)의 신호를 선택 신호로서 입력할 수 있도록 스위치 제어하도록 되어 있다.

또, 도1에서는 도시를 생략하고 있지만, 복수 구비되는 소스싱크로너스 회로에 데이터를 나누는 타임 인터폴레이터 버스(40)는 소스싱크로너스 회로의 각 채널에 대응하여 복수 구비된다.

또한, 어느 쪽 채널의 셀렉터(30)에 클럭측 인코더(28)의 신호가 선택 신호로서 입력되는지의 정보는, 통상은 미리 부여되어 있다. 따라서, 그 정보에 따라서, 시험 장치를 사용하기 전에 미리 스위치를 온(ON)/오프(OFF)로 설정할 수 있다. 또한, 이 온/오프의 제어 정보는 도시하지 않은 제어용 레지스터 등에 정보를 기입해 둘 수 있다.

이와 같은 타임 인터폴레이터 버스(40)를 구비함으로써, 클럭측 소스싱크로너스 회로에서 취득되는 시계열의 레벨 데이터를 선택 신호로 하여 출력 데이터측의 원하는 셀렉터(30)에 입력할 수 있다.

이에 의해, 원하는 채널에서 취득되는 출력 데이터를 피측정 데이터로서 취득할 수 있다. 따라서, 피시험 디바이스(1)의 구성이나 데이터율, 지터 폭 등에 따라서 셀렉터(30)를 포함하는 소스싱크로너스 회로가 복수 구비되는 경우에도 클럭 데이터와 출력 데이터를 임의로 조합하여 피측정 데이터를 취입할 수 있다.

예를 들어, 피시험 디바이스(1)로부터 클럭 및 출력 데이터가 복수 송출되는 경우에「클럭 1과 출력 데이터 1」,「클럭 2와 출력 데이터 2」이도록 각각 임의의 소스싱크로너스 회로의 채널에 데이터를 할당할 수 있다.

그리고, 이 경우,「출력 데이터 1」에 대해서는「클럭 1」의 타이밍에서,「출력 데이터 2」에 대해서는「클럭 2」의 타이밍에서 독립적으로 피측정 데이터를 취득할 수 있다.

또, 클럭측 셀렉터(30)에는 직접 클럭측 인코더(28)로부터 선택 신호가 입력되므로, 타임 인터폴레이터 버스(40)를 거치는 일 없이「클럭 1」의 타이밍에서「클럭 1」의 신호를 피측정 데이터로서 취득할 수 있다.

다음에, 이상과 같은 구성으로 이루어지는 본 실시 형태에 관한 반도체 시험 장치의 동작에 대해 설명한다.

우선, 시험 장치에 구비되는 도시하지 않은 패턴 발생기로부터 피시험 디바이스(1)에 소정의 시험 패턴 신호가 입력되면, 피시험 디바이스(1)로부터는 패턴 신호에 대응하는 소정의 출력 데이터 및 클럭이 출력된다.

피시험 디바이스(1)로부터 출력된 클럭 및 출력 데이터는 각각 소스싱크로너스 회로의 각각의 채널에 입력된다.

각 소스싱크로너스 회로에 입력된 클럭 및 출력 데이터는 각각 레벨 컴퍼레이터(11)에 입력, 비교 전압과 레벨 비교된 후, 각 타임 인터폴레이터(20)에 입력된다.

각 타임 인터폴레이터(20)에 입력된 신호(클럭 또는 출력 데이터)는, 우선 병렬로 접속된 복수의 플립플럽(21a 내지 21n)에 입력된다. 그리고, 클럭 또는 출력 데이터가 입력되는 각 플립플럽(21a 내지 21n)의 클럭 단자에는 지연 회로(22)에 의해 일정한 타이밍 간격으로 스트로브가 입력된다.

이에 의해, 각 플립플럽(21a 내지 21n)으로부터는 입력된 클럭 또는 출력 데이터가 시계열의 레벨 데이터로서 취득 및 출력되게 된다.

그리고, 클럭측 LSI 테스터(10)에서는 플립플럽(21a 내지 21n)으로부터 출력된 시계열의 레벨 데이터는 엣지 셀렉터(23)에 입력되는 동시에, 클럭측 셀렉터(30)에 입력된다.

엣지 셀렉터(23)에 입력된 레벨 데이터는 제1, 제2 AND 회로(24, 25) 및 OR 회로(26)를 거쳐서 복수의 각 셀렉터(27a 내지 27n)에 입력되고, 엣지 셀렉트 신호의 절환에 의해 하나의 신호가 선택 및 출력된다.

이 셀렉터(27a 내지 27n)로부터 출력되는 레벨 데이터는 상기 레벨 데이터가 나타내는 ① 급상승 엣지만[제1 AND 회로(24)의 출력], ② 급하강 엣지만[제2 AND 회로(25)의 출력], ③ 급상승 및 급하강의 쌍방의 엣지[OR 회로(26)의 출력] 중 어느 하나의 타이밍을 나타내는 레벨 데이터로서 출력된다.

이 엣지 셀렉터(23)에서 취득된 레벨 데이터가 인코더(28)에 입력되어 부호화된다.

인코더(28)에서 부호화된 레벨 데이터는 클럭의 엣지 타이밍(급상승 엣지, 또는 급하강 엣지, 또는 상승 및 급하강 엣지의 쌍방)을 나타내는 타이밍 데이터가 된다.

이 타이밍 데이터가 타임 인터폴레이터 버스(40)에 입력되고, 타임 인터폴레이터 버스(40)를 거쳐서 소정의 출력 데이터측 소스싱크로너스 회로에 분배되어, 상기하는 출력 데이터측 셀렉터(30)에 선택 신호로서 입력된다.

또한, 이 타이밍 데이터는 클럭측 셀렉터(30)에 선택 신호로서 직접, 즉 타임 인터폴레이터 버스(40)를 거치지 않고 입력된다.

한편, 출력 데이터측 소스싱크로너스 회로에서는 플립플럽(21a 내지 21n)에서 취득된 시계열의 레벨 데이터는 초기치용 플립플럽(21a)의 데이터를 제외하고, 그대로 셀렉터(30)에 입력 데이터로서 입력된다. 이에 의해, 출력 데이터측 셀렉터(30)에서는 클럭측 인코더(28)로부터 입력된 타이밍 데이터를 선택 신호로 하여 출력 데이터를 나타내는 시계열의 레벨 데이터 중에서 하나의 데이터를 선택하고, 이 데이터가 피측정 데이터로서 출력된다.

그리고, 출력 데이터측 셀렉터(30)로부터 출력된 출력 데이터는 패턴 비교기(12)에 입력되고, 테스터 내의 패턴 발생기로부터 출력되는 소정의 기대치 데이터와 비교되어 비교 결과가 출력된다.

이 비교 결과에 의해, 출력 데이터와 기대치의 일치 및 불일치가 검출되어 피시험 디바이스(1)의 불량 여부(통과/실패)의 판정이 행해진다.

즉, 셀렉터(30)의 출력과 기대치가 일치하면 통과의 판정이, 불일치인 경우에는 실패의 판정이 내려지게 된다.

또한, 클럭측 소스싱크로너스 회로에서는 플립플럽(21a 내지 21n)에서 취득된 클럭의 시계열의 레벨 데이터가 초기치용 플립플럽(21a)의 데이터를 제외하고, 그대로 클럭측 셀렉터(30)에 입력 데이터로서 입력된다.

그리고, 클럭측 셀렉터(30)에서는 클럭측 인코더(28)로부터 입력되는 타이밍 데이터를 선택 신호로 하여, 클럭을 나타내는 시계열의 레벨 데이터 중으로부터 하나의 데이터가 선택되어, 이 데이터가 클럭의 피측정 데이터로서 출력된다.

이에 의해, 클럭측 셀렉터(30)로부터 출력된 출력 데이터는 패턴 비교기(12)에 입력함으로써, 클럭의 소정의 기대치 데이터와 비교할 수 있다. 따라서, 기대치와의 비교 결과에 의해 클럭 데이터와 기대치와의 일치, 불일치를 검출할 수 있고, 피시험 디바이스(1)의 불량 여부(통과/실패)의 판정을 클럭 신호만으로 행할 수 있게 된다.

이하, 도2 내지 도8을 참조하여 구체적인 실시예를 설명한다.

[기본 동작]

우선, 도2를 참조하여 본 실시 형태에 관한 시험 장치에 있어서 피시험 디바이스(1)의 클럭의 급상승의 엣지 타이밍에서 출력 데이터를 취득하는 경우의 기본 동작을 설명한다. 도2는 피시험 디바이스(1)의 클럭의 엣지 타이밍에서 출력 데이터를 취득하는 동작을 나타내는 신호도로, SDR형의 디바이스에 대해 클럭의 급상승 엣지의 타이밍에서 출력 데이터를 취득하는 경우이다.

도2에 나타내는 실시예에서는, 소스싱크로너스 회로를 구성하는 각 타임 인터폴레이터(20)에 각각 초기치용 플립플랩(21a)을 포함하는 5개의 플립플럽(21a 내지 21e)이 구비되는 동시에, 엣지 셀렉터(23)에 4개의 셀렉터 회로군[제1 AND 회로(24a 내지 24d), 제2 AND 회로(25a 내지 25d), OR 회로(26a 내지 26d), 셀렉터(27a 내지 27d)]이 구비되는 경우로 되어 있고, 피시험 디바이스(1)로부터 출력되는 클럭 및 출력 데이터는 초기치용 플립플럽(21a)을 제외한 4개의 플립플럽(21b 내지 21e)에서 비트수 "4"의 레벨 데이터로서 취득된다.

그리고, 비트수 "4"의 출력 데이터측 레벨 데이터가 클럭측 엣지 셀렉터(23)의 제1 AND 회로(24a 내지 24d)와 셀렉터(27a 내지 27d)를 경유하여 출력되는 비트수 "4"의 클럭의 레벨 데이터에 의해 취득되도록 되어 있다.

우선, 도2의 (a)에 나타내는 신호의 경우, 피시험 디바이스(1)로부터 출력되는 클럭이 "L"에서 "H"가 되는 상승의 엣지 타이밍이 비트수 "0 내지 3" 중 "1" 위치인 데 반해, 출력 데이터는 "L"에서 "H"가 되는 신호 변화점의 타이밍이 비트수 "0" 위치로 되어 있다(도2의 굵은 선 부분).

이 경우, 우선 클럭에 대해서는, 클럭측 타임 인터폴레이터(20)의 초기치용을 제외한 플립플럽(21b 내지 21e)에 의해, 예를 들어 "0111"(비트수 "1"의 위치로부터 "H")의 레벨 데이터가 취득되고, 이 데이터가 엣지 셀렉터(23)에 입력된다.

본 실시예의 엣지 셀렉터(23)에서는 엣지 셀렉트 신호에 의해 급상승 엣지 타이밍(라이즈 엣지)이 선택되고, 제1 AND 회로(24)를 경유하여 4개의 셀렉터(27a 내지 27d)에 레벨 데이터가 입력되면, 셀렉터(27a 내지 27d)에서는 "1000"(비트수"1"의 위치로부터 "H")을 나타내는 레벨 데이터가 출력된다.

그리고, 이 레벨 데이터 "1000"이 인코더(28)에 의해 비트수 "1"을 나타내는 타이밍 데이터(예를 들어 "001")로 부호화된다.

또, 클럭의 급상승 엣지가 없는 경우, 예를 들어 "초기치로부터 하이(High)"인 경우나 "초기치로부터 최종 비트까지 로우(Low)"인 경우에는, 엣지 셀렉터(23)의 출력은 "ALL 0"이 되고, 인코더(28)는 풀 스케일(오버 플로우)을 나타내고, 예를 들어 "100"을 셀렉터(30)의 선택 신호로서 출력한다.

이상과 같은 본 실시예의 클럭의 급상승 엣지의 위치와, 초기치용을 포함하는 플립플럽(21a 내지 21d), 엣지 셀렉터(23), 인코더(28)의 출력의 관계를 나타내면 표 1과 같이 된다.

클럭의 엣지 위치	FF출력(초기치를 포함함)	엣지 셀렉터 출력	인코더 출력
"엣지 없음"	11111	0000	100
"0"	01111	1000	000
"1"	00111	0100	001
"2"	00011	0010	010
"3"	00001	0001	011
"엣지 없음"	00000	0000	100

피시험 디바이스(1)의 출력 데이터는 출력 데이터측 소스싱크로너스 회로의 초기치용을 제외한 플립플럽(21b 내지 21e)에 의해, 예를 들어 "1111"(비트수 "0"의 위치로부터 "H")의 레벨 데이터로서 취득되고, 이 데이터가 셀렉터(30)의 각 입력 단자에 입력된다. 그리고, 출력 데이터측 셀렉터(30)에서는 클럭측으로부터 입력되는 선택 신호("001")에 의해 비트수 "1"에 대응하는 입력 단자의 데이터가 선택된다. 이 결과, 셀렉터(30)로부터 출력되는 데이터는 "H"가 된다.

이상의 출력 데이터측 셀렉터(30)의 입력 단자에 입력되는 출력 데이터와 선택 신호의 관계를 표 2에 나타낸다.

셀렉터 입력			셀렉터 출력
입력 단자	데이터	선택 신호	셀렉터 출력
000	1	001("1")
001	1		1
010	1
011	1
100	1

한편, 도2의 (b)에 나타내는 신호의 경우에는, 도2의 (a)의 신호로부터 클럭 및 출력 데이터와 함께 지터에 의해 동위상(2 비트만큼) 어긋난 경우를 나타내고 있다.

이 경우, 클럭이 "L"에서 "H"가 되는 엣지 타이밍은 비트수 "3"의 위치인 데 반해, 출력 데이터가 "L"에서 "H"가 되는 신호 변화점의 타이밍이 비트수 "2"의 위치가 된다(도2의 굵은 선 부분). 따라서, 클럭측 초기치용을 제외한 플립플럽(21b 내지 21e)에 의해, 예를 들어 "0001"(비트수 "3"의 위치에서 "H")의 레벨 데이터가 취득되고, 이 데이터가 엣지 셀렉터(23)에 입력된다. 엣지 셀렉터(23)에서는 제1 AND 회로(24)를 경유하여 셀렉터(27a 내지 27d)에 레벨 데이터가 입력되고, "0001"(비트수 "3"의 위치에서 "H")의 레벨 데이터가 출력된다.

그리고, 이 레벨 데이터 "0001"이 인코더(28)에 의해 비트수 "3"을 나타내는 타이밍 데이터(예를 들어 "011")에 부호화된다(표 1 참조).

출력 데이터는 출력 데이터측 타임 인터폴레이터(20)의 초기치용을 제외한 플립플럽(21b 내지 21e)에 의해, 예를 들어 "0011"(비트수 "2"의 위치에서 "H")의 레벨 데이터가 취득되고, 이 데이터가 셀렉터(30)의 각 입력 단자에 입력된다. 그리고, 출력 데이터측 셀렉터(30)에서는 클럭측으로부터 입력되는 선택 신호("011")에 의해 비트수 "3"에 대응하는 입력 단자의 데이터가 선택된다. 이 결과, 셀렉터(30)로부터 출력되는 데이터는 도2의 (a)의 경우와 마찬가지로 "H"가 된다. 이상의 출력 데이터측 셀렉터(30)의 입력 단자에 입력되는 출력 데이터와 선택 신호의 관계를 표 3에 나타낸다.

셀렉터 입력			셀럭터 출력
입력 단자	데이터	선택 신호	셀럭터 출력
000	0	011("3")
001	0
010	1
011	1		1
100	1

따라서, 도2의 (a)의 경우에도, 도2의 (b)의 경우에도 지터에 의해 신호 변화점이 변동하고 있지만, 모두 피측정 데이터로서 "H"가 취득되게 된다.

이를 종래의 고정 스트로브의 시험 장치에서 취득한 경우, 도2의 (a)의 경우에는 "H"가 취득되고, 도2의 (b)의 경우에는 "L"이 취득되어 피측정 데이터가 일정해지지 않는다(도9 참조).

이와 같이, 본 실시 형태의 시험 장치에서는 피시험 디바이스(1)의 클럭과 출력 데이터의 신호 변화점(엣지 타이밍)이 지터에 의해 변동된 경우라도, 클럭과 출력 데이터가 동위상에서 어긋나는 경우에는 항상 동일한 결과를 취득할 수 있다.

또, 이상의 기본 동작은 클럭의 급하강 엣지의 타이밍에서 출력 데이터를 취득하는 경우도 마찬가지이다. 그 경우에는, 초기치용을 제외한 플립플럽(21b 내지 21e)의 비트수 "4"의 출력 데이터측 레벨 데이터가 클럭측 엣지 셀렉터(23)의 제2 AND 회로(25a 내지 25d)와 셀렉터(27a 내지 27d)를 경유하여 출력되는 비트수 "4"의 클럭의 레벨 데이터에 의해 취득되게 된다.

클럭의 급하강 엣지의 위치와, 초기치용을 포함하는 플립플럽(21a 내지 21d), 엣지 셀렉터(23), 인코더(28)의 출력의 관계를 나타내면 표 4와 같이 된다.

클럭의 엣지 위치	FF출력(초기치를 포함함)	엣지 셀렉터 출력	인코더 출력
"엣지 없음"	00000	0000	100
"0"	10000	1000	000
"1"	11000	0100	001
"2"	11100	0010	010
"3"	11110	0001	011
"엣지 없음"	11111	0000	100

이와 같이, 클럭의 급하강 엣지의 타이밍에서 출력 데이터를 취득하는 경우에도 엣지 셀렉터(23)로부터 출력되는 레벨 데이터는 급상승 엣지의 경우와 마찬가지가 된다.

그리고, 클럭의 급상승 엣지와 급하강 엣지의 쌍방의 타이밍에서 출력 데이터를 취득하는 경우에는 클럭측 엣지 셀렉터(23)의 OR 회로(26a 내지 26d)에 의해 제1, 제2 AND 회로(24, 25)의 출력이 취해지므로, 상술한 기본 동작과 마찬가지로 하여 피시험 디바이스(1)의 클럭의 급상승 및 급하강의 양 타이밍에서 출력 데이터를 취득할 수 있게 된다.

[엣지 셀렉터의 절환]

다음에, 엣지 셀렉터(23)에 있어서의 절환의 실시예를 도3을 참조하면서 설명한다. 도3은 피시험 디바이스(1)의 클럭의 엣지 타이밍을 급상승 엣지[도3의 (a)], 또는 급하강 엣지[도3의 (b)], 또는 상승 및 급하강 엣지[도3의 (c)]의 3가지로 절환하여 출력 데이터를 취득하는 경우의 신호도이다. 또, 도3에 나타내는 예에서는, 도2에서 도시한 기본 동작과 마찬가지로 비트수 "4"의 스트로브에서 출력 데이터를 취득하도록 되어 있지만, 스트로브의 비트수는 임의로 변경할 수 있는 것은 물론이다.

우선, SDR형의 디바이스에 대해 클럭의 급상승 엣지의 타이밍에서 출력 데이터를 취득하는 경우에는 엣지 셀렉터(23)의 셀렉터(27a 내지 27n)의 선택 신호를 절환하여 제1 AND 회로(24)의 출력을 선택한다[엣지셀(EdgeSel) ＝ 라이즈엣지(RiseEdge)].

이에 의해, 피시험 디바이스(1)의 출력 데이터는 피시험 디바이스(1)의 클럭의 급상승 엣지의 타이밍에서 취득되게 된다. 도3의 (a)에 나타내는 예에서는, 1번째 사이클은 비트수 "0 내지 3" 중 "1" 위치의 타이밍에서, 2번째 사이클은 비트수 "2" 위치의 타이밍에서 출력 데이터가 취득되어 소정의 기대치와 비교된다.

다음에, SDR형의 디바이스에 대해 클럭의 급하강 엣지의 타이밍에서 출력 데이터를 취득하는 경우에는 엣지 셀렉터(23)의 셀렉터(27a 내지 27n)의 선택 신호를 절환하여 제2 AND 회로(25)의 출력을 선택한다[엣지셀(EdgeSel) ＝ 폴엣지(FallEdge)].

이에 의해, 피시험 디바이스(1)의 출력 데이터는 피시험 디바이스(1)의 클럭의 급하강 엣지의 타이밍에서 취득되게 된다. 도3의 (b)에 나타내는 예에서는, 1번째 사이클은 비트수 "0 내지 3" 중 "1" 위치의 타이밍에서, 2번째 사이클은 비트수 "2" 위치의 타이밍에서 출력 데이터가 취득되어 소정의 기대치와 비교된다.

또, 이 도3의 (b)에 나타내는 예에서는, 클럭의 급하강 엣지의 타이밍에 맞추어 도3의 (a)에 나타내는 경우보다도 스트로브의 출력 타이밍을 늦추고 있다.

또한, DDR형의 디바이스에 대해 클럭의 급상승 및 급하강의 쌍방의 엣지 타이밍에서 출력 데이터를 취득하는 경우에는, 엣지 셀렉터(23)의 셀렉터(27a 내지 27n)의 선택 신호를 절환하여 OR 회로(26)의 출력을 선택한다[엣지셀(EdgeSel) ＝ 양쪽 엣지(BothEdge)].

이에 의해, 피시험 디바이스(1)의 출력 데이터는 피시험 디바이스(1)의 클럭의 상승 및 급하강 엣지의 쌍방의 타이밍에서 취득되게 된다. 도3의 (c)에 나타내는 예에서는, 1번째 사이클은 클럭의 급상승 엣지로 비트수 "0 내지 3" 중 "1"의 타이밍에서, 2번째 사이클은 급하강 엣지로 비트수 "1" 위치의 타이밍에서 출력 데이터가 취득된다.

마찬가지로, 3번째 사이클은 클럭의 급상승 엣지로 비트수 "2"의 타이밍에서, 4번째 사이클은 급하강 엣지로 비트수 "2" 위치의 타이밍에서 출력 데이터가 취득된다. 이에 의해, DDR형 디바이스의 출력 데이터를 DDR의 타이밍에서 취득할 수 있다.

또, 도3의 (c)에 나타내는 예에서는, DDR의 주파수에 맞추어 스트로브의 출력 주파수를 SDR의 경우[도3의 (a), 도3의 (b)의 경우]의 2배로 하고 있다.

[SDR 상세 동작]

다음에, SDR형의 디바이스의 출력 데이터를 취득하는 경우의 상세 동작을 도4를 참조하면서 설명한다. 도4는 SDR형의 피시험 디바이스(1)의 클럭의 엣지 타이밍을 급상승 엣지에서 출력 데이터를 취득하는 경우의 신호도이다. 또, 도4에 나타내는 예에서는, 비트수 "0 내지 7" 중 8 비트의 스트로브에서 출력 데이터가 취득되는 경우로 되어 있지만, 스트로브의 비트수는 임의로 변경할 수 있는 것은 물론이다.

우선, 도4의 (a)에 도시한 바와 같이 클럭이 정상적으로 동작하고 있는 경우, 상술한 기본 동작과 마찬가지로[도2 및 도3의 (a) 참조], 피시험 디바이스(1)의 출력 데이터는 피시험 디바이스(1)의 클럭의 급상승 엣지의 타이밍에서 취득되게 된다. 도4의 (a)에 나타내는 예에서는, 1번째 사이클은 비트수 "0 내지 7" 중 "1" 위치의 타이밍에서, 2번째 사이클은 비트수 "2" 위치의 타이밍에서 출력 데이터가 취득되어 소정의 기대치와 비교된다.

다음에, 지터에 의해 클럭이 정상적으로 동작하지 않게 된 경우에는, 도4의 (b), (c)에 도시한 바와 같이 된다.

우선, 도4의 (b)에 도시한 바와 같이 클럭이 반 사이클 전에 어긋난 경우에는, 2번째 사이클에서는 클럭의 급상승 엣지를 취할 수 없으므로, 엣지 셀렉터(23)의 출력은 예를 들어 "엣지 없음"을 나타내는 "ALL 0"이 되고(표 1 참조), 인코더(28)는 풀 스케일(오버 플로우)의 신호를 셀렉터(30)의 선택 신호로서 출력한다.

도4의 (b)에 나타내는 예에서는, 급상승 엣지를 취득할 수 없는 2번째 사이클은 풀 스케일로서 최종 비트 "7" 위치의 타이밍에서 출력 데이터가 취득되어, 그 결과 기대치의 비교는 "부(실패)"가 된다.

마찬가지로, 클럭이 반 사이클 후에 어긋난 경우에는, 도4의 (c)에 도시한 바와 같이 2번째 사이클에서는 클럭의 급상승 엣지가 취득되지 않으므로, 풀 스케일로서 최종 비트 "7"의 위치의 타이밍에서 출력 데이터가 취득되고, 그 결과 기대치의 비교는 "부(실패)"가 된다.

또, 클럭에 어긋남이 생겨 인코더(28)에서 풀 스케일의 신호가 출력되는 경우에, 즉시 에러 판정으로 하여, 최종 비트 위치에서 취득되는 출력 데이터와 기대치의 비교를 행하는 일 없이 일률적으로 "부(실패)"라고 판정할 수도 있다.

이상, SDR형 디바이스에 대해 클럭의 급상승 엣지에서 출력 데이터를 취득하는 경우를 설명한 클럭의 급하강 엣지에서 출력 데이터를 취득하는 경우에도, 엣지 셀렉터(23)의 엣지 셀렉트 신호를 절환함으로써 상기와 마찬가지로 행해진다.

[DDR 상세 동작]

다음에, DDR형의 디바이스의 출력 데이터를 취득하는 경우의 상세 동작을 도5 및 도6을 참조하면서 설명한다. 도5 및 도6은 DDR형의 피시험 디바이스(1)의 클럭의 급상승 및 급하강의 양쪽 엣지 타이밍에서 출력 데이터를 취득하는 경우의 신호도로, 도5는 클럭에 기대치가 있는 경우, 도6는 클럭에 기대치가 없는 경우로 되어 있다.

또, 이들 도면에 나타내는 예에서는, 비트수 "0 내지 3"의 4 비트의 스트로브에서 출력 데이터가 취득되는 경우로 되어 있지만, 스트로브의 비트수는 임의로 변경할 수 있는 것은 물론이다.

[클럭 기대치가 있는 경우]

피시험 디바이스(1)의 클럭에 기대치가 설정되어 있는 경우에는, 도5에 도시한 바와 같이 클럭 신호에 대해서도 클럭측 셀렉터(30)에 데이터로서 입력되고, 상기 클럭의 급상승 및 급하강의 엣지 타이밍에서 취득되어 클럭의 기대치와 비교된다. 이에 의해, 클럭에 어긋남이 발생한 경우에는, 클럭 데이터를 취득하여 기대치와 비교함으로써 출력 데이터측을 참조하는 일 없이 불량 여부의 판정을 할 수 있다.

우선, 도5의 (a)에 도시한 바와 같이, 우선 클럭 데이터가 상기 클럭의 수 직 상승 및 급하강의 엣지 타이밍에서 취득되어, 클럭용 기대치, 즉 각 사이클의 전반에서 하이, 후반에서 로우의 값과 비교된다. 클럭이 정상적으로 동작하고 있는 경우, 이 클럭의 기대치에 의한 판정은 항상 "양(통과)"이 되므로, 출력 데이터의 취득이 행해진다.

출력 데이터의 취득은 상술한 기본 동작과 마찬가지로[도2 및 도3의 (c) 참조], 피시험 디바이스(1)의 출력 데이터는 피시험 디바이스(1)의 클럭의 급상승 엣지 및 급하강 엣지의 쌍방의 엣지 타이밍에서 취득되게 된다. 도5의 (a)에 나타내는 예에서는, 1번째 사이클의 클럭의 급상승 엣지, 2번째 사이클의 급하강 엣지 모두 비트수 "0 내지 3" 중 "1" 위치의 타이밍에서 출력 데이터가 취득되어 소정의 기대치와 비교된다.

마찬가지로, 3번째 사이클의 클럭의 급상승 엣지에서는 비트수 "2" 위치의 타이밍에서, 또한 4번째 사이클의 급하강 엣지에서는 비트수 "1" 위치의 타이밍에서 출력 데이터가 취득되어, 기대치와 비교된다.

다음에, 지터에 의해 클럭이 정상적으로 동작하지 않게 된 경우에는, 도5의 (b), 도5의 (c)에 도시한 바와 같이 클럭 데이터가 상기 클럭의 엣지 타이밍에서 취득되고, 클럭용 기대치와 비교되어 불량이 검출되게 된다.

우선, 도5의 (b)에 도시한 바와 같이 클럭이 반 사이클 전에 어긋난 경우에는, 3번째 사이클에서는 클럭의 급하강 엣지가 취득된다. 이 경우, 클럭의 하강 위치를 나타내는 비트수 "2"의 위치에서 클럭의 데이터 ＝ L이 취득되고, 클럭의 사이클 전반의 기대치 ＝ H와 비교되므로, 불량 여부 판정의 결과는 "부(실패)"가 된다.

마찬가지로, 4번째 사이클에서는 클럭의 클럭 급상승 엣지가 취득된다. 이 경우, 클럭의 상승 위치를 나타내는 비트수 "1" 위치에서 클럭의 데이터 ＝ H가 취득되고, 클럭의 사이클 후반의 기대치 ＝ L과 비교되므로, 불량 여부 판정의 결과는 "부(실패)"가 된다.

따라서, 이 경우에는 출력 데이터가 취득되는 일 없이 "부(실패)"라고 판정되게 된다.

한편, 클럭이 반 사이클 후에 어긋난 경우에는, 도5의 (c)에 한 바와 같이 3번째 사이클에 클럭의 엣지가 취득되지 않으므로, 풀 스케일로서 최종 비트 "3"의 위치에서 클럭의 데이터 ＝ L이 취득되고, 클럭의 사이클 전반의 기대치 ＝ H와 비교되므로, 불량 여부 판정의 결과는 "부(실패)"가 된다.

4번째 사이클에서는 클럭의 클럭 급상승 엣지가 취득되고, 이 경우 클럭의 급상승 위치를 나타내는 비트수 "2"의 위치에서 클럭의 데이터 ＝ H가 취득되고, 클럭의 사이클 후반의 기대치 ＝ L과 비교되므로, 불량 여부 판정의 결과는 "부(실패)"가 된다.

따라서, 이 경우에도 출력 데이터가 취득되는 일 없이 "부(실패)"라고 판정되게 된다.

[클럭 기대치가 없는 경우]

클럭에 기대치가 없는 경우에는 상술한 기본 동작[도2, 도3의 (c) 참조] 및 SDR의 상세 동작(도4 참조)과 마찬가지로 하여, 클럭의 상승 및 급하강 엣지의 타이밍에서 취득된 출력 데이터가 소정의 출력 데이터용 기대치와 비교되어 불량 여부의 판정이 행해진다.

상세한 설명은 생략하지만, 이 경우의 신호는 도6에 나타낸 바와 같다.

도6의 (a)는 클럭이 정상적으로 동작하고 있는 경우, (b)는 클럭이 반 사이클 전에 어긋난 경우, (c)는 클럭이 반 사이클 후에 어긋난 경우를 나타내고 있다.

이상 설명한 바와 같이 본 실시 형태에 관한 반도체 시험 장치에 따르면, 엣지 셀렉터(23)를 포함하는 타임 인터폴레이터(20)와 선택 회로(30)를 갖는 소스싱크로너스 회로를 구비함으로써, 피시험 디바이스(1)로부터 출력되는 클럭 및 출력 데이터를 시계열의 레벨 데이터로서 취득할 수 있다. 시계열의 레벨 데이터는 피시험 디바이스(1)의 클럭(또는 출력 데이터)의 신호 변화점인 엣지 타이밍을 나타내는 것이다. 따라서, 이 클럭의 엣지 타이밍을 나타내는 레벨 데이터를 취득할 수 있음으로써, 상기 레벨 데이터를 피시험 디바이스(1)의 출력 데이터를 취득하는 타이밍 신호로서 이용할 수 있다.

그리고, 특히 본 실시 형태에서는 엣지 셀렉터(23)를 구비함으로써, 타임 인터폴레이터(20)에 있어서 복수의 스트로브에서 취득되는 시계열의 레벨 데이터를 급상승 엣지, 또는 급하강 엣지, 또는 상승 및 하강의 양쪽 엣지의 타이밍을 나타내는 레벨 데이터로서 선택적으로 출력할 수 있다.

이에 의해, 피시험 디바이스(1)의 클럭 및 출력 데이터의 신호 변화점(상승 엣지 또는 급하강 엣지)이 지터에 의해 변동한 경우에도 변동한 클럭의 엣지 타이밍에서 출력 데이터를 취입하는 것이 가능해진다.

따라서, 본 실시 형태에 관한 반도체 시험 장치에서는 모든 타입의 피시험 디바이스에 대해 출력 데이터를 지터에 따라서 변동하는 타이밍에서 취득할 수 있고, 지터의 영향에 좌우되는 일 없이 항상 정확한 시험 결과를 얻는 것이 가능해지고, 특히 고속화된 DDR 반도체 디바이스의 시험 장치에 적합해진다.

또, 본 발명의 반도체 시험 장치는 이상의 실시 형태에서 나타낸 것에만 한정되는 것은 아니며, 본 발명의 범위에서 다양한 변경 실시를 할 수 있는 것은 물론이다.

예를 들어, 상술한 실시 형태에서는 클럭의 엣지 검출에 대해 전엣지 검출의 경우를 나타냈지만, 이를 후엣지 검출인 경우로 할 수도 있다.

도7은 클럭의 엣지 검출을 전엣지 검출과 후엣지 검출에서 행하는 경우의 차이를 나타내는 신호도로, 도7의 (a)는 전엣지 검출, 도7의 (b)는 후엣지 검출의 경우를 나타내고 있다.

도7에 도시한 바와 같이 전엣지 검출이라 함은, 그 테스트 사이클에서 검출된 원하는 엣지 중에서 가장 처음에 검출된 엣지를, 출력 데이터를 취득하기 위한 클럭측 타이밍 데이터(인코드 데이터)로 하는 방법이다.

이에 반해, 후엣지 검출이라 함은, 그 테스트 사이클에서 검출된 원하는 엣지 중에서 가장 마지막에 검출된 엣지를, 출력 데이터를 취득하기 위한 클럭측 타이밍 데이터(인코드 데이터)로 하는 방법이다.

본 발명은 상술한 실시 형태에서 나타낸 전엣지 검출이든, 도7의 (b)에 도시한 바와 같은 후엣지 검출이든 클럭의 원하는 엣지 타이밍에서 출력 데이터를 취득할 수 있고, 지터의 영향에 좌우되는 일 없이 피시험 디바이스가 정확한 시험을 행할 수 있다는 본 발명의 우수한 효과를 실현할 수 있다.

이상 설명한 바와 같이 본 발명의 반도체 시험 장치에 따르면, 소스싱크로너스 회로를 구비함으로써, 피시험 디바이스로부터 출력되는 클럭 및 출력 데이터를 시계열의 레벨 데이터로서 취득하여, 피시험 디바이스의 출력 데이터를 상기 피시험 디바이스로부터 출력되는 클럭 신호의 급상승 엣지, 급하강 엣지, 또는 상승 및 하강의 양쪽 엣지의 타이밍에서 취입할 수 있다. 이에 의해, 출력 데이터를 지터에 동조한 신호 변화점에서 취입하는 수 있고, 지터에 좌우되는 일 없이 정확한 시험 결과를 얻을 수 있고, 특히 데이터율로서 클럭의 급상승과 급하강의 양쪽 엣지에서 데이터 출력되는 DDR형 디바이스의 시험에 적합한 반도체 시험 장치를 실현할 수 있다.

Claims

피시험 디바이스로부터 출력되는 클럭을 입력하고, 이 클럭을 일정한 타이밍 간격을 갖는 복수의 스트로브에 의해 취득하여 시계열의 레벨 데이터로서 출력하는 제1 타임 인터폴레이터와,

피시험 디바이스로부터 출력되는 출력 데이터를 입력하고, 이 출력 데이터를 일정한 타이밍 간격을 갖는 복수의 스트로브에 의해 취득하여 시계열의 레벨 데이터로서 출력하는 제2 타임 인터폴레이터와,

제1 및 제2 타임 인터폴레이터로부터 출력되는 시계열의 레벨 데이터를 입력함으로써, 제1 타임 인터폴레이터에 입력되는 클럭의 엣지 타이밍에서 제2 타임 인터폴레이터에 입력되는 출력 데이터를 선택하여 피시험 디바이스의 피측정 데이터로서 출력하는 제1 선택 회로를 구비하고,

제1 및/또는 제2 타임 인터폴레이터가 복수의 스트로브에서 취득되는 시계열의 레벨 데이터를 입력하고, 상기 레벨 데이터의 급상승 엣지 및/또는 급하강 엣지의 엣지 타이밍을 나타내는 레벨 데이터를 선택적으로 출력하는 엣지 셀렉터를 구비하는 것을 특징으로 하는 반도체 시험 장치.
제1항에 있어서, 제1 타임 인터폴레이터로부터 출력되는 시계열의 레벨 데이터를 입력함으로써, 제1 타임 인터폴레이터에 입력되는 클럭의 엣지 타이밍에서 상기 제1 타임 인터폴레이터에 입력되는 클럭을 선택하여 피시험 디바이스의 클럭 데이터로서 출력하는 제2 선택 회로를 구비하는 반도체 시험 장치.
피시험 디바이스로부터 출력되는 클럭을 입력하고, 이 클럭을 일정한 타이밍 간격을 갖는 복수의 스트로브에 의해 취득하여 시계열의 레벨 데이터로서 출력하는 제1 타임 인터폴레이터와,

제1 타임 인터폴레이터로부터 출력되는 시계열의 레벨 데이터를 입력함으로써, 제1 타임 인터폴레이터에 입력되는 클럭의 엣지 타이밍에서 상기 제1 타임 인터폴레이터에 입력되는 클럭을 선택하여 피시험 디바이스의 클럭 데이터로서 출력하는 제2 선택 회로를 구비하고,

제1 타임 인터폴레이터가 복수의 스트로브에서 취득되는 시계열의 레벨 데이터를 입력하고, 상기 레벨 데이터의 급상승 엣지 및/또는 급하강 엣지의 엣지 타이밍을 나타내는 레벨 데이터를 선택적으로 출력하는 엣지 셀렉터를 구비하는 것을 특징으로 하는 반도체 시험 장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 제1 타임 인터폴레이터는,

피시험 디바이스로부터 출력되는 클럭을 입력하는 복수의 순서 회로와,

일정한 타이밍 간격으로 지연시킨 스트로브를 복수의 순서 회로에 차례로 입력하여 상기 순서 회로에서 시계열의 레벨 데이터를 출력시키는 지연 회로와,

복수의 순서 회로로부터 출력되는 시계열의 레벨 데이터를 입력하고, 피시험 디바이스의 클럭을 입력하여 취득되는 시계열의 레벨 데이터의 급상승 엣지를 나타내는 레벨 데이터, 급하강 엣지를 나타내는 레벨 데이터, 또는 급상승 엣지 및 급하강 엣지를 나타내는 레벨 데이터를 출력하는 엣지 셀렉터와,

엣지 셀렉터로부터 출력되는 레벨 데이터를 입력하고, 피시험 디바이스의 클럭의 엣지 타이밍을 나타내는 타이밍 데이터에 부호화하여 출력하는 인코더를 구비하는 반도체 시험 장치.
제1항 또는 제2항에 있어서, 제2 타임 인터폴레이터는,

피시험 디바이스로부터 출력되는 출력 데이터를 입력하는 복수의 순서 회로와,

일정한 타이밍 간격으로 지연시킨 스트로브를 복수의 순서 회로에 차례로 입력하여, 상기 순서 회로로부터 시계열의 레벨 데이터를 출력시키는 지연 회로를 구비하는 반도체 시험 장치.
제5항에 있어서, 제2 타임 인터폴레이터는,

복수의 순서 회로로부터 출력되는 시계열의 레벨 데이터를 입력하고, 피시험 디바이스의 출력 데이터를 입력하여 취득되는 시계열의 레벨 데이터의 급상승 엣지를 나타내는 레벨 데이터, 급하강 엣지를 나타내는 레벨 데이터, 또는 급상승 엣지 및 급하강 엣지를 나타내는 레벨 데이터를 출력하는 엣지 셀렉터와, 엣지 셀렉터로부터 출력되는 레벨 데이터를 입력하고, 피시험 디바이스의 출력 데이터의 엣지 타이밍을 나타내는 타이밍 데이터에 부호화하여 출력하는 인코더를 갖는 반도체 시험 장치.
제4항 내지 제6항 중 어느 한 항에 있어서, 엣지 셀렉터는,

하나의 순서 회로의 반전 출력과 다음 단계의 순서 회로의 비반전 출력을 입력하는 제1 AND 회로와, 하나의 순서 회로의 비반전 출력과 다음 단계의 순서 회로의 반전 출력을 입력하는 제2 AND 회로와, 제1 및 제2 AND 회로의 출력을 입력하는 OR 회로와, 제1 AND 회로, 제2 AND 회로 및 OR 회로의 출력 중 어느 하나를 선택하는 셀렉터로 이루어지는 1 또는 2 이상의 셀렉터 회로로 이루어지는 반도체 시험 장치.
제1항 또는 제2항에 있어서, 제1 선택 회로는,

제1 타임 인터폴레이터로 부호화된 시계열의 레벨 데이터를 선택 신호로 하여, 제2 타임 인터폴레이터로부터 입력되는 시계열의 레벨 데이터 중 하나의 데이터를 선택하고, 피시험 디바이스의 피측정 데이터로서 출력하는 셀렉터를 구비하는 반도체 시험 장치.
제2항 또는 제3항에 있어서, 제2 선택 회로는,

제1 타임 인터폴레이터에서 부호화된 시계열의 레벨 데이터를 선택 신호로 하여, 제1 타임 인터폴레이터로부터 입력되는 시계열의 레벨 데이터 중 하나의 데이터를 선택하고, 피시험 디바이스의 클럭 데이터로서 출력하는 셀렉터를 구비하는 반도체 시험 장치.
제1항 또는 제2항에 있어서, 제1 및 제2 타임 인터폴레이터를 각각 접속하고, 상기 제1 및 제2 타임 인터폴레이터로부터 출력되는 데이터를 소정의 선택 회로에 분배하는 버스를 구비하는 반도체 시험 장치.