JP4469753B2

JP4469753B2 - 試験装置

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Publication number: JP4469753B2
Application number: JP2005133250A
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Inventors: 崇長谷川
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Priority date: 2005-04-28
Filing date: 2005-04-28
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Description

本発明は、試験装置に関する。特に本発明は、ＤＵＴが出力する立上り信号および立下り信号を伝播する際に生じる位相のずれを調整して取得する試験装置に関する。

図８は、ＤＵＴ４００（ＤｅｖｉｃｅＵｎｄｅｒＴｅｓｔ：被試験デバイス）を試験する試験装置１０の構成の一例を示す。このような試験装置１０は、例えば特許文献１に開示されている。試験装置１０は、ＤＵＴ４００を試験するための試験パターンに基づく試験信号をＤＵＴ４００に入力し、試験信号に応じてＤＵＴ４００が出力する出力信号に基づいてＤＵＴ４００の良否を判定する。

試験装置１０は、周期発生器４１０と、パターン発生器４３０と、タイミング発生器４２０と、波形成形器４４０と、ドライバ４５０と、コンパレータ４６０と、タイミング比較部４７０と、論理比較部４８０とを備える。周期発生器４１０は、パターン発生器４３０から指定されるタイミングデータに基づいて、試験装置１０の動作の基準となる基準クロックを生成する。また、周期発生器４１０は、パターン発生器４３０からの指示に応じて試験プログラムの各実行サイクルを示す周期クロックを発生し、パターン発生器４３０へ供給する。

パターン発生器４３０は、試験装置１０の利用者により指定された試験プログラムのシーケンスを実行し、周期クロックにより指定される試験周期毎にＤＵＴ４００に供給する試験パターンを生成する。また、パターン発生器４３０は、ＤＵＴ４００から出力される出力信号の期待値を生成し、論理比較部４８０へ供給する。タイミング発生器４２０は、試験周期毎に、試験パターンに基づく試験信号を供給するタイミングを生成する。

波形成形器４４０は、パターン発生器４３０から試験パターンを受け取って成形し、タイミング発生器４２０から受け取ったタイミングに基づく試験信号を出力する波形フォーマッタである。すなわち例えば、波形成形器４４０は、試験パターンにより指定された波形の信号を、タイミング発生器４２０により指定されたタイミングでドライバ４５０へ出力する。ドライバ４５０は、波形成形器４４０から受け取った試験信号をＤＵＴ４００へ供給する。

コンパレータ４６０は、ＤＵＴ４００が出力するデバイス出力信号を入力し、当該デバイス出力信号の電圧レベルに基づいて当該デバイス出力信号が論理値Ｈまたは論理値Ｌに該当するか否かを検出する。タイミング比較部４７０は、コンパレータ４６０から出力される、デバイス出力信号の論理値を、指定したタイミングで取得し、取得結果を論理比較部４８０へ出力する。これによりタイミング比較部４７０は、デバイス出力信号の波形の変化タイミングと指定したタイミングとを比較したタイミング比較結果をタイミング比較部４７０へ出力する。論理比較部４８０は、タイミング比較部４７０の出力を期待値と比較する。これにより試験装置１０は、ＤＵＴ４００の良否を判定することができる。
特開平８−６２３０１号公報

ＤＵＴ４００自体の良否を判定するために、タイミング比較部４７０は、ＤＵＴ４００が複数の出力端子から同一タイミングで出力した信号を、同一タイミングで取得しなければならない。ここで、ＤＵＴ４００が同一タイミングで出力した各信号は、ＤＵＴ４００とタイミング比較部４７０の間の経路長のばらつき等の要因により異なるタイミングでタイミング比較部４７０に到達する。したがってタイミング比較部４７０は、これらのタイミングのばらつきを吸収する必要がある。

同様に、ＤＵＴ４００とタイミング比較部４７０の間の経路長または論理素子の影響により、ＤＵＴ４００が立上り信号を出力してからタイミング比較部４７０に到着するまでの時間と、ＤＵＴ４００が立下り信号を出力してからタイミング比較部４７０に到着するまでの時間とに相違が生じる。したがってタイミング比較部４７０は、ＤＵＴ４００が同一のタイミングで出力した立上り信号および立下り信号を同一のタイミングで取得できるように、タイミング調整をする必要がある。

そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、基準となるパルス信号を遅延させた第１ストローブ信号を出力する第１可変遅延回路と、前記被試験デバイスが出力するデバイス出力信号を、前記第１ストローブ信号により指定されたタイミングで取得する第１タイミング比較器と、前記第１ストローブ信号を遅延させた第２ストローブ信号を出力する第２可変遅延回路と、前記デバイス出力信号を、前記第２ストローブ信号により指定されたタイミングで取得する第２タイミング比較器と、前記デバイス出力信号として同一タイミングで立上り信号または立下り信号を入力した場合に、立上り信号および立下り信号のいずれが先のタイミングに前記第１タイミング比較器および前記第２タイミング比較器に到着するかを判定する先行エッジ判定回路と、立上り信号および立下り信号のうち、先に到着すると判定された信号を立上りエッジまたは立下りエッジのタイミングで前記第１タイミング比較器により取得させるべく前記第１可変遅延回路の遅延量を調整する先行エッジ検出回路と、立上り信号および立下り信号のうち、後に到着すると判定された信号を立上りエッジまたは立下りエッジのタイミングで前記第２タイミング比較器により取得させるべく前記第２可変遅延回路の遅延量を調整する後続エッジ検出回路と、前記第１タイミング比較器および前記第２タイミング比較器の出力の論理積を出力するアンドゲートと、前記第１タイミング比較器および前記第２タイミング比較器の出力の論理和を出力するオアゲートと、試験中における前記デバイス出力信号のタイミング比較結果として、立上り信号が立下り信号より先に到着すると判定された場合には前記アンドゲートの出力を選択し、立下り信号が立上り信号より先に到着すると判定された場合には前記オアゲートの出力を選択する比較結果選択回路とを備える試験装置を提供する。

前記先行エッジ検出回路は、立上り信号および立下り信号のうち、先に到着すると判定された信号を調整用の前記デバイス出力信号として入力し、前記第１タイミング比較器により当該信号を立上りエッジまたは立下りエッジのタイミングで取得させるべく前記第１可変遅延回路の遅延量を調整してもよい。

前記後続エッジ検出回路は、立上り信号および立下り信号のうち、後に到着すると判定された信号を調整用の前記デバイス出力信号として入力し、前記第２タイミング比較器により当該信号を立上りエッジまたは立下りエッジのタイミングで取得させるべく前記第２可変遅延回路の遅延量を調整してもよい。

前記第１タイミング比較器と、前記アンドゲートおよび前記オアゲートとの間に接続され、前記第１タイミング比較器の出力を前記アンドゲートおよび前記オアゲートに入力するか、前記第１タイミング比較器の出力をマスクし論理値Ｌの信号を前記アンドゲートおよび前記オアゲートに入力するかを選択する第１セレクタと、前記第２タイミング比較器と、前記アンドゲートおよび前記オアゲートとの間に接続され、前記第２タイミング比較器の出力を前記アンドゲートおよび前記オアゲートに入力するか、前記第２タイミング比較器の出力をマスクし論理値Ｌの信号を前記アンドゲートおよび前記オアゲートに入力するかを選択する第２セレクタとを更に備えてもよい。

前記先行エッジ検出回路は、前記第２セレクタに論理値Ｌの信号を選択させ、前記比較結果選択回路に前記オアゲートの出力を選択させた状態において、立上り信号および立下り信号のうち先に到着すると判定された信号を調整用の前記デバイス出力信号として入力して、前記第１可変遅延回路の遅延量を調整し、前記後続エッジ検出回路は、前記第１セレクタに論理値Ｌの信号を選択させ、前記比較結果選択回路に前記オアゲートの出力を選択させた状態において、立上り信号および立下り信号のうち後に到着すると判定された信号を調整用の前記デバイス出力信号として入力して、前記第２可変遅延回路の遅延量を調整してもよい。

前記先行エッジ判定回路は、前記第２タイミング比較器の出力を前記第２セレクタにより論理値Ｌの信号にマスクさせ、前記比較結果選択回路に前記オアゲートの出力を選択させた状態で、前記デバイス出力信号を繰り返し入力させる入力制御部と、前記第１可変遅延回路の遅延量を変更しながら繰り返し入力される前記立上り信号を順次取得させることにより、前記第１タイミング比較器により当該信号を立上りエッジのタイミングで取得させるための前記第１可変遅延回路の第１の遅延量を検出する第１遅延量検出部と、前記第１可変遅延回路の遅延量を変更しながら繰り返し入力される前記立下り信号を順次取得させることにより、前記第１タイミング比較器により当該信号を立下りエッジのタイミングで取得させるための前記第１可変遅延回路の第２の遅延量を検出する第２遅延量検出部と、前記第１の遅延量が前記第２の遅延量より小さい場合に立上り信号が立下り信号より先のタイミングに到着すると判定し、前記第１の遅延量が前記第２の遅延量より大きい場合に立上り信号が立下り信号より後のタイミングに到着すると判定する判定部とを備えてもよい。

前記先行エッジ検出回路は、前記第１の遅延量および前記第２の遅延量のうちより小さい遅延量を前記第１可変遅延回路の遅延量として設定してもよい。

前記第１タイミング比較器および前記第２タイミング比較器から前記第１セレクタおよび前記第２セレクタまでの配線は、前記第１セレクタおよび前記第２セレクタから前記アンドゲートおよび前記オアゲートまでの配線と比較し長くてもよい。

前記第１タイミング比較器と、前記アンドゲートおよび前記オアゲートとの間に接続され、前記第１タイミング比較器の出力を前記アンドゲートおよび前記オアゲートに入力するか、前記第１タイミング比較器の出力をマスクし論理値Ｈの信号を前記アンドゲートおよび前記オアゲートに入力するかを選択する第１セレクタと、前記第２タイミング比較器と、前記アンドゲートおよび前記オアゲートとの間に接続され、前記第２タイミング比較器の出力を前記アンドゲートおよび前記オアゲートに入力するか、前記第２タイミング比較器の出力をマスクし論理値Ｈの信号を前記アンドゲートおよび前記オアゲートに入力するかを選択する第２セレクタとを更に備えてもよい。

前記先行エッジ検出回路は、前記第２セレクタに論理値Ｈの信号を選択させ、前記比較結果選択回路に前記アンドゲートの出力を選択させた状態において、立上り信号および立下り信号のうち先に到着すると判定された信号を調整用の前記デバイス出力信号として入力して、前記第１可変遅延回路の遅延量を調整し、前記後続エッジ検出回路は、前記第１セレクタに論理値Ｈの信号を選択させ、前記比較結果選択回路に前記アンドゲートの出力を選択させた状態において、立上り信号および立下り信号のうち後に到着すると判定された信号を調整用の前記デバイス出力信号として入力して、前記第２可変遅延回路の遅延量を調整してもよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、ＤＵＴが出力する立上り信号および立下り信号を伝播する際に生じる位相のずれを効率良く調整して取得する試験装置を提供することができる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、立上り信号および立下り信号の間で生じるタイミングのずれを吸収することを目的とするタイミング比較部４７０の構成を示す。タイミング比較部４７０は、共通可変遅延回路５００と、立下り側可変遅延回路５０５と、立下り側タイミング比較器５１０と、立上り側可変遅延回路５２０と、立上り側タイミング比較器５３０と、アンドゲート５６０と、オアゲート５７０と、比較結果選択回路５８０とを備える。共通可変遅延回路５００は、タイミング発生器４２０から入力される、タイミング比較の基準となるパルス信号を、設定された時間遅延させた共通ストローブ信号ＳＴＲＢを出力する。

立下り側可変遅延回路５０５は、共通ストローブ信号ＳＴＲＢを設定された時間遅延させて、デバイス出力信号の立下りエッジを検出するための立下り側ストローブ信号ＳＴＲＢ＿ＨＬを出力する。立下り側タイミング比較器５１０は、ＤＵＴ４００が出力したデバイス出力信号の論理値ＨＳＥＮＳＥをコンパレータ４６０を介して入力し、立下り側ストローブ信号ＳＴＲＢ＿ＨＬにより指定されたタイミングで取得する。

立上り側可変遅延回路５２０は、共通ストローブ信号ＳＴＲＢを設定された時間遅延させて、デバイス出力信号の立上りエッジを検出するための立上りエッジ用の立上り側ストローブ信号ＳＴＲＢ＿ＬＨを出力する。立上り側タイミング比較器５３０は、ＤＵＴ４００が出力したデバイス出力信号の論理値ＨＳＥＮＳＥをコンパレータ４６０を介して入力し、立上り側ストローブ信号ＳＴＲＢ＿ＬＨにより指定されたタイミングで取得する。アンドゲート５６０は、立下り側タイミング比較器５１０の出力および立上り側タイミング比較器５３０の出力の論理積を出力する。オアゲート５７０は、立下り側タイミング比較器５１０の出力および立上り側タイミング比較器５３０の出力の論理和を出力する。比較結果選択回路５８０は、入力される比較結果選択信号に基づいて、アンドゲート５６０の出力またはオアゲート５７０の出力の一方を、デバイス出力信号ＨＳＥＮＳＥのタイミング比較結果ＦＨとして出力する。

以上において、共通可変遅延回路５００が入力する基準パルス信号は試験装置１０の基準クロックに同期している。したがって、立下り側タイミング比較器５１０および立上り側タイミング比較器５３０は、共通可変遅延回路５００、立下り側可変遅延回路５０５、および立上り側可変遅延回路５２０の遅延量が変更されない限り、基準クロックに対し同一タイミングでＤＵＴ４００から出力されるデバイス出力信号を、共通可変遅延回路５００、立下り側可変遅延回路５０５、および立上り側可変遅延回路５２０により定められる固定の遅延時間の後に取得することができる。

図２は、タイミング比較部４７０による遅延量調整方法を示す。
ＤＵＴ４００の試験の前に、試験装置１０は、タイミング比較部４７０が立上り信号および立下り信号を取得するタイミングを予め調整しておく。この調整は、例えば次の様に行われる。
まず試験装置１０は、ＤＵＴ４００の出力端子との接点から立上り信号および立下り信号を同一タイミングで出力可能なように構成される。一例として、ＤＵＴ４００を載置するパフォーマンスボードに代えて、試験装置１０は、いずれかのドライバ４５０が出力した信号を折り返しコンパレータ４６０に入力する調整用のパフォーマンスボードを搭載する。そして、ＤＵＴ４００の出力端子との接点において立上り信号および立下り信号のタイミングが同一となるように、ドライバ４５０が出力する信号の立上りタイミングおよび立下りタイミングを設定する。これに代えて、試験装置１０は、立上り信号および立下り信号を同一タイミングで出力することができる調整用のＤＵＴ４００を搭載してもよい。

次に、試験装置１０は、同一タイミングでＤＵＴ４００の出力端子との接点から入力された立上り信号および立下り信号を同一タイミングで取得できるように、立上り側可変遅延回路５２０および立下り側可変遅延回路５０５の遅延量を調整する。すなわち試験装置１０は、共通可変遅延回路５００の遅延量を固定して基準となる調整用の立上り信号を入力し、立上り側タイミング比較器５３０が当該立上り信号を変化点のタイミングで取得できるように立上り側可変遅延回路５２０の遅延量を調整する。より具体的には、試験装置１０は、まず立下り側タイミング比較器５１０の不図示のリセット入力を論理値Ｈとし、立下り側タイミング比較器５１０の出力ＱＨＬを論理値Ｌに保つ。また、試験装置１０は、比較結果選択信号を０とし、オアゲート５７０の出力を論理比較部４８０へ出力させる。そして、図２（ａ）に示すように、立上り側可変遅延回路５２０の遅延量を所定量ずつ増加させながら、調整用の立上り信号を繰り返し入力する。これにより比較結果選択回路５８０の出力は、当該立上り信号の変化点で論理値Ｌから論理値Ｈに変化する。そこで、試験装置１０は、立上り側タイミング比較器５３０が当該変化点の直前または直後のタイミングでデバイス出力信号を取得できるように、立上り側可変遅延回路５２０の遅延量を設定する。

次に、試験装置１０は、共通可変遅延回路５００の遅延量を上記の値に固定した状態で、基準となる調整用の立下り信号を入力し、立下り側タイミング比較器５１０が当該立下り信号を変換点のタイミングで取得できるように立下り側可変遅延回路５０５の遅延量を調整する。より具体的には、試験装置１０は、まず立上り側タイミング比較器５３０の不図示のリセット入力を論理値Ｈとし、立上り側タイミング比較器５３０の出力を論理値Ｌに保つ。また、試験装置１０は、比較結果選択信号を０とし、オアゲート５７０の出力を論理比較部４８０へ出力させる。そして、図２（ｂ）に示すように、立上り側可変遅延回路５２０の遅延量を所定量ずつ増加させながら、調整用の立下り信号を繰り返し入力する。これにより比較結果選択回路５８０の出力は、当該立下り信号の変化点で論理値Ｈから論理値Ｌに変化する。そこで、試験装置１０は、立下り側タイミング比較器５１０が当該変化点の直前または直後のタイミングでデバイス出力信号を取得できるように、立下り側可変遅延回路５０５の遅延量を設定する。

次に、試験装置１０は、立上り側タイミング比較器５３０および立下り側タイミング比較器５１０のいずれがより早いタイミングでデバイス出力信号を取得するか、すなわち立上り側可変遅延回路５２０の遅延量ＴｐＬＨおよび立下り側可変遅延回路５０５の遅延量ＴｐＨＬのいずれがより小さいか判定し、試験中に用いる比較結果選択信号の値を定める。より具体的には、試験装置１０は、立上り側可変遅延回路５２０および立下り側可変遅延回路５０５の遅延量を固定した状態で、共通可変遅延回路５００の遅延量を変化させながら同一波形のデバイス出力信号、すなわち例えば立上り信号を入力する。そして、立上り側タイミング比較器５３０が当該立上り信号を変化点のタイミングで取得できる共通可変遅延回路５００の遅延量Ｔａと、立下り側タイミング比較器５１０が当該立上り信号を変化点のタイミングで取得できる共通可変遅延回路５００の遅延量Ｔｂとをそれぞれ求める。このとき、測定対象でない立上り側タイミング比較器５３０または立下り側タイミング比較器５１０の出力は、リセット入力により０に固定される。この結果、Ｔａ＞ＴｂならＴｐＬＨ＜ＴｐＨＬであり、同一タイミングで出力されると、立上り信号が立下り信号より先に立上り側タイミング比較器５３０および立下り側タイミング比較器５１０に到着することが分かる。また、Ｔａ＜ＴｂならＴｐＬＨ＞ＴｐＨＬであり、同一タイミングで出力されると立上り信号が立下り信号より遅れて立上り側タイミング比較器５３０および立下り側タイミング比較器５１０に到着することが分かる。

図３は、タイミング比較部４７０によるタイミング比較方法を示す第１の図である。
ＴｐＬＨ＜ＴｐＨＬの場合、立上り側可変遅延回路５２０が出力する立上り側ストローブ信号ＳＴＲＢ＿ＬＨは、立下り側可変遅延回路５０５が出力する立下り側ストローブ信号ＳＴＲＢ＿ＨＬより先に立ち上がる。この場合においてデバイス出力信号ＨＳＥＮＳＥの立上りエッジを立上り側ストローブ信号ＳＴＲＢ＿ＬＨにより検出し、立下りエッジを立下り側ストローブ信号ＳＴＲＢ＿ＨＬにより検出するためには、比較結果選択回路５８０は、以下に示すように、比較結果選択信号を１としてアンドゲート５６０の出力を論理比較部４８０へ出力すればよい。

デバイス出力信号ＨＳＥＮＳＥが立ち上がる場合、タイミング比較部４７０は、デバイス出力信号ＨＳＥＮＳＥを立上り側タイミング比較器５３０により取得した結果を論理比較部４８０へ出力しなければならない。ここで、立上り側タイミング比較器５３０の出力ＱＬＨが論理値Ｌの場合、立下り側タイミング比較器５１０の出力ＱＨＬは、デバイス出力信号ＨＳＥＮＳＥおよび立下り側ストローブ信号ＳＴＲＢ＿ＨＬの前後関係により論理値ＬまたはＨとなる（図３（ａ））。一方、立上り側タイミング比較器５３０の出力ＱＬＨが論理値Ｈの場合、立下り側タイミング比較器５１０の出力ＱＨＬは、後続する立下り側ストローブ信号ＳＴＲＢ＿ＨＬによりデバイス出力信号ＨＳＥＮＳＥが取得される結果、論理値Ｈとなる（図３（ｂ））。したがって、比較結果選択回路５８０は、立上り側タイミング比較器５３０および立下り側タイミング比較器５１０の論理積を出力するアンドゲート５６０を選択することにより、立上り側タイミング比較器５３０の出力に応じた比較結果信号ＦＨを論理比較部４８０へ出力することができる。

デバイス出力信号ＨＳＥＮＳＥが立ち下がる場合、タイミング比較部４７０は、デバイス出力信号ＨＳＥＮＳＥを立下り側タイミング比較器５１０により取得した結果を論理比較部４８０へ出力しなければならない。ここで、立下り側タイミング比較器５１０の出力ＱＨＬが論理値Ｌの場合、立上り側タイミング比較器５３０の出力ＱＬＨは、デバイス出力信号ＨＳＥＮＳＥおよび立上り側ストローブ信号ＳＴＲＢ＿ＬＨの前後関係により論理値ＬまたはＨとなる（図３（ｃ））。一方、立下り側タイミング比較器５１０の出力ＱＨＬが論理値Ｈの場合、立上り側タイミング比較器５３０の出力ＱＬＨは、先行する立上り側ストローブ信号ＳＴＲＢ＿ＬＨによりデバイス出力信号ＨＳＥＮＳＥが取得される結果、論理値Ｈとなる（図３（ｄ））。したがって、比較結果選択回路５８０は、立上り側タイミング比較器５３０および立下り側タイミング比較器５１０の論理積を出力するアンドゲート５６０を選択することにより、立上り側タイミング比較器５３０の出力に応じた比較結果信号ＦＨを論理比較部４８０へ出力することができる。

以上に示したように、ＴｐＬＨ＜ＴｐＨＬの場合、比較結果選択回路５８０は、アンドゲート５６０の出力を選択することにより、デバイス側出力信号ＨＳＥＮＳＥの立上りエッジおよび立下りエッジを立上り側タイミング比較器５３０および立下り側タイミング比較器５１０によりそれぞれ適切に取得することができる。

図４は、タイミング比較部４７０によるタイミング比較方法を示す第２の図である。
ＴｐＬＨ＞ＴｐＨＬの場合、立上り側可変遅延回路５２０が出力する立上り側ストローブ信号ＳＴＲＢ＿ＬＨは、立下り側可変遅延回路５０５が出力する立下り側ストローブ信号ＳＴＲＢ＿ＨＬより後に立ち上がる。この場合においてデバイス出力信号ＨＳＥＮＳＥの立上りエッジを立上り側ストローブ信号ＳＴＲＢ＿ＬＨにより検出し、立下りエッジを立下り側ストローブ信号ＳＴＲＢ＿ＨＬにより検出するためには、比較結果選択回路５８０は、以下に示すように、比較結果選択信号を０としてオアゲート５７０の出力を論理比較部４８０へ出力すればよい。

デバイス出力信号ＨＳＥＮＳＥが立ち上がる場合、タイミング比較部４７０は、デバイス出力信号ＨＳＥＮＳＥを立上り側タイミング比較器５３０により取得した結果を論理比較部４８０へ出力しなければならない。ここで、立上り側タイミング比較器５３０の出力ＱＬＨが論理値Ｌの場合、立下り側タイミング比較器５１０の出力ＱＨＬは、先行する立下り側ストローブ信号ＳＴＲＢ＿ＨＬによりデバイス出力信号ＨＳＥＮＳＥが取得される結果、論理値Ｌとなる（図４（ａ））。一方、立上り側タイミング比較器５３０の出力ＱＬＨが論理値Ｈの場合、立下り側タイミング比較器５１０の出力ＱＨＬは、デバイス出力信号ＨＳＥＮＳＥおよび立下り側ストローブ信号ＳＴＲＢ＿ＨＬの前後関係により論理値ＬまたはＨとなる（図４（ｂ））。したがって、比較結果選択回路５８０は、立上り側タイミング比較器５３０および立下り側タイミング比較器５１０の論理和を出力するオアゲート５７０を選択することにより、立上り側タイミング比較器５３０の出力に応じた比較結果信号ＦＨを論理比較部４８０へ出力することができる。

デバイス出力信号ＨＳＥＮＳＥが立ち下がる場合、タイミング比較部４７０は、デバイス出力信号ＨＳＥＮＳＥを立下り側タイミング比較器５１０により取得した結果を論理比較部４８０へ出力しなければならない。ここで、立下り側タイミング比較器５１０の出力ＱＨＬが論理値Ｈの場合、デバイス出力信号ＨＳＥＮＳＥおよび立上り側ストローブ信号ＳＴＲＢ＿ＬＨの前後関係により論理値ＬまたはＨとなる（図４（ｃ））。一方、立下り側タイミング比較器５１０の出力ＱＨＬが論理値Ｌの場合、立上り側タイミング比較器５３０の出力ＱＬＨは、後続の立上り側ストローブ信号ＳＴＲＢ＿ＬＨによりデバイス出力信号ＨＳＥＮＳＥが取得される結果、論理値Ｈとなる（図４（ｄ））。したがって、比較結果選択回路５８０は、立上り側タイミング比較器５３０および立下り側タイミング比較器５１０の論理和を出力するアンドゲート５６０を選択することにより、立下り側タイミング比較器５１０の出力に応じた比較結果信号ＦＨを論理比較部４８０へ出力することができる。

以上に示したように、ＴｐＬＨ＞ＴｐＨＬの場合、比較結果選択回路５８０は、オアゲート５７０の出力を選択することにより、デバイス側出力信号ＨＳＥＮＳＥの立上りエッジおよび立下りエッジを立上り側タイミング比較器５３０および立下り側タイミング比較器５１０によりそれぞれ適切に取得することができる。

図５は、本実施形態に係る試験装置１０におけるタイミング比較部４７０の構成を示す。本実施形態に係るタイミング比較部４７０は、図１に示した立下り側可変遅延回路５０５を削減し、図１に示したタイミング比較部４７０より小さい回路規模でデバイス出力信号の立上りエッジおよび立下りエッジを適切に取得する。本実施形態に係るタイミング比較部４７０は、第１可変遅延回路１００と、第１タイミング比較器１１０と、第２可変遅延回路１２０と、第２タイミング比較器１３０と、第１セレクタ１４０と、第２セレクタ１５０と、アンドゲート１６０と、オアゲート１７０と、比較結果選択回路１８０と、タイミング比較制御回路１９０とを備える。

第１可変遅延回路１００は、タイミング発生器４２０から入力される、タイミング比較の基準となるパルス信号を設定された時間遅延させた第１ストローブ信号ＳＴＲＢ１を出力する。第１タイミング比較器１１０は、第１可変遅延回路１００が出力するデバイス出力信号を、第１ストローブ信号により指定されたタイミングで取得する。第２可変遅延回路１２０は、第１ストローブ信号を設定された時間遅延させた第２ストローブ信号ＳＴＲＢ２を出力する。第２タイミング比較器１３０は、デバイス出力信号を、第２ストローブ信号により指定されたタイミングで取得する。

第１セレクタ１４０は、第１タイミング比較器１１０と、アンドゲート１６０およびオアゲート１７０との間に接続される。第１セレクタ１４０は、タイミング比較制御回路１９０からの選択信号に基づいて、第１タイミング比較器１１０の出力をアンドゲート１６０およびオアゲート１７０に入力するか、第１タイミング比較器１１０の出力をマスクし論理値Ｌの信号をアンドゲート１６０およびオアゲート１７０に入力するか、または、第１タイミング比較器１１０の出力をマスクし論理値Ｈの信号をアンドゲート１６０およびオアゲート１７０に入力するかを選択する。

第２セレクタ１５０は、第２タイミング比較器１３０と、アンドゲート１６０およびオアゲート１７０との間に接続され、第２タイミング比較器１３０の出力をアンドゲート１６０およびオアゲート１７０に入力するか、第２タイミング比較器１３０の出力をマスクし論理値Ｌの信号をアンドゲート１６０およびオアゲート１７０に入力するか、または、第２タイミング比較器１３０の出力をマスクし論理値Ｈの信号をアンドゲート１６０およびオアゲート１７０に入力するかを選択する。ここで、第１タイミング比較器１１０および第２タイミング比較器１３０から第１セレクタ１４０および第２セレクタ１５０までの配線は、第２セレクタ１５０からアンドゲート１６０およびオアゲート１７０までの配線と比較し長くてよい。これにより、第１タイミング比較器１１０および第２タイミング比較器１３０の近傍に第１セレクタ１４０および第２セレクタ１５０を設ける場合と比較して、第１セレクタ１４０または第２セレクタ１５０の出力を論理値ＬまたはＨに固定したことによるタイミング比較部４７０の電気的特性の変化を抑えることができる。

アンドゲート１６０は、第１タイミング比較器１１０および第２タイミング比較器１３０の出力の論理積を出力する。オアゲート１７０は、第１タイミング比較器１１０及び第２タイミング比較器１３０の出力の論理和を出力する。比較結果選択回路１８０は、タイミング比較制御回路１９０から入力する比較結果選択信号に基づいて、アンドゲート１６０の出力またはオアゲート１７０の出力を選択し、論理比較部４８０へ出力する。

タイミング比較制御回路１９０は、タイミング比較部４７０内の各部を制御し、デバイス出力信号の立上りエッジおよび立ち下がりエッジの位相を調整する。そしてタイミング比較制御回路１９０は、立上り信号および立下り信号の伝播時間に応じて、ＤＵＴ４００の試験中に比較結果選択回路１８０へ入力する比較結果選択信号を設定する。

図６は、本実施形態に係るタイミング比較制御回路１９０の構成を示す。タイミング比較制御回路１９０は、先行エッジ判定回路２００と、先行エッジ検出回路２５０と、後続エッジ検出回路２６０とを有する。

先行エッジ判定回路２００は、デバイス出力信号として同一タイミングで立上り信号または立下り信号を入力した場合に、立上り信号および立下り信号のいずれが先のタイミングに第１タイミング比較器１１０および第２タイミング比較器１３０に到着するかを判定する。先行エッジ判定回路２００は、入力制御部２１０と、第１遅延量検出部２２０と、第２遅延量検出部２３０と、判定部２４０とを含む。

入力制御部２１０は、当該判定用に第１セレクタ１４０、第２セレクタ１５０、および比較結果選択回路１８０を設定した後、ＤＵＴ４００との接点からデバイス出力信号を繰り返し入力させるようパターン発生器４３０に指示する。第１遅延量検出部２２０は、デバイス出力信号として繰り返し入力される立上り信号を、第１タイミング比較器１１０および第２タイミング比較器１３０の一方により立上りエッジのタイミングで取得するための第１可変遅延回路１００及び／又は第２可変遅延回路１２０の遅延量を検出する。第２遅延量検出部２３０は、デバイス出力信号として繰り返し入力される立下り信号を、上記と同一のフリップフロップにより立下りエッジのタイミングで取得するための第１可変遅延回路１００及び／又は第２可変遅延回路１２０の遅延量を検出する。判定部２４０は、同一のフリップフロップによりデバイス出力信号を立上りエッジおよび立下りエッジのタイミングで取得するための遅延量に基づいて、立上り信号および立下り信号の到着タイミングの前後関係を求める。

先行エッジ検出回路２５０は、立上り信号および立下り信号のうち、先行エッジ判定回路２００により先に到着すると判定された信号を、第１タイミング比較器１１０により立上りエッジまたは立下りエッジのタイミングで取得させるべく第１可変遅延回路１００の遅延量を調整する。後続エッジ検出回路２６０は、立上り信号および立下り信号のうち、先行エッジ判定回路２００により後に到着すると判定された信号を、第２タイミング比較器１３０により立上りエッジまたは立下りエッジのタイミングで取得させるべく第２可変遅延回路１２０の遅延量を調整する。

以上に示した通り、図５および図６に示したタイミング比較部４７０によれば、立上り信号および立下り信号のうち、伝播時間が小さい信号を第１タイミング比較器１１０により取得し、伝播時間が大きい信号を第２タイミング比較器１３０により取得する。これにより、第１タイミング比較器１１０のストローブ信号ＳＴＲＢ１は、第２タイミング比較器１３０のストローブ信号ＳＴＲＢ２より必ず先行する。したがって、タイミング比較部４７０は、第１可変遅延回路１００と第１タイミング比較器１１０の間に遅延回路を設けることなく、立上り信号および立下り信号を伝播時間の大小関係に応じて適切なタイミングで取得し論理比較部４８０へ出力することができる。

図７は、本実施形態に係る試験装置１０の動作フローを示す。
まず、タイミング比較制御回路１９０は、Ｓ３００からＳ３３０の処理により、同一タイミングで出力された場合に立上りエッジおよび立下りエッジのいずれが先に第１タイミング比較器１１０および第２タイミング比較器１３０に到着するかを判定する。すなわちタイミング比較制御回路１９０内の入力制御部２１０は、第２セレクタ１５０に対して選択信号"２"を出力し、第２タイミング比較器１３０の出力を第２セレクタ１５０により論理値Ｌの信号にマスクさせる。また、入力制御部２１０は、第１セレクタ１４０に対して選択信号"０"を出力し、第１タイミング比較器１１０の出力を選択してアンドゲート１６０およびオアゲート１７０に出力する。また、入力制御部２１０は、比較結果選択回路１８０に対して比較結果選択信号"０"を出力し、オアゲート１７０の出力を比較結果選択回路１８０により選択させる。これにより、第１タイミング比較器１１０の出力がオアゲート１７０および比較結果選択回路１８０を介して論理比較部４８０へ出力される。そして、入力制御部２１０は、この状態で調整用のデバイス出力信号の供給をパターン発生器４３０に指示することにより、デバイス出力信号として立上り信号を繰り返し入力させる（Ｓ３００）。

次に、第１遅延量検出部２２０は、第１可変遅延回路１００の遅延量を変更しながら、繰り返し入力される立上り信号を第１タイミング比較器１１０により順次取得させる。そして、第１遅延量検出部２２０は、それぞれの立上り信号を取得した第１タイミング比較器１１０の出力を比較結果選択回路１８０から入力し、図２と同様にして第１タイミング比較器１１０により当該信号を立上りエッジのタイミングで取得させるための第１可変遅延回路１００の第１の遅延量を検出する（Ｓ３１０）。

次に、第２遅延量検出部２３０は、第１可変遅延回路１００の遅延量を変更しながら、繰り返し入力される立下り信号を第１タイミング比較器１１０により順次取得させる。そして、第１遅延量検出部２２０は、それぞれの立下り信号を取得した第１タイミング比較器１１０の出力を比較結果選択回路１８０から入力し、図２と同様にして第１タイミング比較器１１０により当該信号を立下りエッジのタイミングで取得させるための第１可変遅延回路１００の第２の遅延量を検出する（Ｓ３２０）。

次に、判定部２４０は、第１の遅延量および第２の遅延量を比較し、同一タイミングで入力される立上り信号および立下り信号のうち先に到着する信号を判定する（Ｓ３３０）。第１の遅延量が第２の遅延量より小さい場合に、判定部２４０は、立上り信号が立下り信号より先のタイミングに到着すると判定する。一方、第１の遅延量が第２の遅延量より大きい場合に、判定部２４０は、立上り信号が立下り信号より後のタイミングに到着すると判定する。

次に、先行エッジ検出回路２５０は、立上り信号および立下り信号のうち、先に到着すると判定された信号を立上りエッジまたは立下りエッジのタイミングで第１タイミング比較器１１０により取得させるべく第１可変遅延回路１００の遅延量を調整する（Ｓ３４０）。本実施形態においては、Ｓ３１０からＳ３３０において先に到着する信号および後に到着する信号のタイミングに応じた第１可変遅延回路１００の遅延量が既に検出されている。そこで、先行エッジ検出回路２５０は、Ｓ３１０で検出した第１の遅延量およびＳ３２０で検出した第２の遅延量のうちより小さい遅延量を、先に到着する信号のタイミングに応じた第１可変遅延回路１００の遅延量として設定することにより、第１可変遅延回路１００の遅延量を調整してよい。

これに代えて、先行エッジ検出回路２５０は、次に示す調整処理を行ってもよい。まず、先行エッジ検出回路２５０は、立上り信号および立下り信号のうち、先に到着すると判定された信号を調整用のデバイス出力信号として入力させるように入力制御部２１０に指示する。入力制御部２１０は、この指示を受けて、第２セレクタ１５０に論理値Ｌの信号を選択させ、比較結果選択回路１８０にオアゲート１７０の出力を選択させた状態とする。次に、入力制御部２１０は、立上り信号および立下り信号のうち先に到着すると判定された信号を調整用のデバイス出力信号として入力するようにパターン発生器４３０に指示する。そして、先行エッジ検出回路２５０は、第１タイミング比較器１１０により当該信号を立上りエッジまたは立下りエッジのタイミングで取得させるべく第１可変遅延回路１００の遅延量を調整する。

次に、後続エッジ検出回路２６０は、立上り信号および立下り信号のうち、後に到着すると判定された信号を立上りエッジまたは立下りエッジのタイミングで第２タイミング比較器１３０により取得させるべく第２可変遅延回路１２０の遅延量を調整する（３５０）。本実施形態においては、Ｓ３１０からＳ３３０において、第１可変遅延回路１００の遅延量を変えることにより立上り信号および立下り信号のいずれが先に到着するかを判定した。そこで、本実施形態に係る後続エッジ検出回路２６０は、次に示す調整処理により第２可変遅延回路１２０の遅延量を調整する。

まず、後続エッジ検出回路２６０は、立上り信号および立下り信号のうち、後に到着すると判定された信号を調整用のデバイス出力信号として入力させるように入力制御部２１０に指示する。入力制御部２１０は、この指示を受けて、第１セレクタ１４０に論理値Ｌの信号を選択させ、比較結果選択回路１８０にオアゲート１７０の出力を選択させた状態とする。次に、入力制御部２１０は、立上り信号および立下り信号のうち後に到着すると判定された信号を調整用のデバイス出力信号として入力するようにパターン発生器４３０に指示する。そして、後続エッジ検出回路２６０は、第２タイミング比較器１３０により当該信号を立上りエッジまたは立下りエッジのタイミングで取得させるべく第２可変遅延回路１２０の遅延量を調整する。

次に、入力制御部２１０は、ＤＵＴ４００の試験に先立って、調整用の立上り信号および立下り信号のいずれが先に第１タイミング比較器１１０および第２タイミング比較器１３０に到着するかに応じて、比較結果選択回路１８０に供給する比較結果選択信号を設定する（Ｓ３６０）。これにより、比較結果選択回路１８０は、立上り信号が立下り信号より先に到着すると判定された場合には、試験中におけるデバイス出力信号のタイミング比較結果ＦＨとして、アンドゲート１６０の出力を選択する。一方、立下り信号が立上り信号より先に到着すると判定された場合には、試験中におけるデバイス出力信号のタイミング比較結果として、オアゲート１７０の出力を選択する。以上の位相調整の後、試験装置１０は、ＤＵＴ４００の試験を行う（Ｓ３７０）。

以上の処理により、タイミング比較部４７０は、立上り信号および立下り信号のうち伝播時間が小さい信号を第１タイミング比較器１１０により取得し、大きい信号を第２タイミング比較器１３０により取得することができる。そして、タイミング比較部４７０は、第１タイミング比較器１１０が立上り信号を取得し第２タイミング比較器１３０が立下り信号を取得する場合には、立上り信号のストローブ信号となる第１ストローブ信号ＳＴＲＢ１が立下り信号のストローブ信号となる第２ストローブ信号ＳＴＲＢ２より先行するから、図３と同様にしてアンドゲート１６０の出力をタイミング比較結果ＦＨとして出力することができる。一方、タイミング比較部４７０は、第１タイミング比較器１１０が立下り信号を取得し第２タイミング比較器１３０が立上り信号を取得する場合には、立上り信号のストローブ信号となる第１ストローブ信号ＳＴＲＢ１が立下り信号のストローブ信号となる第２ストローブ信号ＳＴＲＢ２に後続するから、図４と同様にしてオアゲート１７０の出力をタイミング比較結果ＦＨとして出力することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

例えば、図７のＳ３００からＳ３３０において、タイミング比較部４７０は、立上り信号および立下り信号の変化点を第１タイミング比較器１１０が取得するための第１可変遅延回路１００の遅延量に基づいて、いずれの信号が先に到着するかを判定した。これに代えて、タイミング比較部４７０は、立上り信号および立下り信号の変化点を第２タイミング比較器１３０が取得するための第１可変遅延回路１００及び／又は第２可変遅延回路１２０の遅延量に基づいて、いずれの信号が先に到着するかを判定してもよい。

また、タイミング比較制御回路１９０は、第１タイミング比較器１１０または第２タイミング比較器１３０の一方のフリップフロップの出力を比較結果選択回路１８０から出力させるために、他方のフリップフロップに接続された第２セレクタ１５０または第１セレクタ１４０の出力を論理値Ｌとするように選択し、比較結果選択回路１８０によりオアゲート１７０の出力を選択した。これに代えて、タイミング比較制御回路１９０は、他方のフリップフロップに接続された第２セレクタ１５０または第１セレクタ１４０の出力を論理値Ｈとするように選択し、比較結果選択回路１８０によりアンドゲート１６０の出力を選択してもよい。

タイミング比較部４７０の構成の一例を示す。４７０による遅延量調整方法を示す。タイミング比較部４７０によるタイミング比較方法を示す第１の図である。タイミング比較部４７０によるタイミング比較方法を示す第２の図である。本発明の実施形態に係るタイミング比較部４７０の構成を示す。本発明の実施形態に係るタイミング比較制御回路１９０の構成を示す。本発明の実施形態に係る試験装置１０の動作フローを示す。試験装置１０の構成を示す。

符号の説明

１０試験装置
５００共通可変遅延回路
５０５立下り側可変遅延回路
５１０立下り側タイミング比較器
５２０立上り側可変遅延回路
５３０立上り側タイミング比較器
５６０アンドゲート
５７０オアゲート
５８０比較結果選択回路
１００第１可変遅延回路
１１０第１タイミング比較器
１２０第２可変遅延回路
１３０第２タイミング比較器
１４０第１セレクタ
１５０第２セレクタ
１６０アンドゲート
１７０オアゲート
１８０比較結果選択回路
１９０タイミング比較制御回路
２００先行エッジ判定回路
２１０入力制御部
２２０第１遅延量検出部
２３０第２遅延量検出部
２４０判定部
２５０先行エッジ検出回路
２６０後続エッジ検出回路
４００ＤＵＴ
４１０周期発生器
４２０タイミング発生器
４３０パターン発生器
４４０波形成形器
４５０ドライバ
４６０コンパレータ
４７０タイミング比較部
４８０論理比較部

Claims

被試験デバイスを試験する試験装置であって、
基準となるパルス信号を遅延させた第１ストローブ信号を出力する第１可変遅延回路と、
前記被試験デバイスが出力するデバイス出力信号を、前記第１ストローブ信号により指定されたタイミングで取得する第１タイミング比較器と、
前記第１ストローブ信号を遅延させた第２ストローブ信号を出力する第２可変遅延回路と、
前記デバイス出力信号を、前記第２ストローブ信号により指定されたタイミングで取得する第２タイミング比較器と、
前記デバイス出力信号として同一タイミングで立上り信号または立下り信号を入力した場合に、立上り信号および立下り信号のいずれが先のタイミングに前記第１タイミング比較器および前記第２タイミング比較器に到着するかを判定する先行エッジ判定回路と、
立上り信号および立下り信号のうち、先に到着すると判定された信号を立上りエッジまたは立下りエッジのタイミングで前記第１タイミング比較器により取得させるべく前記第１可変遅延回路の遅延量を調整する先行エッジ検出回路と、
立上り信号および立下り信号のうち、後に到着すると判定された信号を立上りエッジまたは立下りエッジのタイミングで前記第２タイミング比較器により取得させるべく前記第２可変遅延回路の遅延量を調整する後続エッジ検出回路と、
前記第１タイミング比較器および前記第２タイミング比較器の出力の論理積を出力するアンドゲートと、
前記第１タイミング比較器および前記第２タイミング比較器の出力の論理和を出力するオアゲートと、
試験中における前記デバイス出力信号のタイミング比較結果として、立上り信号が立下り信号より先に到着すると判定された場合には前記アンドゲートの出力を選択し、立下り信号が立上り信号より先に到着すると判定された場合には前記オアゲートの出力を選択する比較結果選択回路と
を備える試験装置。
前記先行エッジ検出回路は、立上り信号および立下り信号のうち、先に到着すると判定された信号を調整用の前記デバイス出力信号として入力し、前記第１タイミング比較器により当該信号を立上りエッジまたは立下りエッジのタイミングで取得させるべく前記第１可変遅延回路の遅延量を調整する請求項１に記載の試験装置。
前記後続エッジ検出回路は、立上り信号および立下り信号のうち、後に到着すると判定された信号を調整用の前記デバイス出力信号として入力し、前記第２タイミング比較器により当該信号を立上りエッジまたは立下りエッジのタイミングで取得させるべく前記第２可変遅延回路の遅延量を調整する請求項１に記載の試験装置。
前記第１タイミング比較器と、前記アンドゲートおよび前記オアゲートとの間に接続され、前記第１タイミング比較器の出力を前記アンドゲートおよび前記オアゲートに入力するか、前記第１タイミング比較器の出力をマスクし論理値Ｌの信号を前記アンドゲートおよび前記オアゲートに入力するかを選択する第１セレクタと、
前記第２タイミング比較器と、前記アンドゲートおよび前記オアゲートとの間に接続され、前記第２タイミング比較器の出力を前記アンドゲートおよび前記オアゲートに入力するか、前記第２タイミング比較器の出力をマスクし論理値Ｌの信号を前記アンドゲートおよび前記オアゲートに入力するかを選択する第２セレクタと
を更に備える請求項１に記載の試験装置。
前記先行エッジ検出回路は、前記第２セレクタに論理値Ｌの信号を選択させ、前記比較結果選択回路に前記オアゲートの出力を選択させた状態において、立上り信号および立下り信号のうち先に到着すると判定された信号を調整用の前記デバイス出力信号として入力して、前記第１可変遅延回路の遅延量を調整し、
前記後続エッジ検出回路は、前記第１セレクタに論理値Ｌの信号を選択させ、前記比較結果選択回路に前記オアゲートの出力を選択させた状態において、立上り信号および立下り信号のうち後に到着すると判定された信号を調整用の前記デバイス出力信号として入力して、前記第２可変遅延回路の遅延量を調整する
請求項４に記載の試験装置。
前記先行エッジ判定回路は、
前記第２タイミング比較器の出力を前記第２セレクタにより論理値Ｌの信号にマスクさせ、前記比較結果選択回路に前記オアゲートの出力を選択させた状態で、前記デバイス出力信号を繰り返し入力させる入力制御部と、
前記第１可変遅延回路の遅延量を変更しながら繰り返し入力される前記立上り信号を順次取得させることにより、前記第１タイミング比較器により当該信号を立上りエッジのタイミングで取得させるための前記第１可変遅延回路の第１の遅延量を検出する第１遅延量検出部と、
前記第１可変遅延回路の遅延量を変更しながら繰り返し入力される前記立下り信号を順次取得させることにより、前記第１タイミング比較器により当該信号を立下りエッジのタイミングで取得させるための前記第１可変遅延回路の第２の遅延量を検出する第２遅延量検出部と、
前記第１の遅延量が前記第２の遅延量より小さい場合に立上り信号が立下り信号より先のタイミングに到着すると判定し、前記第１の遅延量が前記第２の遅延量より大きい場合に立上り信号が立下り信号より後のタイミングに到着すると判定する判定部と
を備える請求項４に記載の試験装置。
前記先行エッジ検出回路は、前記第１の遅延量および前記第２の遅延量のうちより小さい遅延量を前記第１可変遅延回路の遅延量として設定する請求項６に記載の試験装置。
前記第１タイミング比較器および前記第２タイミング比較器から前記第１セレクタおよび前記第２セレクタまでの配線は、前記第１セレクタおよび前記第２セレクタから前記アンドゲートおよび前記オアゲートまでの配線と比較し長い請求項４に記載の試験装置。
前記第１タイミング比較器と、前記アンドゲートおよび前記オアゲートとの間に接続され、前記第１タイミング比較器の出力を前記アンドゲートおよび前記オアゲートに入力するか、前記第１タイミング比較器の出力をマスクし論理値Ｈの信号を前記アンドゲートおよび前記オアゲートに入力するかを選択する第１セレクタと、
前記第２タイミング比較器と、前記アンドゲートおよび前記オアゲートとの間に接続され、前記第２タイミング比較器の出力を前記アンドゲートおよび前記オアゲートに入力するか、前記第２タイミング比較器の出力をマスクし論理値Ｈの信号を前記アンドゲートおよび前記オアゲートに入力するかを選択する第２セレクタと
を更に備える請求項１に記載の試験装置。
前記先行エッジ検出回路は、前記第２セレクタに論理値Ｈの信号を選択させ、前記比較結果選択回路に前記アンドゲートの出力を選択させた状態において、立上り信号および立下り信号のうち先に到着すると判定された信号を調整用の前記デバイス出力信号として入力して、前記第１可変遅延回路の遅延量を調整し、
前記後続エッジ検出回路は、前記第１セレクタに論理値Ｈの信号を選択させ、前記比較結果選択回路に前記アンドゲートの出力を選択させた状態において、立上り信号および立下り信号のうち後に到着すると判定された信号を調整用の前記デバイス出力信号として入力して、前記第２可変遅延回路の遅延量を調整する
請求項９に記載の試験装置。