JP3880811B2 - 試験装置 - Google Patents
試験装置 Download PDFInfo
- Publication number
- JP3880811B2 JP3880811B2 JP2001165023A JP2001165023A JP3880811B2 JP 3880811 B2 JP3880811 B2 JP 3880811B2 JP 2001165023 A JP2001165023 A JP 2001165023A JP 2001165023 A JP2001165023 A JP 2001165023A JP 3880811 B2 JP3880811 B2 JP 3880811B2
- Authority
- JP
- Japan
- Prior art keywords
- determination
- logical value
- edge
- storage means
- target signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、LSIテスタなどの試験装置に係り、特に、被試験デバイスからの応答信号のレベルの判定結果を格納する試験装置に関する。
【0002】
【従来の技術】
LSIテスタでは、LSIなどの被試験デバイスの高速化に伴い、その試験の高速化・高精度化が進んでいる。このため、被試験デバイスへ印加する試験信号及び被試験デバイスからの応答信号を高速でかつ高精度に判定することが必要である。一方、LSIテスタは、環境問題に配慮した低消費電力化やテストコストの低減のための多pin 化といった要求がある。これらの要求を満たすテスタを構築するための方法として、テスタのタイミング系のCMOS化を図ることは有力である。
【0003】
図9はLSIテスタの一構成例を示すブロック図であって、1は論理値格納回路、2a,2bはアナログコンパレータ、3は被試験LSI、41はタイミング発生回路、42はパターン発生回路、43は試験信号生成回路、44はドライバ、5は期待値比較回路である。
【0004】
同図において、パターン発生回路42から被試験デバイスとしての被試験LSI3の試験のための所定の波形データが発生され、試験波形生成回路43に供給される。この試験波形生成回路43では、この波形データから被試験LSI3の試験波形がタイミング発生回路41で発生される波形切替エッジ(パルス)のタイミングで生成され、ドライバ44を介して被試験LSI3に供給される。この波形切替エッジの周期は、波形データの最小周期に等しい。被試験LSI3では、この試験波形に基づいて所定の試験が行なわれ、その試験結果である応答信号REPが出力される。
【0005】
この応答信号REPはアナログコンパレータ2a,2bに供給され、夫々所定の閾値ViH,ViLとレベル比較される。この応答信号REPは、図10に示すように、H(High)レベルが5V、L(Low)レベルが0Vの信号であって、閾値ViH,ViLは夫々、例えば、3V,1Vに設定される。
【0006】
アナログコンパレータ2aからは、図10に示すように、応答信号REPでの閾値ViH以上の期間でHレベルとなり、それ以外の期間でLレベルとなる2値信号HCMPが得られ、また、アナログコンパレータ2bからは、図10に示すように、応答信号REPでの閾値ViL以下の期間でLレベルとなり、それ以外の期間でHレベルとなる2値信号LCMPが得られる。これら2値信号HCMP,LCMPは論理値格納回路1に供給される。
【0007】
論理値格納回路1では、これら2値信号HCMP,LCMPの論理値(H,L)が、タイミング発生回路41で発生される判定エッジ(パルス)EH,ELのタイミングで検出されて格納される。即ち、従来では、図11に示すように、論理値格納回路1は、HCMP用の判定エッジEHをクロックとして2値信号HCMPの論理値を格納するD型のFF(フリップフロップ回路)1aとLCMP用の判定エッジELをクロックとして2値信号LCMPの論理値を格納するD型のFF1bとを備えており、2値信号HCMPの論理値が判定エッジEHのタイミングでサンプリングされてFF1aに、2値信号LCMPの論理値が判定エッジELのタイミングでサンプリングされてFF1bに夫々格納される。
【0008】
ここで、判定エッジEH,ELは、タイミング発生回路41から試験波形生成回路43に供給される波形切替エッジに等しい周期のパルスであるが、この波形切替エッジに対し、試験波形が試験波形生成回路43から出力されて2値信号HCMP,LCMPが論理値格納回路1に供給されるまでの時間(例えば、10nsec)だけ遅れて論理値格納回路1に供給される。また、図10に示すように、応答信号REPは立上り,立下り特性を有していることから、2値信号HCMP,LCMPの立上りタイミング,立下りタイミングに時間ずれがある。このため、この時間ずれに応じて、遅延回路(図示せず)により、判定エッジEH,ELの位相関係を設定するデスキューがなされており、また、判定エッジEHは、2値信号HCMPのレベルが変化する立上りまたは立下り期間のいずれかのタイミングとなるように、デスキューされ、同様に、判定エッジELも、2値信号LCMPのレベルが変化する立下りまたは立上り期間のタイミングとなるように、デスキューされる。
【0009】
図9に戻って、論理値格納回路1に格納された2値信号HCMP,LCMPの論理値は期待値比較回路5に供給され、パターン発生回路42からの期待値と比較され、これらが一致するか否かを示す比較結果が得られる。この比較結果から被試験LSI3の試験結果として、この被試験LSI3の良否(FAIL/PASS)が判定される。ここで、パターン発生回路42から出力される期待値は、このパターン発生回路42から試験波形生成回路43に供給される波形データに基づくものであり、その発生タイミングは、この波形データよりも、この波形データを発生してから期待値比較回路5に論理値が供給されるまでの時間だけ遅れたタイミングとなる。
【0010】
【発明が解決しようとする課題】
ところで、上記のように、論理値格納回路1において、2値信号HCMP,LCMPをFF1a,1bでサンプルしてその論理値を格納するようにすると、次のような問題があった。
【0011】
まず、第1の問題としては、アナログコンパレータ2a,2bの処理により、これから得られる2値信号HCMP,LCMPの立上り特性と立下り特性に違いが生じ、これによって試験結果の判定に誤りが生ずるという問題がある。これを図12で説明する。なお、ここでは、2値信号HCMPについて説明するが、2値信号LCMPについても同様である。
【0012】
図12に示すように、FF1aに入力される2値信号HCMPでは、その立上りが急峻であるのに対し、立下りが緩やかになるという波形の立上り,立下り(遷移)時間に差異が生ずる。いま、FF1aの閾値をVthとすると、2値信号HCMPのこの閾値Vthよりも低いレベルを判定エッジEHでサンプルしたときには、FF1aにLレベルの論理値が格納され、2値信号HCMPのこの閾値Vth以上のレベルを判定エッジEHでサンプルしたときには、FF1aにHレベルの論理値が格納されるものとする。
【0013】
そこで、2値信号HCMPの立上り期間についてみると、図12(a)において、その立上り開始時点をt0とし、2値信号HCMPに対して判定エッジEHの位相を図示する▲1▼から▲2▼へと変化させた場合、この判定エッジEHが2値信号HCMPの立上り期間内の閾値Vthのレベルとなるタイミングの位相のとき、FF1aにHレベルの論理値が格納されて、そのQ出力は、そのタイミング以前Lレベルにあったとすると、そのタイミングで立ち上がってHレベルとなる。このときの判定エッジEHの位相は上記の立上り開始時点t0よりもΔtだけ遅れることになる。この判定エッジEHの位相が上記の10nsecの遅れを考慮したタイミングであり、このように、判定エッジEHがデスキューされる。
【0014】
また、2値信号HCMPの立下り期間についてみると、図12(b)において、立下り開始時点をt0として、図12(a)の場合と同様に、この立下り開始時点t0から上記の時間Δtだけ遅れたタイミングに判定エッジEHをデスキューしていると、破線で示すように、2値信号HCMPの立下り時間が上記の立上り時間に等しい場合には、この2値信号HCMPが閾値Vthに等しいレベルとなる時点(t0+Δt)でFF1aのQ出力はHレベルからLレベルに反転する。しかし、実際には、2値信号HCMPの立下りは、実線で示すように、立上りに比べて緩やかになるから、立下り時点t0からΔtよりもさらに時間tdiff(>Δt)だけ遅れた2値信号HCMPのレベルが閾値Vthとなる時点に判定エッジEHの位相があるとき、この時点でFF1aのQ出力がHレベルからLレベルに反転することになる。
【0015】
判定エッジEHによる2値信号HCMPのサンプルタイミングは、ある時点でこの2値信号HCMPの立上り時間内にあっても、他の時点では、立下り時間内であることもあり、判定エッジEHの位相を2値信号HCMPの立上り,立下り時間での開始時点から一定時間遅れた時点(上記のt0+Δt)となるようにデスキューすると、上記のことから、FF1aには、誤った論理値が格納されることになる。
【0016】
上記従来の論理値格納回路1の第2の問題点は、論理値格納回路1に使用するFF1a,1bとしてCMOSのFF(フリップフロップ回路)を用いた場合には、FF1a,1bのセットアップ時間差によって格納した論理値に違いが生じ、その時間差が格納時の誤差となることである。これを図13によって説明する。なお、ここでは、この第2の問題点を明確にするために、2値信号HCMPの立上り,立下り時間は等しいものとする。
【0017】
まず、2値信号HCMPの立上りについて説明すると、図13(a)において、判定エッジEHの位相を、2値信号HCMPに対し、図示する▲1▼から▲2▼へと矢印方向に変化させていくと、この位相が、2値信号HCMPのレベルがFF1aの閾値Vthになった時点t0にあるとき、FF1aのQ出力はLレベルからHレベルに反転する。
【0018】
これに対し、2値信号HCMPの立下りでは、図13(b)において、2値信号HCMPに対して判定エッジEHの位相を図示する▲1▼から▲2▼へと矢印方向に変化させていくと、2値信号HCMPのレベルがFF1aの閾値Vthになった時点t0に判定エッジEHの位相があっても、FF1aのQ出力はHレベルからLレベルへ反転せず、これよりもtdiff’だけ位相が遅れて始めてFF1aのQ出力がレベル反転する。
【0019】
このように、2値信号HCMPの立上り,立下り特性が同じであっても、これら立上り,立下りでのQ出力のレベル反転を生じさせる時点t0からの判定エッジEHの位相が異なることになり(これをセットアップ時間差という)、この結果、論理判定結果に誤差を生じることになる。例えば、2値信号HCMPの立上りにデスキューされた判定エッジEHの場合、この2値信号の立上りでは、そのレベル(論理値)が正しく判定されても、立下りで誤った判定がなされることになる。
【0020】
なお、第2の問題点がかかるFFのセットアップ時間差であるが、FFの格納論理値が直前の格納値により異なる現象を、ここでは、FFのセットアップ時間差ということにする。
【0021】
本発明の目的は、かかる問題を解消し、アナログコンパレータから得られる2値信号の立上り,立下り特性の差異やFFのセットアップ時間差による格納論理値の誤りを防止することができるようにした高精度の試験装置を提供することにある。
【0022】
【課題を解決するための手段】
上記目的を達成するために、第1の本発明は、試験波形に対する被試験デバイスからの応答信号を所定の閾値と比較し、該応答信号のレベルに応じた2値の判定対象信号を出力するコンパレータと、該判定対象信号に対して所定のタイミングで判定エッジを発生するタイミング発生手段と、該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する論理値格納手段と、論理値格納手段の出力と期待値とを比較して該被試験デバイスの良否を判定する比較手段とを備え、論理値格納手段が、タイミング発生手段で発生した該判定エッジを所定時間遅延して第1の判定エッジを生成する第1の遅延手段と、タイミング発生手段で発生した該判定エッジを所定時間遅延し、該第1の判定エッジに対し、該判定対象信号の立下り時間に応じてタイミングが調整された第2の判定エッジを生成する第2の遅延手段と、該第1の判定エッジのタイミングでの該判定対象信号の論理値を格納する第1の格納手段と、該第2の判定エッジのタイミングでの該判定対象信号の論理値を格納する第2の格納手段と、第1,第2の格納手段に格納される論理値のいずれか一方を選択し、比較手段に供給する選択手段とを有し、該第1の判定エッジが該判定対象信号の立下り期間やその近傍にあるとき、選択手段が第2の格納手段に格納されている論理値を選択する構成とするものである。
【0023】
上記第1の本発明における論理値格納手段は、さらに、入力される判定対象信号を所定時間遅延する第3の遅延手段と、第3の遅延手段で遅延された判定対象信号における第1の判定エッジのタイミングでの論理値を格納する第3の格納手段と、第3の遅延手段で遅延された判定対象信号における第2の判定エッジのタイミングでの論理値を格納する第4の格納手段と、第3,第4の格納手段に格納される論理値の関係に基づいて、選択手段の選択動作を制御する手段とを有する構成とするものである。
【0024】
さらに、第2の本発明は、試験波形に対する被試験デバイスからの応答信号を所定の閾値と比較し、該応答信号のレベルに応じた2値の判定対象信号を出力するコンパレータと、該判定対象信号に対して所定のタイミングで判定エッジを発生するタイミング発生手段と、1つおきの該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する第1の論理値格納手段と、他の1つおきの該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する第2の論理値格納手段と、第1の論理値格納手段に該判定エッジが供給されるとき、第1の論理値格納手段に格納されている論理値を選択し、第2の論理値格納手段に該判定エッジが供給されるとき、第2の論理値格納手段に格納されている論理値を選択する第1の選択手段と、第1の選択手段の出力と期待値とを比較して該被試験デバイスの良否を判定する比較手段とを備え、第1,第2の論理値格納手段が夫々、タイミング発生手段で発生した該判定エッジを所定時間遅延して第1の判定エッジを生成する第1の遅延手段と、タイミング発生手段で発生した該判定エッジを所定時間遅延し、該第1の判定エッジに対し、該判定対象信号の立下り時間に応じてタイミングが調整された第2の判定エッジを生成する第2の遅延手段と、該第1の判定エッジのタイミングでの該判定対象信号の論理値を格納する第1の格納手段と、該第2の判定エッジのタイミングでの該判定対象信号の論理値を格納する第2の格納手段と、第1,第2の格納手段に格納される論理値のいずれか一方を選択し、第1の選択手段に供給する第2の選択手段と、少なくとも該第1,第2の判定エッジで該判定対象信号の論理値を新たに格納する前に、第1,第2の格納手段をリセットするリセット手段とを有し、該第1の判定エッジが該判定対象信号の立下り期間やその近傍にあるとき、選択手段が第2の格納手段に格納されている論理値を選択する構成とする。
【0025】
さらに、第3の本発明は、上記第2の本発明において、入力される前記判定対象信号を所定時間遅延する第3の遅延手段を有するとともに、第1,第2の論理値格納手段が夫々、さらに、第3の遅延手段で遅延された前記判定対象信号における前記第1の判定エッジのタイミングでの論理値を格納する第3の格納手段と、第3の遅延手段で遅延された前記判定対象信号における前記第2の判定エッジのタイミングでの論理値を格納する第4の格納手段と、第3,第4の格納手段に格納される論理値の関係に基づいて、第2の選択手段の選択動作を制御する手段とを有し、第3,第4の格納手段も、リセット手段により、少なくとも該第1,第2の判定エッジで第3の遅延手段からの前記判定対象信号の論理値を新たに格納する前にリセットされる構成とする。
【0026】
さらに、第4の本発明は、上記第3の本発明において、上記リセット手段は、第1の論理値格納手段の第1〜第4の格納手段を、第2の論理値格納手段での前記第1の判定エッジのタイミングでリセットし、第2の論理値格納手段の第1〜第4の格納手段を、第1の論理値格納手段での前記第2の判定エッジのタイミングでリセットする構成とする。
【0027】
さらに、第5の本発明は、試験波形に対する被試験デバイスからの応答信号を所定の閾値と比較し、該応答信号のレベルに応じた2値の判定対象信号を出力するコンパレータと、該判定対象信号に対して所定のタイミングで判定エッジを発生するタイミング発生手段と、該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する論理値格納手段と、論理値格納手段の出力と期待値とを比較して該被試験デバイスの良否を判定する比較手段とを備え、論理値格納手段が、タイミング発生手段で発生した該判定エッジを所定時間遅延して第1の判定エッジを生成する第1の遅延手段と、タイミング発生手段で発生した該判定エッジを所定時間遅延し、該第1の判定エッジに対し、該判定対象信号の立下り時間に応じてタイミングが調整された第2の判定エッジを生成する第2の遅延手段と、該第1の判定エッジのタイミングでの該判定対象信号の論理値を格納する第1の格納手段と、該第2の判定エッジのタイミングでの該判定対象信号の論理値を格納する第2の格納手段と、第1の格納手段に格納された論理値が転送される第3の格納手段と、第2の格納手段に格納された論理値が転送される第4の格納手段と、第3,第4の格納手段に格納される論理値のいずれか一方を選択し、該比較手段に供給する選択手段と、第3,第4の格納手段に論理値を転送した後の第1,第2の格納手段をリセットするリセット手段とを有し、該第1の判定エッジが該判定対象信号の立下り期間やその近傍にあるとき、選択手段が第4の格納手段に格納されている論理値を選択する構成とする。
【0028】
さらに、第6の本発明は、上記第5の本発明において、論理値格納手段が、さらに、入力される前記判定対象信号を所定時間遅延する第3の遅延手段と、第3の遅延手段で遅延された前記判定対象信号における前記第1の判定エッジのタイミングでの論理値を格納する第5の格納手段と、第3の遅延手段で遅延された前記判定対象信号における前記第2の判定エッジのタイミングでの論理値を格納する第6の格納手段と、第5の格納手段に格納された論理値が転送される第7の格納手段と、第6の格納手段に格納された論理値が転送される第8の格納手段と、第7,第8の格納手段に格納される論理値の関係に基づいて、選択手段の選択動作を制御する手段とを有し、第5,第6の格納手段も、第7,第8の格納手段に論理値を転送した後、リセット手段により、リセットされる構成とする。
【0029】
【発明の実施の形態】
以下、本発明の実施形態を図面により説明する。
図1は本発明による試験装置の論理値格納回路の第1の実施形態を示すブロック図であって、101〜103は遅延回路、201〜204はD型のFF(フリップフロップ回路)、301は選択信号生成回路、302はセレクタ、611はD型のFFである。
【0030】
この第1の実施形態は、図9に示す構成の試験装置において、上記の第1の問題点を解決することができるようにしたものである。
【0031】
また、図2は図1に示す実施形態の動作を示すタイミング図、図3は図1における選択信号生成回路301の選択動作の一具体例を規定する真理値表、図4は図1の各部の信号のタイミング関係を示す波形図である。
【0032】
図1において、この構成部分は、図9,図11でのアナログコンパレータ2aからの2値信号HCMPが判定対象信号として供給され、また、図9,図11のタイミング41からの判定エッジEHが供給される部分とする。
【0033】
判定対象信号HCMP は、FF201,203にD入力として供給されるとともに、遅延回路103で遅延され、遅延判定対象信号HCMP’としてFF202,204にD入力として供給される。また、判定エッジEHは、遅延回路101で遅延され、判定エッジLHとしてFF201,202のクロックとなるとともに、遅延回路102で遅延され、判定エッジHLとしてFF203,204のクロックとなる。
【0034】
図2にFF201,203のD入力とFF202,204のD入力とのタイミング関係の一具体例を示すものであって、ここでは、FF202,204のD入力はFF201,203のD入力よりも判定対象信号HCMPの最短周期の1/4に等しい遅延時間tdlyだけ遅れているものとするが、この時間遅れは遅延回路103によって設定されたものである。また、遅延回路101は判定エッジEHを判定対象信号HCMPの所定の立上り時間にデスキューするためのものであり、遅延回路102は、上記第1の問題点を解消すべく、判定エッジEHを判定対象信号HCMPの所定の立下り時間にデスキューするためのものである。従って、判定エッジLHはこの判定対象信号HCMPの所定の立上り時間にデスキューされており、判定エッジHLはこの判定対象信号HCMPの所定の立下り期間にデスキューされている。
【0035】
なお、図2での時間tpwhは、判定対象信号HCMPのHレベルの最小パルス幅、tpwl は同じくLレベルの最小パルス幅とし、ここでは、遅延時間tdlyはパルス幅tpwhまたはtpwlよりも短いものとする。
【0036】
図2において、図示するように、いま、判定対象信号HCMPの最小周期を8個の時間帯に等分し、夫々の時間帯を[1],[2],[3],[4],[5],[6],[7],[8]とする。そして、夫々の時間帯に判定エッジLHがあるときのFF201,202に格納される論理値をみると、図示するように、時間帯[1]にあるときには、FF201,202にLレベルが格納され、時間帯[2]にあるときには、FF201にLまたはHレベルが、FF202にLレベルが夫々格納され、時間帯[3]にあるときには、FF201にHレベルが、FF202にLレベルが夫々格納され、……、時間帯[7]にあるときには、FF201にLレベルが、FF202にHレベルが夫々格納され、時間帯[8]にあるときには、FF201にLレベルが、FF202にHまたはLレベルが夫々格納されることになる。
【0037】
このことはFF203,204についても同様であるが、これに用いる判定エッジHLが上記の判定エッジLHと位相が異なり、また、FF203,204のD入力が夫々FF201,202のD入力と同じであるため、時間帯[1],[2],[3],[4],[5],[6],[7],[8]でFF203,204に格納される判定対象信号HCMPの論理値変化は、FF201,202に格納される論理値の変化に対し、この位相の差分ずれることになる。
【0038】
ここで、FF201には、判定対象信号HCMPの判定エッジLHのタイミングでの論理値が格納され、FF203には、同じ判定対象信号HCMPの判定エッジHLのタイミングでの論理値が格納される。セレクタ302はFF201,203のいずれかに格納されている論理値を選択するものであるが、この選択は、選択信号生成回路301でFF202,204に格納されている論理値(出力)a,bをもとに生成される選択信号yに応じて制御される。
【0039】
ここで、選択信号生成回路301によるセレクタ302の選択動作について説明する。これは、要するに、判定エッジLHが判定対象信号HCMPの立下り時間及びその近傍にあるときには、これよりも時間遅れした判定エッジHLのタイミングでの判定対象信号HCMPのレベルを論理値として用いるように、セレクタ302が選択動作をするようにするものである。つまり、このようなときには、セレクタ302がFF203の格納論理値を選択するようにすることにより、図12(b)で説明した判定対象信号HCMPの立下り特性による第1の問題点を解消できるようにするものである。
【0040】
即ち、FF202には、FF201に格納される判定対象信号HCMPの論理値よりも遅延時間tdlyだけ前の判定対象信号HCMPの論理値が格納されるものであり、また、FF204には、FF203に格納される判定対象信号HCMPの論理値よりも遅延時間tdlyだけ前の判定対象信号HCMPの論理値が格納されるものである。さらに、FF203,204に格納される論理値は夫々、判定対象信号HCMP上で判定エッジLHよりも時間差tskewだけ遅れた判定エッジHLのタイミングの論理値である。ここでは、この時間差tskewは、その一具体例を後述するが、遅延回路103の遅延時間tdlyよりも小さいものとする。
【0041】
そこで、いま、判定エッジLHのタイミングが図2に示す時間帯[2]内にあるとすると、FF201には、判定対象信号HCMPの立上りの論理値が格納されるが、FF202には、遅延判定対象信号HCMP’により、これより遅延時間tdlyだけ前の判定対象信号HCMPのレベル、即ち、Lレベルの論理値が格納されることになる。また、FF203には、判定エッジHLが判定エッジLHよりも上記の時間差tskewだけ遅れていることから、判定対象信号HCMPの立上りより後のHレベルが論理値として格納されるが、FF204に格納される論理値は、遅延回路103からの遅延判定対象信号HCMP’の図2に示す時間帯[2],[3]のいずれかのレベル、即ち、常にLレベルである。
【0042】
このように、判定エッジLHが時間帯[2]にあるときには、FF202,204に格納される論理値はともにLレベルである。この場合、FF201に格納される論理値は判定対象信号HCMPの立上りでの論理値となるが、これはタイミング発生回路41(図9)から発生される判定エッジEHがこの立上りにデスキューされたものであるときには、この立上りの論理値を抽出しなければならず、従って、この場合には、セレクタ302がFF201に格納された論理値を選択するように、選択信号生成回路301が選択信号yを生成しなければならない。いま、選択信号がHレベルのとき、セレクタ302がFF201の格納論理値を選択し、選択信号がLレベルのとき、セレクタ302がFF203の格納論理値を選択するものとすると、この場合のFF202,204の格納論理値a,bがともにLレベルのとき、選択信号生成回路301は選択信号yをHレベルとする。
【0043】
また、判定エッジLHが図2での時間帯[6]内にあるときには、FF201には、判定対象信号HCMPの立下り時間でのレベルが論理値として格納されるが、上記第1の問題点を解消するために、このときには、FF201の格納論理値は選ばれず、セレクタ302はFF203の格納論理値を選択するようにする。
【0044】
このときには、FF202には、遅延回路103で遅延された判定対象信号HCMPの時間帶[6]のレベル、即ち、Hレベルの論理値が格納される。また、判定エッジHLの判定エッジLHに対する上記の位相関係、即ち、上記の時間差tskewは、例えば、図12(b)を参照して、判定エッジLHが立下り開始の時点t0から時点(t0+Δt)までの期間内にあるときには、判定エッジHLが時点(t0+Δt)から時点(t0+Δt+tdiff)までの期間内にあり、判定エッジLHが時点(t0+Δt)以降にあるときには、判定エッジHLが時点(t0+Δt+tdiff)以降にあるようにする。
【0045】
このように時間差tskewが設定されている場合、判定対象信号HCMPの立下り時間が立上り時間に等しいときにFF201に格納される論理値に等しいレベルの論理値がFF203に格納されることになり、この論理値をセレクタ302が選択しなければならない。そして、この場合には、図2から明らかなように、FF202には、遅延判定対象信号HCMP’の時間帯[6]でのレベル(即ち、Hレベル)が、FF204には、同じく時間帯[6]または[7]でのレベル(即ち、Hレベル)が夫々論理値として格納されることになる。従って、選択信号生成回路301は、FF202,204の格納論理値がともにHレベルであるとき、選択信号yをLレベルにする。
【0046】
判定エッジLHが判定対象信号HCMPの時間帯[1],[3],[4],[5],[7],[8]にあるときには、FF201,203には、判定対象信号HCMPの安定したレベルが論理値として格納されているので、FF201,203のいずれの格納論理値をセレクタ302が選択してもよい。この場合には、判定エッジLHが時間帯[1],[3]にあるときには、FF202の格納論理値が常にLレベルであり、また、判定エッジLHが時間帯[8]にあるときには、FF204の格納論理値はLレベルである。このように、判定エッジLHが時間帯[1],[3],[8]にあるときには(即ち、FF202,204の格納論理値の少なくとも一方がLレベルであるとき)、FF201には、判定対象信号HCMPの安定したレベルが論理値として格納されるので、セレクタ302はこのFF201の格納論理値を選択するようにする。
【0047】
また、判定エッジLHが時間帯[4]にあって、FF202に遅延判定対象信号HCMP’の立上りのLレベルが論理値として格納されたときには、上記のことからして、セレクタ302はFF201の格納論理値を選択することになるが、FF202に遅延判定対象信号HCMP’の立上りのHレベルが論理値として格納されたときには、判定エッジHLの判定エッジLHに対する位相関係から、FF204にはHレベルの論理値が格納されることになる。このように、FF202,204の格納論理値がともにHレベルであるときには、上記のことから、セレクタ302はFF203の格納論理値を選択することになるが、このときの論理値はHレベルであって、FF201の格納論理値と等しく、全く問題とはならない。同様にして、判定エッジLHが時間帯[5]のとき、FF202,204の格納論理値がともにHレベルとなり、判定エッジLHが時間帯[7]にあるとき、FF202,204の格納論理値がともにHレベルとなることもあるが、このときのFF201,203の格納論理値は等しいので、セレクタ302がFF203の格納論理値を選択しても各別問題とはならない。
【0048】
以上のような選択信号yを生成する選択信号生成回路301の真理値表を図3に示す。
【0049】
次に、図4により、図1に示す実施形態の動作タイミングについて説明する。
【0050】
図示するタイミングで判定対象信号HCMPが入力されると、これがFF201,203にD入力として供給される。また、この判定対象信号は遅延回路103で時間tdly だけ遅延されて遅延対象判定対象信号HCMP’となり、FF202,204にD入力として供給される。
【0051】
かかる判定対象信号HCMPに対し、図示するタイミング▲1▼で判定エッジEHが供給されると、これにより、遅延回路101から判定エッジLHが出力されてFF201,202にクロックとして供給され、遅延回路102から判定エッジLHよりも時間tskewだけ遅れて判定エッジHLが出力され、FF203,204にクロックとして供給される。このとき、判定エッジLH,HLはともに判定対象信号HCMPの立上りよりも遅れ、かつ遅延判定対象信号HCMP’の立上りよりも進んだタイミングとする。
【0052】
FF201には、判定エッジLHのタイミングで判定対象信号HCMPのHレベルが論理値として格納され、FF202には、判定エッジLHのタイミングで遅延判定対象信号HCMP’のLレベルが論理値として格納され、FF203には、判定エッジHLのタイミングで判定対象信号HCMPのHレベルが論理値として格納され、FF204には、判定エッジHLのタイミングで遅延判定対象信号HCMP’のLレベルが論理値として格納される。この場合、FF202,204の格納論理値a,bはともにLレベルとなるので、選択信号生成回路301はHレベル(図3)の選択信号yを生成し、これにより、セレクタ302はFF201のHレベルの格納論理値を選択し、セレクタ302の出力はHレベルとなる。
【0053】
次に、タイミング▲2▼で判定エッジEHが供給され、これにより、判定対象信号HCMP及び遅延判定対象信号HCMP’のHレベル期間に遅延回路101から判定エッジLHが、判定対象信号HCMPのLレベル期間でかつ遅延判定対象信号HCMP’のHレベル期間に遅延回路102から判定エッジHLが夫々出力されたものとすると、FF201には、判定エッジLHのタイミングで判定対象信号HCMPのHレベルが論理値として格納され、FF202には、判定エッジLHのタイミングで遅延判定対象信号HCMP’のHレベルが論理値として格納され、FF203には、判定エッジHLのタイミングで判定対象信号HCMPのLレベルが論理値として格納され、FF204には、判定エッジHLのタイミングで遅延判定対象信号HCMP’のHレベルが論理値として格納される。この場合、FF202,204の格納論理値a,bはともにHレベルとなるので、選択信号生成回路301はLレベル(図3)の選択信号yを生成し、これにより、セレクタ302はFF203のLレベルの格納論理値を選択し、セレクタ302の出力はLレベルとなる。
【0054】
セレクタ302の出力は、判定エッジEHにより、FF611に格納される。従って、FF611の論理値は、判定エッジEHのタイミングでセレクタ302の出力がHレベルのとき、Hレベルとなり、セレクタ302の出力がLレベルのとき、Lレベルとなる判定エッジEHに立上り,立下りのタイミングが同期した2値信号となる。
【0055】
以上のように、判定対象信号HCMPの論理値の遷移方向(立上り,立下り)別にデスキューされた判定エッジで同時に格納した論理値を、その遅延時間tdly分だけ前の論理値により、判定対象信号HCMPの遷移方向を判定・選択し、判定対象信号HCMPの真の論理値を決定するものであるから、論理値格納回路1での論理値格納時の精度を向上させることができる。
【0056】
なお、以上の第1の実施形態では、判定対象信号HCMPの格納処理部分について説明したが、かかる実施形態には、図示しないが、図9のアナログコンパレータ2bから供給される2値信号LCMPを判定対象信号として処理する部分も含まれており、この部分での判定対象信号LCMPの論理値格納処理も、上記の判定対象信号HCMPと同様であることはいうまでもない。
【0057】
図5は本発明による試験装置の論理値格納回路の第2の実施形態を示すブロック図であって、その一部に図1に示す構成を用いたものである。但し、101’,102’は遅延回路、201’〜204’はD型のFF、301’は選択信号生成回路、302’,303はセレクタ、401,402はD型のFF、403,404はANDゲート、701は odd側格納回路、702はeven側格納回路であり、図1に対応する部分には同一符号をつけて重複する説明を省略する。
【0058】
この第2の実施形態は、図9に示す構成の試験装置において、上記の第1の問題点(立上り,立下りの時間差)を解消するとともに、図13で説明した第2の問題(FFのセットアップ時間差)も解消する構成をなすものである。
【0059】
図5において、この第2の実施形態は、同じ構成をなすodd側格納回路701とeven側格納回路702とを有する。odd側格納回路701には、ANDゲート403から判定エッジEHの1つおきのもの(これを、以下、odd判定エッジEHoという)が供給され、even側格納回路702には、ANDゲート404から判定エッジEHの他の1つおきのもの(これを、以下、even判定エッジEHeという)が供給される。ここで、odd側格納回路701と遅延回路103とによる構成部分は、図1に示した構成部分と同一の構成をなしており(odd判定エッジEHoが図1での判定エッジEHに相当する)、このodd判定エッジEHoで判定対象信号HCMPの論理値を格納する際の上記第1の問題点を解消するものである。同様にして、even側格納回路702と遅延回路103とによる構成部分も、図1に示した構成部分と同一の構成をなしており(even判定エッジEHeが図1での判定エッジEHに相当する)、このeven判定エッジEHeで判定対象信号HCMPの論理値を格納する際の上記第1の問題点を解消するものである。
【0060】
ここで、遅延回路101,101’の遅延量は等しく、また、遅延回路102,102’の遅延量も等しい。従って、odd側格納回路701とeven側格納回路702とは、同じ動作を判定エッジEHの供給毎に交互に行なうものであり、odd側格納回路701が動作してその結果の論理値がセレクタ302に得られると、セレクタ303がこれを選択してFF611に供給し、even側格納回路702が動作してその結果の論理値がセレクタ302’に得られると、セレクタ303がこれを選択してFF611に供給する。
【0061】
なお、これらodd側格納回路701とeven側格納回路702とでの第1の問題点を解消するための動作は、図1〜図4で説明したのと同様であるので、その詳細な説明は省略する。
【0062】
FF401,402とANDゲート403,404とは、入力される判定エッジEHをodd判定エッジEHoとeven判定エッジEHeとに分離するためのものである。
【0063】
この動作を図6で説明すると、FF401では、その反転出力がD入力となっており、従って、判定エッジEHが入力される毎にこの反転出力がレベル反転する。FF401のこの反転出力がFF402のD入力となるが、このFF402には、レベル反転された判定エッジEHがクロックとして供給される。従って、このFF402の非反転出力Qは、判定エッジEHの後端(立下り)毎にレベル反転する。このFF402の非反転出力Qを、レベル反転した後、ゲート信号としてANDゲート403に供給することにより、判定エッジEHからodd判定エッジEHoが抽出され、また、FF402の非反転出力Qをゲート信号としてANDゲート404に供給することにより、判定エッジEHからeven判定エッジEHe が抽出される。
【0064】
odd側格納回路701のFF201〜204は夫々、リセット端子Rを有しており、even側格納回路702の遅延回路101'で生成される判定エッジLH'によってリセットされる。同様に、even側格納回路702のFF201’〜204’も夫々、リセット端子Rを有しており、odd側格納回路701の遅延回路102で生成される判定エッジHLによってリセットされる。即ち、odd側格納回路701で判定対象信号HCMPの論理値を格納するときには、even側格納回路702のFF201’〜204’を全てリセットし、even側格納回路702で判定対象信号HCMPの論理値を格納するときには、odd側格納回路701のFF201〜204を全てリセットするものである。
【0065】
このようにすることにより、これらFF201〜204,201’〜204’は全て、判定対象信号HCMPや遅延判定対象信号HCMP’の論理値を判定エッジLH,HL,LH’,HL’のタイミングで格納するときには、それまでの格納論理値がLレベルにある。このため、これによって格納する論理値がHレベルであるときには、格納論理値がLレベルからHレベルに変化するが、格納する論理値がLレベルであるときには、格納論理値がそのままLレベルに保たれ、これらFF201〜204,201’〜204’の出力Qでは、HレベルからLレベルへの変化、即ち、立下りは生じない(なお、FF201〜204,201’〜204’がリセットされるときには、これらの出力QがHレベルからLレベルへ変化する場合もあるが、これは判定対象信号HCMPや遅延判定対象信号HCMP’の論理値を格納することによるものではない)。
【0066】
このように、立下りが生じないようにして、FF201〜204,201’〜204’に判定対象信号HCMPや遅延判定対象信号HCMP’の論理値を格納することができる。
【0067】
なお、FF201〜204,201’〜204’のリセット方法は、上記の方法に限るものではなく、夫々が新たに論理値を格納するときにリセットされていればよく、従って、そのためのリセット信号は別途作成するようにしてもよい。
【0068】
次に、図6により、この実施形態の動作について説明する。但し、ここでは、説明を煩雑にしないようにするために、判定エッジLH,HLのタイミングをほぼ等しく表わしており、判定エッジLH’,HL’のタイミングをほぼ等しく表わしている。
【0069】
図5及び図6において、判定対象信号HCMPと遅延判定対象信号HCMP’とが、図示するタイミングで、odd側格納回路701とeven側格納回路702とに供給されているものとする。
【0070】
かかる状態において、いま、▲1▼のタイミングで判定エッジEHが供給され、この判定エッジEHからANDゲート403でodd判定エッジEHoが得られ、odd側格納回路701で判定エッジLH,HLが生成されたものとする。そして、これら判定エッジLH,HLが判定対象信号HCMPのHレベル期間内で遅延判定対象信号HCMP’のLレベル期間内にあると、FF201〜204は既にリセットされているので、FF201には、判定対象信号HCMPのHレベルの論理値が格納されることにより、その出力はLレベルからHレベルに立ち上がる。また、FF202には、判定対象信号HCMP’のLレベルの論理値が格納されることにより、その出力はLレベルのままに維持される(即ち、HレベルからLレベルに反転することがない)。同様にして、FF203の出力はLレベルからHレベルに立ち上がり、FF204の出力はLレベルのままに維持される。
【0071】
先の説明から明らかなように、セレクタ302はFF201のHレベルの出力を選択し、また、セレクタ303は、FF401の非反転出力Qによって制御されることにより、このとき、セレクタ302の出力を選択してFF611に供給する。
【0072】
また、このとき、even側格納回路702では、FF201’〜204’がodd側格納回路701で判定エッジHLでリセットされることにより、それらの出力が全てLレベルとなる。
【0073】
次に、▲2▼のタイミングで判定エッジEHが供給され、この判定エッジEHからANDゲート404でeven判定エッジEHeが得られ、even側格納回路702で判定エッジLH’,HL’が生成されると、この判定エッジLH’,HL’によってFF201’〜204’がodd側格納回路701のFF201〜204と同じ動作を行なうが、これとともに、判定エッジLH’により、odd側格納回路701のFF201〜204が全てリセットされる。また、このときには、セレクタ303はeven側格納回路702のセレクタ302’の出力を選択し、FF611に供給する。
【0074】
次の▲3▼のタイミングで判定エッジEHが入力されたときには、odd側格納回路701で論理値の格納とeven側格納回路702のFF201’〜204’のリセットとが行なわれ、次の▲4▼のタイミングで判定エッジEHが入力されたときには、even側格納回路702で論理値の格納と odd側格納回路701のFF201〜204のリセットとが行なわれ、以下、順次かかる動作が繰り返される。
【0075】
以上のように、判定対象信号の新たな論理値を格納する前に、論理値格納手段としてのFF201〜204,201’〜204’をリセットをすることにより、論理値の格納が常にLレベルから行なわれることになり、FFのセットアップ時間差によって格納値が異なる、といったことが生ずることがなく、上記第2の問題も解消する。
【0076】
なお、以上の第2の実施形態では、判定対象信号HCMPの処理部分について説明したが、かかる実施形態には、図示しないが、図9のアナログコンパレータ2bから供給される2値信号LCMPを判定対象信号として処理する部分も含まれており、この部分での判定対象信号LCMPの論理値格納処理も、上記の判定対象信号HCMPと同様であることはいうまでもない。
【0077】
図7は本発明による試験装置の論理値格納回路の第3の実施形態を示すブロック図であって、104,105は遅延回路、501〜504はD型のFFであって、図1に対応する部分には同一符号をつけている。
【0078】
この第3の実施形態も、図9に示す構成の試験装置において、上記の第1,第2の問題を解消するものである。
【0079】
同図において、遅延回路101からの判定エッジLHは、クロックとしてFF201,202に供給されるとともに、遅延回路104で遅延されて遅延判定エッジdLHとなり、これがリセットパルスとしてFF201,202のリセット端子Rに供給される。同様にして、遅延回路102からの判定エッジHLは、クロックとしてFF203,204に供給されるとともに、遅延回路105で遅延されて遅延判定エッジdHLとなり、これがリセットパルスとしてFF203,204のリセット端子Rに供給される。また、FF201,202の出力は夫々FF501,502にD入力として供給され、遅延回路104からの遅延判定エッジdLHをクロックとしてそれらの論理値が夫々FF501,502に格納される。同様にして、FF203,204の出力は夫々FF503,504にD入力として供給され、遅延回路105からの遅延判定エッジdHLをクロックとしてそれらの論理値が夫々FF503,504に格納される。
【0080】
選択信号生成回路301はFF502,504の出力a,bをもとに、図4に示した真理値表に従って、選択信号yを生成する。セレクタ302は、この選択信号yのレベルに応じて、FF501,503のいずれかの出力を選択し、FF611に供給する。
【0081】
以上以外の構成,動作は、図1に示した第1の実施形態と同様である。従って、一例として、判定エッジLH,HLの位相関係は、この第1の実施形態の場合と同様である。
【0082】
次に、図7の各部の信号のタイミング関係を示す図8を用いて、この第3の実施形態の動作を説明する。
【0083】
図7で図示するタイミングで判定対象信号HCMPが入力されてFF201,203にD入力として供給され、また、この判定対象信号HCMPが遅延回路103で遅延時間tdly(図2)だけ遅延された得られる遅延判定対象信号HCMP’は、FF202,204に供給される。かかる状態で、図示する▲1▼のタイミングで判定エッジEHが入力されたとき、遅延回路101から出力される判定エッジLHが判定対象信号HCMPのHレベルの期間内でかつ遅延判定対象信号HCMP’のLレベルの期間内にあり、また、遅延回路102から出力される判定エッジHLが判定対象信号HCMPと遅延判定対象信号HCMP’とのHレベルの期間内にあるとすると、FF201に判定対象信号HCMPのHレベルが、FF202に遅延判定対象信号HCMP’のLレベルが、FF203に判定対象信号HCMPのHレベルが、FF204に遅延判定対象信号HCMP’のHレベルが夫々論理値として格納される。
【0084】
このように、各FF201〜204に論理値が格納されると、遅延回路104で所定時間判定エッジLHを遅延して得られる遅延判定エッジdLHにより、FF201,202に格納された論理値が夫々FF501,502に格納され、その後直ちに、この遅延判定エッジdLHにより、FF201,202がリセットされる。同様にして、遅延回路105で所定時間判定エッジHLを遅延して得られる遅延判定エッジdHLにより、FF203,204に格納された論理値が夫々FF503,504に転送されて格納され、その後直ちに、この遅延判定エッジdHLにより、FF203,204がリセットされる。
【0085】
このようにして、FF201〜204に判定対象信号HCMPや遅延判定対象信号HCMP’の論理値が格納されると、遅延回路104,105の遅延時間に等しい時間後、これら論理値はFF501〜504に転送されて格納される。この転送が終わると、これらFF201〜204はリセットされるので、次のタイミング(この場合、▲2▼のタイミング)で入力された判定エッジEHから遅延回路101,102で作成される判定エッジLH,HLでFF201〜204に判定対象信号HCMPや遅延判定対象信号HCMP’の論理値を格納するときには、FF201〜204の格納論理値は全てLレベルあるものであるから、新たに格納する判定対象信号HCMPや遅延判定対象信号HCMP’の論理値がHレベルであるときには、FF201〜204に格納される論理値はLレベルからHレベルに変化するが、新たに格納する判定対象信号HCMPや遅延判定対象信号HCMP’の論理値がLレベルであるときには、FF201〜204に格納される論理値はLレベルにそのまま維持されることになる。
【0086】
従って、FF201〜204では、判定対象信号HCMPや遅延判定対象信号HCMP’の論理値を新たに格納するときには、格納論理値がHレベルからLレベルに、即ち、立ち下がることがなく、上記の第2の実施形態と同様、上記の第2の問題(即ち、FFのセットアップの時間差による問題)を解消することができることになる。
【0087】
また、FF501〜504には、FF201〜204で取り込んだ論理値と同じ論理値が格納されることになるので、選択信号生成回路301はFF202が取り込んだ論理値と等しいFF502の出力aとFF204が取り込んだ論理値と等しいFF504の出力bとから、図2に示したような真理値表に基づいて、選択信号yを生成する。この選択信号yにより、セレクタ302は先の実施形態でのセレクタ302と同様に動作し、FF501,503のいずれかの出力を選択してFF611に供給する。この場合には、図8から明らかなように、FF202の出力aがLレベル、FF204の出力bがHレベルであるから、図4により、選択信号yはHレベルとなり、セレクタ302はFF501の出力を選択する。
【0088】
ここで、▲2▼のタイミングで判定エッジEHが入力されて判定エッジLH,HLが判定対象信号HCMPの立下りの部分にあり、図示するように、FF201,202,204の格納論理値がLレベルからHレベルに立上り、FF203の格納論理値がLレベルのままに保持されるものとすると、これら論理値がFF501〜504に転送されてFF501,502,504の出力がHレベとなり、FF502の出力はLレベルとなる。この場合には、図4の真理値表から、選択信号生成回路302はLレベルの選択信号を発生し、これにより、セレクタ302はFF503のLレベルの出力を選択することになる。
【0089】
このようにして、この第3の実施形態においても、判定エッジLHが判定対象信号HCMPの立下りにあるときには、これより判定エッジLH,HLの上記時間差tskewだけ遅れたタイミングの判定対象信号HCMPのレベルを格納しているFF503の出力を選択するものであるから、判定対象信号HCMPの立上りと立下りの特性の違いに影響されることなく、判定対象信号HCMPの正確な論理値を得ることができる。即ち、この第3の実施形態においても、上記の第1の問題点を解消することができる。
【0090】
なお、以上の第3の実施形態では、判定対象信号HCMPの処理部分について説明したが、かかる実施形態には、図示しないが、図9のアナログコンパレータ2bから供給される2値信号LCMPを判定対象信号として処理する部分も含まれており、この部分での判定対象信号LCMPの論理値格納処理も、上記の判定対象信号HCMPと同様であることはいうまでもない。
【0091】
【発明の効果】
以上説明したように、本発明によれば、高精度な論理値格納回路を実現するため、判定対象信号の立上り,立下りのレベル遷移時間差による判定対象信号の論理値格納の時間差や、論理値の格納手段の判定エッジに対するデータセットアップ時間差による論理値格納値の変動ことを低減することができ、該判定対象信号の論理値を正確に抽出して格納することができて試験装置の精度をより向上させることができる。
【図面の簡単な説明】
【図1】本発明による試験装置の第1の実施形態での論理値格納回路を示すブロック図である。
【図2】図1に示す実施形態の動作を示す図である。
【図3】図1における選択信号生成回路の真理地表の一具体例を示す図である。
【図4】図1における各部の信号を示すタイミング図である。
【図5】本発明による試験装置の第2の実施形態での論理値格納回路を示すブロック図である。
【図6】図5における各部の信号を示すタイミング図である。
【図7】 本発明による試験装置の第3の実施形態での論理値格納回路を示すブロック図
である。
【図8】図7における各部の信号を示すタイミング図である。
【図9】試験装置の一構成例を示すブロック図である。
【図10】図9におけるアナログコンパレータの一動作例を示す図である。
【図11】図9における論理値格納回路の一従来例を示すブロック図である。
【図12】図9に示す従来例での第1の問題点を示す図である。
【図13】図9に示す従来例での第2の問題点を示す図である。
【符号の説明】
1 論理値格納回路
2a,2b アナログコンパレータ
3 被試験LSI
41 タイミング発生部
42 パターン発生回路
43 試験波形生成回路
44 ドライバ
5 期待値比較回路
101〜105,101’,102’ 遅延回路
201〜204,201’〜204’ D型のフリップフロップ回路
301,301’ 選択信号生成回路
302,302’303 セレクタ
401,402 D型のフリップフロップ回路
403,404 ANDゲート
501〜504 D型のフリップフロップ回路
611 D型のフリップフロップ回路
701 odd側格納回路
702 even側格納回路
Claims (6)
- 試験波形に対する被試験デバイスからの応答信号を所定の閾値と比較し、該応答信号のレベルに応じた2値の判定対象信号を出力するコンパレータと、
該判定対象信号に対して所定のタイミングで判定エッジを発生するタイミング発生手段と、
該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する論理値格納手段と、
該論理値格納手段の出力と期待値とを比較して該被試験デバイスの良否を判定する比較手段と
を備え、該論理値格納手段が、
該タイミング発生手段で発生した該判定エッジを所定時間遅延して第1の判
定エッジを生成する第1の遅延手段と、
該タイミング発生手段で発生した該判定エッジを所定時間遅延し、該第1の
判定エッジに対し、該判定対象信号の立下り時間に応じてタイミングが調整
された第2の判定エッジを生成する第2の遅延手段と、
該第1の判定エッジのタイミングでの該判定対象信号の論理値を格納する第
1の格納手段と、
該第2の判定エッジのタイミングでの該判定対象信号の論理値を格納する第
2の格納手段と、
該第1,第2の格納手段に格納される論理値のいずれか一方を選択し、該比
較手段に供給する選択手段と
を有し、該第1の判定エッジが該判定対象信号の立下り期間やその近傍にあるとき、該選択手段が該第2の格納手段に格納されている論理値を選択し、
該論理値格納手段は、さらに、
入力される該判定対象信号を所定時間遅延する第3の遅延手段と、
該第3の遅延手段で遅延された該判定対象信号における該第1の判定エッジ
のタイミングでの論理値を格納する第3の格納手段と、
該第3の遅延手段で遅延された該判定対象信号における該第2の判定エッジ
のタイミングでの論理値を格納する第4の格納手段と、
該第3,第4の格納手段に格納される論理値の関係に基づいて、該選択手段
の選択動作を制御する手段と
を有することを特徴とする試験装置。 - 試験波形に対する被試験デバイスからの応答信号を所定の閾値と比較し、該応答信号のレベルに応じた2値の判定対象信号を出力するコンパレータと、
該判定対象信号に対して所定のタイミングで判定エッジを発生するタイミング発生手段と、
1つおきの該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する第1の論理値格納手段と、
他の1つおきの該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する第2の論理値格納手段と、
該第1の論理値格納手段に該判定エッジが供給されるとき、該第1の論理値格納手段に格納されている論理値を選択し、該第2の論理値格納手段に該判定エッジが供給されるとき、該第2の論理値格納手段に格納されている論理値を選択する第1の選択手段と、
該第1の選択手段の出力と期待値とを比較して該被試験デバイスの良否を判定する比較手段と
を備え、該第1,第2の論理値格納手段が夫々、
該タイミング発生手段で発生した該判定エッジを所定時間遅延して第1の判
定エッジを生成する第1の遅延手段と、
該タイミング発生手段で発生した該判定エッジを所定時間遅延し、該第1の
判定エッジに対し、該判定対象信号の立下り時間に応じてタイミングが調整
された第2の判定エッジを生成する第2の遅延手段と、
該第1の判定エッジのタイミングでの該判定対象信号の論理値を格納する第
1の格納手段と、
該第2の判定エッジのタイミングでの該判定対象信号の論理値を格納する第
2の格納手段と、
該第1,第2の格納手段に格納される論理値のいずれか一方を選択し、該第
1の選択手段に供給する第2の選択手段と、
少なくとも該第1,第2の判定エッジで該判定対象信号の論理値を新たに格
納する前に、該第1,第2の格納手段をリセットするリセット手段と
を有し、該第1の判定エッジが該判定対象信号の立下り期間やその近傍にあるとき、該第2の選択手段が該第2の格納手段に格納されている論理値を選択することを特徴とする試験装置。 - 請求項2において、
入力される前記判定対象信号を所定時間遅延する第3の遅延手段を有するとともに、
前記第1,第2の論理値格納手段は夫々、さらに、
該第3の遅延手段で遅延された前記判定対象信号における前記第1の判定エ
ッジのタイミングでの論理値を格納する第3の格納手段と、
該第3の遅延手段で遅延された前記判定対象信号における前記第2の判定エ
ッジのタイミングでの論理値を格納する第4の格納手段と、
該第3,第4の格納手段に格納される論理値の関係に基づいて、前記第2の
選択手段の選択動作を制御する手段と
を有し、該第3,第4の格納手段も、前記リセット手段により、少なくとも該第1,第2の判定エッジで該第3の遅延手段からの前記判定対象信号の論理値を新たに格納する前にリセットされることを特徴とする試験装置。 - 請求項3において、
前記リセット手段は、
前記第1の論理値格納手段の前記第1〜第4の格納手段を、前記第2の論理
値格納手段での前記第1の判定エッジのタイミングでリセットし、
前記第2の論理値格納手段の前記第1〜第4の格納手段を、前記第1の論理
値格納手段での前記第2の判定エッジのタイミングでリセットする
ことを特徴とする試験装置。 - 試験波形に対する被試験デバイスからの応答信号を所定の閾値と比較し、該応答信号のレベルに応じた2値の判定対象信号を出力するコンパレータと、
該判定対象信号に対して所定のタイミングで判定エッジを発生するタイミング発生手段と、
該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する論理値格納手段と、
該論理値格納手段の出力と期待値とを比較して該被試験デバイスの良否を判定する比較手段と
を備え、該論理値格納手段が、
該タイミング発生手段で発生した該判定エッジを所定時間遅延して第1の判
定エッジを生成する第1の遅延手段と、
該タイミング発生手段で発生した該判定エッジを所定時間遅延し、該第1の
判定エッジに対し、該判定対象信号の立下り時間に応じてタイミングが調整
された第2の判定エッジを生成する第2の遅延手段と、
該第1の判定エッジのタイミングでの該判定対象信号の論理値を格納する第
1の格納手段と、
該第2の判定エッジのタイミングでの該判定対象信号の論理値を格納する第
2の格納手段と、
該第1の格納手段に格納された論理値が転送される第3の格納手段と、
該第2の格納手段に格納された論理値が転送される第4の格納手段と、
該第3,第4の格納手段に格納される論理値のいずれか一方を選択し、該比
較手段に供給する選択手段と、
該第3,第4の格納手段に論理値を転送した後の該第1,第2の格納手段を
リセットするリセット手段と
を有し、該第1の判定エッジが該判定対象信号の立下り期間やその近傍にあるとき、該選択手段が該第4の格納手段に格納されている論理値を選択することを特徴とする試験装置。 - 請求項5において、
前記論理値格納手段は、さらに、
入力される前記判定対象信号を所定時間遅延する第3の遅延手段と、
該第3の遅延手段で遅延された前記判定対象信号における前記第1の判定エ
ッジのタイミングでの論理値を格納する第5の格納手段と、
該第3の遅延手段で遅延された前記判定対象信号における前記第2の判定エ
ッジのタイミングでの論理値を格納する第6の格納手段と、
該第5の格納手段に格納された論理値が転送される第7の格納手段と、
該第6の格納手段に格納された論理値が転送される第8の格納手段と、
該第7,第8の格納手段に格納される論理値の関係に基づいて、前記選択手
段の選択動作を制御する手段と
を有し、該第5,第6の格納手段も、該第7,第8の格納手段に論理値を転送した後、前記リセット手段により、リセットされることを特徴とする試験装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001165023A JP3880811B2 (ja) | 2001-05-31 | 2001-05-31 | 試験装置 |
US10/159,146 US6697755B2 (en) | 2001-05-31 | 2002-05-31 | Test apparatus |
US10/269,380 US6768953B2 (en) | 2001-05-31 | 2002-10-10 | Test apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001165023A JP3880811B2 (ja) | 2001-05-31 | 2001-05-31 | 試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002357646A JP2002357646A (ja) | 2002-12-13 |
JP3880811B2 true JP3880811B2 (ja) | 2007-02-14 |
Family
ID=19007750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001165023A Expired - Fee Related JP3880811B2 (ja) | 2001-05-31 | 2001-05-31 | 試験装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6697755B2 (ja) |
JP (1) | JP3880811B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5043927A (en) * | 1989-09-18 | 1991-08-27 | Tektronix, Inc. | Digital signal quality analysis using simultaneous dual-threshold data acquisition |
JPH06251096A (ja) * | 1993-02-24 | 1994-09-09 | Nec Ic Microcomput Syst Ltd | タイミング検証回路 |
US5446650A (en) * | 1993-10-12 | 1995-08-29 | Tektronix, Inc. | Logic signal extraction |
US6463392B1 (en) * | 1999-08-16 | 2002-10-08 | Agilent Technologies, Inc. | System and method for adjusting a sampling time in a logic analyzer |
-
2001
- 2001-05-31 JP JP2001165023A patent/JP3880811B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-31 US US10/159,146 patent/US6697755B2/en not_active Expired - Lifetime
- 2002-10-10 US US10/269,380 patent/US6768953B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2002357646A (ja) | 2002-12-13 |
US6697755B2 (en) | 2004-02-24 |
US20030040874A1 (en) | 2003-02-27 |
US20030167145A1 (en) | 2003-09-04 |
US6768953B2 (en) | 2004-07-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7627790B2 (en) | Apparatus for jitter testing an IC | |
US6996032B2 (en) | BIST circuit for measuring path delay in an IC | |
US7330045B2 (en) | Semiconductor test apparatus | |
US7216271B2 (en) | Testing apparatus and a testing method | |
EP1715355B1 (en) | Testing a device under test by sampling its clock and data signal | |
JP4419067B2 (ja) | ディジタルインターフェースを有する半導体装置、メモリ素子及びメモリモジュール | |
US7010729B2 (en) | Timing generator and test apparatus | |
US6636999B1 (en) | Clock adjusting method and circuit device | |
US7209849B1 (en) | Test system, added apparatus, and test method | |
JP4394788B2 (ja) | 遅延時間判定装置 | |
JP3880811B2 (ja) | 試験装置 | |
JPH0342810B2 (ja) | ||
US7620515B2 (en) | Integrated circuit with bit error test capability | |
JP4914771B2 (ja) | 半導体装置 | |
US6759885B2 (en) | Self-calibrating clock generator for generating process and temperature independent clock signals | |
US7353419B1 (en) | Apparatus and method to balance set-up and hold times | |
RU2806240C1 (ru) | Схема обнаружения и способ обнаружения | |
US6194926B1 (en) | Operation timing controllable system | |
US4901315A (en) | Integrated data and timing circuitry for automatic circuit tester | |
US20050240846A1 (en) | Accurate Generation of Scan Enable Signal when Testing Integrated Circuits Using Sequential Scanning Techniques | |
JP4945616B2 (ja) | ディジタルインターフェースを有する半導体装置 | |
KR20230047467A (ko) | 소스 동기화 디바이스 작동을 위한 장치 및 방법 | |
JPH04115082U (ja) | 波形発生装置 | |
JP2010286241A (ja) | 半導体試験装置 | |
JP2004144599A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041012 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060324 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060516 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060808 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061006 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061031 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061108 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131117 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |