KR100191143B1 - 고속패턴 발생기 - Google Patents

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Abstract

플래시 메모리와 같이 테스트 흐름이 변동하는 피측정 디바이스를 고속으로 시험할 수 있는 고속 패턴 발생기를 제공한다. 제1실시예로서 연산 제어메모리(12)로의 데이터를 출력하는 순서 제어부(11)에 논리 비교기(4)로부터의 매치 신호에 따라서 분기하는 분기선 데이터를 격납하는 저장 제지스터(300)를 설치한다. 그리고, 해당 매치 신호에 따라서, 초기 클록 발생부(161)로부터 초기 클록을 발생시키지 않는 금지 게이트(500)를 설치하여 고속 패턴 발생기를 구성한다. 제2실시예로서 시퀀스 제어부(11)에 매치 신호가 0인 경우에 반복하는 검증 횟수를 계수하는 매치 루프 카운터(600)를 설치한다. 그리고, 해당 검증 회수가 일정한 한도를 초과하면 분기하는 어드레스를 격납하는 제1레지스터(800)를 설치한다. 그리고, 매치 신호가 1인 경우에 시퀀서(113)가 분기하는 어드레스를 격납하는 제2레지스터(700)를 설치한다. 그리고, 해당 각 레지스터의 출력 데이터를 시퀀서(113)에 로드하는 선택기(414)를 설치하여 구성한다. 또한, 매치 명령시에 패턴 발생기내의 각 연산부의 파이프라인 구조의 다시 채우기 동작을 시스템 클록 수단(17)만을 설치하고 행하여 구성해도 좋다.

Description

고속 패턴 발생기
제1도는 본 발명의 제1실시예를 도시하는 패턴 발생기의 블록도.
제2도는 본 발명의 제1실시예에 의한 타이밍도.
제3도는 본 발명의 제2실시예를 도시하는 패턴 발생기의 블록도.
제4도는 본 발명의 제2실시예에 의한 타이밍도.
제5도는 종래 패턴 발생기에 의한 타이밍도.
제6도는 피측정 소자의 양호·불량도를 검사하는 반도체 감사 장치의 구성예를 도시한 도면.
제7도는 종래 패턴 발생기의 일예를 도시한 블록도.
제8도는 종래 다른 패턴 발생기를 도시한 블록도.
제9도는 어드레스 발생부(13)를 도시한 블록도.
제10도는 파이프라인 구조에 의한 연산을 분할한 예를 도시한 도면.
제11도는 플래시 메모리 검사의 어드레스를 순차적으로 기록/판독하는 경우의 흐름도.
제12도는 플래시 메모리 검사의 상세한 흐름도.
* 도면의 주요부분에 대한 부호의 설명
4 : 논리 비교부 11 : 시퀀스 제어부
12 : 연산 제어 메모리 13 : 어드레스 발생부
14 : 데이터 발생부 15 : 제어 신호 발생부
300 : 저장 레지스터
본 발명은 피측정 전자 소자를 검사하기 위한 검사 패턴 발생기에 관한 것으로, 특히 플래시 메모리와 같이 기록이나 소거를 복수 회의 동작에 필요하고, 또한 그 횟수가 일정하지 않으며, 검사 시퀀스가 검사 결과에 따라 변동하는 피측정 소자를 고속으로 검사할 수 있는 고속 패턴 발생기에 관한 것이다.
일반적으로, 반도체 검사 장치에서는 각종 피측정 소자를 고속으로 측정할 필요가 있으며, 이를 위해 검사 패턴을 발생시킬 필요가 있다.
피측정 소자의 양호 불량도를 검사하는 반도체 검사 장치의 구성예를 제6도에 도시한다. 제6도는 피측정 소자가 메모리인 경우의 예이다. 메모리용 패턴 발생기(1)로부터 어드레스, 데이터, 제어신호가 파형 정형기(2)로 공급된다. 그리고, 파형 정형기(2)에서 이들 신호가 정형되어 피검사 메모리 〔3;DUT(Device Under Test)라고도 함〕로 공급되어 기록된다.
다음에, 피검사 메모리(3)에서 읽어 낸 데이터는 논리 비교기(4)에서, 패턴 발생기(1)로부터 출력되는 기대치 신호와 비교된다. 논리 비교기(4)의 출력은 기대치와 피측정 메모리의 출력이 일치하는지의 여부를 나타나는데, 이를 매치 신호(match signal)라 한다. 상기 매치 신호는 패턴 발생기(1)로 피드백되고, 다음에 발생시킬 패턴을 결정하는 조건을 부여한다.
오류 메모리(5)는 오류 신호 〔이것은 논리 비교기(4)에서 출력되는 매치 신호와 동등함〕와, 패턴 발생기(1)로부터 공급되는 오류 메모리 어드레스 신호에 의해 각 어드레스에 대해 오류 정보를 저장한다. 그리고, 상기 일련의 동작은 전부 타이밍 발생기(6)로부터 각 부에 인가되는 클록에 동기하여 행해진다.
제7도에 종래의 패턴 발생기의 일예를 블록도로 나타낸다. 시퀀스 제어부(11)에서 출력된 데이터에 의한 연산 제어 메모리(12)가 액세스된다. 연산 제어 메모리(12)의 출력은 어드레스 발생부(13), 데이터 발생부(14), 제어 신호 발생부(15)에 인가되고, 이것들은 각각 어드레스 신호, 데이터 및 기대치 신호, 제어 신호를 발생한다.
시퀀스 제어부(11)에서는, 시퀀스 제어 메모리(111)에 저장되어 있는 데이터를 디코드부(112)에서 디코드하여 증가시키거나 홀드하여 레지스터(115)로부터 읽은 데이터를 로드하거나, 시퀀스 제어 메모리(111)로부터 읽은 데이터를 새롭게 로드하도록 시퀀서(113;sequencer)에 인가한다. 이 시퀀서(113)의 출력 데이터에 의해 연산 제어 메모리(12)가 액세스되고, 어드레스나 패턴 데이터 등의 연산 제어가 이루어진다.
다음으로는 종래의 또 다른 예를 설명한다.
제8도에 종래 기술에 따른 다른 패턴 발생기의 블록도를 도시한다. 시퀀스 제어부(11)에서 출력된 데이터에 의해 연산 제어 메모리(12)가 액세스된다. 연산 제어 메모리(12)의 출력은 어드레스 발생부(13), 데이터 발생부(14), 제어 신호 발생부(15)에 인가되며, 이것들은 각각 어드레스 신호, 데이터 및 기대치 신호, 제어 신호를 발생한다.
시퀀스 제어부(11)에서는 시퀀스 제어 메모리(111)에 저장되어 있는 데이터를 디코드부(112)에서 디코드하여 증가시키거나 홀드하여 레지스터(115)로부터 읽어 낸 데이터를 로드하거나, 시퀀스 제어 메모리(111)로부터 읽어 낸 데이터를 새롭게 로드하도록 시퀀서(113)에 인가한다. 또한, 명령에 따라서는 루프 카운터(116)의 설정 횟수만큼 시퀀서(113)을 홀드하는 경우도 있다. 상기 시퀀서(113)의 출력 데이터에 의해 연산 제어 메모리(12)가 액세스되고, 어드레스나 패턴 데이터 등의 연산 제어가 이루어진다.
이러한 각각의 종래예에서, 패턴 발생기(1)는 피측정 소자(3)에 인가되는 어드레스, 패턴 데이터, 제어 신호를 고속으로 발생시킬 필요가 있다.
고속 동작이 필요한 이유는 예를 들어 어드레스 발생의 경우에 관해서 설명한다. 제9도에 어드레스 발생기(13)의 블록도를 도시한다. 어드레스 발생기(13)는 X 어드레스 발생기(131), Y 어드레스 발생기(132), 어드레스 변환기(133) 등으로 구성된다. X, Y 어드레스 발생부는 연산 제어 메모리(12)로부터 출력되는 명령에 의해 연산을 행한다. 또한, X 어드레스와 Y 어드레스는 링크가 가능하며, Y 어드레스 발생기(132)는 X 어드레스 발생기(131)에서 나오는 캐리(carry)에 의해서도 제어된다. X 어드레스 발생기와 Y 어드레스 발생기에서 발생된 어드레스는 어드레스 변환기(133)에 들어 가서 논리 어드레스로부터 물리 어드레스로 변환되어 출력된다.
이러한 일련의 동작을 1회의 검사 사이클 내에 행하는 것은 어렵기 때문에, 여러 단계의 파이프라인 구조를 취하고, 선행 처리를 행하는 것이 일반적이다. 제10도에 파이프라인 구조에 연산을 분할한 예를 도시한다. 제10도에 도시된 바와 같이, 어드레스 연산은 복수의 사이클로 분할되어 처리된다. 이 경우, 피측정 소자(3)에 인가되는 어드레스를 발생하기까지 복수의 사이클이 필요하기 때문에 그 사이클분은 선행 처리하여 어드레스 연산을 행하고 있다.
그리고, 상기 파이프라인 구조에 대해서는 OR 게이트(17)를 통해 시스템 클록을 공급하여 동작시키고 있다. 또, 파이프라인 구조의 초기화가 필요한 경우에는 시스템 버스로에서 나오는 시작 신호에 의해 시작/정지 제어부(16)에서 초기 클록이 공급된다. 또한, 피측정 소자(3)의 출력과 기대치가 일치하는지를 판단하는 명령(이하, '매치 명령'이라 함)일 때에는 제8도에 도시된 바와 같이, 타이밍 발생기(6)에서 출력되는 매치 재시작 신호에 의해서도 시작/정지 제어부(16)에서 초기 클록이 공급된다.
피측정 소자(3)가 플래시 메모리와 같이 검사 시퀀스가 변동하는 소자인 경우에는 다음과 같은 이유로 앞에서 설명한 선행 처리를 행할 수 없다. 제11도는 플래시 메모리를 검사하기 위한 어드레스를 순차적으로 기록/판독하는 경우의 흐름도이다. 제11도에 도시된 바와 같이, 플래시 메모리의 경우, 검증한 결과가 합격(pass)인지 불합격(fail)인지에 의해 그 이후의 검사 시퀀스기 변한다. 즉, 플래시 메모리인 경우는 표준적인 똑같은 검사 시퀀스이 소자와 달리, 피측정 소자의 출력 결과에 의해 패턴 발생의 순서가 변하기 때문에 선행 처리를 할 수 없다.
이 때문에, 이러한 검사 시퀀스가 변동하는 피측정 소자를 측정하는 경우에는 다음과 같은 독특한 처리를 행하고 있다.
(1) 시퀀서(113)는 피측정 소자(3)의 출력과 기대치가 일치하는지 판단하는 매치 명령에 의해 홀드된다.
(2) 패던 발생기의 몇 개의 파이프라인 단계 다음에 피측정 소자의 판독이 행해지고, 그 결과에 의해, 즉 매치 신호에 의해 시퀀서의 분기처가 결정된다. 즉, 제11도의 검증 후 다음 어드레스로 진행할지, 또는 다시 한번 동일한 어드레스로 기록할지의 검사 시퀀스가 결정된다.
(3) 시작/정지 제어부(16)는 매치 신호가 패턴 발생기로 되돌아간 시점에서 타이밍 발생기의 매치 재시작 신호에 의해 시스템 버스로부터의 시작 시점과 마찬가지로 초기 클록 발생기(161)로부터 초기 클록을 발생시킨다.
(4) 상기 초기 클록에 의해 파이프라인을 다시 채우고, 피측정 소자(3)에 다음 패턴을 인가한다.
제5도 종래의 패턴 발생기에 의한 타이밍도를 도시한다. 이와 같이, 매치 명령시에 매치 신호가 0이든 1이든, 파이프라인의 초기화를 항상 행하기 위해서 동작 속도를 느리게 하지 않으면 안 되고, 따라서 검사 시간이 길어지는 결점이 있었다.
본 발명의 목적은 이러한 결점을 해소하여 플래시 메모리와 같이 기록이나 소거에 복수 회의 동작이 필요하고, 또한 그 횟수가 일정하지 않으며, 검사 시퀀스가 변동하는 피측정 소자를 고속으로 검사할 수 있는 고속 패턴 발생기를 제공하는 것을 목적으로 한다.
본 발명의 제1실시예에 의하면, 제1도에 도시된 바와 같이, 피측정 소자를 검사하는 패턴 발생기에는, 연산 제어 메모리(12)로 데이터를 출력하는 시퀀스 제어부(11)에 논리 비교기(4)의 매치 신호에 따라서 분기하는 분기처 데이터를 저장하는 저장 레지스터(300)를 설치한다. 그리고, 해당 매치 신호에 따라서 초기 클록 발생부(161)로부터 초기 클록을 발생시키지 않는 금지 게이트(500)를 설치하여 고속 패턴 발생기를 구성한다.
상기 저장 레지스터(300)른 시퀀서(113)의 출력 데이터에 1을 더하는 증가기(200)의 출력 데이터를 저장하고, 시퀀서(113)에 로드되는 데이터를 선택하는 선택기(414)에 저장 데이터를 부여하는 레지스터로 구성해도 좋다.
또한, 상기 금지 게이트(500)는 타이밍 발생기(6)의 매치 재시작 신호와 매치 신호를 인가하여 출력을 초기 클록 발생부(161)에 부여하는 AND 게이트(500)로 구성해도 좋다.
본 발명에 의하면, 매치 명령이 실행되면 시퀀스 제어부(11)에서는 그 때의 시퀀서(113)의 출력에 1을 더한 데이터를 저장 레지스터(300)에 저장한다. 다음에, 시퀀서(113)는 매치가 취해지지 않는 것으로 가정하여 매치 명령의 루프, 즉 프로그램과 검증을 반복적으로 실행한다. 그리고 나서, 패턴 발생기 내의 몇 개의 파이프라인 단계 다음에 검증 처리가 행해진다. 그 결과 매치가 생기지 않았을 때에는 매치 신호가 0이기 때문에, AND 게이트(500)에 의해 타이밍 발생기(6)에서 매치 재시작 신호가 나오는 것이 금지되므로, 시작/정지 제어부(16)로부터 초기 클록이 발생되는 일은 없다. 다음에, 매치 결과가 '합격'인 경우에는 매치 재시작 신호와 매치 신호와의 논리곱이 AND 게이트(500)에서 취해지고, 시작/정지 제어부(16)에서 초기 클록이 발생하며, 파이프라인을 다시 채운다. 이어서, 시퀀스 제어부(11)에서는 매치 신호가 1일 때에 저장 레지스터(300)에 저장한 데이터가 선택기(414)를 경유하여 시퀀서(113)에 로드되어 매치 명령의 루프로부터 빠져나오고 다음 명령을 실행한다.
이와 같이, 매치가 취해지지 않을 때에는 파이프라인의 초기화를 행하지 않으며, 패턴 발생기 동작 클록은 1회 발생된다. 그리고, 매치가 취해졌을 때에만 파이프라인의 초기화를 행한다. 이 때문에, 종래와 비하여 검사 공정의 고속화가 가능하다.
본 발명의 제2실시예에 의하면, 제3도에 도시된 바와 같이, 피측정 소자를 검사하는 패턴 발생기는, 연산 제어 메모리(12)로 데이터를 출력하는 시퀀스 제어부(11)에, 논리 비교기(4)의 매치 신호가 0인 경우에 반복되는 검증의 횟수가 카운트하는 매치 루프 카운터(600)를 설치한다. 그리고, 해당 검증 횟수가 일정한 한도를 초과하면 분기 어드레스를 저장하는 제1레지스터(800)를 설치한다. 그리고, 매치 신호가 1인 경우에 시퀀서(113)가 분기하는 어드레스를 저자는 제2레지스터(700)를 설치한다. 그리고, 해당 각 레지스터(700,800)의 출력 데이터를 시퀀서(113)에 로드하는 선택기(414)를 설치하여 고속 패턴 발생기를 구성한다.
매치 명령시에 패턴 발생기(1) 내의 각 연산부의 파이프라인 구조를 다시 채우는 동작을 타이밍 발생기(6)의 매치 재시작 신호를 사용하지 않고, 시스템 클록수단(17)만을 설치하여 행하도록, 상술한 고속 패터너 발생기를 구성해도 좋다.
본 발명에 의하면, 우선 초기 어드레스를 설정한 다음 기록 프로그램 명령, 기록 프로그램, 지속 기간, 기록 프로그램 검증 명령, 지속 기간 및 검증의 각 명령을 실행한다. 다음에, 패턴 발생기는 매치 신호가 1인지 0인지를 불문하고, 제12도의 순서에서 검증결과가 '불합격'이고 검증 한도가 '아니오'인 루프로 진행하여 순차적으로 실행된다. 그리고, 매치가 취해지지 않는 이상 상기 동작을 반복한다. 검증 횟수 한도를 초과하면, 금지 레지스터(800)의 데이터가 선택기(414)를 경유하여 시퀀서(113)에 로드되어 '불합격 정지'에서 패턴 발생을 종료한다.
매치가 취해졌을 때는 다음과 같은 동작을 행한다. 매치 신호가 디코드부로(112)에 들어가면, 시퀀서 제어부(11)에서는 분기 레지스터(700)의 데이터가 선택기(414)를 경유하여 시퀀서(113)에 로드된다. 이 때, 매치 루프 카운터(600)의 초기화도 동시에 이루어진다. 여기서, 만약 루프 카운터(116)가 영이 아니면, 즉, 검사 어드레스가 최종 어드레스가 아니면, 오퍼랜드 데이터(operand data)를 시퀀서(113)로 로드하여 프로그램/검증의 일련의 시퀀스가 계속하여 발생된다. 이 때, 어드레스 신호는 어드레스 발생기(13)에 의해 증가된다. 만약, 루프 카운터(116)가 영이면, 시퀀서(113)에 1을 더하고, '합격 정지'에서 패턴 발생을 종료한다.
이러한 방식으로, 매치가 취해졌을 때에는 시퀀스기 변경되기 때문에, 패턴 발생기 내의 파이프라인을 다시 채우지(refilled)않으면 안된다. 이 경우, 매치 신호는 반드시 지속 기간 사이클로 되돌아오므로, 이 지속기간의 시스템 클록을 이용하여 파이프라인의 다시 채우기를 행한다.
이와 같이, 본 발명에 의하면, 플래시 메모리 등의 검사에 있어서, 매치가 취해지지 않았을 때에는 검증한 결과를 기다리지 않고 다음 명령 실행으로 진행하고 파이프라린의 초기화는 행하지 않는다. 이 때문에, 종래에 비하여 검사 시간의 단축화가 가능하다. 또한 매치가 취해졌을 때에도 파이프라인의 초기화를 지속지간 사이클의 시스템 클록을 이용하여 행하고 있다. 또한, 제3도에 도시된 바와 같이, 종래 타이밍 발생기(6)로부터 시작/정지 제어부(16)에 부여하고 있던 매치 재시작 신호는 불필요하며, 따라서 사용되지 않는다. 이 때문에, 종래예 비하여 구성이 간단하다.
본 발명의 제1실시예를 도면을 참조하여 설명한다.
제1도는 본 발명의 실시예를 도시하는 패턴 발생기의 블록도이다. 제1도에 도시된 바와 같이, 시퀀스 제어부(11)에는 매치 사이클 시퀀서(113)의 출력 데이터에 1을 더하는 증가기(200)를 설치한다. 그리고, 이 증가기(200)의 출력 데이터를 저장하는 저장 레지스터(300)를 설치한다. 그리고, 저장 레지스터(300)의 출력 데이터를 시퀀서(113)에 로드하기 위한 선택기(414)를 설치한다.
시작/정지 제어부(16)에는 매치 신호가 0일 때 초기 클록 발생부(161)로부터 초기 클록을 발생시키지 않는 금지 게이트를 설치한다. 이 때문에, 타이밍 발새기(제6도의 '6')에서 나온 매치 재시작 신호와 매치 신호를 입력으로 하는 AND 게이트(500)를 설치한다. 그리고, AND 게이트(500)의 출력을 초기 클록 발생부(161)에 부여한다. 이렇게 해서, 본 발명에 의한 패턴 발생기를 구성한다.
본 발병에 따른 패턴 발생기의 동작은 다음과 같다.
(1) 시퀀스 제어부(11)에서는 매치 명령이 실행되었을 때, 시퀀서(113)의 출력값에 1이 더해진 데이터를 저장 레지스터(300)에 저장한다. 이러한 1이 증가한 어드레스는 매치 신호가 1일 때의 분기처를 나타낸다.
(2) 시퀀서(113)는 매치가 취해지지 않는 것으로 가정하고 매치 명령의 루프, 즉 프로그램과 검증을 반복 실행한다. 따라서, 종래와 같이 패턴 발생기 내의 몇 개의 파이프라인 단계 후에 행해지는 검증의 결과를 기다리지 않는다.
(3) 패턴 발생기 내의 몇 개의 파이프라인 단계 후에 검증이 행해진다. 그 결과 매치가 일어나지 않은 때에는 매치 신호가 0이기 때문에, AND 게이트(500)에 의해 타이밍 발생기(6)의 매치 재시작 신호가 금지되므로, 시작/정지 제어부(16)로부터 초기 클록이 발생되는 일은 없다. 따라서, 그 다음 명령을 그대로 실행한다. 이 경우, 시퀀서는 홀드하고 있지 않으므로, 파이프라인에는 매치가 취해지지 않을 때의 명령이 채워져 있다.
(4) 매치의 결과가 '합격'일 때에는 매치 재시작 신호와 매치 신호의 논리곱이 AND 게이트(500)에서 취해지고, 시작/정지 제어부(16)에서 초기 클록이 발생되어 파이프라인을 다시 채운다.
(5) 시퀀스 제어부(11)에서는 매치 신호가 1일 때, 저장 레지스터(300)에 저장된 데이터를 선택기(414)를 경유하여 시퀀서(113)에 로드하고, 매치 명령의 루프에서 빠져나와 다음 명령을 실행한다.
제2도에서 본 발명의 제1실시예에 의한 타이밍도를 실시한다. 이 제1실시예에 의하면, 플래시 메모리 등의 검사에서, 매치가 취해지지 않았을 때에는 파이프라인의 초기화를 행하지 않고 패턴 발생기 동작 클록은 1회 발생된다. 그리고, 매치가 취해졌을 때에만 파이프라인의 초기화를 행한다. 이 때문에, 종래와 비교하여 검사 시간이 줄고 고속 검사가 가능하다.
본 발명이 제2실시예를 도면을 참조하여 설명한다.
제3도는 본 발명의 실시예를 도시하는 패턴 발생기의 블록도이다. 제3도에서 도시된 바와 같이, 시퀀스 제어부(11)에는 매차기 일어나지 않았을 때 반복되는 검증의 횟수를 카운트하는 매치 루프 카운터(600)를 설치한다. 또한, 검증 횟수가 일정한 한도를 초과했을 때 분기되는 어드레스를 저장하는 금지 레지스터(800)를 설치한다. 또한, 매치가 취해졌을 때 시퀀서(113)가 분기하는 어드레스를 저장하는 분기 레지스터(700)를 설치한다. 그리고 이 분기 레지스터(700)의 출력 데이터나 금지 레지스터(800)의 출력 데이터를 시퀀서(113)에 로드하기 위한 선택기(414)를 설치한다.
이러한 제2실시예에서는 후술하는 바와 같이, 매치 신확 1일 때 기록 후 검증할 때가지의 대기 시간('지속 기간'이라고도 함)을 이용하고, 이 시간 사이에 파이프 라인의 초기화를 행한다. 또한, 매치 신호가 0일 때는 파이프 라인의 초기화를 행하지 않음으로써 검사 공정의 고속화를 도모하도 있다.
제12도에 플래시 메모리 검사의 상세한 흐름도를 도시한다. 제12도에 도시된 바와 같이, 기록 프로그램 검증 명령의 전후에는 반드시 수 ㎲ 내지 수십 ㎲의 지속기간, 즉 대기 시간이 필요하다. 또, 기록 프로그램 명령, 기록 프로그램, 기록 프로그램 검증 명령 및 검증의 각 사이클에 대해서는 100㎲ 정도로 동작하고 있다.
이 동작은 다음과 같이 행해진다.
(1) 먼저 초기 어드레스를 설정하여 기록 프로그램 명령, 기록 프로그램, 지속기간, 기록 프로그램 검증 명령, 지속 기간 및 검증의 각 명령을 실행한다. 여기서, 지속 기간 사이클은 시스템의 거의 최저 속도로 동작시켜 둔다. 예를 들어 지속 기간이 10㎲이고, 시스템의 최저 속도가 20㎱이면, 500 사이클을 루프하도록 어드레스를 설정한다.
(2) 패턴 발생기는 매치 신호가 1인지 0인지를 불문하고, 제12도에서 검증결과가 '불합격'이고 검증 한도가 '아니오'인 루프로 진행하여 순차적으로 실행한다.
(3) 매치가 취해지지 않는 이상 상기 동작을 반복한다. 검증 한도의 횟수를 초과하면, 금지 레지스터(800)의 데이터가 선택기(414)를 경유하여 시퀀서(113)로 로드되어 '불합격 정지'에서 패턴 발생을 종료한다.
(4) 매치가 취해졌을 때는 다음과 같은 동작을 행한다.
매치 신호가 디코드부(112)에 들어가면, 시퀀스 제어부(11)에서는 분기 레지스터(700)의 데이터가 선택기(414)를 경유하여 시퀀서(113)에 로드된다. 이때, 매치 루프 카운터(600)의 초기화도 동시에 행한다.
(A) 만약, 루프 카운터(116)가 영이 아니면, 즉 검사 어드레스가 최종 어드레스가 아니면, 오퍼랜드 데이터를 시퀀서(113)로 로드하여 프로그램/검증의 일련의 순서를 계속하여 발생한다. 이때, 어드레스 신호는 어드레스 발생기(13)에서 증가된다.
(B) 만약, 루프 카운터(116)가 영이면, 즉 검사 어드레스가 최종 어드레스이면, 시퀀서(113)에 1을 더하여 '합격 정지'에서 패턴 발생을 종료한다.
(5) 위에서 설명한 바와 같이, 매치가 취해졌을 때는 시퀀스가 변경되기 때문에, 패턴 발생기내의 파이프라인을 다시 채우지 않으면 안된다. 이 경우, 통상의 검증 사이클에서는 패턴 발생기로부터 패턴을 발생한 다음 매치 신호가 논리 비교기(4)로부터 되돌아오는 시간이 기껏해야 수 100㎱이다. 따라서, 매치 신호는 반드시 지속 기간 사이클 내에 있기 때문에, OR 게이트(17)를 통해서 이 지속 기간의 시스템 글록을 이용하여 파이프라인을 다시 채울 수 있다. 예를 들어 시스템의 속도가 32㎱, 지속 기간을 2㎲로 하면, 지속 기간의 사이클 수는 60 사이클 이상이 된다. 한편, 패턴 발생기내의 파이프라인의 단수는 많아도 수십단이므로, 결국 지속 기간의 시스템 클록을 이용하여 파이프라인을 다시 채울 수 있다.
제4도에 본 발명의 제2실시예에 의하나 타이밍도를 도시한다. 이 제2실시예에 의하면, 플래시 메모리 등의 검사에서, 매치가 취해지지 않았을 때에는 검증한 결과를 기다리지 않고 다음 명령 실행으로 진행하고, 파이프라인의 초기화는 행하지 않는다. 이 때문에, 종래에 비하여 검사 공정의 고속화가 가능하다. 또한, 매치가 취해졌을 때에도 파이프라인의 초기화를 지속 기간의 사이클의 시스템 클록을 이용하여 행하고 있다. 또, 제3도에 도시된 바와 같이, 종래 타이밍 발생기(6)로부터 시작/정지 제어부(16)에 부여하고 있던 매치 재시작 신호는 필요없으며, 사용하지 않는다. 이 때문에, 종래에 비하여 구성이 간단하다.
각 실시예는 이상 설명한 바와 같이 구성되어 있으므로, 다음에 기재하는 효과를 가진다. 즉, 플래시 메모리와 같이 기록이나 소거에 복수 회의 동작이 필요하고, 또한 긔 횟수가 일정하지 않으며, 검사 시퀀스가 변동하는 피측정 소자를 고속으로 검사할 수 있는 고속 패턴 발생기를 제공할 수 있다.

Claims (5)

  1. 전자 소자를 검사하기 위한 검사 패턴과 기대치를 발생하는 패턴 발생기에 있어서, 상기 검사 패턴은 전자 소자에 인가되고 이 전자 소자의 출력은 논리 비교기(4)에 의해 상기 기대치와 비교되며, 상기 논리 비뵤기(4)는 상기 전자 소자의 출력과 기대치가 일치하는 지를 나타내는 매치 신호를 출력하고, 상기 패턴 발생기는, 연산 제어 메모리(12)와, 상기 연산 제어 메모리(12)로 데이터를 출력하며, 상기 논리 비교기(4)의 매치 신호에 응답하여 분기처 데이터를 저장하는 저장 레지스터(300)를 갖는 시퀀스 제어부(11)와, 상기 매치 신호에 따라서 초기 클록 발생부(161)에서 초기 클록이 발생되는 것을 금지시키는 금지 게이트(500)를 포함하는 것을 특징으로 하는 고속 패턴 발생기.
  2. 제1항에 있어서, 상기 저장 레지스터(300)는 시퀀서(113)의 출력 매치 데이터에 1을 더하는 증가기(200)의 출력 데이터를 저장하고, 상키 시퀀서(113)에 로드되는 데이터를 선택하는 선택기(414)에 저장 데이터를 부여하는 저장 레지스터(300)인 것으르 특징으로 하는 고속 패턴 발생기.
  3. 제1항 또는 제2항에 있어서, 상기 금지 게이트(500)는 타이밍 발생기(6)에서 출력되는 매치 재시작 신호와 상기 매치 신호가 입력으로 인가되며, 출력을 초기 클록 발생부(161)에 부여하는 AND 게이트(500)인 것을 특징으로 하는 고속 패턴 발생기.
  4. 전자 소자를 검사하기 위한 검사 패턴을 발생하는 패턴 발생기에 있어서, 연산 제어 메모리(12)로 데이터를 출력하는 시퀀스 제어부(11)에 설치되며, 논리 비교기(4)에서 출력되는 매치 신호가 0인 경우에 반복되는 검증의 횟수를 카운트하는 매치 루프 카운터(600)와, 상기 검증 횟수가 일정한 한도를 초과하면 분기하는 분기 어드레스를 저장하는 제1레지스터(800)와, 상기 논리 비교기(4)의 매치 신호가 1인 경우에 시퀀서(113)가 분기하는 어드레스를 저장하는 제2레지스터(700)와, 상기 제1레지스터(700)와 제2레지스터(800)의 출력 데이터를 상기 시퀀서(113)에 로드하는 선택기(414)를 구비하는 것을 특징으로 하는 고속 패턴 발생기.
  5. 제4항에 있어서, 상기 논리 비교기(4)의 매치 신호가 0 또는 1인 경우에 상기 패턴 발생기(1) 내의 각 연사눕의 파이프라인 구조의 다시 채우기 동작을 시스템 클록 수단(17)만을 설치하여 행하는 것을 특징으로 하는 고속 패턴 발생기.
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