JP2000040389A - 半導体試験装置の試験方法 - Google Patents

Abstract

(57)【要約】 【課題】マッチモード機能を利用した複数ＤＵＴの同時
測定において、試験済のアドレス領域を重複試験しない
で効率的なデバイス試験方法を実現する半導体試験装置
の試験方法を提供する。 【解決手段】不揮発性メモリ若しくは不揮発性メモリを
内蔵する被試験デバイスの複数個の同時測定を行う半導
体試験装置において、マッチフェイルの発生の有無に拘
わらずパターンプログラムへ戻るマッチ命令をパターン
プログラムに記述しておき、マッチ命令の実行結果を受
けて、マッチフェイルした不良ＤＵＴの有無を検出判定
し、もしマッチフェイルした不良ＤＵＴが有る場合は不
良ＤＵＴを除去し、残りの試験続行アドレスを算出し、
残りの試験続行回数を算出し、前記試験続行アドレスと
前記試験続行回数とを試験開始条件にセットして継続す
るアドレスから試験続行する半導体試験装置の試験方
法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体試験装置
において、この半導体試験装置が備えているマッチモー
ド機能を利用して不揮発性メモリ若しくは該不揮発性メ
モリを内蔵するＤＵＴの複数個を同時測定する試験方法
に関する。

【０００２】

【従来の技術】不揮発性メモリ若しくは該不揮発性メモ
リを内蔵するデバイスの中で、例えばＥＥＰＲＯＭやフ
ラッシュメモリやフラッシュメモリ内蔵ＣＰＵ等の試験
では書込みと消去を繰返して所定の良否判定を行う。ま
たブロック単位の書込み・消去試験を行う試験形態もあ
る。これら書込み・消去の回数は数百回から数十万回と
有限の回数である為、デバイス試験においては可能な限
り回数を低減することが望まれる。また、複数ＤＵＴの
同時測定においては、書込み・消去完了するまでの回数
あるいは時間にばらつきを有している為、書込み・消去
の完了ステータス待ち等による同期待ちをして試験実施
する必要がある。以下の試験方法ではＤＵＴがフラッシ
ュメモリとした具体例で説明する。

【０００３】従来技術について、図３の複数ＤＵＴを同
時測定する試験工程図と、図４のメインプログラムのフ
ローチャート例と、図６（ａ）の要旨パターンプログラ
ム例とを参照して以下に説明する。尚、半導体試験装置
は公知であり技術的に良く知られている為、システム全
体の構成説明は省略する。更に、説明を簡明とする為
に、図３では同時測定するＤＵＴ個数Ｎが２個の場合と
し、メモリ構成はＸ方向２、Ｙ方向２の配列を有する簡
単なメモリ例とし、このときＤＵＴ１側がアドレス２の
位置でフェイル発生（図３Ａ参照）すると仮定した簡略
図で説明する。

【０００４】図４のフローチャートは、半導体試験装置
が備えているマッチモードの機能を用いて複数Ｎ個のＤ
ＵＴを同時測定して試験可能とする概念フローチャート
である。ここで、マッチモード（match mode）とは、半
導体試験装置が備えている公知の機能であり、ＤＵＴの
出力が比較用の期待値と一致若しくは不一致を検出し
て、リアルタイムにテスト・パターン発生シーケンスを
変更して動的な同期をとったり、また良否判定、その他
に使用される。尚、ロジックテスタにおいては、更にマ
ッチホールド機能を有し、マッチ検出したＤＵＴに印加
されている印加波形をホールド状態にする機能がある。
このマッチホールド機能を用いて、試験対象である複数
個の全ＤＵＴの同期待ちにおいて、例えば過剰な書込み
・消去とならないデバイス試験が実現できる。

【０００５】次に、図４の概念フローチャートを図３の
試験工程図及び図６（ａ）の要旨パターンプログラム例
と共に以下に説明する。尚、パターンプログラムには、
試験対象品種の複数ＤＵＴの同時測定に対応したパター
ンプログラムを予め作成し、かつ同時測定の為のマッチ
命令、例えばＪＦＦＩ命令をパターンプログラム内（図
６Ｄ参照）に記述しておく。

【０００６】ここでマッチ命令であるＪＦＦＩ命令と
は、マッチループ回数用のＦＩＤＸレジスタを備えて、
試験完了するまでの一連の動作をＯＳが自動的に試験実
行を制御管理する命令である。即ち、第１に、ＦＩＤＸ
レジスタによる所定のマッチループ回数Ｎlp以前におい
てはユーザーのパターンプログラム（図６Ｅ参照）がル
ープ実行され、全てのＤＵＴがマッチすれば、マッチ終
了処理を実行した後、パターンプログラムの次のステッ
プ（図６Ｄの次ステップ）に進む。但し当該マッチ命令
の通過の都度マッチ検出を行い、もしマッチ検出された
ＤＵＴが有れば、直ちに当該ＤＵＴへの試験パターンを
ホールド状態に制御する。この結果、当該ＤＵＴは以後
ＪＦＦＩ命令が終了するまでホールドされて、無用な過
剰書込み動作等の試験パターンの印加が回避される。第
２に、やがて、上記マッチループ回数Ｎlpの終了時点に
おいて、マッチ終了処理を実行した後、もしマッチフェ
イルが無ければ「ＭＥＡＳ ＬＰＡＴ」命令が正常終了
となり次へ進む。しかし、もしマッチフェイルが有れば
「ＭＥＡＳ ＬＰＡＴ」命令の実行直前に設定されてい
た当初の試験条件（図６Ｃ参照）を再度セットした後、
最初から「ＭＥＡＳＬＰＡＴ」命令を実行するように自
動制御する。このことは、不良ＤＵＴがあると、試験進
捗段階に拘わらず、残りの良品ＤＵＴに対して最初から
「ＭＥＡＳＬＰＡＴ」命令が再実行されることとなる。
当然ながら、ユーザーのパターンプログラムの進行は途
中で途切れてしまうこととなる。ここで上記終了処理の
実行内容は、もしマッチ検出されない不良なＤＵＴがあ
れば当該ＤＵＴに対してＦＡＩＬフラグをセットし、更
に、当該ＤＵＴを試験対象から自動的に除外（Rejectio
n）した後、自動的に当初のアドレス条件、当初の試験
回数値をインデックスレジスタへセットした後、残りの
正常なＤＵＴを対象として最初から試験実行する。従っ
て、ＪＦＦＩ命令においては、複数ＤＵＴの良否分別を
行いながら、残りの正常なＤＵＴが全てマッチして試験
完了するまでの一連の制御動作をＯＳ管理により自動的
に行なわれている。

【０００７】ステップ１０は、各種試験条件の設定であ
る。例えばダイナミック・ファンクションテストを行う
為のピン条件、判定条件、タイミング条件、使用する試
験パターン等の試験条件の設定である。この中にはＡＬ
ＰＧ（Algorithmic PatternGenerator）が備える内部演
算機能によるアドレス発生の開始アドレス設定用のＸア
ドレスレジスタＸＨ１、ＹアドレスレジスタＹＨ１が備
えられていて、この初期設定値を共に０値にセットした
アドレス０から開始する。また、任意繰返し回数の試験
パターンを発生可能とする為のインデックスレジスタＩ
ＤＸが備えられていて、これにはアドレス空間に相当す
る試験回数繰返しループする値を設定する。図３に示す
例ではアドレス空間が４なので値４が初期値としてセッ
トされる。尚、図６（ａ）の要旨パターンプログラムの
具体例では２つのインデックスレジスタＩＤＸ１、ＩＤ
Ｘ２（図６Ｃ参照）を用いている例なので、設定値は２
と２に別れる。

【０００８】測定実行ステップ２０は、例えば「ＭＥＡ
Ｓ ＬＰＡＴ」の測定開始命令が主部であり、上記試験
条件により、実際の演算レジスタへロード（図６Ｃ参
照）した後、マッチ用の試験パターン（図６Ｅ参照）を
ループ発生し、複数ＤＵＴへ同じパターンが印加され
て、一連のデバイス試験が行われる。図３の例では開始
のアドレス０から順次アドレス１，２，３の順番で書込
み試験を実施する。

【０００９】この動作を説明する。先ず、ＤＵＴ１、Ｄ
ＵＴ２に対して上記ＸアドレスレジスタＸＨ１／Ｙアド
レスレジスタＹＨ１の内容がＡＬＰＧ内の演算レジスタ
へロードされてアドレス発生を開始し、このアドレス発
生によってＤＵＴの該当アドレスが指示されて書込み実
行が行われる。即ち、当初はＸアドレスレジスタＸＨ１
＝０、ＹアドレスレジスタＹＨ１＝０であるから、図３
に示すアドレス０の試験実施を実行する。尚、アドレス
が進む毎に、上記インデックスレジスタＩＤＸ（ここで
は２つのＩＤＸ１，ＩＤＸ２）の内容が−１されてい
き、両方がゼロになると書込み試験は終了となる。

【００１０】ステップ１３０、１３２、１４０、１４５
は、マッチ機能を用いて複数Ｎ個のＤＵＴの同時測定に
対する一連の制御動作を、ＯＳ（Operating System）が
自動的に制御管理する内部処理手順である（図４Ａ参
照）。パターンプログラム中の「ＪＦＦＩ」命令（図６
Ｅ参照）の利用によって、複数Ｎ個のＤＵＴに対する一
連のデバイス試験の同期測定が、上述説明したマッチ命
令のように自動制御される。

【００１１】ステップ１３０はＯＳの管理下にある処理
であり、図６（ａ）のパターンプログラム内の「ＪＦＦ
Ｉ ＭＷ１」命令（図６Ｄ参照）の都度、マッチホール
ドの制御を行い、また所定のマッチループ回数Ｎlpとな
ったら、このループから抜けてマッチフェイル有無の検
出とその処理を行う。即ち、第１にマッチループ回数Ｎ
lpになるまでは、マッチ検出されたＤＵＴがあれば当該
ＤＵＴへの試験パターンをホールド状態に制御した後Ｅ
ＮＤステップ４８へ進んでユーザープログラム側へ戻
り、ループが継続される。第２に、マッチループ回数Ｎ
lpに達したとき、もしすべてマッチしていれば正常であ
るからＥＮＤステップ４８へ進んでユーザープログラム
側へ戻るが、もし未だマッチしていないＤＵＴが１つで
も有ればマッチフェイル（図３Ａ参照）であるから、プ
ログラムの実行権は強制的にＯＳに移行し、ステップ１
３２へ分岐する。

【００１２】ステップ１３２は、ＯＳ管理下にあり、自
動的に不良ＤＵＴの除外処理を行う。即ち、上記ステッ
プ１３０でマッチフェイルの発生が有ったＤＵＴが試験
対象から除外処理（リジェクト）が行われる（図３Ｃ参
照）。この結果、当該リジェクトデバイスは以後試験パ
ターンが印加されなくなり、期待値との比較も行われな
くなる。

【００１３】ステップ１４０は、ＯＳ管理下にあり、試
験するＤＵＴの有無チェックと分岐を行う。即ち、上記
リジェクト後において、残りの試験対象のＤＵＴの有無
をチェックする。前記チェック結果で、第１に試験対象
のＤＵＴが無ければ試験実行は全て終了となりＥＮＤス
テップ４８へ進む。第２に、試験対象のＤＵＴが残って
いれば残りのデバイスを試験する為に、ステップ１４５
に分岐する。

【００１４】ステップ１４５は、ＯＳ管理下にあり、残
りのデバイスを試験する為に、試験条件の初期設定を行
う。即ち、当初のＸアドレスレジスタＸＨ１／Ｙアドレ
スレジスタＹＨ１の内容、即ちアドレス０がセットさ
れ、及び当初のインデックスレジスタＩＤＸのインデッ
クス値４（実際には２つのインデックスレジスタＩＤＸ
１、ＩＤＸ２の例なので設定値は２と２）がセット（図
６Ｃ参照）される。この結果、測定実行ステップ２０の
先頭へ強制的にジャンプしてデバイス試験が最初から実
施される。このことは、既にＰＡＳＳしているＤＵＴ２
のアドレス空間、即ちアドレス０，１，２（図３Ｅ，
Ｆ，Ｇ参照）が重複して試験実施（図３Ｄ区間参照）さ
れることとなる。

【００１５】従って、従来の試験方法においては、最初
のアドレス０に戻って試験実施する為に、過剰書込みや
消去等になる難点がある。また、この重複するＤＵＴ２
への試験実施の時間も無駄時間となっている。

【００１６】

【発明が解決しようとする課題】ところでシステム構成
にもよるが、ロジックテスタでは同時測定するＤＵＴの
個数は２ステーションでは８個である。この為これら複
数ＤＵＴの何れかにメモリ不良部位が有ると、不良回数
の繰返し試験実施をすることになる。この結果、試験Ｐ
ＡＳＳ済みのアドレス空間に対して繰返し試験実施する
ことになる。例えば８個の場合は最悪８−１回もの繰返
し試験実施となる。このことは、有限の書込み回数、消
去回数のデバイスでは好ましくない。更に、重複するア
ドレスに対する試験実施は、試験するアドレスが最後の
方になるほど多くの無駄時間となり、デバイス試験のス
ループットを低下させる為、試験コスト高の要因となる
難点がある。これらの観点から、従来の試験方法による
マッチモード機能を利用した複数ＤＵＴの同時測定方法
においては実用上の難点がある。そこで、本発明が解決
しようとする課題は、マッチモード機能を利用した複数
ＤＵＴの同時測定において、試験済のアドレス領域を重
複試験しないで効率的なデバイス試験方法を実現する半
導体試験装置の試験方法を提供することである。

【００１７】

【課題を解決するための手段】第１に、上記課題を解決
するために、本発明の構成では、不揮発性メモリ若しく
は不揮発性メモリを内蔵する被試験デバイスの複数個の
同時測定を行う半導体試験装置の試験方法において、マ
ッチフェイルの発生の有無に拘わらず所定マッチループ
回数後にパターンプログラムへ制御権が戻るマッチ命令
（例えばＪＦＦＪ命令）をパターンプログラムに記述し
ておき、マッチ命令の実行結果を受けて、マッチフェイ
ルした不良ＤＵＴの有無を検出判定し、もしマッチフェ
イルした不良ＤＵＴが有る場合は当該不良ＤＵＴを除去
し、現時点のデバイス試験アドレスを読み出して残りの
試験続行アドレスを算出し、残りの試験続行回数を算出
し、前記試験続行アドレスと前記試験続行回数とを試験
開始条件にセットして継続するアドレスから試験続行す
ることを特徴とする半導体試験装置の試験方法である。
上記発明によれば、特にロジックテスタにおけるマッチ
モード機能を利用した不揮発性メモリを内蔵する複数Ｄ
ＵＴの同時測定において、試験済のアドレス領域を重複
試験しないで効率的なデバイス試験方法を実現する半導
体試験装置の試験方法が実現できる。

【００１８】第１図と第２図は、本発明に係る解決手段
を示している。第２に、上記課題を解決するために、本
発明の構成では、不揮発性メモリ若しくは不揮発性メモ
リを内蔵する被試験デバイスの複数個を同時測定し、前
記不揮発性メモリへのアドレスを発生するＡＬＰＧを備
え、複数ＤＵＴとの同期をとるマッチモード機能を備え
る半導体試験装置によって複数個のＤＵＴの同時測定を
行う半導体試験装置の試験方法において、ＤＵＴへ試験
パターンを印加するパターンプログラム内に所定マッチ
ループ回数の同期待ちをした後、前記パターンプログラ
ム自身へ制御権が戻るマッチ命令（例えばＪＦＦＪ命
令）を記述したパターンプログラムを用い、ユーザープ
ログラムからの測定開始命令（例えばＭＥＡＳ ＬＰＡ
Ｔ命令）により上記パターンプログラムが実行開始され
て複数ＤＵＴへ同一の試験パターンを印加し、前記パタ
ーンプログラム内における当該マッチ命令によって所定
マッチループ回数の同期待ちをした後、前記パターンプ
ログラムへ制御権が戻る測定実行ステップを具備し、前
記測定実行ステップによる所定マッチループ回数の同期
待ちの終了を受け、複数ＤＵＴのマッチフェイル有無の
フェイルステータス情報を読み出して、第１に、マッチ
フェイルの発生が無いときは、測定実行ステップに進ん
で継続して次の測定実行をし、第２に、複数ＤＵＴの何
れかにマッチフェイルが有るときはＤＵＴ除外ステップ
に進むマッチフェイル判定ステップを具備し、複数ＤＵ
Ｔのマッチフェイル有無の上記フェイルステータス情報
を受けて、マッチフェイルする当該ＤＵＴを検出特定
し、特定した当該ＤＵＴをデバイス試験から除外処理す
るＤＵＴ除外ステップを具備し、除外処理後の残りの試
験対象ＤＵＴにおいて、第１に試験対象ＤＵＴが無い場
合はデバイス試験を終了し、第２に試験対象ＤＵＴが有
る場合はアドレス算出ステップに進む試験対象ＤＵＴ判
定ステップを具備し、マッチフェイルが発生したアドレ
ス情報を読み出して、残りの試験続行アドレスを算出す
るアドレス算出ステップを具備し、マッチフェイルが発
生したときの残りのループ回数情報を読み出して、残り
の試験続行回数を算出する試験続行回数算出ステップを
具備し、上記残りの試験続行アドレスと上記残りの試験
続行回数を測定実行ステップで使用される試験開始条件
に更新設定して上記測定実行ステップへ進む測定繰返し
ステップを具備することを特徴とする半導体試験装置の
試験方法がある。

【００１９】また、ＤＵＴとしては不揮発性メモリ（例
えばフラッシュメモリ）若しくは不揮発性メモリを内蔵
するデバイス（例えばフラッシュメモリ内蔵ＣＰＵ）で
あることを特徴とする上述半導体試験装置の試験方法が
ある。

【００２０】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。

【００２１】本発明について、図１の複数ＤＵＴを同時
測定する試験工程図と、図２のメインプログラムとサブ
ルーチン・プログラムの概念フローチャートと、図５の
サブルーチン・プログラムの要旨と、図６（ｂ）の要旨
パターンプログラム例とを参照して以下に説明する。
尚、従来構成に対応する要素は同一符号を付す。

【００２２】図２のフローチャートについて、図１の試
験工程図と共に説明する。図２のメインプログラム側
は、ステップ１０とステップ１５とした簡明な例であ
る。ステップ１０は、従来と同様に各種試験条件の初期
設定である。この中で関連する要素としては、ＡＬＰＧ
によるアドレス発生の開始アドレス設定用のＸアドレス
レジスタＸＨ１、ＹアドレスレジスタＹＨ１があり、初
期設定値を共に０値にセットする。また、アドレス空間
に相当する試験回数をループするインデックスレジスタ
ＩＤＸがあり、値４を初期値としてセットする。尚、図
６（ｂ）の要旨パターンプログラムの具体例では２つの
インデックスレジスタＩＤＸ１、ＩＤＸ２（図６Ｆ参
照）を用いている例なので、従来と同様に、設定値は２
と２に別れて設定される。

【００２３】ステップ１５は汎用に利用可能なサブルー
チン・プログラムを単にＣＡＬＬする簡単な例である。
但し、このとき試験パターンのファイル名を渡すとき、
仮引数（アーギュメント：argument）で変数渡しをする
ことで、任意のパターンプログラムのファイル名を利用
できるように汎用性を与えておく。尚、所望によりサブ
ルーチン・プログラムの内容は、メインプログラム上に
記述して使用する形態でも良い。

【００２４】次に、サブルーチン・プログラムの説明に
先立って、ＯＳが管理処理するステップ２５，２６につ
いて説明する。ステップ２５，２６は、パターンプログ
ラム記述中におけるマッチ命令「ＪＦＦＪ」実行時にお
いて、ＯＳが制御管理している処理部分（図２Ａ参照）
である。図６（ｂ）には、このマッチ命令「ＪＦＦＪ」
を用いたパターンプログラム例を示す。この中に記述さ
れているマッチ命令「ＪＦＦＪ ＭＷ１」（図６Ｇ参
照）は、複数ＤＵＴの同時測定に対するマッチホールド
の制御が行なわれた後、ループ先のラベル「ＭＷ１」へ
所定マッチループ回数Ｎlpをループした後、ラベル「Ｂ
ＢＢ」へ分岐する。従って常にパターンプログラム側へ
制御権が戻ることとなる。

【００２５】ここでマッチ命令であるＪＦＦＪ命令と
は、分岐アドレス用のＢＡＲレジスタとマッチループ回
数用のＦＩＤＸレジスタを備えて、１個のＤＵＴさえマ
ッチ取れないときはマッチループ回数Ｎlpの通過後に無
条件でＢＡＲレジスタで指定する（図６Ｈ参照）パター
ンプログラム上の分岐アドレス（ここではラベル「ＢＢ
Ｂ」）へ分岐して終了する。つまり、マッチフェイル発
生時に制御権がユーザープログラムへ戻る命令である。
即ち、このＪＦＦＪ命令は、第１にＦＩＤＸレジスタに
よるマッチループ回数Ｎlp以前においてはユーザーのパ
ターンプログラムがループ実行され、全てのＤＵＴがマ
ッチすれば、マッチ終了処理を実行した後、パターンプ
ログラムの次のステップ（図６Ｇの次ステップ）に進
む。但し当該マッチ命令の通過の都度マッチ検出を行
い、もしマッチ検出されたＤＵＴが有れば、直ちに当該
ＤＵＴへの試験パターンをホールド状態に制御する。こ
の結果、当該ＤＵＴは以後ＪＦＦＪ命令が終了するまで
ホールドされて、無用な過剰書込み動作等の試験パター
ンの印加が回避される。第２にやがて、上記マッチルー
プ回数Ｎlpの終了時点において、マッチ終了処理を実行
した後ＢＡＲレジスタで指定する分岐アドレス「ＢＢ
Ｂ」へ分岐してＯＳの処理は終了する。ここでマッチ終
了処理とは、もしマッチ検出されない不良なＤＵＴがあ
れば当該ＤＵＴに対してＦＡＩＬフラグをセットし、逆
にマッチ検出されてホールド状態にあるＤＵＴはそのホ
ールド状態を解除して終了する。このことは従来のよう
に、ＯＳによる様々な自動的な処理管理が行われない為
に、マッチフェイルの有無、不良ＤＵＴの除外、残りの
試験ＤＵＴの有無、試験開始条件の算出・設定等の多く
処理管理を、自らの責任で後処理管理をするサブルーチ
ン・プログラムを作成（図５参照）する必要がある。

【００２６】次に、図２のサブルーチン・プログラムに
ついて説明する。サブルーチン・プログラムは、ステッ
プ２０，２２，３０，３４，４０，５０，５４，５６か
ら成る。この中で、ステップ３０，３４，４０，５０，
５４，５６が自身の責任で後処理管理をする部分であ
る。尚、参考として前記ステップに対応する、より具体
的なプログラム内容の要旨を図５に示す。このプログラ
ム例では従来同様に、Ｘアドレスに対応するインデック
スレジスタＩＤＸ１と、Ｙアドレスに対応するインデッ
クスレジスタＩＤＸ２の２つのインデックスレジスタを
試験回数用に用いている。

【００２７】そして、本発明のパターンプログラムに
は、図６（ｂ）のパターンプログラム例に示すように、
対応するマッチ命令、例えばＪＦＦＪ命令をパターンプ
ログラム内（図６Ｇ参照）に記述しておく。

【００２８】図２の測定実行ステップ２０は、試験パタ
ーンを印加して測定を開始する測定開始命令「ＭＥＡＳ
ＬＰＡＴ」が主部である。前記により図６（ｂ）に示
す要旨パターンプログラムが実行開始し、内部で試験回
数繰返して試験実行される。このとき、パターンプログ
ラム内のマッチ命令「ＪＦＦＪ」の実行の都度、ＯＳの
制御管理下であるステップ２５へ移行する。

【００２９】図２のステップ２５はＯＳの管理下にある
処理であり、上記パターンプログラム内の「ＪＦＦＪ」
命令の都度、マッチホールドの制御を行い、また所定の
マッチループ回数Ｎlpとなったら、このループから抜け
る。かつこのときにマッチ検出を行い、マッチフェイル
した当該ＤＵＴに対してマッチフェイルフラグをセット
して終了する。その後、ステップ３０のユーザー側のサ
ブルーチン・プログラムへ制御権が戻ってくる。

【００３０】ステップ３０は、マッチフェイル判定ステ
ップであり、前記測定実行ステップ２０による所定マッ
チループ回数Ｎlpの同期待ちの終了を受け、複数ＤＵＴ
のマッチフェイル有無のフェイルステータス情報を、例
えばフェイルメモリ（ＦＭ）からテスタバスを介して読
み出して、第１に、マッチフェイルの発生が無いとき
は、測定実行ステップ２０に進んで、順次次のアドレス
１，２，３により継続して測定実行をし、第２に、複数
ＤＵＴの何れかにマッチフェイルが有るときはＤＵＴ除
外ステップ３４に進む。

【００３１】ステップ３４は、ＤＵＴ除外ステップであ
り、複数ＤＵＴのマッチフェイル有無の上記フェイルス
テータス情報を受けて、マッチフェイルする当該ＤＵＴ
を検出特定し、特定した当該ＤＵＴをデバイス試験から
除外処理する。この例を、図５のステップ３４内の「Ｓ
ＥＴ ＲＥＪＥＣＴＩＯＮ」命令に示す。

【００３２】ステップ４０は、試験対象ＤＵＴ判定ステ
ップであり、上記の除外処理後の残りの試験対象ＤＵＴ
において、第１に試験対象ＤＵＴが無い場合はデバイス
試験は終了となり、第２に試験対象ＤＵＴが有る場合は
アドレス算出ステップ５０に進む。

【００３３】ステップ５０は、アドレス算出ステップで
あり、マッチフェイルが発生したアドレス情報を、例え
ばパターン発生器（ＰＧ）からテスタバスを介して読み
出して、残りの試験続行アドレス「#X_ADR」、「#Y_AD
R」を算出する。この例を、図５のステップ５０に示
す。

【００３４】ステップ５４は、試験続行回数算出ステッ
プであり、マッチフェイルが発生したときのインデック
スレジスタＩＤＸ１、ＩＤＸ２へ設定する残りのループ
回数情報を、例えばＰＧからテスタバスを介して読み出
して、残りの試験続行回数としてＩＤＸ１＝Ｘ３、ＩＤ
Ｘ２＝０を算出する。この例を、図５のステップ５４に
示す。

【００３５】ステップ５６は、測定繰返しステップであ
り、上記残りの試験続行アドレス「#X_ADR」、「#Y_AD
R」と，上記残りの試験続行回数ＩＤＸ１＝Ｘ３、ＩＤ
Ｘ２＝０を測定実行ステップ２０で使用される試験開始
条件に更新設定して上記測定実行ステップ２０へ進んで
実行再開する。この例を、図５のステップ５６に示す。

【００３６】上述発明のデバイス試験方法によれば、マ
ッチ命令の「ＪＦＦＪ」命令を用いるパターンプログラ
ムとし、ステップ３０，３４，４０，５０，５４，５６
による後処理プログラムを自身で備える試験方法とした
ことにより、マッチフェイルが発生しても、残りの良品
ＤＵＴに対して、試験済アドレス以後のアドレスから継
続して試験続行可能となるので、試験済のアドレス領域
を重複試験することが回避できる利点が得られる。特
に、有限の書込み回数、消去回数のデバイスでは、デバ
イス試験上におけるＤＵＴ劣化を最小にできるという品
質向上の観点からも好ましく、優れた利点といえる。更
に、試験済のアドレス領域の重複試験実施が無くなるの
で、その為の試験時間が解消される結果、デバイス試験
のスループットも改善される利点も得られる。

【００３７】尚、本発明の実現方法は、上述実施の形態
に示したフローチャート手順、あるいは具体的に示した
処理内容に限るものではない。例えば、マッチモード機
能において、マッチホールドが不要なＤＵＴあるいは試
験方法の場合においては、マッチ検出されたＤＵＴへの
印加波形をホールドするマッチホールド機能を備えてい
ない半導体試験装置にも、上述同様にして、マッチフェ
イルしたアドレスから継続して試験続行する試験方法が
適用可能である。また、ＤＵＴとしては、フラッシュメ
モリ以外の他の不揮発メモリを内蔵する他のデバイス
で、有限の書換え回数の他のデバイス、例えばＥＥＰＲ
ＯＭ、フラッシュメモリ内蔵ＣＰＵ、ＦＰＬＡ（Field
Programmable Logic Array）等のデバイスの複数個をマ
ッチモード機能を利用して同時測定を実施する試験方法
に対しても同様に適用できる。また、不揮発メモリ以外
にも、マッチモード機能を利用して同時測定を実施する
他の試験方法に適用しても良い。

【００３８】

【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、マッチフェイル発生においてもユーザープログ
ラム側へ制御が戻るマッチ命令を用い、後処理プログラ
ムを備える試験方法とすることにより、マッチフェイル
が発生しても、残りの良品ＤＵＴに対する、試験済アド
レス以後のアドレスから継続して試験続行可能となるの
で、試験済のアドレス領域を重複試験することが回避で
きる大きな利点が得られる。更に、試験済のアドレス領
域の重複試験実施の試験時間が解消される結果、デバイ
ス試験のスループットが改善されて、効率的なデバイス
試験方法を実現できる利点が得られる。従って本発明の
技術的効果は大であり、産業上の経済効果も大である。

【図面の簡単な説明】

【図１】本発明の、複数ＤＵＴを同時測定する試験工程
図。

【図２】図１に示すメインプログラムとサブルーチン・
プログラムの概念フローチャート。

【図３】従来の、複数ＤＵＴを同時測定する試験工程
図。

【図４】図３に示すメインプログラムの概念フローチャ
ート。

【図５】本発明の、サブルーチン・プログラムの要旨。

【図６】従来と、本発明の要旨パターンプログラム例。

【符号の説明】

２０ 測定実行ステップ ３０ マッチフェイル判定ステップ ３４ ＤＵＴ除外ステップ ４０ 試験対象ＤＵＴ判定ステップ ５０ アドレス算出ステップ ５４ 試験続行回数算出ステップ ＤＵＴ１，ＤＵＴ２ 被試験デバイス

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AA08 AC03 AD05 AE07 AE08 AE12 AG01 AG02 AG04 AH07 AK01 AK11 AK14 AK15 AL11 5L106 AA00 BB01 DD01 DD24 DD25 GG00

Claims (3)

【特許請求の範囲】
1. 【請求項１】 不揮発性メモリ若しくは該不揮発性メモ
   リを内蔵する被試験デバイス（ＤＵＴ）の複数個の同時
   測定を行う半導体試験装置の試験方法において、 マッチフェイルの発生の有無に拘わらずパターンプログ
   ラムへ戻るマッチ命令を該パターンプログラムに記述し
   ておき、該マッチ命令の実行結果を受けて、マッチフェ
   イルした不良ＤＵＴの有無を検出判定し、もしマッチフ
   ェイルした不良ＤＵＴが有る場合は当該不良ＤＵＴを除
   去し、残りの試験続行アドレスを算出し、残りの試験続
   行回数を算出し、前記試験続行アドレスと前記試験続行
   回数とを試験開始条件にセットして継続するアドレスか
   ら試験続行することを特徴とする半導体試験装置の試験
   方法。
2. 【請求項２】 不揮発性メモリ若しくは該不揮発性メモ
   リを内蔵する被試験デバイス（ＤＵＴ）の複数個を同時
   測定し、該不揮発性メモリへのアドレスを発生するＡＬ
   ＰＧを備え、複数ＤＵＴとの同期をとるマッチモード機
   能を備える半導体試験装置によって該複数個のＤＵＴの
   同時測定を行う半導体試験装置の試験方法において、 ＤＵＴへ試験パターンを印加するパターンプログラム内
   に所定マッチループ回数の同期待ちをした後該パターン
   プログラム自身へ戻るマッチ命令を記述したパターンプ
   ログラムを用い、ユーザープログラムからの測定開始命
   令により該パターンプログラムが実行開始されて複数Ｄ
   ＵＴへ同一の試験パターンを印加し、該パターンプログ
   ラム内における当該マッチ命令によって所定マッチルー
   プ回数の同期待ちをした後該パターンプログラムへ戻る
   測定実行ステップと、 該測定実行ステップによる所定マッチループ回数の同期
   待ちの終了を受け、複数ＤＵＴのマッチフェイル有無の
   フェイルステータス情報を読み出して、第１に、マッチ
   フェイルの発生が無いときは、測定実行ステップに進ん
   で継続して次の測定実行をし、第２に、複数ＤＵＴの何
   れかにマッチフェイルが有るときはＤＵＴ除外ステップ
   に進むマッチフェイル判定ステップと、 複数ＤＵＴのマッチフェイル有無の該フェイルステータ
   ス情報を受けて、マッチフェイルする当該ＤＵＴを検出
   特定し、特定した当該ＤＵＴをデバイス試験から除外処
   理するＤＵＴ除外ステップと、 除外処理後の残りの試験対象ＤＵＴにおいて、第１に試
   験対象ＤＵＴが無い場合はデバイス試験を終了し、第２
   に試験対象ＤＵＴが有る場合はアドレス算出ステップに
   進む試験対象ＤＵＴ判定ステップと、 マッチフェイルが発生したアドレス情報を読み出して、
   残りの試験続行アドレスを算出するアドレス算出ステッ
   プと、 マッチフェイルが発生したときの残りのループ回数情報
   を読み出して、残りの試験続行回数を算出する試験続行
   回数算出ステップと、 該残りの試験続行アドレスと該残りの試験続行回数を測
   定実行ステップで使用される試験開始条件に更新設定し
   て該測定実行ステップへ進む測定繰返しステップと、 を具備していることを特徴とする半導体試験装置の試験
   方法。
3. 【請求項３】 ＤＵＴは不揮発性メモリ若しくは該不揮
   発性メモリを内蔵するデバイスであることを特徴とする
   請求項１又は２記載の半導体試験装置の試験方法。