JP2001311766A - 半導体デバイス試験装置及び試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 複数の半導体デバイスを同時に試験する装置
であって、試験時間を短縮した半導体デバイス試験装置
を提供する。 【解決手段】本発明の半導体デバイス試験装置１００の
パターン発生器１０は、パターン発生器１０、基準クロ
ック発生器６０、タイミング発生器６２、波形整形器７
０、信号入出力部８０、比較ユニット９０、不良解析メ
モリ部１１０を備える。複数の半導体デバイス２００の
それぞれの状態を示す状態信号がアクティブとなった半
導体デバイスへの入力信号パターン１２の印加を停止
し、停止を解除させて入力信号パターン１２の印加を再
開し、入力信号パターン１２の印加を再開させる半導体
デバイス以外の半導体デバイスへの入力信号パターン１
２の印加を停止させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスを
試験する半導体デバイス試験装置に関し、特に試験の制
御シーケンスを停止した後、所定のアドレスから制御シ
ーケンスを再開することができるパターン発生器を備え
た半導体デバイス試験装置に関する。

【０００２】

【従来の技術】図１は、従来の半導体デバイス試験装置
におけるパターン発生器１０の構成を示すブロック図で
ある。パターン発生器１０は、マッチフェイル検出部２
０とシーケンス制御部４０とパターンデータメモリ５０
とを備える。パターン発生器１０の各部は制御装置２１
０によって制御され、基準クロック発生器６０から出力
されるクロック信号を受け取る。半導体デバイス試験装
置は、システムＬＳＩなどのロジックＩＣの試験に用い
られ、特に複数の半導体デバイスを同時に試験すること
ができる。

【０００３】パターン発生器１０は、試験対象たる半導
体デバイスに印加する入力信号パターン１２と、入力信
号パターン１２を印加したときに半導体デバイスから出
力されるべき期待値信号パターン１４とを所定の制御シ
ーケンスに従って発生させる。パターンデータメモリ５
０には、入力信号パターン１２及び期待値信号パターン
１４のデータが格納される。シーケンス制御部４０は、
パターンデータメモリ５０にアドレス信号４５を出力す
ることにより入力信号パターン１２及び期待値信号パタ
ーン１４を発生させる。また、シーケンス制御部４０
は、入力信号パターン１２が印加されたときに半導体デ
バイスから出力される出力信号パターンが期待値信号パ
ターン１４に基づいて定められる所望の値となったか否
かを示すマッチ信号９６を受け取る。マッチフェイル検
出部２０は、マッチ信号９６を待ち受けるマッチサイク
ルの間にマッチ信号９６を受け取らなかった場合にマッ
チフェイル信号２２をシーケンス制御部４０に出力す
る。

【０００４】シーケンス制御部４０は、パターンカウン
タ４２とアドレスカウンタ４４とコントローラ４６とを
含む。パターンカウンタ４２はマッチサイクルをカウン
トし、アドレスカウンタ４４は制御シーケンスのアドレ
スをカウントする。コントローラ４６は、所定の制御シ
ーケンスに従ってパターンカウンタ４２とアドレスカウ
ンタ４４とを制御し、マッチフェイル検出部２０にマッ
チサイクル中であることを知らせるマッチサイクル信号
４３を出力し、マッチフェイル検出部２０から出力され
たマッチフェイル信号２２を受け取る。また、コントロ
ーラ４６は、マッチフェイル信号２２を受け取ると、基
準クロック発生器６０によるクロック信号の生成を停止
させるクロック制御信号４８を出力する。

【０００５】コントローラ４６は、マッチサイクル中に
マッチ信号９６を受け取った場合にはそのまま制御シー
ケンスを続行させるようパターンカウンタ４２とアドレ
スカウンタ４４とを制御する。一方、マッチフェイル信
号２２を受け取ると制御シーケンスを停止させるようパ
ターンカウンタ４２とアドレスカウンタ４４とを制御す
るとともにクロック制御信号４８を出力するフェイルス
トップ処理を実行する。フェイルストップ処理により試
験は停止され、試験を再開する場合にはまた最初からや
り直さなければならない。

【０００６】複数の半導体デバイスの同時試験において
は、全ての半導体デバイスへの入力信号パターン１２の
書き込みと出力信号パターンの読み出しが正常に完了し
たかを確認しながら試験を進めていく。そのため、一連
の試験をいくつかのステップに区切り、これらの合間の
マッチサイクルと呼ばれる一定時間に各半導体デバイス
２００の読み書き完了を確認する（マッチを取る）。マ
ッチサイクル中にマッチが取れなかった場合は複数の半
導体デバイスのうちいずれかが不良デバイスであるとい
うことになり、試験を停止した後その不良デバイスを試
験対象から外して再度試験を開始する。

【０００７】図２は、従来の半導体デバイス試験装置を
用いて一個の半導体デバイスを試験する過程を示すフロ
ーチャートである。試験１（Ｓ１０２）において入力信
号パターン１２を半導体デバイスに印加する。その後マ
ッチサイクル（Ｓ１０４）において半導体デバイスから
出力された出力信号パターンが期待値信号パターン１４
に基づいて定まる所望の値と一致した（マッチが取れ
た）場合には、試験２（Ｓ１０６）が続いて行われる
が、一致しなかった（マッチが取れなかった）場合に
は、マッチフェイルとしてその時点で試験は終了され
る。続いて試験２（Ｓ１０６）の後のマッチサイクル
（Ｓ１０８）においても同様に処理される。また、試験
３（Ｓ１１０）が行われれば試験の全過程が完了する。

【０００８】図３は、従来の半導体デバイス試験装置を
用いて複数の半導体デバイスを同時に試験する過程を示
すフローチャートである。図に示される通り、試験１
（Ｓ１５２）を行った後、マッチサイクル（Ｓ１５４）
においてマッチが取れた場合には、試験２（Ｓ１５６）
が続いて行われるが、マッチが取れなかった場合には、
マッチフェイルとしてその時点で試験は停止される（Ｓ
１６２）。試験を停止した後、マッチフェイルが生じた
半導体デバイスを試験対象から外し、残りの他のデバイ
スについて試験を続行する場合は試験１（Ｓ１５２）を
最初から行い、続行しない場合はそのまま試験は終了す
る。続いて試験２（Ｓ１５６）が行われた場合のマッチ
サイクル（Ｓ１５８）においても同様に処理される（Ｓ
１６２、Ｓ１６４）。また、試験３（Ｓ１６０）が行わ
れれば試験の全過程が完了する。

【０００９】図４は、従来の半導体デバイス試験装置を
用いて複数の半導体デバイスを同時に試験する過程を示
すタイムチャートである。図に示される通り、試験１
（Ｓ２０２）を行った後、マッチサイクル（Ｓ２０４）
において複数の半導体デバイスのマッチを取る。ここで
一つでもマッチフェイルが生じた場合には全デバイスの
試験を停止する（Ｓ２０６）。そして、マッチフェイル
が生じた半導体デバイスを試験対象から外し（Ｓ２０
８）、残りの他の半導体デバイスについて試験１（Ｓ２
１０）からやり直す。その後、試験１（Ｓ２１０）、試
験２（Ｓ２１４）、試験３（Ｓ２１８）と行い、各マッ
チサイクル（Ｓ２１２、Ｓ２１６）でマッチフェイルが
生じなければ試験の全過程が完了する。

【００１０】

【発明が解決しようとする課題】従来、複数の半導体デ
バイスを同時に試験する場合、マッチサイクル中に一つ
の半導体デバイスにマッチフェイルが生じると、全ての
半導体デバイスの試験を停止し、マッチフェイルが生じ
た半導体デバイスを試験対象から外していた。しかも、
停止した残りの半導体デバイスの試験を完了させるため
には最初の試験から再度行わなければならなかった。こ
れでは複数の半導体デバイスを同時に試験して全体の試
験時間を短縮するという意義が失われてしまう。

【００１１】また、半導体デバイスとしてフラッシュメ
モリ内蔵のシステムＬＳＩを試験する場合、その途中で
マッチフェイルによって試験を一旦停止させて最初から
試験をやり直すと、試験が重複する分フラッシュメモリ
に過剰書込を生じさせることとなってデバイスを破壊さ
せてしまうおそれがあり、結果的に試験を行うことがで
きなくなるという欠点があった。

【００１２】さらに、半導体デバイスとしてＰＬＬデバ
イス（フェイズロックループデバイス）内蔵のシステム
ＬＳＩを試験する場合、試験を開始するまでに暫く連続
してクロックを印加してＰＬＬをロックする必要があ
る。そのため、試験途中でマッチフェイルによって試験
を一旦停止させ、残りの半導体デバイスについて試験を
やり直す場合、その都度暫くＰＬＬのロック待ちをしな
ければならなくなり、すぐに試験を再開できないという
難点があった。

【００１３】そこで本発明は、上記の課題を解決するこ
とのできる半導体デバイス試験装置及び試験方法を提供
することを目的とする。この目的は特許請求の範囲にお
ける独立項に記載の特徴の組み合わせにより達成され
る。また従属項は本発明のさらなる有利な具体例を規定
する。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態においては、複数の半導体デバ
イスを試験する半導体デバイス試験装置が、前記複数の
半導体デバイスのそれぞれに入力信号パターンを印加す
る信号入出力部と、前記複数の半導体デバイスのそれぞ
れの状態を示す状態信号がアクティブとなった半導体デ
バイスへの前記入力信号パターンの印加を停止させる第
１印加停止手段と、前記停止を解除させて前記入力信号
パターンの印加を再開させる印加再開手段と、前記入力
信号パターンの印加を再開させる前記半導体デバイス以
外の半導体デバイスへの前記入力信号パターンの印加を
停止させる第２印加停止手段とを有する。

【００１５】ここで、「第１印加停止手段」および「印
加再開手段」は後述するパターン発生器に含まれる構成
であってもよく、または後述する波形整形器に含まれる
構成であってもよい。「状態信号」には後述するマッチ
信号が含まれる。

【００１６】前記第１印加停止手段は、所定のサイクル
中に前記所定の信号がアクティブとなった半導体デバイ
スへの前記入力信号パターンの印加を前記サイクルの終
了まで停止させる手段であり、前記印加再開手段は、前
記サイクル後に前記印加を再開させる手段であり、前記
第２印加停止手段は、前記入力信号パターンの印加を再
開させる前記半導体デバイス以外の半導体デバイスへの
前記入力信号パターンの印加を前記試験の終了まで停止
させる手段であってもよい。前記複数の半導体デバイス
のそれぞれに印加するための入力信号パターンと、前記
入力信号パターンを印加したときに前記複数の半導体デ
バイスのそれぞれから出力されるべき期待値信号パター
ンとを発生させるパターン発生器と、前記複数の半導体
デバイスから出力される複数の出力信号パターンと前記
期待値信号パターンとを比較し、前記複数の出力信号パ
ターンのうち少なくともいずれかが前記期待値信号パタ
ーンに基づいて定まる所望の値となった場合にアクティ
ブのマッチ信号を出力する比較ユニットとをさらに備
え、前記第１印加停止手段は、前記マッチ信号がアクテ
ィブとなった前記半導体デバイスへの前記入力信号パタ
ーンの印加を停止させてもよい。

【００１７】前記半導体デバイス試験装置は、前記入力
信号パターンの波形を整形して前記半導体デバイスへ出
力する波形整形器をさらに備え、前記波形整形器は、前
記マッチ信号がアクティブとなった前記半導体デバイス
への前記入力信号パターンの少なくとも一部の出力を停
止し、前記停止を解除して前記入力信号パターンの出力
を再開し、前記出力を再開した前記半導体デバイス以外
の半導体デバイスへの前記入力信号パターンの出力を停
止してもよい。

【００１８】前記パターン発生器は、前記マッチ信号が
アクティブとなった前記半導体デバイスへの前記入力信
号パターンの印加停止を命令するアクティブの第１印加
停止信号を出力する第１停止信号出力部と、前記サイク
ル後に前記入力信号パターンの印加を再開させた前記半
導体デバイス以外の半導体デバイスへの前記入力信号パ
ターンの印加停止を命令するアクティブの第２印加停止
信号を出力する第２停止信号出力部とを有してもよい。
前記パターン発生器は、前記サイクル中に前記マッチ信
号がアクティブとならないマッチフェイルが複数の前記
半導体デバイスのうちのいずれかに生じたかどうかを検
出するマッチフェイル検出部と、前記マッチフェイル検
出部が前記マッチフェイルを検出した場合に、前記マッ
チフェイルがどの半導体デバイスに生じたかを記憶する
マッチフェイルレジスタと、前記マッチフェイルレジス
タに記憶された前記マッチフェイルが生じた半導体デバ
イス、および、前記サイクル中において前記マッチ信号
がアクティブになった半導体デバイスの双方に対して、
前記入力信号パターンの印加停止を命令する印加停止信
号を出力する停止信号出力部とをさらに備えてもよい。

【００１９】ここで、「第１停止信号出力部」は、後述
する「マッチフェイル検出部」と「停止信号出力部」と
を組み合わせた構成で実現してもよい。「第２停止信号
出力部」は、後述する「マッチフェイルレジスタ」と
「停止信号出力部」とを組み合わせた構成で実現しても
よい。

【００２０】本発明の他の形態においては、複数の半導
体デバイスを試験する半導体デバイス試験装置が、前記
半導体デバイスは、入力信号パターンの印加を所定の期
間連続して繰り返すことにより前記入力信号パターンが
示すデータを書込可能なデバイスであり、前記複数の半
導体デバイスのうちのいずれかに対する前記データの書
込が、前記所定の期間の前記印加によっては不完全であ
った場合に、前記書込が完全であった半導体デバイスの
前記試験を継続したまま、前記書込が不完全であった半
導体デバイスの前記試験を停止する停止手段を備える。
ここで、「停止手段」には、第１停止手段および第２停
止手段が含まれる。

【００２１】本発明の他の形態においては、複数の半導
体デバイスを試験する半導体デバイス試験方法が、前記
複数の半導体デバイスのそれぞれに入力信号パターンを
印加する印加段階と、前記複数の半導体デバイスのそれ
ぞれの状態を示す状態信号がアクティブとなった半導体
デバイスへの前記入力信号パターンの印加を停止させる
第１印加停止段階と、前記停止を解除させて前記入力信
号パターンの印加を再開させる印加再開段階と、前記入
力信号パターンの印加を再開させる前記半導体デバイス
以外の半導体デバイスへの前記入力信号パターンの印加
を停止させる第２印加停止段階とを有する。

【００２２】前記第１印加停止段階は、所定のサイクル
中に前記所定の信号がアクティブとなった半導体デバイ
スへの前記入力信号パターンの印加を前記サイクルの終
了まで停止させる段階であり、前記印加再開段階は、前
記サイクル後に前記印加を再開させる段階であり、前記
第２印加停止段階は、前記入力信号パターンの印加を再
開させる前記半導体デバイス以外の半導体デバイスへの
前記入力信号パターンの印加を前記試験の終了まで停止
させる段階であってもよい。

【００２３】なお、上記の発明の概要は、本発明の必要
な特徴の全てを列挙したものではなく、これらの特徴群
のサブコンビネーションもまた発明となりうる。

【００２４】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は請求の範囲に係
る発明を限定するものではなく、また実施形態の中で説
明されている特徴の組み合わせの全てが発明の解決手段
に必須であるとは限らない。

【００２５】（第１実施形態）図５は、半導体デバイス
試験装置１００の全体構成を示すブロック図である。図
に示される通り、半導体デバイス試験装置１００は、パ
ターン発生器１０と基準クロック発生器６０とタイミン
グ発生器６２と波形整形器７０と信号入出力部８０と比
較ユニット９０と不良解析メモリ部１１０とを備える。

【００２６】この半導体デバイス試験装置１００は、シ
ステムＬＳＩなどのロジックＩＣの試験に用いられ、特
に複数の半導体デバイス２００を同時に試験することが
できる。システムＬＳＩがフラッシュメモリを内蔵する
場合、試験パターンを所定の回数連続して印加しなけれ
ばならない。これは所定の回数だけデータを印加しなけ
ればそのデータの書き込みができないというフラッシュ
メモリの特性によるものである。書き込みに必要な印加
回数はフラッシュメモリの規格によるが、規格の回数は
必要な印加回数よりも多めに設定されている。例えば、
２０回程度の印加で書き込むことができるフラッシュメ
モリであっても、規格としては１００回としている場合
がある。

【００２７】複数のこのようなフラッシュメモリを同時
に試験する場合は時間短縮のために印加回数を全て２０
回とし、書き込みに失敗したものを試験対象から外して
残りのフラッシュメモリについて試験を続行する。試験
対象から外したフラッシュメモリについては例えば３０
回の印加回数で別途試験すればよい。このように、複数
の半導体デバイス２００の同時試験においては全ての半
導体デバイス２００に対し、入力信号パターン１２の書
き込みと出力信号パターン８８の読み出しが正常に完了
したかを確認しながら試験を進めていく方法が採られ
る。そのため、一連の試験をいくつかのステップに区切
り、これらステップの合間のマッチサイクルと呼ばれる
一定時間に各半導体デバイス２００の読み書き完了を確
認する（マッチを取る）。マッチサイクル中にマッチが
取れなかった場合は、試験を停止した後複数の半導体デ
バイス２００のうちマッチが取れなかったデバイスを試
験対象から外して試験を続行する。

【００２８】パターン発生器１０は、試験対象たる半導
体デバイス２００に印加する入力信号パターン１２と、
入力信号パターンを印加したときに半導体デバイス２０
０から出力されるべき期待値信号パターン１４とを所定
の制御シーケンスに従って発生させる。基準クロック発
生器６０は、パターン発生器１０とタイミング発生器６
２にそれぞれクロック信号ＣＬＫ１及びクロック信号Ｃ
ＬＫ２を出力する。また、基準クロック発生器６０は、
パターン発生器１０から出力されるクロック制御信号４
８に基づいて制御される。タイミング発生器６２は、半
導体デバイス２００への入力信号パターン１２の印加タ
イミングを制御するタイミング信号を、クロック信号Ｃ
ＬＫ２に基づき様々なタイミングで発生させる。

【００２９】波形整形器７０は、入力信号パターン１２
の波形を各半導体デバイス２００の特性に適合するよう
にそれぞれタイミング信号に基づいて整形し、また、タ
イミング信号に基づいて半導体デバイス２００への入力
信号パターン１２の印加を制御する。パターン発生器１
０から基準クロック発生器６０にクロック制御信号４８
が出力されると、基準クロック発生器６０からタイミン
グ発生器６２へのクロック信号ＣＬＫ２の出力が停止さ
れるとともに、タイミング発生器６２によるタイミング
信号の出力も停止される。そして、波形整形器７０の制
御により入力信号パターン１２の半導体デバイス２００
への印加が停止される。

【００３０】本実施形態においては、信号入出力部８０
に４つの入出力部８０Ａ、８０Ｂ、８０Ｃ及び８０Ｄが
備えられ、それぞれに一つずつ半導体デバイス２００が
差し込まれる。各信号入出力部８０Ａ、８０Ｂ、８０Ｃ
及び８０Ｄは、整形された入力信号パターンを受け取っ
てこれを各半導体デバイス２００の入力ピンにそれぞれ
印加するとともに、各半導体デバイス２００の出力ピン
から各出力信号パターン８８を受け取ってこれを出力す
る。信号入出力部８０は、たとえば半導体デバイス２０
０を差込み可能な差込スロットであってもよい。

【００３１】なお、本実施形態においては信号入出力部
８０として４つの入出力部８０Ａ、８０Ｂ、８０Ｃ及び
８０Ｄが備えられ４つの半導体デバイス２００を同時に
試験するが、入出力部とデバイスの数を４つ以外の個数
にすることもできる。また、必ずしも複数の半導体デバ
イス２００でなくてもよく、半導体デバイス２００を単
独で試験してもよい。

【００３２】比較ユニット９０は、出力信号パターン８
８と期待値信号パターン１４とを受け取って、タイミン
グ発生器６２が出力するタイミング信号に基づいてこれ
らを論理比較し、出力信号パターン８８と期待値信号パ
ターン１４に基づいて定まる所望の値とが一致する場合
にマッチ信号９６を出力する。

【００３３】比較ユニット９０は、比較器９２とマッチ
信号生成器９４とを含む。比較器９２は排他的論理和回
路を含み、出力信号パターン８８と期待値信号パターン
１４とを受け取って、タイミング発生器６２が出力する
タイミング信号に基づいて論理比較する。各半導体デバ
イス２００が出力する各出力信号パターン８８には、入
力信号パターン１２の書き込み又は出力信号パターン８
８の読み出しが正常に完了したことを示すマッチビット
がそれぞれ１ビットずつ含まれる。出力信号パターン８
８のうちどのビットがマッチビットであるかは試験や半
導体デバイス２００により異なり、期待値信号パターン
１４に基づいて比較器９２が判断する。

【００３４】比較器９２は、各出力信号パターン８８に
含まれる各マッチビットが期待値信号パターン１４に基
づいて定められる所望の値と一致するか否かを示す信号
をそれぞれマッチ信号生成器９４に出力する。マッチ信
号生成器９４は全ての出力信号パターン８８のマッチビ
ットが所望の値と一致した場合に１ビットのマッチ信号
９６を出力する。なお、本実施形態では全ての出力信号
パターン８８に対して１ビットのマッチ信号９６を出力
するが、各出力信号パターン８８ごとにそれぞれ１ビッ
トずつ出力してもよい。

【００３５】出力信号パターン８８が期待値信号パター
ン１４と一致しなかった（フェイルとなった）場合、比
較器９２は不良解析メモリ部１１０にフェイル信号を出
力する。フェイル信号は不良解析メモリ部１１０に格納
され、格納されたフェイル信号に基づいてどの半導体デ
バイス２００のどの箇所が不良箇所であるかが解析され
る。また、半導体デバイス試験装置１００の各部は制御
装置２１０によって制御される。

【００３６】図６は、試験対象たる半導体デバイス２０
０の一例であるシステムＬＳＩを示す。システムＬＳＩ
にはフラッシュメモリを内蔵したものやＰＬＬデバイス
を内蔵したものがある。本実施形態における半導体デバ
イス２００は、ＣＰＵ（中央処理装置）２０２とフラッ
シュメモリ２０４とＰＬＬデバイス２０６とを内蔵す
る。システムＬＳＩが内蔵するフラッシュメモリ２０４
に対してはデータの書き込みや読み出しを直接すること
ができないため、ＣＰＵ２０２にＣＰＵ制御信号を与え
ることによって入力信号パターン１２を印加させ出力信
号パターン８８を出力させる。フラッシュメモリ２０４
を内蔵するシステムＬＳＩの試験を途中で停止して最初
からやり直すと、重複して入力信号パターン１２を印加
することとなり過剰書込が生じる。しかし、フラッシュ
メモリ２０４は過剰にデータを書込まれると壊れてしま
うため、フラッシュメモリ２０４を内蔵するシステムＬ
ＳＩの試験を途中で停止して再開する場合は、停止した
試験から再開する必要がある。そこで本実施形態におい
ては、後述するように、再開アドレスのデータを保持し
て、これを基に試験を停止した時点から再開することを
可能としている。

【００３７】また、ＰＬＬデバイス２０６を内蔵するシ
ステムＬＳＩを試験する場合、試験開始前に予めクロッ
ク信号を印加してＰＬＬデバイス２０６をロックしてお
く必要がある。従って、試験を停止したときにクロック
信号も停止する場合には、試験の再開ごとに再度クロッ
ク信号も印加し直してＰＬＬデバイス２０６がロックす
るのを待たなければならない。そこで本実施形態におい
ては、後述するように、試験を停止してもクロック信号
を印加し続けて、ＰＬＬデバイス２０６のロックを待た
ずに再開することを可能としている。

【００３８】図７は、パターン発生器１０の構成を示
す。図に示される通り、パターン発生器１０は、シーケ
ンス制御部４０とパターンデータメモリ５０とマッチフ
ェイル検出部２０とフェイルモードセレクタ３０とフェ
イルモードレジスタ３２とを備える。

【００３９】パターンデータメモリ５０には、入力信号
パターン１２及び期待値信号パターン１４のデータが格
納される。シーケンス制御部４０は、パターンデータメ
モリ５０にアドレス信号を出力することにより入力信号
パターン１２及び期待値信号パターン１４を発生させ
る。また、シーケンス制御部４０は、マッチ信号生成器
９４からマッチ信号９６を受け取る。マッチフェイル検
出部２０は、マッチ信号９６を待ち受けるマッチサイク
ルの間にマッチ信号９６がアクティブにならないマッチ
フェイルが生じた場合にマッチフェイル信号２２を出力
する。

【００４０】フェイルモードセレクタ３０は、マッチフ
ェイル検出部２０からマッチフェイル信号２２を受け取
ると、フェイルモードレジスタ３２の設定値に基づき、
マッチフェイル時のシーケンス制御部４０の制御方法を
示すフェイルモード信号３４を出力する。

【００４１】シーケンス制御部４０は、パターンカウン
タ４２とアドレスカウンタ４４とコントローラ４６と再
開アドレスレジスタ４７とを含む。パターンカウンタ４
２はマッチサイクルをカウントし、アドレスカウンタ４
４は制御シーケンスのアドレスをカウントする。コント
ローラ４６は、所定の制御シーケンスに従ってパターン
カウンタ４２とアドレスカウンタ４４とを制御し、マッ
チフェイル検出部２０にマッチサイクル中であることを
知らせるマッチサイクル信号４３を出力し、マッチフェ
イル検出部２０からマッチフェイル信号２２を受け取
る。また、コントローラ４６は、マッチフェイル信号２
２に基づき、基準クロック発生器６０によるクロック信
号の生成を停止させるクロック制御信号４８を出力す
る。再開アドレスレジスタ４７には、停止した制御シー
ケンスを再開するときの再開アドレスが設定される。本
実施形態においては、試験を停止したアドレスの次のア
ドレスが再開アドレスとして再開アドレスレジスタ４７
に設定される。

【００４２】マッチフェイルが生じた場合のシーケンス
制御部４０による制御シーケンスの処理方法としては、
試験を終了させるフェイルストップ処理と、試験を停止
した後に再開アドレスから試験を再開するフェイルホー
ルド処理と、試験を停止したまま同一の入力信号パター
ン１２を半導体デバイス２００に繰り返し印加するフェ
イルバースト処理とがある。そして、フェイルモードレ
ジスタ３２には、マッチフェイル時にフェイルストップ
処理、フェイルホールド処理及びフェイルバースト処理
のいずれの処理方法を選択するかが設定される。

【００４３】フェイルストップ処理においては、マッチ
フェイルが生じたときにコントローラ４６がアドレスカ
ウンタ４４を制御してアドレス信号４５の発生を停止さ
せることにより入力信号パターン１２及び期待値信号パ
ターン１４の発生を停止させるとともに、基準クロック
発生器６０にクロック制御信号４８を出力して、入力信
号パターン１２の半導体デバイス２００に対する印加も
停止させる。この場合停止した試験を再開するには最初
の試験からやり直さなければならない。

【００４４】フェイルホールド処理においては、フェイ
ルストップ処理と同様、アドレス信号４５の出力を停止
し、クロック制御信号４８を出力するが、停止した試験
を再開するときには再開アドレスレジスタ４７に設定さ
れた再開アドレスから制御シーケンスを再開する。従っ
て、試験時間を短縮でき、また、半導体デバイス２００
へ重複して入力信号パターン１２を印加させず、フラッ
シュメモリ２０４を内蔵したシステムＬＳＩを破壊しな
い。

【００４５】フェイルバースト処理においては、マッチ
フェイルが生じたときに、アドレス信号４５の出力を停
止して入力信号パターン１２及び期待値信号パターン１
４の発生を停止させるとともに、同一の入力信号パター
ン１２を半導体デバイス２００へ繰り返し印加させる。
即ち、コントローラ４６がクロック制御信号４８を出力
しないため、基準クロック発生器６０からクロック信号
ＣＬＫ２を受けるタイミング発生器６２はタイミング信
号を出し続け、このタイミング信号を受ける波形整形器
７０は同一の入力信号パターン１２を繰り返し半導体デ
バイス２００に印加することとなる。停止した試験を再
開するときには再開アドレスレジスタ４７に設定された
再開アドレスから制御シーケンスを再開する。従って、
ＰＬＬデバイス２０６を内蔵したシステムＬＳＩの試験
を停止した場合でもクロック信号を印加させ続けられ、
試験を再開する際のＰＬＬデバイス２０６のロック待ち
をなくし、試験時間を短縮できる。

【００４６】図８は、アドレスカウンタ４４の構成を示
す。図に示される通り、アドレスカウンタ４４は、カウ
ント部１５０と一致検出部１５２と一致検出用レジスタ
１５４とモードセレクタ１５６とモードレジスタ１５８
とを含む。アドレスカウンタ４４は、主に半導体デバイ
ス２００の電流電圧特性を測定するＤＣパラメトリック
試験において用いられる。半導体デバイス２００の電流
電圧特性は、半導体デバイス２００の測定したいピンを
所望の状態にしてから電流又は電圧を変化させて測定す
る。半導体デバイス２００の測定したいピンを所望の状
態にするために、半導体デバイス２００に入力信号パタ
ーン１２を印加する制御シーケンスを進めて所望の状態
になるアドレスで停止する。

【００４７】カウント部１５０は、シーケンス制御部４
０の制御シーケンスのアドレスをカウントして一致検出
部１５２にアドレス信号を出力し、また、パターンデー
タメモリ５０に対しアドレス信号４５を出力する。一致
検出用レジスタ１５４には、半導体デバイス２００の測
定したいピンが所望の状態となる制御シーケンスのアド
レスを設定しておく。一致検出部１５２は、カウント部
１５０から受け取るアドレス信号と一致検出用レジスタ
１５４に設定されたアドレスとを比較し、一致した場合
に一致信号を出力する。一致信号を受けたモードセレク
タ１５６は、モードレジスタ１５８の設定値に基づいて
コントローラ４６に制御信号を出力する。

【００４８】モードレジスタ１５８には、コントローラ
４６による制御シーケンスの制御方法として、制御シー
ケンスを終了するストップ処理、制御シーケンスを停止
したアドレスの次のアドレスから再開するホールド処
理、及び、制御シーケンスを停止するとともに同一の入
力信号パターン１２を繰り返し印加するバースト処理の
いずれかの処理シーケンスが設定される。ストップ処理
においては、カウント部１５０によるアドレス信号４５
の出力を停止させ、コントローラ４６からクロック制御
信号４８を出力させることにより、入力信号パターン１
２及び期待値信号パターン１４の発生を停止させ、入力
信号パターン１２の半導体デバイス２００への印加を停
止する。制御シーケンスを再開するときは最初のシーケ
ンスから再度行われる。

【００４９】ホールド処理においては、カウント部１５
０によるアドレス信号４５の出力を停止させ、コントロ
ーラ４６からクロック制御信号４８を出力させることに
より、入力信号パターン１２及び期待値信号パターン１
４の発生を停止させ、入力信号パターン１２の半導体デ
バイス２００への印加を停止する。制御シーケンスを再
開するときは一致検出用レジスタ１５４に設定されたア
ドレスの次のアドレスから制御シーケンスが再開され
る。従って、試験時間を短縮でき、また、半導体デバイ
ス２００へ重複して入力信号パターン１２を印加させ
ず、フラッシュメモリ２０４を内蔵したシステムＬＳＩ
を破壊しない。

【００５０】バースト処理においては、カウント部１５
０によるアドレス信号４５の出力を停止させて、同一の
入力信号パターン１２を繰り返し半導体デバイス２００
に印加する。制御シーケンスを再開するときは一致検出
用レジスタ１５４に設定されたアドレスの次のアドレス
から制御シーケンスが再開される。従って、ＰＬＬデバ
イス２０６を内蔵したシステムＬＳＩの試験を停止した
場合でもクロック信号を印加させ続けられ、試験を再開
する際のＰＬＬデバイス２０６のロック待ちをなくし、
試験時間を短縮できる。

【００５１】なお、パターンカウンタ４２は、図８に示
されるアドレスカウンタ４４の構成と比較して、カウン
ト部１５０がパターンデータメモリ５０にアドレス信号
４５を出力する点を除き同様の構成を有し、パターンを
カウントする際にアドレスカウンタ４４と同様に制御シ
ーケンスを処理する。

【００５２】図９は、複数の半導体デバイス２００を同
時に試験する過程を示すフローチャートである。図に示
される通り、試験１（Ｓ２５２）を行った後、マッチサ
イクル（Ｓ２５４）においてマッチが取れた場合には試
験２（Ｓ２５６）が続いて行われる。

【００５３】マッチサイクル（Ｓ２５４）においてマッ
チが取れなかった場合にはマッチフェイルとしてその時
点で試験は停止され（Ｓ２６２）、停止アドレスの次の
アドレスが再開アドレスとして再開アドレスレジスタ４
７に設定される。フェイルモードセレクタ３０は、フェ
イルモードレジスタ３２の設定値に基づいて、フェイル
ストップ処理、フェイルホールド処理及びフェイルバー
スト処理のいずれかの処理シーケンスを選択する（Ｓ２
６２）。マッチフェイルとなった半導体デバイス２００
を試験対象から外し（Ｓ２６３）、残りの他のデバイス
について試験を再開するときに、再開アドレスレジスタ
４７に設定された再開アドレスを参照する（Ｓ２６
４）。この再開アドレスに基づいて、次の試験２から再
開される（Ｓ２５６）。

【００５４】続いて試験２（Ｓ２５６）が行われた後の
マッチサイクル（Ｓ２５８）においても、試験１の後の
マッチサイクルでの処理（Ｓ２５４、Ｓ２６２、Ｓ２６
３、Ｓ２６４）と同様に処理される（Ｓ２６６、Ｓ２６
７、Ｓ２６８）。また、試験３（Ｓ２６０）が行われれ
ば試験の全過程が完了する。

【００５５】図１０は、複数の半導体デバイス２００を
同時に試験する過程を示すタイムチャートである。図に
示される通り、試験１（Ｓ３０２）を行った後、マッチ
サイクル（Ｓ３０４）において複数の半導体デバイス２
００のマッチを取る。一つでもマッチフェイルが生じた
場合には全デバイスの試験を停止し（Ｓ３０６）、停止
アドレスの次のアドレスを再開アドレスとして再開アド
レスレジスタ４７に設定する。マッチフェイルが生じた
半導体デバイス２００を試験対象から外し（Ｓ３０
８）、残りの他の半導体デバイス２００について試験を
再開するときに、再開アドレスレジスタ４７に設定され
た再開アドレスを参照する（Ｓ３１０）。この再開アド
レスに基づいて、次の試験２から再開される（Ｓ３１
２）。試験２（Ｓ３１４）の後、マッチサイクル（Ｓ３
１６）でマッチフェイルが生じなければ、試験２（Ｓ３
１４）、試験３（Ｓ３１８）と行われ試験の全過程が完
了する。

【００５６】図１１は、シーケンス制御部４０の制御シ
ーケンスと、パターンデータメモリ５０に格納された入
力信号パターン及び期待値信号パターンとを対応させて
示す。図１１（Ａ）がシーケンス制御部４０の制御シー
ケンスを示し、図１１（Ｂ）がパターンデータメモリ５
０に格納されたデータを示す。また、入力されたアドレ
ス信号４５に対応して、パターンデータメモリ５０のピ
ン１からピン３２までのピンからそれぞれ３ビットずつ
入力信号パターン１２及び期待値信号パターン１４が出
力される。この３ビットのデータ０００から１１１は、
例えば０００がデータ０、００１がデータ１、０１０が
Ｐ（正クロック）、０１１がＮ（負クロック）、１００
がＬ（ローレベル）、１０１がＨ（ハイレベル）、１１
０がＺ（ハイゼット）、１１１がＸ（比較対象外）をそ
れぞれ示す。

【００５７】まず、アドレス＃００００から＃００２０
までは入力信号パターン１２を印加する試験１である。
アドレス＃００２１から＃００３０まではマッチサイク
ルであり、＃００３０から＃００２１へジャンプするル
ープである。本実施形態では、このループを１００回繰
り返す。このマッチサイクルの間に図１１（Ｂ）右側の
ように期待値信号パターンのうち所定のビットが所望の
値と一致するか否かを判断してマッチを取る。マッチが
取れた場合は＃００３１にジャンプし、マッチが取れな
い場合はマッチフェイルとして試験が停止される。アド
レス＃００３１から＃００５０までは入力信号パターン
１２を印加する試験２であり、アドレス＃００５１から
＃００６０までのマッチサイクルのループを１００回繰
り返す。マッチが取れればアドレス＃００６１にジャン
プし、マッチが取れなければ試験を停止する。

【００５８】図１２は、図８におけるアドレスカウンタ
４４の制御シーケンスを示す。アドレス＃００００がス
タートアドレスである。そして例えば、ストップ処理を
する場合にはアドレス＃５０００をストップアドレスと
して一致検出用レジスタ１５４に設定する。また、ホー
ルド処理又はバースト処理をする場合にはアドレス＃２
０００をホールドアドレス又はバーストアドレスとして
一致検出用レジスタ１５４に設定する。

【００５９】アドレス＃００００から入力信号パターン
１２を印加し始め、アドレス＃２０００をホールドアド
レス又はバーストアドレスとして設定した場合には、＃
２０００まで制御シーケンスが進んだときに、一致検出
部１５２が一致検出用レジスタ１５４の設定値との一致
を検出し、ホールド処理又はバースト処理の制御信号を
モードセレクタ１５６が出力する。アドレス＃５０００
をストップアドレスとして設定した場合には、アドレス
＃５０００まで制御シーケンスが進んだときに、一致検
出部１５２が一致検出用レジスタ１５４の設定値との一
致を検出し、ストップ処理の制御信号をモードセレクタ
１５６が出力する。なお、パターンカウンタ４２の制御
シーケンスも図１２に示されるアドレスカウンタ４４の
制御シーケンスと同様に処理される。

【００６０】本実施形態によれば、複数の半導体デバイ
ス２００を同時に試験する場合に、マッチサイクル中に
一つの半導体デバイス２００にマッチフェイルが生じて
全ての半導体デバイス２００の試験を停止しても、マッ
チフェイルが生じた半導体デバイス２００を試験対象か
ら外し、試験停止アドレスの次のアドレスから残りの半
導体デバイス２００の試験を再開でき、試験時間全体を
短縮することができる。

【００６１】また、半導体デバイス２００としてフラッ
シュメモリ内蔵のシステムＬＳＩを試験する場合に、そ
の途中でマッチフェイルによって試験を一旦停止させて
も、フェイルホールド処理により、試験停止アドレスの
次のアドレスから残りのデバイスについて試験を再開で
きるため、フラッシュメモリに過剰書込を生じさせず、
デバイスを破壊させることがない。

【００６２】さらに、半導体デバイス２００としてＰＬ
Ｌデバイス内蔵のシステムＬＳＩを試験する場合に、試
験途中でマッチフェイルによって試験を一旦停止させて
も、フェイルバースト処理によって残りの半導体デバイ
ス２００についてクロックを印加し続けられるため、試
験を再開する場合にその都度ＰＬＬのロック待ちをしな
くてもすぐに試験を再開することができ、試験時間全体
を短縮することができる。

【００６３】（第２実施形態）図１３は、複数のパター
ン発生器１０を備えた半導体デバイス試験装置１００の
全体構成を示す。図に示される通り、複数のパターン発
生器１０を備える点を除いて図５に示される半導体デバ
イス試験装置１００と同様の構成である。パターン発生
器１０は信号入出力部８０の数だけ備えられ、本実施形
態では４つの信号入出力部８０Ａ、８０Ｂ、８０Ｃ及び
８０Ｄに対応して、４つのパターン発生器１０Ａ、１０
Ｂ、１０Ｃ及び１０Ｄを備える。本実施形態において
は、４つのパターン発生器１０Ａ、１０Ｂ、１０Ｃ及び
１０Ｄが、各半導体デバイス２００ごとに別個の入力信
号パターン１２及び期待値信号パターン１４をそれぞれ
出力する。

【００６４】また、４つのパターン発生器１０Ａ、１０
Ｂ、１０Ｃ及び１０Ｄのうちいずれかがクロック制御信
号４８を出力すればタイミング発生器６２へのクロック
信号が停止され、全ての半導体デバイス２００に対する
入力信号パターン１２の印加が停止される。なお、マッ
チ信号生成器９４を設けず、比較器９２が全ての出力信
号パターン８８を各半導体デバイス２００ごとに対応す
る各パターン発生器１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄ
へ入力させる構成としてもよい。

【００６５】本実施形態によれば、各半導体デバイス２
００ごとにそれぞれ別個の入力信号パターン１２及び期
待値信号パターン１４を出力することから、各半導体デ
バイス２００ごとに異なる複数の試験を同時に行うこと
ができる。

【００６６】（第３実施形態）本実施形態における試験
対象たる半導体デバイス２００には、たとえばフラッシ
ュメモリを内蔵したシステムＬＳＩ等がある。フラッシ
ュメモリは、入力信号パターンの印加を所定の期間連続
して繰り返すことにより入力信号パターンが示すデータ
を書込可能なデバイスである。本実施形態における半導
体デバイス試験装置１００は、複数の半導体デバイス２
００のうちのいずれかに対するデータの書込が、所定の
期間の印加によっては不完全であった場合に、書込が完
全であった半導体デバイスの前記試験を継続したまま、
書込が不完全であった半導体デバイスの試験を停止する
停止手段を備える。以下、所定のサイクル中に書込が完
全であったことが検出されることを「マッチが取れる」
という。所定のサイクル中における印加では書込が不完
全であった場合「マッチフェイルが生じる」という。

【００６７】第１および第２実施形態においては、いず
れかの半導体デバイスにマッチフェイルが生じた場合、
マッチフェイルが生じた半導体デバイスは、試験を中断
する間に試験対象から外される。ここで、マッチフェイ
ルが生じた半導体デバイスを試験対象から外す方法とし
て、すべての半導体デバイスに対して信号接続を遮断す
る方法がある。しかし、マッチフェイルはマッチサイク
ルが終了して試験が再開された直後に検出される可能性
があり、再開直後の試験を再度中断してしまうと、半導
体デバイスに書き込まれた値が所望の値にならないおそ
れがある。このような半導体デバイスの状態変化は、試
験によっては最初からやり直しが必要になることもあ
る。そして、試験をやり直すと試験時間が遅延する。

【００６８】マッチフェイルが生じた半導体デバイスを
試験対象から外す他の方法として、マッチフェイルが生
じた半導体デバイスに関するマッチ信号を試験終了まで
パターン発生器に検出させない方法がある。しかしこの
方法によると、マッチフェイルが生じた半導体デバイス
にも試験終了まで入力信号パターンが印加されてしま
う。たとえばフラッシュメモリの試験では、再試験のと
きに過剰書込となることを避けるために、入力信号パタ
ーンを余計に印加しないことが望ましい。

【００６９】そこで、本実施形態は、試験再開直後に試
験を中断することなく、さらにマッチフェイルが生じた
半導体デバイスには試験終了まで入力信号パターンを印
加しない半導体デバイス試験装置および試験方法を提供
する。

【００７０】図１４は、本実施形態における半導体デバ
イス試験装置１００の全体構成を示すブロック図であ
る。半導体デバイス試験装置１００は、パターン発生器
１０と基準クロック発生器６０とタイミング発生器６２
と波形整形器７０と信号入出力部８０と比較ユニット９
０と不良解析メモリ部１１０とを備える。各部の主な構
成等は第１実施形態の半導体デバイス試験装置１００と
ほぼ同様である。本実施形態においては、主にパターン
発生器１０、および波形整形器７０の動作等が第１実施
形態に備えられるパターン発生器１０、および波形整形
器７０と異なる。

【００７１】パターン発生器１０は、入力信号パターン
１２および期待値信号パターン１４の他、半導体デバイ
ス２００への入力信号パターン１２の印加停止を命令す
る印加停止信号１３をさらに出力する。印加停止信号１
３は、たとえば、少なくとも半導体デバイス２００の個
数以上のビット数を有し、複数の半導体デバイス２００
のうちどの半導体デバイスへ印加停止するかを示しても
よい。これにより、任意の半導体デバイス２００への入
力信号パターン１２の印加を停止できる。パターン発生
器１０は、波形整形器７０に印加停止信号１３を出力し
て印加停止を命令してもよい。

【００７２】パターン発生器１０は、複数の半導体デバ
イス２００のそれぞれの状態を示す状態信号がアクティ
ブとなった半導体デバイスへの入力信号パターン１２の
印加を停止させる。たとえば、パターン発生器１０は、
マッチ信号９６がアクティブになった半導体デバイス２
００への入力信号パターン１２の印加を停止させてもよ
い。この場合、パターン発生器１０は、マッチサイクル
の終了まで印加を停止させてもよい。

【００７３】パターン発生器１０は、入力信号パターン
１２の印加を停止した半導体デバイス２００への印加停
止を解除して印加を再開させる。たとえば、パターン発
生器１０は、マッチサイクル終了後、それまでの印加停
止を解除して試験を再開させてもよい。

【００７４】パターン発生器１０は、入力信号パターン
１２の印加を再開した半導体デバイス２００以外の半導
体デバイス２００への入力信号パターン１２の印加を停
止させる。たとえば、パターン発生器１０は、マッチサ
イクル中にマッチ信号９６を受け取った半導体デバイス
２００以外の半導体デバイス２００、すなわちマッチフ
ェイルが生じた半導体デバイス２００への入力信号パタ
ーン１２の印加を停止させてもよい。この場合、パター
ン発生器１０は、マッチフェイルが生じたデバイスへの
印加を試験の終了まで停止させてもよい。

【００７５】波形整形器７０は、入力信号パターン１２
の波形を各半導体デバイス２００の特性に適合するよう
にそれぞれタイミング信号に基づいて整形し、また、タ
イミング信号および印加停止信号１３に基づいて半導体
デバイス２００への入力信号パターン１２の印加を制御
する。たとえば、波形整形器７０は、印加停止信号１３
を受け取る間、波形を整形した入力信号パターン１２の
少なくとも一部の出力を停止してもよい。たとえば、半
導体デバイス２００がＰＬＬデバイス２０６を内蔵する
システムＬＳＩの場合、波形整形器７０はクロック信号
を出力し続けたまま、クロック信号以外の信号の出力を
停止してもよい。これにより、試験を停止してもＰＬＬ
デバイス２０６のロックを待たずに試験を再開すること
ができる。

【００７６】図１５は、パターン発生器１０の構成を示
す図である。本実施形態のパターン発生器１０は、シー
ケンス制御部４０とパターンデータメモリ５０とマッチ
フェイル検出部２０とマッチフェイルレジスタ２１と停
止信号出力部２３とを有する。マッチフェイルレジスタ
２１と停止信号出力部２３以外の構成は、第１および第
２実施形態の構成とほぼ同様である。

【００７７】マッチフェイル検出部２０は、マッチフェ
イルが複数の半導体デバイス２００のうちのいずれかに
生じたかどうかを検出する。本実施形態におけるマッチ
フェイル検出部２０はパターン発生器１０内に設けられ
ているが、パターン発生器１０外に設けてもよく、比較
ユニット９０内に設けてもよい。

【００７８】マッチフェイルレジスタ２１は、マッチフ
ェイル検出部２０がマッチフェイルを検出した場合に、
マッチフェイルがどの半導体デバイス２００に生じたか
を記憶する。マッチフェイルレジスタ２１への書込は制
御装置２１０が実行してもよい。

【００７９】停止信号出力部２３は、マッチフェイルレ
ジスタ２１に記憶されたマッチフェイルが生じた半導体
デバイス２００、および、マッチサイクル中においてマ
ッチ信号９６がアクティブになった半導体デバイス２０
０の双方に対して印加停止信号１３を出力する。停止信
号出力部２３として、たとえば論理和回路を用いてもよ
い。これにより、マッチフェイルが生じた半導体デバイ
ス２００には強制的に印加停止信号１３が出力されつづ
け、入力信号パターン１２の印加が試験終了まで停止さ
れる。一方、マッチフェイルが生じていない半導体デバ
イス２００に対しては、マッチ信号９６が得られる間だ
け印加停止信号１３が出力される。したがって、マッチ
が取れたデバイスに対してはマッチが取れてからマッチ
サイクルが終了する間だけ入力信号パターン１２の印加
が停止される。

【００８０】図１６は、波形整形器７０の構成を示す図
である。波形整形器７０は、信号制御部７１と整形部７
３とを有する。信号制御部７１は、入力信号パターン１
２および印加停止信号１３を受け取り、印加停止信号１
３がアクティブでない場合に入力信号パターン１２を出
力する。信号制御部７１として、たとえば論理積回路を
用いてもよい。この場合、印加停止信号１３を反転した
値を信号制御部７１に入力してもよい。信号制御部７１
は、同時に試験する半導体デバイス２００の数だけ設け
られてもよい。信号制御部７１は、半導体デバイス２０
０の入力ピンの数だけ設けられてもよい。整形部７３
は、入力信号パターン１２の波形を各半導体デバイス２
００の特性に適合するようにそれぞれタイミング信号に
基づいて整形する。

【００８１】図１７は、複数の半導体デバイス２００を
同時に試験する過程を示すフローチャートである。試験
開始後、まず試験１を行う（Ｓ４００）。試験１が終わ
った後、マッチサイクルが開始される（Ｓ４０２）。マ
ッチサイクルの間、マッチが取れた半導体デバイス２０
０への入力信号パターン１２の印加が順次停止される
（Ｓ４０４）。所定期間が経過してマッチサイクルが終
了し（Ｓ４０６）、これまで印加が停止されていた半導
体デバイス２００への印加が再開する（Ｓ４０８、試験
２）。ここで、マッチフェイル、すなわちマッチサイク
ル中にマッチが取れなかった半導体デバイス２００があ
った場合（Ｓ４１０）、そのマッチフェイルが生じた半
導体デバイス２００への入力信号パターン１２の印加を
停止する（Ｓ４１２）。図では省略したが、その後、試
験とマッチサイクルとを繰り返して試験が終了する。

【００８２】図１８は、複数の半導体デバイス２００を
同時に試験する過程を示すタイムチャートである。試験
開始後、まず試験１（Ｓ５０２）を行った後、マッチサ
イクル（Ｓ５０４）において複数の半導体デバイス２０
０のマッチを取る。そして、マッチが取れたデバイスか
ら順次入力信号パターン１２の印加を停止する（Ｓ５０
６）。マッチサイクル終了後、印加停止を解除して試験
を再開する（Ｓ５０８）。ここで、マッチフェイルの生
じたデバイスがある場合、他のデバイスの試験（Ｓ５１
０）は中断せずに、マッチフェイルのデバイスに対して
だけ入力信号パターン１２の印加を停止する（Ｓ５１
２）。マッチフェイルのデバイスへの印加停止は試験終
了までつづく。

【００８３】次いで、試験２（Ｓ５１０）が終了したと
き、２回目のマッチサイクル（Ｓ５１４）において残り
の半導体デバイス２００のマッチを取る。そして、マッ
チが取れたデバイスから入力信号パターン１２の印加を
停止する（Ｓ５１６）。マッチサイクル終了後、印加停
止を解除して試験を再開する（Ｓ５１８）。マッチフェ
イルが生じなかった場合も、そのまま試験３（Ｓ５２
０）を中断せずに最後まで試験がつづく。

【００８４】（第４実施形態）図１９は、本実施形態に
おける半導体デバイス試験装置１００の全体構成を示す
ブロック図である。本実施形態においては、波形整形器
７０および比較器９２が、試験対象となる半導体デバイ
ス２００の数と同数それぞれ設けられている。波形整形
器７０及び比較器９２以外の構成は、第３実施形態とほ
ぼ同様である。

【００８５】波形整形器７０は、複数の波形整形器７０
Ａ〜Ｄを有する。複数の波形整形器７０Ａ〜Ｄはそれぞ
れ別個の半導体デバイス２００に対応して設けられる。
複数の波形整形器７０Ａ〜Ｄのそれぞれには、同じ入力
信号パターン１２が入力される。複数の波形整形器７０
Ａ〜Ｄのそれぞれには、個別の印加停止信号１３が入力
される。複数の波形整形器７０Ａ〜Ｄは、それぞれタイ
ミング信号に基づいて入力信号パターンの波形を整形し
て対応する半導体デバイス２００に出力する。

【００８６】比較ユニット９０は、複数の比較器９０Ａ
〜Ｄを有する。複数の比較器９２Ａ〜Ｄはそれぞれ別個
の半導体デバイス２００に対応して設けられる。複数の
比較器９２Ａ〜Ｄは、それぞれ対応する半導体デバイス
２００から出力信号パターンを受け取る。複数の比較器
９２Ａ〜Ｄには、同じ期待値信号パターン１４が入力さ
れる。複数の比較器９２Ａ〜Ｄは、それぞれ出力信号パ
ターン８８と期待値信号パターン１４とを論理比較し、
それぞれマッチビットを含む信号を出力する。マッチ信
号生成器９４は、マッチサイクル信号４３を受け取る
間、どのデバイスのマッチが取れたかを示すマッチ信号
を出力する。たとえば、マッチ信号生成器９４は、マッ
チが取れたデバイスを示すビットをアクティブにしたマ
ッチ信号を出力する。

【００８７】図２０は、本実施形態における波形整形器
７０の構成を示す図である。波形整形器７０は、複数の
波形整形器７０Ａ〜Ｄを有する。複数の波形整形器７０
Ａ〜Ｄは、それぞれ信号制御部７１（信号制御部７１Ａ
〜Ｄ）と整形部７３（整形部７３Ａ〜Ｄ）とを有する。
信号制御部７１および整形部７３のそれぞれの動作は、
第３実施形態における信号制御部７１および整形部７３
と同様である。

【００８８】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更又
は改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれ得ることが、特許請求の範囲の記載から
明らかである。

【００８９】

【発明の効果】上記説明から明らかなように、本発明に
よれば、複数の半導体デバイスの同時試験において、試
験時間を短縮することができる。

【図面の簡単な説明】

【図１】従来の半導体デバイス試験装置におけるパター
ン発生器１０の構成を示すブロック図である。

【図２】従来の半導体デバイス試験装置を用いて一個の
半導体デバイスを試験する過程を示すフローチャートで
ある。

【図３】従来の半導体デバイス試験装置を用いて複数の
半導体デバイスを同時に試験する過程を示すフローチャ
ートである。

【図４】従来の半導体デバイス試験装置を用いて複数の
半導体デバイスを同時に試験する過程を示すタイムチャ
ートである。

【図５】第１実施形態における半導体デバイス試験装置
１００の全体構成を示すブロック図である。

【図６】第１実施形態における試験対象たる半導体デバ
イス２００の一例であるシステムＬＳＩを示す。

【図７】第１実施形態におけるパターン発生器１０の構
成を示す。

【図８】第１実施形態におけるアドレスカウンタ４４の
構成を示す。

【図９】第１実施形態における複数の半導体デバイス２
００を同時に試験する過程を示すフローチャートであ
る。

【図１０】第１実施形態における複数の半導体デバイス
２００を同時に試験する過程を示すタイムチャートであ
る。

【図１１】第１実施形態におけるシーケンス制御部４０
の制御シーケンスとパターンデータメモリ５０に格納さ
れた入力信号パターン１２及び期待値信号パターン１４
のデータとを対応させて示す。

【図１２】第１実施形態におけるアドレスカウンタ４４
の制御シーケンスを示す図である。

【図１３】第２実施形態における複数のパターン発生器
１０を備えた半導体デバイス試験装置１００の全体構成
を示すブロック図である。

【図１４】第３実施形態における半導体デバイス試験装
置１００の全体構成を示すブロック図である。

【図１５】第３実施形態におけるパターン発生器１０の
構成を示す図である。

【図１６】第３実施形態における波形整形器７０の構成
を示す図である。

【図１７】第３実施形態における複数の半導体デバイス
２００を同時に試験する過程を示すフローチャートであ
る。

【図１８】第３実施形態における複数の半導体デバイス
２００を同時に試験する過程を示すタイムチャートであ
る。

【図１９】 第４実施形態における半導体デバイス試験
装置１００の全体構成を示すブロック図である。

【図２０】第４実施形態における波形整形器７０の構成
を示す図である。

【符号の説明】

１０ パターン発生器 １２ 入力信号パターン １３ 印加停止信号 １４ 期待値信号パターン ２０ マッチフェイル検出部 ２１ マッチフェイルレジスタ ２２ マッチフェイル信号 ２３ 停止信号出力部 ３０ フェイルモードセレクタ ３２ フェイルモードレジスタ ３４ フェイルモード信号 ４０ シーケンス制御部 ４７ 再開アドレスレジスタ ５０ パターンデータメモリ ６０ 基準クロック発生器 ６２ タイミング発生器 ７０ 波形整形器 ８０ 信号入出力部 ８８ 出力信号パターン ９０ 比較ユニット ９２ 比較器 ９４ マッチ信号生成器 ９６ マッチ信号 １００ 半導体デバイス試験装置 １１０ 不良解析メモリ部 １５０ カウント部 １５２ 一致検出部 １５４ 一致検出用レジスタ １５６ モードセレクタ １５８ モードレジスタ ２００ 半導体デバイス

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数の半導体デバイスを試験する半導体
   デバイス試験装置であって、 前記複数の半導体デバイスのそれぞれに入力信号パター
   ンを印加する信号入出力部と、 前記複数の半導体デバイスのそれぞれの状態を示す状態
   信号がアクティブとなった半導体デバイスへの前記入力
   信号パターンの印加を停止させる第１印加停止手段と、 前記停止を解除させて前記入力信号パターンの印加を再
   開させる印加再開手段と、 前記入力信号パターンの印加を再開させる前記半導体デ
   バイス以外の半導体デバイスへの前記入力信号パターン
   の印加を停止させる第２印加停止手段とを有することを
   特徴とする半導体デバイス試験装置。
2. 【請求項２】 前記第１印加停止手段は、所定のサイク
   ル中に前記所定の信号がアクティブとなった半導体デバ
   イスへの前記入力信号パターンの印加を前記サイクルの
   終了まで停止させる手段であり、 前記印加再開手段は、前記サイクル後に前記印加を再開
   させる手段であり、 前記第２印加停止手段は、前記入力信号パターンの印加
   を再開させる前記半導体デバイス以外の半導体デバイス
   への前記入力信号パターンの印加を前記試験の終了まで
   停止させる手段であることを特徴とする請求項１に記載
   の半導体デバイス試験装置。
3. 【請求項３】 前記複数の半導体デバイスのそれぞれに
   印加するための入力信号パターンと、前記入力信号パタ
   ーンを印加したときに前記複数の半導体デバイスのそれ
   ぞれから出力されるべき期待値信号パターンとを発生さ
   せるパターン発生器と、 前記複数の半導体デバイスから出力される複数の出力信
   号パターンと前記期待値信号パターンとを比較し、前記
   複数の出力信号パターンのうち少なくともいずれかが前
   記期待値信号パターンに基づいて定まる所望の値となっ
   た場合にアクティブのマッチ信号を出力する比較ユニッ
   トとをさらに備え、 前記第１印加停止手段は、前記マッチ信号がアクティブ
   となった前記半導体デバイスへの前記入力信号パターン
   の印加を停止させることを特徴とする請求項１または２
   のいずれかに記載の半導体デバイス試験装置。
4. 【請求項４】 前記半導体デバイス試験装置は、前記入
   力信号パターンの波形を整形して前記半導体デバイスへ
   出力する波形整形器をさらに備え、 前記波形整形器は、前記マッチ信号がアクティブとなっ
   た前記半導体デバイスへの前記入力信号パターンの少な
   くとも一部の出力を停止し、前記停止を解除して前記入
   力信号パターンの出力を再開し、前記出力を再開した前
   記半導体デバイス以外の半導体デバイスへの前記入力信
   号パターンの出力を停止することを特徴とする請求項３
   に記載の半導体デバイス試験装置。
5. 【請求項５】 前記パターン発生器は、前記マッチ信号
   がアクティブとなった前記半導体デバイスへの前記入力
   信号パターンの印加停止を命令するアクティブの第１印
   加停止信号を出力する第１停止信号出力部と、前記サイ
   クル後に前記入力信号パターンの印加を再開させた前記
   半導体デバイス以外の半導体デバイスへの前記入力信号
   パターンの印加停止を命令するアクティブの第２印加停
   止信号を出力する第２停止信号出力部とを有することを
   特徴とする請求項３または４のいずれかに記載の半導体
   デバイス試験装置。
6. 【請求項６】 前記パターン発生器は、 前記サイクル中に前記マッチ信号がアクティブとならな
   いマッチフェイルが複数の前記半導体デバイスのうちの
   いずれかに生じたかどうかを検出するマッチフェイル検
   出部と、 前記マッチフェイル検出部が前記マッチフェイルを検出
   した場合に、前記マッチフェイルがどの半導体デバイス
   に生じたかを記憶するマッチフェイルレジスタと、 前記マッチフェイルレジスタに記憶された前記マッチフ
   ェイルが生じた半導体デバイス、および、前記サイクル
   中において前記マッチ信号がアクティブになった半導体
   デバイスの双方に対して、前記入力信号パターンの印加
   停止を命令する印加停止信号を出力する停止信号出力部
   とをさらに備えることを特徴とする請求項３または４の
   いずれかに記載の半導体デバイス試験装置。
7. 【請求項７】 複数の半導体デバイスを試験する半導体
   デバイス試験装置であって、 前記半導体デバイスは、入力信号パターンの印加を所定
   の期間連続して繰り返すことにより前記入力信号パター
   ンが示すデータを書込可能なデバイスであり、 前記複数の半導体デバイスのうちのいずれかに対する前
   記データの書込が、前記所定の期間の前記印加によって
   は不完全であった場合に、前記書込が完全であった半導
   体デバイスの前記試験を継続したまま、前記書込が不完
   全であった半導体デバイスの前記試験を停止する停止手
   段を備えることを特徴とする半導体デバイス試験装置。
8. 【請求項８】 複数の半導体デバイスを試験する半導体
   デバイス試験方法であって、 前記複数の半導体デバイスのそれぞれに入力信号パター
   ンを印加する印加段階と、 前記複数の半導体デバイスのそれぞれの状態を示す状態
   信号がアクティブとなった半導体デバイスへの前記入力
   信号パターンの印加を停止させる第１印加停止段階と、 前記停止を解除させて前記入力信号パターンの印加を再
   開させる印加再開段階と、 前記入力信号パターンの印加を再開させる前記半導体デ
   バイス以外の半導体デバイスへの前記入力信号パターン
   の印加を停止させる第２印加停止段階とを有することを
   特徴とする半導体デバイス試験方法。
9. 【請求項９】 前記第１印加停止段階は、所定のサイク
   ル中に前記所定の信号がアクティブとなった半導体デバ
   イスへの前記入力信号パターンの印加を前記サイクルの
   終了まで停止させる段階であり、 前記印加再開段階は、前記サイクル後に前記印加を再開
   させる段階であり、 前記第２印加停止段階は、前記入力信号パターンの印加
   を再開させる前記半導体デバイス以外の半導体デバイス
   への前記入力信号パターンの印加を前記試験の終了まで
   停止させる段階であることを特徴とする請求項８に記載
   の半導体デバイス試験方法。