JPH1164454A - 半導体試験装置用同時測定制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 例えばフラッシュ・メモリのように所定回数
以上の書き込み・読み出しができないＤＵＴの複数テス
トに適する半導体試験装置用同時測定制御回路。 【解決手段】 複数のＤＵＴからそれぞれ良のときに出
力されるマッチ・フラグの論理積をとった全ＤＵＴが良
のときの信号と、予め定められたマッチ・インデックス
の回数間に少なくとも１つのＤＵＴのマッチが取れてい
るときの論理和をとった信号との論理和をとり、この総
合マッチ・フラグ信号ＭＦｏを半導体試験装置本体に送
出して、少なくとも１つのＤＵＴが良であると各項目テ
ストのシーケンス制御を続行してＤＵＴの良品を選別
し、良品への書き込み・読み出し回数を最小にする制御
回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＤＵＴ（被試験デ
バイス）である半導体ＬＳＩの試験を行う半導体試験装
置において、複数個のＤＵＴを同時に試験する同時測定
の制御回路に関する。

【０００２】

【従来の技術】始めに、半導体試験装置の概略について
説明する。図４に半導体試験装置の基本的な構成図を示
す。テストプロセッサ３１は、装置全体の制御を行い、
テスタ・バスにより各ユニットに制御信号を与える。パ
ターン発生器３２は、ＤＵＴ３９に与える印加パターン
とパターン比較器３７に与える期待値パターンを生成す
る。タイミング発生器３３は、装置全体のテスト周期信
号やテストタイミングを取るためにタイミングパルス信
号を発生して波形整形器３４やコンパレータ３６やパタ
ーン比較器３７等に与え、テストのタイミングをとる。

【０００３】波形整形器３４は、パターン発生器３２か
らの印加パターンをテスト信号波形に整形しドライバ３
５を経て、ＤＵＴ３９にテスト信号を与える。ＤＵＴ３
９からの応答信号はコンパレータ３６で電圧比較され、
その結果の論理信号をパターン比較器３７に与える。パ
ターン比較器３７はコンパレータ３６からの試験結果の
論理パターンとパターン発生器３２からの期待値パター
ンとを論理比較して一致・不一致を検出し、ＤＵＴ３９
の良否判定を行う。不良の場合にはフェイルメモリ３８
に情報を与え、パターン発生器３２からの情報と共に記
憶させ、後に不良解析が行われる。

【０００４】図４では、ＤＵＴ３９を１個づつ測定する
構成例であるが、製品検査での１個づつの測定は試験の
スループットが悪い。そこで、一般には複数個の同時測
定が行われる。図５に複数のＤＵＴ３９ｉ（ｉ＝１〜
ｎ）を同時測定する従来の一致検出手段２０の構成図の
例を示す。ここで同時測定とは、ＤＵＴ３９ｉを並列に
配置し、ドライバ３５からのテスト信号を分岐してそれ
ぞれのＤＵＴ３９ｉの入力端子に分岐したテスト信号を
与えて、その応答信号をそれぞれのコンパレータ３６ｉ
（ｉ＝１〜ｎ）で電圧比較し、その検出信号と期待値と
をそれぞれのパターン比較器３７ｉ（ｉ＝１〜ｎ）で論
理比較してＤＵＴ３９ｉの良否判定を行うものである。
つまり、同時測定とは１台の半導体試験装置で複数のＤ
ＵＴ３９ｉを同時に試験することをいう。同時測定に
は、複数のテスト・ステーション間で同時に試験するス
テーション間同時測定と、テスト・ステーション内同時
測定とがあるが、広くは両者を含めて同時測定という。
現状では、最大６４個の同時測定ができる。

【０００５】図５の一致検出手段２０には、複数のＤＵ
Ｔ３９ｉとコンタクトするＤＵＴ用ソケットが配列さ
れ、それぞれの出力側にはマッチ検出回路２１ｉ（ｉ＝
１〜ｎ）が接続されている。マッチ検出回路２１ｉはコ
ンパレータ３６ｉによるテスト結果の信号と期待値パタ
ーンとの論理積をとるパターン比較器３７ｉを内蔵して
おり、一致がとれた、つまり、良であればマッチ・フラ
グＭＦｉ（ｉ＝１〜ｎ）を立て、出力する。不一致、つ
まり、不良であればＭＦｉは立てずにフェイル・メモリ
に書き込む。これらの信号の授受を行うために半導体試
験装置本体３０との間にデータ・バス２５を設けてい
る。ＤＵＴ３９ｉが全て良品であれば、全てのマッチ検
出回路２１ｉからＭＦｉが送られ、アンド回路２２から
総合マッチ・フラグ、ＭＦｏがマッチ・フラグ伝送路２
３を介して半導体試験装置本体３０、一般にはパターン
発生器３２のシーケンサに送られ、次のテストのシーケ
ンス制御が続けられる。この明細書において、総合マッ
チ・フラッグＭＦｏとは、個々のマッチ・フラッグＭＦ
ｉをまとめて半導体試験装置の本体３０に戻すマッチ・
フラッグをＭＦｏということにする。

【０００６】従来の同時測定の一致検出手段２０では、
ＤＵＴｉが１つでもマッチ（一致）の取れない不良ＤＵ
Ｔ３９ｉがあるとマッチ・フェイルを発生し、半導体試
験装置本体３０ではインタラプト（割り込み）を発生
し、パターン発生シーケンスを終了する。そして、デー
タ・バス２５からの制御信号により、マッチの取れなか
ったＤＵＴ３９ｉを測定対象デバイスから排除し、良品
には最初のテスト・パターンから再スタートしている。

【０００７】

【発明が解決しようとする課題】上述した同時測定のマ
ッチ制御は、従来から存在するＤＵＴ３９ｉのＲＡＭや
ＲＯＭでは問題なく用いることができる。しかしなが
ら、最近では、例えばフラッシュ・メモリのように所定
回数以上の書き込み・読み出しができないＤＵＴ３９が
出現している。今後も所定回数が制限されるＤＵＴ３９
の出現の可能性が有る。フラッシュ・メモリとは、書き
換え可能な読み出し専用のメモリであるＰＲＯＭのう
ち、電気的に全ビット内容（ブロック単位も可能）を消
して、内容を書き直せるメモリである。このフラッシュ
・メモリは書き込み・読み出しの所定回数が制限されて
いる。そこで、従来の同時測定のマッチ制御のように、
総合マッチ・フラッグＭＦｏが取れなかった場合に、不
良品を排除した後、マッチの取れたＤＵＴに対して何度
も同じテスト・パターンを再印加することは、ＤＵＴを
破壊してしまうことがある。更に測定を不可能にするこ
ともある。

【０００８】この発明は同時測定時のマッチ動作におい
て、従来の全ＤＵＴ３９ｉが良品である場合に加えて、
少なくとも１つのＤＵＴ３９ｉのマッチが取れた場合に
は、続けてシーケンス制御を行い、全テストを終了して
良品を取り出す同時測定の制御を行うことを目的とす
る。つまり、少なくとも１つのＤＵＴ３９ｉが良であれ
ば、シーケンス・フェイルを発生せずシーケンス制御を
続行するものである。シーケンス制御とは、あらかじめ
定められた順序または条件に従って、制御の各段階を逐
次進めていく制御をいう。本発明のシーケンス制御によ
り、書き込み・読み出しの所定回数が制限されるＤＵＴ
３９ｉに対して、テストによる破壊を防止し、その寿命
を延長させるものである。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は従来の全ＤＵＴが良品である場合のマッチ
・フラグに加えて、予め定められたマッチ・インデック
スの回数間に少なくとも１つのＤＵＴが良であるか否か
を検出するマッチ・フラグ制御回路を設けて、全ＤＵＴ
が良品である場合と少なくとも１つのＤＵＴが良である
場合のそれぞれのパラレル・マッチ・フラグ信号ＭＦp1
及びＭＦp2の論理和をとり、マッチ・フラグＭＦｉをま
とめた総合マッチ・フラグ信号ＭＦｏを半導体試験装置
本体のシーケンサに戻すようにした。ここで、マッチ・
インデックスとは、マッチ命令のインデックスで、通
常、ＦｉＤＸで表現されているものをいうことにする。
また、パラレル・マッチ・フラグ信号とは、従来の全数
良のアンド回路２２の出力信号ＭＦp1と少なくとも１つ
のＤＵＴが良である場合の出力信号ＭＦp2がパラレルで
あるのでパラレル・マッチ・フラグ信号と名付け、パラ
レル・マッチ・フラグＭＦp1及びパラレル・マッチ・フ
ラグＭＦp2ということにする。

【００１０】ここで、マッチ・ループとはマッチ命令の
一形態で、NOP(No Operation：何もしない命令）命令で
ＤＵＴにはテスト信号を与えながら複数回行ってトップ
にジャンプする命令である。例えば、 NOP 、NOP
/M、JFFi .-2、のような命令である。この例を説明す
るとは NOP でＤＵＴにはテスト信号を与える。も
NOP /Mであり、と同様に NOP命令である。/M はマッ
チをとるサイクルであるの意味である。のJFFi .-2、
はマッチがとれていない場合は、２つ前のにジャンプ
せよ、とのジャンプ命令である。マッチ・インデックス
はこの１matchloopの回数を示している。従って、マッ
チ・インデックスの数はマッチ・ループの数である。次
に構成を説明する。

【００１１】第１発明は、複数個のＤＵＴを同時に試験
する同時測定の制御において、複数のＤＵＴからそれ
ぞれ良のときに出力されるマッチ・フラグＭＦｉの論理
積をとり、全ＤＵＴが良のときにパラレル・マッチ・フ
ラグ信号ＭＦp1を出力するアンド回路と、複数のＤＵ
Ｔからそれぞれ良のときに出力されるマッチ・フラグＭ
Ｆｉを受け、半導体試験装置本体からの制御信号で予め
定められたマッチ・インデックスの回数間に少なくとも
１つのＤＵＴのマッチが取れているときにパラレル・マ
ッチ・フラグ信号ＭＦp2を送出するマッチ・フラグ制御
回路と、上記全ＤＵＴが良のときにパラレル・マッチ
・フラグ信号ＭＦp1を出力するアンド回路の出力信号
と、上記少なくとも１つのＤＵＴのマッチが取れている
ときのパラレル・マッチ・フラグ信号ＭＦp2との論理和
をとり総合マッチ・フラグ信号ＭＦｏを半導体試験装置
本体に送出するオア回路と、から構成される。

【００１２】第２発明は、第１発明のマッチ・フラグ制
御回路の一実施例であり、複数のＤＵＴからそれぞれ
良のときに出力されるマッチ・フラグＭＦｉを受けて少
なくとも１つのＤＵＴが良であることを検出するオア回
路と、半導体試験装置本体からの制御信号で予め定め
られたマッチ・インデックスの回数を検出するマッチ・
ループ検出回路と、同時測定イネーブル・レジスタ
と、上記のオア回路出力とのマッチ・ループ検出
回路の出力との同時測定イネーブル・レジスタとの論
理積を取り一時記憶してパラレル・マッチ・フラグ信号
ＭＦp2を出力する構成としている。

【００１３】第３発明は、第２発明のマッチ・ループ検
出回路の一実施例であり、予めマッチ・インデックス
の回数を設定するカウンタ・レジスタと、半導体試験
装置本体からの制御信号を受けダウン・カウンタにカウ
ンタ・レジスタのマッチ・インデックスの回数をロード
し、カウント・イネーブル信号を送出し、マッチ・サイ
クル信号を送出する制御回路と、上記カウント・イネ
ーブル信号とクロック信号とでマッチ・インデックスの
回数を減数（カウント・ダウン）するダウン・カウンタ
と、ダウン・カウンタの零値を検出するZero検出回路
と、Zero検出回路の出力と上記マッチ・サイクル信号
との論理積をとるアンド回路から構成されている。

【００１４】

【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に図１に用いられるマッチ・フラグ制御
回路１の一実施例の構成図を、図３にタイミング・チャ
ートを示す。図５と同一部分には同一符号を付す。先ず
図１について説明する。

【００１５】半導体試験装置本体３０内部のドライバか
らのテスト信号を分岐し、複数のＤＵＴｉのそれぞれの
入力端子に分岐したテスト信号を与える。その応答信号
をそれぞれＤＵＴｉの出力端子から取り出し、マッチ検
出回路２１ｉのコンパレータ３６ｉで電圧比較すると共
に、その取り出した信号を期待値と論理比較して一致し
ているか否かを検出する。一致していればマッチ・フラ
グＭＦｉを立てて出力し、アンド回路２２で論理積をと
る。これらの動作を行うために半導体試験装置本体３０
との間の情報の送受をデータ・バス２５で行う。これま
では従来と同じである。つまり、この発明は従来の動作
のみを行うこともでき、更に新たな構成と併用して同時
測定を行うことができる。

【００１６】この発明は、従来の構成に加えて、予め定
められたマッチ・インデックスの回数間に少なくとも１
つのＤＵＴｉにマッチ・フラグＭＦｉが立った場合に
は、パラレル・マッチ・フラグＭＦp2を発生してオア回
路２に送り、総合マッチ・フラグＭＦｏを半導体試験装
置本体３０に、例えばパターン発生器３２のシーケンサ
に戻して、テストのシーケンス制御を続行させるように
した。そのために、個々のマッチ・フラグＭＦｉと半導
体試験装置本体３０からの制御信号と基準クロックを入
力して上記の条件に適合したときにパラレル・マッチ・
フラグＭＦp2を出力するマッチ・フラグ制御回路を設け
た。この追加した発明は、書き込み・読み出しの所定回
数が制限されるＤＵＴ３９ｉにのみ適用するように、ス
イッチＳで適用、不適要を切り換えるようにした。

【００１７】図２はマッチ・フラグ制御回路１の一実施
例の構成図である。全てのＤＵＴｉのそれぞれのマッチ
・フラグＭＦｉを入力端子ａｉ（ｉ＝１〜ｎ）から入力
し、オア回路４で少なくとも１つのマッチ・フラグＭＦ
ｉを検出するとアンド回路７に送出する。マッチ・ルー
プ検出回路６はマッチ・ループ回数の終了信号をアンド
回路７に送出する。同時測定イネーブル・レジスタ１３
は同時測定の試験開始前にイネーブルとし、アンド回路
７に信号を与える。このイネーブル信号は、図示してい
ないが、従来の全数良の一致を検出するアンド回路２２
にも送出している。

【００１８】マッチ・フラグ制御回路１内のマッチ・ル
ープ検出回路６は、予め定められたマッチ・ループの回
数を予めメモリし、半導体試験装置本体３０、一般には
パターン発生器３２のシーケンサからの制御信号で処理
し、アンド回路７にマッチ・サイクルの終了信号を送出
する。このマッチ・ループ検出回路６は種々の構成が考
えられるが、要は予め定められたマッチ・サイクルの終
了信号を送出するものである。ここで、マッチ・ループ
の回数を複数回に定めるのはＤＵＴ３９ｉの準備状態の
間、待つためである。従って、前述したマッチ命令のマ
ッチ・インデックスの数はＤＵＴの種類によって異なっ
てくる。

【００１９】図３の一例のタイミング・チャートを併用
して詳しく説明する。タイミング・チャートではマッチ
・インデックスの数を５としている。マッチ命令は、
NOP、NOP /M、JFFi .-2、とした。の NOP 、で
ＤＵＴにはテスト信号を与える。は NOP /M 、であ
るので、と同様にＤＵＴにはテスト信号を与え、マッ
チ状況をみる。は JFFi .-2、のジャンプ命令である
ので、１ループを終了し、マッチがとれていない場合に
は２つ前のにジャンプして、全部で６ループ繰り返
す。この命令の流れを図３Ａに示す。

【００２０】図２のカウンタ・レジスタ１０には予め上
記のマッチ・インデックスの回数、ここでは５をメモリ
させておく。制御回路９には半導体試験装置本体３０よ
り制御ライン３を通して制御信号が送られる。同時測定
の開始は制御信号の Match Start信号により始まる。図
３Ｂ参照。この Match Start信号により制御回路９でロ
ード信号を作りカウンタ・レジスタ１０の値をダウンカ
ウンタ１１にロード（メモリ）する。Mach Loop信号は
決められたマッチ・インデックスの間、オン信号が送ら
れる。図３Ｃ参考。JUMP命令は一マッチ・ループ終了の
JFFiである。図３Ｄ参照。Match Cycle 信号は NOP /M
信号の際に発生する。図３Ｅ参照。

【００２１】ダウンカウンタ１１は当初にマッチ・イン
デックス数の５がロードされている。このダウンカウン
タ１１のロードされたマッチ・インデックス数の５を、
Match Loop信号のオンの間のMatch Cycle 信号でカウン
ト・イネーブルとし、クロック時に減数する。図３Ｆ参
照。ダウンカウンタ１１のカウント値が０になると、Ze
ro検出回路１２は信号を送出する。図３Ｇ参照。アンド
回路１４は、Zero検出回路１２の信号とMatch Cycle 信
号との論理積をとり、Mach Loopが最後のループである
ことを検出し信号を出力する。図３Ｈ参照。従って、マ
ッチ・ループはダウンカウンタ１１のカウント値が０の
ときも発生するので、マッチループの数は、マッチ・イ
ンデックス値＋１、となる。

【００２２】マッチ・フラグ制御回路１のアンド回路７
は、ＤＵＴｉの少なくとも１つが良であるオア回路４の
出力信号と、マッチ・サイクルの終了信号と、同時測定
イネーブル・レジスタ１３からのイネーブル信号を受け
て、定められたマッチ・インデックスの回数内に少なく
とも１つのＤＵＴｉが良である場合、この信号をＤタイ
プ・フリップフロップ８に送出する。Ｄタイプ・フリッ
プフロップ８は、次のクロックでパラレル・マッチ・フ
ラグ信号ＭＦp2をテスト・ステーション２０のオア回路
２へ送出する。図３Ｎ参照。オア回路２はこれを受け
て、総合マッチ・フラグＭＦｏを半導体試験装置本体３
０に戻す。図３Ｐ参照。また、Ｄタイプ・フリップフロ
ップ８とオア回路２の間にスイッチＳを設けて、スイッ
チＳがオンのときは本発明を利用し、オフのときは従来
手法のみのテストを行うようにすると柔軟性が増す。

【００２３】図３Ｉ、Ｊ、Ｋ、Ｌ及びＭは参考のため示
す。これはＤＵＴが４つの場合で、図３Ｌは、Match Fl
ag４が立たなかった場合である。図３Ｊは、最初にマッ
チ・フラグが立ったMatch Flag２である。オア回路４
は、図３Ｍに示すように、最初のMatch Flag２と共に信
号を出力している。図３Ｉは第２マッチ・ループ目にMa
tch Flag１が立ち、図３Ｋは第４マッチ・ループ目にMa
tch Flag３が立った一例のものである。

【００２４】

【発明の効果】以上詳細に説明したように、この発明は
ＤＵＴの同時測定において、予め定められたマッチ・ル
ープの回数内に少なくとも１つのＤＵＴｉが良であれ
ば、テストのシーケンス制御を続行し、各項目の全テス
トが終了した後に、良品のみを取り出すものである。従
って書き込み・読み出しの所定回数が制限されているＤ
ＵＴ、例えばフラッシュ・メモリなどのテストでも、良
品への書き込み・読み出し回数を最小にすることがで
き、ＤＵＴを破壊することなくテストを行うと共にその
寿命を最大限に延長させることができる。

【００２５】また、スイッチＳにより、従来のテスト手
法で在来のＤＵＴをテストすることもできる。このよう
に柔軟性に富み、今後とも新たに開発されるであろうと
ころの、書き込み・読み出しの所定回数が制限されてい
るＤＵＴに対して、直ちに同時測定を行うことができ
る。このようにこの発明の技術的効果は大である。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】図１の本発明に用いられるマッチ・フラグ制御
回路１の一実施例の構成図である。

【図３】図１及び図２の一例のタイミング・チャートで
ある。

【図４】半導体試験装置の基本的な構成図の例である。

【図５】従来の一致検出手段２０の同時測定の構成図の
例である。

【符号の説明】

１ マッチ・フラグ制御回路 ２ オア回路 ３ 制御ライン ４ オア回路 ６ マッチ・ループ検出回路 ７ アンド回路 ８ Ｄタイプ・フリップフロップ ９ 制御回路 １０ カウンタ・レジスタ １１ カウンタ １２ Zero検出回路 １３ 同時測定イネーブル・レジスタ １４ アンド回路 ２０ 一致検出手段 ２１、２１ｉ マッチ検出回路 ２２ アンド回路 ２３ マッチ・フラグ伝送路 ２５ データ・バス ３０ 半導体試験装置本体 ３１ テストプロセッサ ３２ パターン発生器 ３３ タイミング発生器 ３４ 波形整形器 ３５ ドライバ ３６、３６ｉ コンパレータ ３７、３７ｉ パターン比較器 ３８ フェイルメモリ ３９、３９ｉ ＤＵＴ（被試験デバイス） ＭＦｉ（ｉ＝１〜ｎ） 個々のマッチ・フラグ ＭＦp1、ＭＦp2 パラレル・マッチ・フラグ ＭＦｏ 総合マッチ・フラグ Ｓ スイッチ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数個のＤＵＴ（３９ｉ）を同時に試験
   する半導体試験装置の同時測定制御において、 複数のＤＵＴ（３９ｉ）からそれぞれ良のときに出力さ
   れるマッチ・フラグ（ＭＦｉ）の論理積をとり、全ＤＵ
   Ｔ（３９ｉ）が良のときにパラレル・マッチ・フラグ信
   号（ＭＦp1）を出力するアンド回路（２２）と、 複数のＤＵＴ（３９ｉ）からそれぞれ良のときに出力さ
   れるマッチ・フラグ（ＭＦｉ）を受け、半導体試験装置
   本体（３０）からの制御信号で予め定められたマッチ・
   インデックスの回数間に少なくとも１つのＤＵＴ（３９
   ｉ）のマッチが取れているときにパラレル・マッチ・フ
   ラグ信号（ＭＦP2）を送出するマッチ・フラグ制御回路
   （１）と、 上記全ＤＵＴ（３９ｉ）が良のときにアンド回路から出
   力されるパラレル・マッチ・フラグ信号（ＭＦp1）と、
   上記少なくとも１つのＤＵＴ（３９ｉ）のマッチが取れ
   ているときのパラレル・マッチ・フラグ信号（ＭＦp2）
   との論理和により得られる総合マッチ・フラグ信号（Ｍ
   Ｆｏ）を半導体試験装置本体（３０）に送出するオア回
   路（２）と、 を具備することを特徴とする半導体試験装置用同時測定
   制御回路。
2. 【請求項２】 マッチ・フラグ制御回路（１）は、複数
   のＤＵＴ（３９ｉ）からそれぞれ良のときに出力される
   マッチ・フラグ（ＭＦｉ）を受けて少なくとも１つのＤ
   ＵＴ（３９ｉ）が良であることを検出するオア回路
   （４）と、半導体試験装置本体（３０）からの制御信号
   で予め定められたマッチ・インデックスの回数を検出す
   るマッチ・ループ検出回路（６）と、同時測定イネーブ
   ル・レジスタ（１３）と、上記少なくとも１つのＤＵＴ
   （３９ｉ）が良であることを検出するオア回路（４）の
   出力とマッチ・ループ検出回路（６）の出力と同時測定
   イネーブル・レジスタ（１３）との論理積を取り一時記
   憶してパラレル・マッチ・フラグ信号（ＭＦp2）を出力
   することを特徴とする請求項１記載の半導体試験装置用
   同時測定制御回路。
3. 【請求項３】 マッチ・ループ検出回路（６）は、予め
   マッチ・インデックスの回数を設定するカウンタ・レジ
   スタ（１０）と、半導体試験装置本体（３０）からの制
   御信号を受けダウン・カウンタ（１１）にカウンタ・レ
   ジスタ（１０）のマッチ・インデックスの回数をロード
   しカウント・イネーブル信号を送出しマッチ・サイクル
   信号を送出する制御回路（９）と、上記カウント・イネ
   ーブル信号とクロック信号とでマッチ・インデックスの
   回数を減数するダウン・カウンタ（１１）と、ダウン・
   カウンタ（１１）の零値を検出するZero検出回路（１
   ２）と、Zero検出回路（１２）の出力と上記マッチ・サ
   イクル信号との論理積をとるアンド回路（１４）から成
   ることを特徴とする請求項２記載の半導体試験装置用同
   時測定制御回路。