JP2008096107A - 半導体試験装置 - Google Patents

Abstract

【課題】コストの大幅な上昇及び実装規模の大型化を招かずに被試験デバイスの試験に要する時間を短縮することができる半導体試験装置を提供する。
【解決手段】半導体試験装置１は、パターン発生部１１で発生した試験パターンＰ１を用いて複数の被試験デバイス２０ａ〜２０ｄの試験を並行して行うものである。この半導体試験装置１は、パターン発生部１１で発生した試験パターンＰ１を一時的に記憶し、被試験デバイス２０ａ〜２０ｄの個別の試験状況に応じて、記憶した試験パターンを読み出して被試験デバイス２０ａ〜２０ｄの試験に用いる試験パターンとして出力する補助パターン発生部１２ａ〜１２ｄを備えている。
【選択図】図１

Description

本発明は、被試験デバイスに対して試験信号を印加して得られる信号に基づいて被試験デバイスの試験を行う半導体試験装置に関する。

従来から、メモリテスタやロジックテスタ等の半導体試験装置を用いて被試験デバイス（以下、ＤＵＴ（Device Under Test）という）の初期不良が試験されている。この半導体試験装置は、一般的にＤＵＴに対して試験パターンを与え、ＤＵＴから出力される信号と予め定められた期待値とを比較してパス／フェイルを示すフェイルデータを求め、このフェイルデータのパス／フェイルに基づいてＤＵＴの出力のパス、フェイルを試験するものである。

図４は、従来の半導体試験装置の構成を示すブロック図である。図４に示す通り、従来の半導体試験装置１００は、パターン発生部１０１、フォーマット制御部１０２、ピンエレクトロニクス部１０５ａ〜１０５ｄ、及び制御部１０６を備えており、ＤＵＴ２００ａ〜２００ｄの試験を並行して行う。尚、ここでは、説明の簡単のために、半導体試験装置１００が４つのＤＵＴ２００ａ〜２００ｄの並列試験が可能なものであるとする。

パターン発生部１０１は、シーケンス制御部１０１ａとパターン演算部１０１ｂとを備えている。シーケンス制御部１０１ａは、ユーザにより作成された試験プログラムに記述されたシーケンス制御命令に従って、レート信号及びプログラムカウンタ信号等の制御信号をパターン演算部１０１ｂに出力する。パターン演算部１０１ｂは、シーケンス制御部１０１ａからの制御信号に基づいてＤＵＴ２００ａ〜２００ｄの試験に用いる試験パターンＰ１０及び期待値Ｅ１０を生成する。

フォーマット制御部１０２は、複数のフォーマッタ１０３ａ〜１０３ｄ及び複数の判定部１０４ａ〜１０４ｄを備えている。フォーマッタ１０３ａ〜１０３ｄはパターン演算部１０１ｂから出力される試験パターンＰ１０を入力としており、タイミング信号発生部（不図示）から出力されるタイミングエッジ信号と、入力される試験パターンＰ１０とからＤＵＴ２００ａ〜２００ｄの試験に用いる試験信号をそれぞれ生成する。判定部１０４ａ〜１０４ｄは、ピンエレクトロニクス部１０５ａ〜１０５ｄからそれぞれ出力される信号を、不図示のタイミング信号発生部から出力されるストローブ信号のタイミングでそれぞれ保持し、保持した信号と期待値Ｅ１０とを比較してパル／フェイルを示すフェイルデータｆ１１〜ｆ１４をそれぞれ出力する。

ピンエレクトロニクス部１０５ａ〜１０５ｄは、フォーマット制御部１０２とＤＵＴ２００ａ〜２００ｄとの間のインターフェイスであり、ドライバ、コンパレータ等を備えている。制御部１０６は、フォーマット制御部１０２から出力されるフェイルデータｆ１１〜ｆ１４に応じて、パターン発生部１０１のシーケンス制御部１０１ａの動作を制御するための制御信号Ｘ１０を出力する。

上記構成において、ＤＵＴ２００ａ〜２００ｄの試験が開始されると、パターン発生部１０１のシーケンス制御部１０１ａは、試験プログラムに記述されたシーケンス制御命令に従ってレート信号及びプログラムカウンタ信号等の制御信号をパターン演算部１０１ｂに出力する。パターン演算部１０１ｂは、シーケンス制御部１０１ａからの制御信号に基づいてＤＵＴ２００ａ〜２００ｄの試験に用いる試験パターンＰ１０及び期待値Ｅ１０を生成する。

パターン発生部１０１のパターン演算部１０１ｂから出力された試験パターンＰ１０は４分岐されてフォーマット制御部１０２のフォーマッタ１０３ａ〜１０３ｄにそれぞれ入力される。フォーマッタ１０３ａ〜１０３ｄは、入力される試験パターンＰ１０と不図示のタイミング信号発生部から出力されるタイミングエッジ信号とからＤＵＴ２００ａ〜２００ｄの試験に用いる試験信号をそれぞれ生成する。フォーマッタ１０３ａ〜１０３ｄで生成された試験信号は、ピンエレクトロニクス部１０５ａ〜１０５ｄを介してＤＵＴ２００ａ〜２００ｄにそれぞれ同じタイミングで印加される。

試験信号が印加されると、ＤＵＴ２００ａ〜２００ｄからは信号が出力される。ＤＵＴ２００ａ〜２００ｄから出力された信号は、ピンエレクトロニクス部１０５ａ〜１０５ｄを介してフォーマット制御部１０２の判定部１０４ａ〜１０４ｄにそれぞれ入力される。判定部１０４ａ〜１０４ｄは、入力された信号を不図示のタイミング信号発生部から出力されるストローブ信号のタイミングでそれぞれ保持し、保持した信号と期待値Ｅ１０とを比較してパル／フェイルを示すフェイルデータｆ１１〜ｆ１４をそれぞれ出力する。

制御部１０６は、フォーマット制御部１０２から出力されるフェイルデータｆ１１〜ｆ１４に応じて制御信号Ｘ１０を出力する。この制御信号Ｘ１０は、フェイルデータｆ１１〜ｆ１４の全てがパスの場合にのみパスとなり、フェイルデータｆ１１〜ｆ１４の少なくとも１つがフェイルの場合にはフェイルとなる信号である。ここで、ＤＵＴ２００ａ〜２００ｄが位相同期ループ回路（ＰＬＬ（Phase Locked Loop）回路）若しくはタイマを備え、又はフラッシュメモリ等である場合には、その内部状態を示す信号に応じてパターン発生部１０１から発生される試験パターンを変更する必要がある。制御部１０６から出力される制御信号Ｘ１０は、このような場合にシーケンス制御部１０１ａの動作を制御するために用いられる。

いま、ＤＵＴ２００ａ〜２００ｄがフラッシュメモリであり、試験プログラムに試験パターンＰ１０の発生を一時的に停止するポーズ（Pause）命令が含まれる場合を考える。つまり、ＤＵＴ２００ａ〜２００ｄの試験結果の全てがパスになるまで次の試験パターンＰ１０の発生を停止する場合を考える。図５は、ポーズ命令が記述された試験プログラムの一例を示す図である。シーケンス制御部１０１ａは、試験プログラムの実行アドレスの順で記述されたシーケンス制御命令（ニーモニック）を実行する。図５に示す例では、実行アドレスＮ−２，Ｎ−１，Ｎ＋１，Ｎ＋２にＮＯＰ（No Operation）命令が記述されており、実行アドレスＮにおいてポーズ命令が記述されている。尚、ポーズ命令に続く記述［ＡＬＬ ＤＵＴ］は、ＤＵＴ２００ａ〜２００ｄの全てがパスになるまで次の試験パターンＰ１０の発生の停止を意味する。

図６は、従来の半導体試験装置におけるポーズ命令実行時の試験状況を示すタイミングチャートである。図５に示す試験プログラムの実行アドレスＮ−１に記述されたＮＯＰ命令の実行が終了すると、試験プログラムの実行アドレスＮに記述されたポーズ命令が実行される（時刻ｔ１００）。このとき、図６に示す通り、ＤＵＴ２００ａ〜２００ｄの各々に同じ試験信号が印加されて試験が行われる訳であるが、ＤＵＴ２００ａ〜２００ｄの試験結果の少なくとも１つがフェイルである場合には、制御部１０６から出力される制御信号Ｘ１０がフェイルであるため、ＤＵＴ２００ａ〜２００ｄの各々に同じ試験信号が印加され続けられる。

ここで、時刻ｔ１０１でＤＵＴ２００ａの試験結果がパスになったとすると、フェイルデータｆ１１はパスになるが、他のフェイルデータｆ１２〜ｆ１４がフェイルであるため制御部１０６から出力される制御信号Ｘ１０がフェイルとなり、ポーズ命令の実行が継続されてＤＵＴ２００ａは待ち状態になる。図６に示す通り、時刻ｔ１０２でＤＵＴ２００ｄの試験結果がパスとなり、時刻ｔ１０３でＤＵＴ２００ｂの試験結果がパスとなり、時刻ｔ１０３でＤＵＴ２００ｃの試験結果がパスとなると、フェイルデータｆ１１〜ｆ１４の全てがパスになって制御部１０６から出力される制御信号Ｘ１０がパスになるため、ポーズ命令の実行が終了する（時刻ｔ２００）。そして、試験プログラムの実行アドレスＮ＋１に記述されたＮＯＰ命令が実行される。尚、従来の半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。
特開平１１−８３９５１号公報

ところで、従来の半導体試験装置１００は、上述した通り１つのパターン発生部１０１から発生される試験パターンＰ１０を分岐してＤＵＴ２００ａ〜２００ｄの各々に印加してＤＵＴ２００ａ〜２００ｄを並列に試験している。このため、ＤＵＴ２００ａ〜２００ｄの試験を行って得られるフェイルデータの全てがパスにならないと次の試験を行うことができず、試験効率が悪いという問題があった。つまり、図６に示す通り、ＤＵＴ２００ａについては時刻ｔ１０１でフェイルデータがパスになっているにも拘わらず、残りのＤＵＴ２００ｂ〜２００ｄのフェイルデータの全てがパスになる時刻ｔ１０４（時刻ｔ２００）まで試験を行うことができない。

以上の問題は、１つのパターン発生部１０１を用いて複数のＤＵＴ２００ａ〜２００ｄを並行して試験しているのが原因である。このため、ＤＵＴ２００ａ〜２００ｄ毎にパターン発生部を設ける構成とすれば、ＤＵＴ２００ａ〜２００ｄを個別に試験することができ、試験時間の短縮を図ることができると考えられる。しかしながら、パターン発生部を複数設けると、半導体試験装置のコストの大幅な上昇を招くとともに、実装規模が大きくなるという問題が生じてしまう。

本発明は上記事情に鑑みてなされたものであり、コストの大幅な上昇及び実装規模の大型化を招かずに被試験デバイスの試験に要する時間を短縮することができる半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体試験装置は、試験パターン（Ｐ１）を発生するパターン発生部（１１）を備え、当該パターン発生部で発生した試験パターンを用いて複数の被試験デバイス（２０ａ〜２０ｄ）の試験を並行して行う半導体試験装置（１）において、前記パターン発生部で発生した前記試験パターンを一時的に記憶し、前記被試験デバイスの個別の試験状況に応じて、記憶した前記試験パターンを読み出して前記被試験デバイスの試験に用いる試験パターンとして出力する補助パターン発生部（１２ａ〜１２ｄ）を備えることを特徴としている。
この発明によると、パターン発生部で発生した試験パターンは補助パターン発生部に一時的に記憶され、被試験デバイスの個別の試験状況に応じて、記憶された試験パターンが読み出されて被試験デバイスの試験に用いる試験パターンとして出力される。
また、本発明の半導体試験装置は、前記補助パターン発生部が、前記被試験デバイス毎に設けられていることを特徴としている。
また、本発明の半導体試験装置は、前記試験パターンを用いて前記被試験デバイスから出力される信号（Ｄ１１〜Ｄ１４）と予め設定された期待値（Ｅ１〜Ｅ１４）とを比較して前記被試験デバイスの出力のパス、フェイルを示すフェイルデータ（Ｆ１１〜Ｆ１４）を求める判定部（１５ａ〜１５ｄ）を備えており、前記補助パターン発生部は、前記判定部で求められた前記フェイルデータの内容に応じて、一時的に記憶した前記試験パターンの読み出しを行うことを特徴としている。
また、本発明の半導体試験装置は、前記補助パターン発生部が、前記試験パターンに加えて前記期待値を一時的に記憶し、前記試験パターンの読み出しに合わせて前記期待値を読み出すことを特徴としている。
また、本発明の半導体試験装置は、前記補助パターン発生部が、前記パターン発生部で発生した前記試験パターン及び前記期待値を一時的に記憶する記憶部（３１）と、前記判定部で求められた前記フェイルデータに基づいて前記記憶部に記憶された前記試験パターン及び前記期待値の読み出し制御を行う読出制御部（３２）とを備えることを特徴としている。
更に、本発明の半導体試験装置は、前記複数の被試験デバイスに関する前記フェイルデータの少なくとも１つがパスを示すものになるまで、前記パターン発生部による次の試験パターンの発生を停止させる制御を行う制御部（１７）を備えることを特徴としている。

本発明によれば、パターン発生部で発生した試験パターンを補助パターン発生部に一時的に記憶し、被試験デバイスの個別の試験状況に応じて、記憶した試験パターンを読み出して被試験デバイスの試験に用いる試験パターンとして出力しているため、コストの大幅な上昇及び実装規模の大型化を招かずに被試験デバイスの試験に要する時間を短縮することができる。

以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、パターン発生部１１、補助パターン発生部１２ａ〜１２ｄ、フォーマット制御部１３、ピンエレクトロニクス部１６ａ〜１６ｄ、及び制御部１７を備えており、ＤＵＴ２０ａ〜２０ｄの試験を並行して行う。尚、本実施形態では、説明の簡単のために、半導体試験装置１が４つのＤＵＴ２０ａ〜２０ｄの並列試験が可能なものであるとする。

また、本実施形態では、ＤＵＴ２０ａ〜２０ｄがフラッシュメモリであるとする。このフラッシュメモリは、その構造上、例えば“１”のビットを“０”に書き換えることはできるが、“０”のビットを“１”に書き換えることはできないという書き込み動作の非対称性を有する。このため、データの電気的な書き換えは１回の書き換え動作では成功せず、複数回の書き換え動作が必要となる。従って、フラッシュメモリの試験では、与えられたデータの書き込みが終了した時点、又は、予め定められた規定回数だけ書き換え動作を終えた時点において書き込みが成功したか否かを判定することにより行う。

パターン発生部１１は、シーケンス制御部１１ａとパターン演算部１１ｂとを備えている。シーケンス制御部１１ａは、ユーザにより作成された試験プログラムに記述されたシーケンス制御命令を記憶するインストラクションメモリを備え、このインストラクションメモリに記憶されたシーケンス制御命令に従って、レート信号及びプログラムカウンタ信号等の制御信号Ｃ１を出力する。また、シーケンス制御部１１ａは、実行するシーケンス制御命令がポーズ命令、ジャンプ命令等の分岐命令である場合には、その旨を示す制御信号Ｃ２を出力する。パターン演算部１１ｂは、シーケンス制御部１１ａからの制御信号Ｃ１に基づいてＤＵＴ２０ａ〜２０ｄの試験に用いる試験パターンＰ１及び期待値Ｅ１を生成する。

補助パターン発生部１２ａ〜１２ｄは、パターン演算部１１ｂから出力される試験パターンＰ１及び期待値Ｅ１を一時的に記憶し、ＤＵＴ２０ａ〜２０ｄの試験状況に応じて記憶した試験パターンＰ１及び期待値Ｅ１を読み出してＤＵＴ２０ａ〜２０ｄの試験に用いる試験パターンとして出力するためのものである。これら補助パターン発生部１２ａ〜１２ｄはＤＵＴ２０ａ〜２０ｄ毎に設けられている。つまり、補助パターン発生部１２ａはＤＵＴ２０ａに対応して設けられ、補助パターン発生部１２ｂはＤＵＴ２０ｂに対応して設けられ、補助パターン発生部１２ｃはＤＵＴ２０ｃに対応して設けられ、補助パターン発生部１２ｄはＤＵＴ２０ｄに対応して設けられている。

ここで、補助パターン発生部１２ａ〜１２ｄについて詳細に説明する。尚、補助パターン発生部１２ａ〜１２ｄは同様の構成であるため、ここでは補助パターン発生部１２ａについてのみ説明し、補助パターン発生部１２ｂ〜１２ｄの説明は省略する。図２は、補助パターン発生部１２ａの内部構成を示すブロック図である。図２に示す通り、補助パターン発生部１２ａは、記憶部３１と読み出し制御部３２（読出制御部）とを備えている。記憶部３１は、パターン演算部１１ｂから出力される試験パターンＰ１及び期待値Ｅ１を一時的に記憶し、読み出し制御部３２の制御の下で、記憶した試験パターンＰ１及び期待値Ｅ１を先に記憶したものから順に出力する。

読み出し制御部３２は、シーケンス制御部１１ａから出力される制御信号Ｃ２と、フォーマット制御部１３が備える判定部１５ａから出力されるフェイルデータＦ１１とに基づいて、記憶部３１に記憶された試験パターンＰ１及び期待値Ｅ１の読み出し制御を行う。例えば、制御信号Ｃ２が出力されてからフェイルデータＦ１１が最初にパスとなるまでは記憶部３１からの読み出しは行わず、これ以外は記憶部３１に記憶された試験パターンＰ１及び期待値Ｅ１を古いものから順に読み出す読み出し制御を行う。尚、読み出し制御部３２は、判定部１５ａから出力される上記のフェイルデータＦ１１をフェイルデータＦ１として制御部１７に出力する。

フォーマット制御部１３は、複数のフォーマッタ１４ａ〜１４ｄ及び複数の判定部１５ａ〜１５ｄを備えている。フォーマッタ１４ａ〜１４ｄは補助パターン発生部１２ａ〜１２ｄから出力される試験パターンＰ１１〜Ｐ１４をそれぞれ入力としており、タイミング信号発生部（不図示）から出力されるタイミングエッジ信号と、入力される試験パターンＰ１１〜Ｐ１４とからＤＵＴ２０ａ〜２０ｄに印加する試験信号Ｓ１１〜Ｓ１４をそれぞれ生成する。判定部１５ａ〜１５ｄは、ピンエレクトロニクス部１６ａ〜１６ｄからそれぞれ出力される信号を、不図示のタイミング信号発生部から出力されるストローブ信号のタイミングでそれぞれ保持し、保持した信号と補助パターン発生部１２ａ〜１２ｄから出力される期待値Ｅ１１〜Ｅ１４とをそれぞれ比較してパル／フェイルを示すフェイルデータＦ１１〜Ｆ１４をそれぞれ出力する。

ピンエレクトロニクス部１６ａ〜１６ｄは、フォーマット制御部１３とＤＵＴ２０ａ〜２０ｄとの間のインターフェイスであり、ドライバ、コンパレータ等を備えている。このピンエレクトロニクス部１６ａ〜１６ｄは、フォーマット制御部１３のフォーマッタ１４ａ〜１４ｄで生成された試験信号を試験信号Ｓ１１〜Ｓ１４としてＤＵＴ２０ａ〜２０ｄにそれぞれ印加する。また、試験信号Ｓ１１〜Ｓ１４を印加してＤＵＴ２０ａ〜２０ｄから出力される信号Ｄ１１〜Ｄ１２を、所定の電圧と比較してフォーマット制御部１３の判定部１５ａ〜１５ｄにそれぞれ出力する。制御部１７は、補助パターン発生部１２ａ〜１２ｄの各々から出力されるフェイルデータＦ１〜Ｆ４に応じて、パターン発生部１１のシーケンス制御部１１ａの動作を制御するための制御信号Ｘ１を出力する。

上記構成において、ＤＵＴ２０ａ〜２０ｄの試験が開始されると、パターン発生部１１のシーケンス制御部１１ａは、試験プログラムに記述されたシーケンス制御命令に従ってレート信号及びプログラムカウンタ信号等の制御信号Ｃ１をパターン演算部１１ｂに出力する。尚、ここでは、ポーズ命令、ジャンプ命令等の分岐命令が実行されておらず、シーケンス制御部１１ａからは制御信号Ｃ２が出力されていないとする。シーケンス制御部１１ａからの制御信号Ｃ１が入力されると、パターン演算部１１ｂは、この制御信号Ｃ１に基づいてＤＵＴ２０ａ〜２０ｄの試験に用いる試験パターンＰ１及び期待値Ｅ１を生成する。

パターン発生部１１のパターン演算部１１ｂから出力された試験パターンＰ１及び期待値Ｅ１は、補助パターン発生部１２ａ〜１２ｄにそれぞれ入力される。補助パターン発生部１２ａ〜１２ｄは、入力される試験パターンＰ１及び期待値Ｅ１を記憶部３１に一時的に記憶する。ここで、補助パターン発生部１２ａ〜１２ｄにはシーケンス制御部１１ａからの制御信号Ｃ２が入力されていないため、補助パターン発生部１２ａ〜１２ｄの各々に設けられた読み出し制御部３２は、記憶部３１に記憶された試験パターンＰ１及び期待値Ｅ１を直ちに読み出す。

補助パターン発生部１２ａ〜１２ｄの記憶部３１から読み出された試験パターンＰ１は、それぞれ試験パターンＰ１１〜Ｐ１４としてフォーマット制御部１３のフォーマッタ１４ａ〜１４ｄにそれぞれ入力される。また、補助パターン発生部１２ａ〜１２ｄの記憶部３１から読み出された期待値Ｅ１は、それぞれ期待値Ｅ１１〜Ｅ１４としてフォーマット制御部１３の判定部１５ａ〜１５ｄにそれぞれ入力される。

フォーマッタ１４ａ〜１４ｄは、入力される試験パターンＰ１１〜Ｐ１４と不図示のタイミング信号発生部から出力されるタイミングエッジ信号とからＤＵＴ２０ａ〜２０ｄの試験に用いる試験信号をそれぞれ生成する。フォーマッタ１４ａ〜１４ｄで生成された試験信号は、ピンエレクトロニクス部１６ａ〜１６ｄを介して試験信号Ｓ１１〜Ｓ１４としてＤＵＴ２０ａ〜２０ｄにそれぞれ印加される。

試験信号Ｓ１１〜Ｓ１４が印加されると、ＤＵＴ２０ａ〜２０ｄからは信号Ｄ１１〜Ｄ１４がそれぞれ出力される。ＤＵＴ２０ａ〜２０ｄから出力された信号Ｄ１１〜Ｄ１４は、ピンエレクトロニクス部１６ａ〜１６ｄを介してフォーマット制御部１３の判定部１５ａ〜１５ｄにそれぞれ入力される。判定部１５ａ〜１５ｄは、入力された信号を不図示のタイミング信号発生部から出力されるストローブ信号のタイミングでそれぞれ保持し、保持した信号と補助パターン発生部１２ａ〜１２ｄから出力される期待値Ｅ１１〜Ｅ１４とをそれぞれ比較してパル／フェイルを示すフェイルデータＦ１１〜Ｆ１４をそれぞれ出力する。
フォーマット制御部１３の判定部１５ａ〜１５ｄから出力されたフェイルデータＦ１１〜Ｆ１４は、補助パターン発生部１２ａ〜１２ｄにそれぞれ入力され、補助パターン発生部１２ａ〜１２ｄから制御部１７にフェイルデータＦ１〜Ｆ４としてそれぞれ出力される。制御部１７は、補助パターン発生部１２ａ〜１２ｄの各々から出力されるフェイルデータＦ１〜Ｆ４に応じて制御信号Ｘ１を出力する。この制御信号Ｘ１は、フェイルデータＦ１１〜Ｆ１４の全てがフェイルの場合にのみフェイルとなり、フェイルデータＦ１１〜Ｆ１４の少なくとも１つがパスの場合にはパスとなる信号である。以上の動作が繰り返されて、ＤＵＴ２０ａ〜２０ｄの試験が行われる

次に、分岐命令としてのポーズ命令がシーケンス制御部１１ａで実行される場合の動作について説明する。このポーズ命令が実行されると、ＤＵＴ２０ａ〜２０ｄの試験結果の全てがパスになるまで次の試験パターンＰ１の発生が停止される。尚、ここでは、説明の簡単のために、図５に示す試験プログラムと同じ試験プログラムがシーケンス制御部１１ａで実行されるとする。

図３は、本発明の一実施形態による半導体試験装置におけるポーズ命令実行時の試験状況を示すタイミングチャートである。図５に示す試験プログラムの実行アドレスＮ−１に記述されたＮＯＰ命令の実行が終了すると、試験プログラムの実行アドレスＮに記述されたポーズ命令が実行される（時刻ｔ１０）。このポーズ命令が実行されると、シーケンス制御部１１ａから補助パターン発生部１２ａ〜１２ｄに制御信号Ｃ２が出力される。また、ポーズ命令が実行されるとパターン演算部１１ｂからは同じ試験信号Ｐ１が出力され続けられ、これによりＤＵＴ２０ａ〜２０ｄの各々には同じ試験信号が印加され続けられる。

ここで、ＤＵＴ２０ａに対する試験信号Ｓ１の書き込みが成功したとすると、その旨を示す信号Ｄ１１がＤＵＴ２０ａから出力される（時刻ｔ１１）。すると、判定部１５ａから出力されるフェイルデータＦ１１及び補助パターン発生部１２ａから出力されるフェイルデータＦ１がパスになり、これにより制御部１７から出力される制御信号Ｘ１がパスとなってポーズ命令の実行が終了する。ポーズ命令の実行が終了すると、パターン発生部１１のシーケンス制御部１１ａは、図５に示す試験プログラムの実行アドレスＮ＋１に記述されたＮＯＰ命令を実行するとともに、制御信号Ｃ２の出力を停止する。

シーケンス制御部１１ａで試験プログラムの実行アドレスＮ＋１に記述されたＮＯＰ命令が実行されることにより、図３に示す通り、パターン演算部１１ｂからは次の試験信号Ｐ１及び期待値Ｅ１の出力が開始される。そして。パターン演算部１１ｂから出力された試験信号Ｐ１及び期待値Ｅ１は、補助パターン発生部１２ａ〜１２ｂにそれぞれ入力されて、補助パターン発生部１２ａ〜１２ｂに設けられた記憶部３１にそれぞれ記憶される。

ここで、補助パターン発生部１２ａの読み出し制御部３２は、制御信号Ｃ２が入力された後でフェイルデータＦ１１がパスとなっているため、記憶部３１に記憶された試験パターンＰ１及び期待値Ｅ１を読み出す制御を行う。読み出された試験パターンＰ１及び期待値Ｅ１は、試験パターンＰ１１及び期待値Ｅ１１として、フォーマット制御部１３のフォーマッタ１４ａ及び判定部１５ａにそれぞれ出力され、ＤＵＴ２０ａの試験に用いられる。

これに対し、補助パターン発生部１２ｂ〜１２ｄの読み出し制御部３２は、制御信号Ｃ２が入力された後でフェイルデータＦ１２〜Ｆ１４がパスとなっていないため、記憶部３１に対する読み出し制御を行わない。このため、パターン演算部１１ｂから出力されて補助パターン発生部１２ｂ〜１２ｄに順次入力される試験パターンＰ１及び期待値Ｅ１は、補助パターン発生部１２ｂ〜１２ｄに設けられた記憶部３１に順次記憶される。

次に、ＤＵＴ２０ｄに対する試験信号Ｓ４の書き込みが成功したとすると、その旨を示す信号Ｄ１４がＤＵＴ２０ｄから出力される（時刻ｔ１２）。すると、判定部１５ｄから出力されるフェイルデータＦ１４及び補助パターン発生部１２ｄから出力されるフェイルデータＦ４がパスになる。すると、補助パターン発生部１２ｄの読み出し制御部３２は、制御信号Ｃ２が入力された後でフェイルデータＦ１４がパスとなっているため、記憶部３１に記憶された試験パターンＰ１及び期待値Ｅ１を読み出す制御を行う。読み出された試験パターンＰ１及び期待値Ｅ１は、試験パターンＰ１４及び期待値Ｅ１４として、フォーマット制御部１３のフォーマッタ１４ｄ及び判定部１５ｄにそれぞれ出力され、ＤＵＴ２０ｄの試験に用いられる。

これに対し、補助パターン発生部１２ｂ，１２ｃの読み出し制御部３２は、制御信号Ｃ２が入力された後でフェイルデータＦ１２，Ｆ１３がパスとなっていないため、記憶部３１に対する読み出し制御を行わない。このため、パターン演算部１１ｂから出力されて補助パターン発生部１２ｂ，１２ｃに順次入力される試験パターンＰ１及び期待値Ｅ１は、補助パターン発生部１２ｂ，１２ｃに設けられた記憶部３１に順次記憶される。

次いで、ＤＵＴ２０ｂに対する試験信号Ｓ２の書き込みが成功したとすると、その旨を示す信号Ｄ１２がＤＵＴ２０ｂから出力される（時刻ｔ１３）。すると、判定部１５ｂから出力されるフェイルデータＦ１２及び補助パターン発生部１２ｂから出力されるフェイルデータＦ２がパスになる。すると、補助パターン発生部１２ｂの読み出し制御部３２は、制御信号Ｃ２が入力された後でフェイルデータＦ１２がパスとなっているため、記憶部３１に記憶された試験パターンＰ１及び期待値Ｅ１を読み出す制御を行う。読み出された試験パターンＰ１及び期待値Ｅ１は、試験パターンＰ１２及び期待値Ｅ１２として、フォーマット制御部１３のフォーマッタ１４ｂ及び判定部１５ｂにそれぞれ出力され、ＤＵＴ２０ｂの試験に用いられる。

同様に、ＤＵＴ２０ｃに対する試験信号Ｓ３の書き込みが成功したとすると、その旨を示す信号Ｄ１３がＤＵＴ２０ｃから出力される（時刻ｔ１４）。すると、判定部１５ｃから出力されるフェイルデータＦ１３及び補助パターン発生部１２ｃから出力されるフェイルデータＦ３がパスになり、補助パターン発生部１２ｃの読み出し制御部３２は、制御信号Ｃ２が入力された後でフェイルデータＦ１３がパスとなっているため、記憶部３１に記憶された試験パターンＰ１及び期待値Ｅ１を読み出す制御を行う。読み出された試験パターンＰ１及び期待値Ｅ１は、試験パターンＰ１３及び期待値Ｅ１３として、フォーマット制御部１３のフォーマッタ１４ｃ及び判定部１５ｃにそれぞれ出力され、ＤＵＴ２０ｃの試験に用いられる。

以上説明した本実施形態の半導体試験装置１は、ＤＵＴ２０ａ〜２０ｄ毎に補助パターン部１２ａ〜１２ｄを設け、パターン発生部１１で発生した試験パターンＰ１及び期待値Ｅ１を一時的に記憶し、ＤＵＴ２０ａ〜２０ｄの個別の試験状況に応じて記憶した試験パターンＰ１及び期待値Ｅ１を読み出してＤＵＴ２０ａ〜２０ｄの試験に用いる試験パターンとして用いている。このため、ＤＵＴ２０ａ〜２０ｄの試験を、互いの試験状況に影響を受けずに個別に並行して行うことができ、ＤＵＴ２０ａ〜２０ｄの試験に要する時間を短縮することができる。また、ＤＵＴ２０ａ〜２０ｄ毎に設けられる補助パターン部１２ａ〜１２ｄは、図２に示す通り、記憶部３１と読み出し制御部３２とからなる小規模な構成であるため、コストの大幅な上昇及び実装規模の大型化を招くことはない。

以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、補助パターン発生部１２ａ〜１２ｄに設けられた記憶部３１が、試験パターンＰ１と期待値Ｅ１とを一時的に記憶するものであるとしたが、試験パターンＰ１を一時的に記憶する記憶部と期待値Ｅ１を一時的に記憶する記憶部とを別々に備える構成であっても良い。

本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。 補助パターン発生部１２ａの内部構成を示すブロック図である。 本発明の一実施形態による半導体試験装置におけるポーズ命令実行時の試験状況を示すタイミングチャートである。 従来の半導体試験装置の構成を示すブロック図である。 ポーズ命令が記述された試験プログラムの一例を示す図である。 従来の半導体試験装置におけるポーズ命令実行時の試験状況を示すタイミングチャートである。

符号の説明

１ 半導体試験装置
１１ パターン発生部
１２ａ〜１２ｄ 補助パターン発生部
１５ａ〜１５ｄ 判定部
１７ 制御部
２０ａ〜２０ｄ ＤＵＴ
３１ 記憶部
３２ 読み出し制御部
Ｄ１１〜Ｄ１４ 信号
Ｅ１１〜Ｅ１４ 期待値
Ｆ１１〜Ｆ１４ フェイルデータ
Ｐ１ 試験パターン

Claims (6)

1. 試験パターンを発生するパターン発生部を備え、当該パターン発生部で発生した試験パターンを用いて複数の被試験デバイスの試験を並行して行う半導体試験装置において、
   前記パターン発生部で発生した前記試験パターンを一時的に記憶し、前記被試験デバイスの個別の試験状況に応じて、記憶した前記試験パターンを読み出して前記被試験デバイスの試験に用いる試験パターンとして出力する補助パターン発生部を備えることを特徴とする半導体試験装置。
2. 前記補助パターン発生部は、前記被試験デバイス毎に設けられていることを特徴とする請求項１記載の半導体試験装置。
3. 前記試験パターンを用いて前記被試験デバイスから出力される信号と予め設定された期待値とを比較して前記被試験デバイスの出力のパス、フェイルを示すフェイルデータを求める判定部を備えており、
   前記補助パターン発生部は、前記判定部で求められた前記フェイルデータの内容に応じて、一時的に記憶した前記試験パターンの読み出しを行うことを特徴とする請求項１又は請求項２記載の半導体試験装置。
4. 前記補助パターン発生部は、前記試験パターンに加えて前記期待値を一時的に記憶し、前記試験パターンの読み出しに合わせて前記期待値を読み出すことを特徴とする請求項３記載の半導体試験装置
5. 前記補助パターン発生部は、前記パターン発生部で発生した前記試験パターン及び前記期待値を一時的に記憶する記憶部と、
   前記判定部で求められた前記フェイルデータに基づいて前記記憶部に記憶された前記試験パターン及び前記期待値の読み出し制御を行う読出制御部と
   を備えることを特徴とする請求項４記載の半導体試験装置。
6. 前記複数の被試験デバイスに関する前記フェイルデータの少なくとも１つがパスを示すものになるまで、前記パターン発生部による次の試験パターンの発生を停止させる制御を行う制御部を備えることを特徴とする請求項３から請求項５の何れか一項に記載の半導体試験装置。

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